位相補正方法、位相補正回路、及びそれを含む信号処理装置
【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補正技術に係り、特に、同位相信号の位相と直交位相信号の位相との差が９０°になるように補正するための位相補正方法、位相補正回路、及びそれを含む送受信器に関する。
【背景技術】
【０００２】
送信器で直交位相信号を生成するデバイダー(divider)のＤＣ動作点を微細に調節して、同位相信号の位相と直交位相信号との差を調節する方法が使われる。この場合、発振周波数は、ローカル(local)周波数の２倍であるので、前記方法は、高周波システムで適用されにくい。
【０００３】
したがって、高周波システムでは、発振周波数と同一のローカル周波数を有する同位相信号と直交位相信号は、ポリフェーズフィルター（Ｐｏｌｙｐｈａｓｅ ｆｉｌｔｅｒ）または直交電圧制御発信器（Ｑｕａｄｒａｔｕｒｅ Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＱＶＣＯ）を使って生成される。しかし、前記ポリフェーズフィルターまたは前記ＱＶＣＯは。デバイダーを使わないために、前記デバイダーのＤＣ動作点を用いて位相差を調節する方法は使われない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的な課題は、高周波を使う通信システムやＵＷＢ(ultra wideband)のような広域システムで同位相信号の位相と直交位相信号の位相との差を自動で調節することができる方法、前記方法を使うことができる装置、及び前記装置を含む送信器または受信器を提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるローカルオシレーター(local oscillator)から出力された信号の位相補正方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる段階と、前記同位相出力信号の位相と前記直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節する段階と、を含む。
【０００６】
前記デジタルコードを発生させる段階は、前記同位相出力信号の位相と前記直交位相出力信号の位相との差を検出して、多数の検出信号を発生させる段階と、前記多数の検出信号のそれぞれを低域通過フィルタリングして、該低域通過フィルターされたＤＣ信号を発生させる段階と、前記ＤＣ信号を比較して、該比較信号を発生させる段階と、前記比較信号とクロック信号に応答して、前記デジタルコードを発生させる段階と、を含む。
【０００７】
前記比較信号とクロック信号に応答して、前記デジタルコードを発生させる段階は、前記比較信号のレベル、前記デジタルコードのＭＳＢ、及び前記クロック信号によってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させる。前記ＭＳＢは、位相補正動作の初期に、前記同位相出力信号の位相と前記直交位相出力信号の位相との差が９０°より大きいか、小さいかによって決定される。
【０００８】
本発明の実施形態によるローカルオシレーターから出力された信号の位相補正回路は、同位相出力信号を出力するための第１バッファと、直交位相出力信号を出力するための第２バッファと、前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、を含む。
【０００９】
前記コード発生回路は、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、を含む。前記位相検出器は、前記第１検出信号を発生させるためのＸＯＲゲートと、前記第２検出信号を発生させるためのＸＮＯＲゲートと、を含む。
【００１０】
前記コード発生器は、前記クロック信号と前記比較信号のレベルによってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させる。また、前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記比較器の動作を制御するための補正制御信号を発生させる。
【００１１】
前記位相補正回路は、前記直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節するための第１デジタル−アナログ変換器と、前記同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための第２デジタル−アナログ変換器と、を含む。
【００１２】
前記第１デジタル−アナログ変換器は、それぞれが前記第１バッファの出力端に並列接続されて、前記同位相出力信号の前記位相を調節するための多数の第１デジタル−アナログユニットを含み、前記第２デジタル−アナログ変換器は、それぞれが前記第２バッファの出力端に並列接続されて、前記直交位相出力信号の位相を調節するための多数の第２デジタル−アナログユニットを含み、前記多数の第１デジタル−アナログユニットのそれぞれと前記多数の第２デジタル−アナログユニットのそれぞれは、前記デジタルコードのＭＳＢに基づいてイネーブル／ディセーブルされる。前記ＭＳＢは、前記同位相出力信号の位相と前記直交位相出力信号の位相との差が９０°より大きいか、小さいかによって決定される。
【００１３】
本発明の実施形態による無線信号処理装置は、同位相出力信号を出力するための第１バッファと、直交位相出力信号を出力するための第２バッファと、前記第１バッファの出力信号と同位相ベースバンド出力信号とをミキシングするための第１ミキサーと、前記第２バッファの出力信号と直交位相ベースバンド出力信号とをミキシングするための第２ミキサーと、前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、を含む。
【００１４】
前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記第１ミキサー、前記第２ミキサー、及び前記比較器の動作を制御するための補正制御信号を発生させる。また、前記コード発生器は、前記デジタルコードが最大値または最小値に到逹する時、前記第１ミキサー、前記第２ミキサー、及び前記比較器の動作を制御するための補正制御信号を発生させる。
【００１５】
前記コード発生器は、前記比較信号のレベルの変化に基づいて補正制御信号を発生させ、前記送信器は、前記補正制御信号に応答して、前記同位相出力信号と前記直交位相出力信号とを前記コード発生回路に伝送するためのスイッチをさらに含む。
【発明の効果】
【００１６】
本発明の実施形態による位相補正方法と補正装置は、周波数ダブリング（ｄｏｕｂｌｉｎｇ）やディバイディング（ｄｉｖｉｄｉｎｇ）なしでも、出力Ｉ信号及び／または出力Ｑ信号を連続して調節することができる。したがって、前記補正方法と前記補正装置は、前記出力Ｉ信号の位相と前記出力Ｑ信号の位相との差を９０°に維持することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による位相自動補正回路を含む送信器を示すブロック図である。
【図２】図１に示された第１バッファ、第２バッファ、及び位相補正回路をさらに詳しく示す図である。
【図３】図２に示された各電流モードロジックの動作を説明するための図である。
【図４】図２に示された各電流モードロジックの動作を説明するための他の図である。
【図５】図１に示されたカウンターの動作を制御する制御信号のタイミング図である。
【図６】本発明の実施形態による位相自動補正動作のアルゴリズムを説明するためのフローチャートである。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して、本発明を詳しく説明する。図１は、本発明の一実施形態による位相自動補正回路１１を含む送信器１０を示すブロック図である。図１を参考にすると、送信器１０は、位相自動補正回路１１、第１ミキサー（ｍｉｘｅｒ）７０、第２ミキサー７２、第１加算器７４−１及び第２加算器７４−２を含む。
【００１９】
図１には、説明の便宜上、送信器が示されているが、本発明の概念による位相自動補正回路１１は、受信器に適用可能である。この場合、アップ−コンバージョンミキサー（ｕｐ−ｃｏｎｖｅｒｓｉｏｎ ｍｉｘｅｒ）である第１ミキサー７０と第２ミキサー７２とがダウン−コンバージョンミキサー（ｄｏｗｎ−ｃｏｎｖｅｒｓｉｏｎ ｍｉｘｅｒ）に置き換えられ、第１出力信号ＲＦＯＵＴＰがベースバンド（ｂａｓｅｂａｎｄ）入力に置き換えられれば、位相自動補正回路１１は、受信器に適用可能である。送信器１０と前記受信器は、別途のローカルオシレーター（ｌｏｃａｌ ｏｓｃｉｌｌａｔｏｒ）から出力された多數の信号を必要とするので、送信器１０と前記受信器に使われる位相自動補正回路１１は、別個に具現可能である。したがって、本明細書では、説明の便宜上、送信器という名称を使うが、これは、送信器、受信器、または送受信器をいずれも含む無線信号処理装置として解釈されうる。
【００２０】
送信器１０は、正常動作（例えば、補正制御信号Ｃａｌ＿ｅｎｄがハイレベル（ｈｉｇｈ ｌｅｖｅｌ）である時）と位相自動補正動作（例えば、補正制御信号Ｃａｌ＿ｅｎｄがローレベル（ｌｏｗ ｌｅｖｅｌ）である時）とを行う。
【００２１】
送信器１０の正常動作時、第１ミキサー７０は、同位相第１差動出力信号（以下、‘出力Ｉ信号’と称する）ＯＵＴ＿ＩＰと同位相ベースバンド第１信号ＩＢＢＰとをミキシング（ｍｉｘｉｎｇ）して第１出力信号を生成し、同位相第２差動出力信号ＯＵＴ＿ＩＮと同位相ベースバンド第２信号ＩＢＢＮとをミキシングして第２出力信号を生成する。例えば、同位相ベースバンド第１信号ＩＢＢＰと同位相ベースバンド第２信号ＩＢＢＮは、差動信号である。
【００２２】
第２ミキサー７２は、直交位相第１差動出力信号（以下、‘出力Ｑ信号’と称する）ＯＵＴ＿ＱＰと直交位相ベースバンド第１信号ＱＢＢＰとをミキシングして第３出力信号を生成し、直交位相第２差動出力信号ＯＵＴ＿ＱＮと直交位相ベースバンド第２信号ＱＢＢＮとをミキシングして第４出力信号を生成する。例えば、直交位相ベースバンド第１信号ＱＢＢＰと直交位相ベースバンド第２信号ＱＢＢＮは、差動信号である。
【００２３】
第１加算器７４−１は、第１ミキサー７０の前記第１出力信号と第２ミキサー７２の第３出力信号とを加算して第１出力信号ＲＦＯＵＴＰを生成する。第２加算器７４−２は、第１ミキサー７０の前記第２出力信号と第２ミキサー７２の前記第２出力信号とを加算して第２出力信号ＲＦＯＵＴＮを生成する。
【００２４】
以下、説明の便宜上、同位相差動出力信号ＯＵＴ＿ＩＰとＯＵＴ＿ＩＮのうちから出力Ｉ信号ＯＵＴ＿ＩＰと直交位相差動出力信号ＯＵＴ＿ＱＰとＯＵＴ＿ＱＮのうちから出力Ｑ信号ＯＵＴ＿ＱＰとを例をあげて説明するが、本発明の実施形態が、ＯＵＴ＿ＩＮとＯＵＴ＿ＱＮにも同一または同様に適用可能である。
【００２５】
送信器１０の位相自動補正動作時、第１ミキサー７０、第２ミキサー７２、第１加算器７４−１及び第２加算器７４−２は、ディセーブル（ｄｉｓａｂｌｅ）され、位相自動補正回路１１は、位相自動補正動作を行う。この際、位相自動補正回路１１は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差に基づいて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように制御する。
【００２６】
位相自動補正回路１１は、コードＣＯＤＥ発生回路２０、位相補正回路６０、第１バッファ（ｂｕｆｆｅｒ）３０、及び第２バッファ３２を含みうる。コード発生回路２０は、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＰと第２バッファ３２から出力された出力Ｑ信号ＯＵＴ＿ＱＰとを受信し、該受信された信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰの位相差が９０°になるように制御するためのデジタルコードＣＯＤＥを生成する。デジタルコードＣＯＤＥは、多数のビット（ｂｉｔｓ）で構成することができる。
【００２７】
コード発生回路２０は、スイッチ（Ｓｗｉｔｃｈ）４２、位相検出器、低域通過フィルター４６、比較器４８、及びコード発生器５０を含みうる。前記位相検出器は、第１位相検出器４４−１及び第２位相検出器４４−５を含む。
【００２８】
第１位相検出器４４−１は、ＸＯＲゲート（ｇａｔｅ）で具現可能であり、第２位相検出器４４−５は、ＸＮＯＲゲートで具現可能である。
【００２９】
位相自動補正動作時、補正制御信号Ｃａｌ＿ｅｎｄは、ロー（ｌｏｗ）レベルになる。したがって、スイッチ４２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してオン（ｏｎ）されるので、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＰ及び第２バッファ３２から出力された出力信号ＯＵＴ＿ＱＮは、第１位相検出器４４−１に伝送され、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＮ及び第２バッファ３２から出力された出力Ｑ信号ＯＵＴ＿ＱＰは、第２位相検出器４４−５に伝送される。
【００３０】
多数の位相検出器４４−１と４４−５のそれぞれは、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブル（ｅｎａｂｌｅ）される。
【００３１】
第１位相検出器４４−１は、第１ＡＮＤゲート４４−２、第２ＡＮＤゲート４４−３、及びＯＲゲート４４−４を含む。第１ＡＮＤゲート４４−２は、第１バッファ３０の出力信号ＯＵＴ＿ＩＰと第２バッファ３２の出力信号ＯＵＴ＿ＱＮとをＡＮＤ演算する。第２ＡＮＤゲート４４−３は、第１バッファ３０の出力信号ＯＵＴ＿ＩＮと第２バッファ３２の出力信号ＯＵＴ＿ＱＰとをＡＮＤ演算する。ＯＲゲート４４−４は、第１ＡＮＤゲート４４−２の出力信号と第２ＡＮＤゲート４４−３の出力信号とを受信し、これらの位相を比較して第１比較信号ＣＰ１を出力する。
【００３２】
第２位相検出器４４−５は、第３ＡＮＤゲート４４−６、第４ＡＮＤゲート４４−７、及びＮＯＲゲート４４−８を含む。第３ＡＮＤゲート４４−６は、第１バッファ３０の出力信号ＯＵＴ＿ＩＰと第２バッファ３２の出力信号ＯＵＴ＿ＱＮとをＡＮＤ演算する。第４ＡＮＤゲート４４−７は、第１バッファ３０の出力信号ＯＵＴ＿ＩＮと第２バッファ３２の出力信号ＯＵＴ＿ＱＰとをＡＮＤ演算する。ＮＯＲゲート４４−８は、第３ＡＮＤゲート４４−６の出力信号と第４ＡＮＤゲート４４−７の出力信号とを受信し、これらの位相を比較して第２比較信号ＣＰ２を出力する。
【００３３】
低域通過フィルター４６は、第１位相検出器４４−１と第２位相検出器４４−５から出力された比較信号ＣＰ１、ＣＰ２を低域通過フィルタリング（ｆｉｌｔｅｒｉｎｇ）する。低域通過フィルター４６は、第１比較信号ＣＰ１を低域通過フィルタリングするための第１抵抗Ｒ１と第１キャパシタＣ１とを含み、第２比較信号ＣＰ２を低域通過フィルタリングするための第２抵抗Ｒ２と第２キャパシタＣ２とを含む。すなわち、低域通過フィルター４６は、比較信号ＣＰ１、ＣＰ２を低域通過フィルタリングして第１フィルター信号ＤＣＸＯＲと第２フィルター信号ＤＣＸＮＯＲとを出力する。
【００３４】
比較器４８は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブルされる。比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する。第１フィルター信号ＤＣＸＯＲのＤＣレベルが、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより高い場合、すなわち、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、比較器４８は、ハイレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００３５】
しかし、第１フィルター信号ＤＣＸＯＲのレベルが、第２フィルター信号ＤＣＸＮＯＲのレベルより低い場合。すなわち、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、比較器４８は、ローレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００３６】
第１フィルター信号ＤＣＸＯＲのレベルと第２フィルター信号ＤＣＸＮＯＲのレベルとが互いに同じである場合、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差は９０°である。
【００３７】
コード発生器５０は、補正開始信号Ｃａｌ＿Ｓｔａｒｔ、補正制御信号Ｃａｌ＿ｅｎｄ、クロック（ｃｌｏｃｋ）信号ＣＬＫｃａｌ、及び比較信号ＵＰ／ＤＮに応答して、出力Ｉ信号ＯＵＴ＿ＩＰの位相及び／または出力Ｑ信号ＯＵＴ＿ＱＰの位相を補正するためのデジタルコードＣＯＤＥを生成する。
【００３８】
デジタルコードＣＯＤＥは、比較信号ＵＰ／ＤＮによって順次に増加するか、順次に減少することができる。前記コード発生器５０は、クロック発生器５２とカウンター（ｃｏｕｎｔｅｒ）５４とを含む。
【００３９】
クロック発生器５２は、補正制御信号Ｃａｌ＿ｅｎｄと基準クロックＣＬＫｒｅｆに基づいて、補正開始信号Ｃａｌ＿Ｓｔａｒｔとカウンター５４を動作させるためのクロック信号ＣＬＫｃａｌとを出力する。例えば、補正制御信号Ｃａｌ＿ｅｎｄがハイレベルである時、前記クロック発生器５２は、クロック信号ＣＬＫｃａｌを発生しない。
【００４０】
カウンター５４は、補正イネーブル信号Ｃａｌ＿ｅｎに応答して動作する。前記補正イネーブル信号Ｃａｌ＿ｅｎは、位相自動補正動作である補正モードを制御し、前記補正イネーブル信号Ｃａｌ＿ｅｎがハイレベルである時、前記補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルに初期化される。
【００４１】
補正開始信号Ｃａｌ＿Ｓｔａｒｔがハイレベルになる時、前記カウンター５４は、初期値にリセット（ｒｅｓｅｔ）される。したがって、カウンター５４から出力されるデジタルコードＣＯＤＥ、例えば、ＤＮＤＮ−１．．．Ｄ１Ｄ０は、前記初期値、例えば、Ｘ００．．．００に初期化される。
【００４２】
この際、デジタルコードＣＯＤＥのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、すなわち、ＤＮ＝Ｘは、前記カウンター５４から出力されるデジタルコードＣＯＤＥの符号を意味する。例えば、ＤＮ＝Ｘ＝１は、正数を意味し、ＤＮ＝Ｘ＝０は、負数を意味する。
【００４３】
ＤＮ＝Ｘ＝１は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さいということを意味する。前記ＭＳＢ Ｘは、位相補正回路６０の出力が０である状態、すなわち、位相自動補正動作が行われる前に発生した出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差で決定される。この際、カウンター５４から出力されるデジタルコードＣＲＴＬの出力範囲は、０１１．．．１１から１１．．．１１までである。デジタルコードＣＲＴＬを増加させるか、または減少させるかは、比較信号ＵＰ／ＤＮによって決定する。
【００４４】
例えば、比較器４８から出力された比較信号ＵＰ／ＤＮがハイレベルであれば、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０より大きい場合、カウンター５４は、順次に減少するデジタルコードＣＲＴＬを出力する。すなわち、カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を９０°より小さくさせるために、順次に減少するデジタルコードＣＯＤＥを出力する。
【００４５】
また、比較器４８から出力された比較信号ＵＰ／ＤＮがローレベルであれば、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、カウンター５４は、順次に増加するデジタルコードＣＲＴＬを出力する。すなわち、カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を９０°より大きくさせるために、順次に増加するデジタルコードＣＯＤＥを出力する。
【００４６】
このような補正動作は、補正ループ（ｃａｌｉｂｒａｔｉｏｎ ｌｏｏｐ）がネガティブフィードバックで動作することを意味する。したがって、位相自動補正回路１１は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するために増加するか、または減少するデジタルコードＣＯＤＥを出力する。
【００４７】
再び説明すれば、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°より大きい時、比較器４８の出力信号ＵＰ／ＤＮは、ハイレベルになる。したがって、デジタルコードＣＯＤＥは減少するので、位相補正回路６０は、減少するデジタルコードＣＯＤＥに応答して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を減少させる方向に動作する。逆に、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°より小さい時、比較器４８の出力信号ＵＰ／ＤＮは、ローレベルになる。したがって、デジタルコードＣＯＤＥは増加するので、位相補正回路６０は、増加するデジタルコードＣＯＤＥに応答して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を増加させる方向に動作する。
【００４８】
デジタルコードＣＯＤＥのＭＳＢが、０または符号が負数である時、比較器４８の出力信号ＵＰ／ＤＮがローレベルであれば、カウンター５４は、ダウン−カウンターとして動作する。したがって、カウンター５４は、増加するデジタルコードＣＯＤＥを出力する。また、デジタルコードＣＯＤＥのＭＳＢが、０または符号が負数である時、比較器４８の出力信号ＵＰ／ＤＮがハイレベルであれば、カウンター５４は、アップ−カウンターとして動作する。したがって、カウンター５４は、減少するデジタルコードＣＯＤＥを出力する。
【００４９】
デジタルコードＣＯＤＥのＭＳＢが、１または符号が正数である時、比較器４８の出力信号ＵＰ／ＤＮがローレベルであれば、カウンター５４は、アップ−カウンターとして動作する。したがって、カウンター５４は、増加するデジタルコードＣＯＤＥを出力する。また、デジタルコードＣＯＤＥのＭＳＢが、１または符号が正数である時、比較器４８の出力信号ＵＰ／ＤＮがハイレベルであれば、カウンター５４は、ダウン−カウンターとして動作する。したがって、カウンター５４は、減少するデジタルコードＣＯＤＥを出力する。
【００５０】
位相差（Θ）による低域通過フィルター４６の出力信号（ＤＣＸＯＲ＞ＤＣＸＮＯＲ）のレベル、比較信号ＵＰ／ＤＮのレベル、デジタルコードＣＯＤＥのＭＳＢによるカウンター５４の動作は、表１のようである。
【００５１】
【表１】
【００５２】
カウンター５４は、次の二つの場合に動作を止める。第１は、比較信号ＵＰ／ＤＮがハイレベルからローレベルに、またはローレベルからハイレベルに変わる場合であって、これは、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる点を通る場合である。
【００５３】
第２は、カウンター５４から出力されたデジタルコードＣＲＴＬが最高値、すなわち、１１１．．．１１に到逹する場合、または最低値、すなわち、０１１．．．１１に到逹する場合であって、これは、位相補正回路６０の位相補正範囲が入力信号ＩＮ＿ＩＰとＩＮ＿ＱＰ、またはＩＮ＿ＩＮとＩＮ＿ＱＮの位相差をカバーすることができない場合である。すなわち、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる方向に補正されたが、位相補正回路６０の動的補正範囲が不足して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になることができず、補正動作が終わった場合である。
【００５４】
位相補正動作を止めることができる条件になれば、補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルからハイレベルに遷移する。すなわち、カウンター５４は、前述したように動作を止める場合を検出して、該検出結果によってローレベルからハイレベルに遷移する補正制御信号Ｃａｌ＿ｅｎｄを生成する。したがって、スイッチ回路４２、各位相検出器４４−１と４４−５、及び比較器４８は、ハイレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してディセーブルされる。しかし、第１ミキサー７０と第２ミキサー７２は、ハイレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答して正常動作を行う。また、カウンター５４は、位相補正動作時に最終的に出力したデジタルコードＣＯＤＥを出力し続けるので、位相補正回路６０の出力信号は、そのまま維持される。カウンター５４は、リップル−キャリーカウンター（ｒｉｐｐｌｅ−ｃａｒｒｙ ｃｏｕｎｔｅｒ）として具現可能である。
【００５５】
位相補正回路６０は、第１デジタル−アナログ変換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣ）６２と第２ＤＡＣ６４とを含む。第１ＤＡＣ６２は、カウンター５４から出力されたデジタルコードＣＯＤＥと直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮに応答して、第１バッファ３０から出力される同位相差動出力信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれの位相を調節する。第２ＤＡＣ６４は、カウンター５４から出力されるデジタルコードＣＯＤＥと同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮに応答して、第２バッファ３２から出力される直交位相差動出力信号ＯＵＴ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節する。
【００５６】
位相自動補正動作時、第１バッファ３０の出力信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれは、第１ＤＡＣ６２の出力信号のそれぞれは互いに合わせられ、第２バッファ３２の出力信号ＯＵＴ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれは、第２ＤＡＣ６４の出力信号のそれぞれは互いに合わせられる。
【００５７】
このように合わせられた各信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮ、ＯＵＴ＿ＱＰ、及びＯＵＴ＿ＱＮは、スイッチ４２を通じて各位相検出器４４−１、４４−５に入力される。
【００５８】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°を維持する場合、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°であり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°である。したがって、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルは、互いに同一である。
【００５９】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さければ、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°より小さくなり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°より大きくなる。したがって、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルは、第１フィルター信号ＤＣＸＯＲのＤＣレベルより大きくなる。
【００６０】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きければ、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°より大きくなり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°より小さくなる。したがって、第１フィルター信号ＤＣＸＯＲのＤＣレベルは、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより大きくなる。
【００６１】
したがって、比較器４８を用いて第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較すれば、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°であるか、あるいは９０°より大きいか、小さいかを判断することができる。また、ローパスフィルター４６は、それぞれがＲＦを含むそれぞれの比較信号ＣＰ１、ＣＰ２を低域通過フィルタリングして、それぞれのＤＣ信号ＤＣＸＯＲとＤＣＸＮＯＲを出力する。
【００６２】
表１に示したように、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとが同一であれば、比較器４８は、ハイレベルとローレベルとの中間値を出力する。
【００６３】
図２は、図１に示された第１バッファ３０、第２バッファ３２、及び位相補正回路６０をさらに詳しく示す図である。図１及び図２を参考にすると、前記位相補正回路６０は、第１ＤＡＣ６２と第２ＤＡＣ６４とを含む。
【００６４】
第１ＤＡＣ６２は、第１バッファ３０の出力端に互いに並列連結された第１電流モードロジック（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ：ＣＭＬ）６２−１と第２ＣＭＬ６２−２とを含み、第２ＤＡＣ６４は、第２バッファ３２の出力端に互いに並列連結された第３ＣＭＬ６４−１と第４ＣＭＬ６４−２とを含む。
【００６５】
前記第１ＣＭＬ６２−１と前記第２ＣＭＬ６２−２のそれぞれは、デジタルコードＣＯＤＥと直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとを受信する。前記第３ＣＭＬ６４−１と前記第４ＣＭＬ６４−２のそれぞれは、デジタルコードＣＯＤＥと同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとを受信する。
【００６６】
各ＣＭＬ６２−１、６２−２、６４−１、及び６４−２は、前記カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢによってイネーブルまたはディセーブルされる。
【００６７】
例えば、前記コードＣＯＤＥのＭＳＢが０である時、同位相差動出力信号ＯＵＴ＿ＩＰの位相と直交位相差動出力信号ＱＵＴ＿ＱＰの位相との差を減少させるために、前記第１ＣＭＬ６２−１と前記第３ＣＭＬ６４−１のそれぞれはイネーブルされ、前記第２ＣＭＬ６２−２と前記第４ＣＭＬ６４−２のそれぞれはディセーブルされる。
【００６８】
また、前記デジタルコードＣＯＤＥのＭＳＢが１である時、同位相差動出力信号ＯＵＴ＿ＩＰの位相と直交位相差動出力信号ＱＵＴ＿ＱＰの位相との差を増加させるために、前記第２ＣＭＬ６２−２と前記第４ＣＭＬ６４−２のそれぞれはイネーブルされ、前記第１ＣＭＬ６２−１と前記第３ＣＭＬ６４−１のそれぞれはディセーブルされる。
【００６９】
図３は、図２に示された各電流モードロジックの動作を説明するための図である。図３は、第２ＣＭＬ６２−２と第４ＣＭＬ６４−２とがイネーブルされた場合を説明するための図である。図１から図３を参照して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、位相自動補正回路１１が、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するための動作を行う過程を説明すれば、次の通りである。
【００７０】
図３に示したように、カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢが１である場合、各ＣＭＬ６２−２と６４−２のみがイネーブルされる。
【００７１】
デジタルコードＣＯＤＥによって第２ＣＭＬ６２−２の電流源ＳＣ４に流れる電流ＩＳＳ３は調節される。電流源ＳＣ４に流れる電流ＩＳＳ３が調節される場合、トランジスタＭ７に流れる電流Ｑ（−）Ｃの値とトランジスタＭ８に流れる電流Ｑ（＋）Ｃの値とが変化される。したがって、キルヒホフの電流法則によって各電流Ｉ（＋）ＯとＩ（−）Ｏの値が変化される。すなわち、第１ＤＡＣ６２は、直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとデジタルコードＣＯＤＥによって第１バッファ３０に流れる各電流Ｉ（＋）Ｏ、Ｉ（−）Ｏの値を調節することができるので、第１ＤＡＣ６２は、同位相出力差動信号ＯＵＰ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれの位相を調節することができる。
【００７２】
同様に、デジタル信号ＣＯＤＥによって、前記第４ＣＭＬ６４−２の電流源ＳＣ６に流れる電流ＩＳＳ３は調節される。電流源ＳＣ６に流れる電流ＩＳＳ３が調節される場合、トランジスタＭ１１に流れる電流Ｉ（−）Ｃの値とトランジスタＭ１２に流れる電流Ｉ（＋）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第２ＤＡＣ６４は、同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとデジタルコードＣＯＤＥによって第２バッファ３２に流れる各電流Ｑ（＋）Ｏ、Ｑ（−）Ｏの値を調節することができるので、第２ＤＡＣ６４は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７３】
位相自動補正回路１１は、前記第２ＣＭＬ６２−２によって可変された電流Ｉ（＋）Ｏのベクトル（ｖｅｃｔｏｒ）値と前記第４ＣＭＬ６４−２によって可変された電流Ｑ（＋）Ｏのベクトル値との和を用いて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように、前記差を増加させなければならない。
【００７４】
図４は、図２に示された各電流モードロジックの動作を説明するための他の図である。図４は、第１ＣＭＬ６２−１と第３ＣＭＬ６４−１が、イネーブルされた場合を説明するための図である。図１、図２、及び図４を参照して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、位相自動補正回路１１が、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するための動作を行う過程を説明すれば、次の通りである。
【００７５】
図４に示したように、カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢが０である場合、第１ＣＭＬ６２−１と第３ＣＭＬ６４−１のみがイネーブルされる。
【００７６】
デジタル信号ＣＯＤＥによって、第１ＣＭＬ６２−１の電流源ＳＣ３に流れる電流ＩＳＳ２は調節される。第１ＣＭＬ６２−１の電流源ＳＣ３に流れる電流ＩＳＳ２が調節される場合、トランジスタＭ５に流れる電流Ｑ（＋）Ｃの値とトランジスタＭ６に流れる電流Ｑ（−）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第１ＤＡＣ６２は、直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとデジタルコードＣＯＤＥによって第１バッファ３０に流れる各電流Ｉ（＋）Ｏ、Ｉ（−）Ｏの値を調節することができるので、第１ＤＡＣ６２は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７７】
デジタルコードＣＯＤＥによって第３ＣＭＬ６４−１の電流源ＳＣ５に流れる電流ＩＳＳ２は調節される。第３ＣＭＬ６４−１の電流源ＳＣ５に流れる電流ＩＳＳ２が調節される場合、トランジスタＭ９に流れる電流Ｉ（＋）Ｃの値とトランジスタＭ１０に流れる電流Ｉ（−）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第２ＤＡＣ６４は、同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとデジタルコードＣＯＤＥによって第２バッファ３２に流れる各電流Ｑ（＋）Ｏ、Ｑ（−）Ｏの値を調節することができるので、第２ＤＡＣ６４は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７８】
位相自動補正回路１１は、第１ＣＭＬ６２−１によって可変された電流Ｉ（＋）Ｏのベクトル値と第３ＣＭＬ６４−１によって可変された電流Ｑ（＋）Ｏのベクトル値との和を用いて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように、前記差を減少させなければならない。
【００７９】
図５は、図１に示されたカウンターの動作を制御する制御信号のタイミング図である。図５では、説明の便宜上、デジタルコードＣＯＤＥが５ビットである場合を説明する。図１から図５、及び表１を参照すると、位相自動補正動作時、クロック発生器５２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答して、補正開始信号Ｃａｌ＿Ｓｔａｒｔとクロック信号ＣＬＫｃａｌとを発生させる。
【００８０】
前記カウンター５４は、補正イネーブル信号Ｃａｌ＿ｅｎに応答して動作する。前記補正イネーブル信号Ｃａｌ＿ｅｎは、補正モードを制御し、前記補正イネーブル信号Ｃａｌ＿ｅｎがハイレベルである時、前記補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルに初期化される。
【００８１】
第１フィルター信号ＤＣＸＯＲと第２フィルター信号ＤＣＸＮＯＲは、比較器４８に供給される。第１フィルター信号ＤＣＸＯＲのＤＣレベルが、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより低い場合。すなわち、出力Ｉ信号ＯＵＴ＿ＩＰと出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０より小さい場合、比較器４８は、ローレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００８２】
カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を大きくするために、増加するデジタルコードＣＯＤＥを出力しなければならない。この際、カウンター５４は、デジタルコードＣＯＤＥのＭＳＢによってアップ−カウンターまたはダウンカウンターで動作することができる。
【００８３】
二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる場合、カウンター５４は停止され、ローレベルからハイレベルに遷移する補正制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、位相自動補正は終了する。補正制御信号Ｃａｌ＿ｅｎｄがローレベルからハイレベルに遷移する時に発生したデジタルコードＣＯＤＥは、位相補正回路６０に供給されるので、正常動作時、位相補正回路６０は、前記デジタルコードＣＯＤＥに応答して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°を維持するように制御する。すなわち、補正制御信号Ｃａｌ＿ｅｎｄがローレベルからハイレベルに遷移すれば、クロック発生器５２は、クロック信号ＣＬＫｃａｌをカウンター５４に供給しない。したがって、前記カウンター５４は、前記遷移時のデジタルコードＣＯＤＥを維持することができる。
【００８４】
図６は、本発明の実施形態による位相自動補正動作のアルゴリズムを説明するためのフローチャートである。図１から図６を参照して、位相自動補正動作を説明すれば、次の通りである。
【００８５】
まず、カウンター５４は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄを発生させる。図１には、補正制御信号Ｃａｌ＿ｅｎｄをカウンター５４が発生すると示されているが、実施形態によってコントローラ（図示せず）が補正制御信号Ｃａｌ＿ｅｎｄを発生させることができる。スイッチＳＷ４２、各位相検出器４４−１と４４−５、比較器ＣＯＭＰ４８、カウンター５４、及びクロック発生器５２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブルされ、第１ミキサー７０と第２ミキサー７２は、ディセーブルされる（ステップＳ１０）。
【００８６】
比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを互いに比較する。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより高い場合（ステップＳ２０）、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、カウンター５４のＭＳＢは０になる（ステップＳ３０）。したがって、カウンター５４は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を減少させるために、ダウン−カウントされるデジタルコードＣＯＤＥを出力する（ステップＳ４０）。
【００８７】
引き続き、比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する（ステップＳ５０）。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより依然として高い場合、カウンター５４は、現在のデジタルコードＣＯＤＥが最大値であるか否かを判断する（ステップＳ６０）。
【００８８】
現在のデジタルコードＣＯＤＥが最大値になるまでカウンター５４は、ステップＳ４０とステップＳ５０とを反復的に行う。ステップＳ４０とステップＳ５０の結果として、現在のデジタルコードＣＯＤＥが最大値である場合、位相自動補正動作は終了する。また、ステップＳ４０の結果として、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°に減少する場合、位相自動補正動作は終了する。
【００８９】
したがって、カウンター５４は、ハイレベルを有する位相制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、スイッチ４２、各位相検出器４４−１と４４−５、及び比較器ＣＯＭＰ４８はディセーブルされ、カウンター５４とクリック発生器５２は、イネーブル状態を維持する（ステップＳ７０）。しかし、クリック発生器５２は、クロック信号ＣＬＫｃａｌを出力しないので、カウンター５４は、位相制御信号Ｃａｌ＿ｅｎｄがハイレベルに遷移する直前のデジタルコードＣＯＤＥをそのまま維持する。
【００９０】
ステップＳ２０の判断結果として、第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより小さい場合、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、カウンター５４のＭＳＢは、１になる（ステップＳ８０）。したがって、カウンター５４は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を増加させるために、アップ−カウントされるデジタルコードＣＯＤＥを出力する（ステップＳ９０）。
【００９１】
引き続き、比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベル（ｌｅｖｅｌ）と第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する（ステップＳ１００）。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより依然として低い場合、カウンター５４は、現在のデジタルコード（ｄｉｇｉｔａｌ ｃｏｄｅ）ＣＯＤＥが最小値であるか否かを判断する（ステップＳ１１０）。
【００９２】
現在のデジタルコードＣＯＤＥが最小値になるまでカウンター５４は、ステップＳ９０とステップＳ１００とを反復的に行う。ステップＳ９０とステップＳ１００の結果として、現在のデジタルコードＣＯＤＥが最小値である場合、位相自動補正動作は終了する。また、ステップＳ１００の結果として、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°に減少する場合、位相自動補正動作は終了する。
【００９３】
したがって、カウンター５４は、ハイレベルを有する位相制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、スイッチ４２、各位相検出器４４−１と４４−５、及び比較器ＣＯＭＰ４８はディセーブルされ、カウンター５４とクリック発生器５２は、イネーブル状態を維持する（ステップＳ７０）。しかし、クリック発生器５２は、クロック信号ＣＬＫｃａｌを出力しないので、カウンター５４は、位相制御信号Ｃａｌ＿ｅｎｄがハイレベルに遷移する直前のデジタルコードＣＯＤＥをそのまま維持する。
【００９４】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００９５】
本発明は、位相補正回路とそれを含む無線信号処理装置に利用されうる。
【符号の説明】
【００９６】
１０：送信器
１１：位相自動補正回路
２０：コード発生回路
３０：第１バッファ
３２：第２バッファ
４２：スイッチ
４６：低域通過フィルター
４８：比較器
５０：コード発生器
６０：位相補正回路
７０：第１ミキサー
７２：第２ミキサー
７４−１：第１加算器
７４−２：第２加算器
【技術分野】
【０００１】
本発明は、位相補正技術に係り、特に、同位相信号の位相と直交位相信号の位相との差が９０°になるように補正するための位相補正方法、位相補正回路、及びそれを含む送受信器に関する。
【背景技術】
【０００２】
送信器で直交位相信号を生成するデバイダー(divider)のＤＣ動作点を微細に調節して、同位相信号の位相と直交位相信号との差を調節する方法が使われる。この場合、発振周波数は、ローカル(local)周波数の２倍であるので、前記方法は、高周波システムで適用されにくい。
【０００３】
したがって、高周波システムでは、発振周波数と同一のローカル周波数を有する同位相信号と直交位相信号は、ポリフェーズフィルター（Ｐｏｌｙｐｈａｓｅ ｆｉｌｔｅｒ）または直交電圧制御発信器（Ｑｕａｄｒａｔｕｒｅ Ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；ＱＶＣＯ）を使って生成される。しかし、前記ポリフェーズフィルターまたは前記ＱＶＣＯは。デバイダーを使わないために、前記デバイダーのＤＣ動作点を用いて位相差を調節する方法は使われない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的な課題は、高周波を使う通信システムやＵＷＢ(ultra wideband)のような広域システムで同位相信号の位相と直交位相信号の位相との差を自動で調節することができる方法、前記方法を使うことができる装置、及び前記装置を含む送信器または受信器を提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態によるローカルオシレーター(local oscillator)から出力された信号の位相補正方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる段階と、前記同位相出力信号の位相と前記直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節する段階と、を含む。
【０００６】
前記デジタルコードを発生させる段階は、前記同位相出力信号の位相と前記直交位相出力信号の位相との差を検出して、多数の検出信号を発生させる段階と、前記多数の検出信号のそれぞれを低域通過フィルタリングして、該低域通過フィルターされたＤＣ信号を発生させる段階と、前記ＤＣ信号を比較して、該比較信号を発生させる段階と、前記比較信号とクロック信号に応答して、前記デジタルコードを発生させる段階と、を含む。
【０００７】
前記比較信号とクロック信号に応答して、前記デジタルコードを発生させる段階は、前記比較信号のレベル、前記デジタルコードのＭＳＢ、及び前記クロック信号によってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させる。前記ＭＳＢは、位相補正動作の初期に、前記同位相出力信号の位相と前記直交位相出力信号の位相との差が９０°より大きいか、小さいかによって決定される。
【０００８】
本発明の実施形態によるローカルオシレーターから出力された信号の位相補正回路は、同位相出力信号を出力するための第１バッファと、直交位相出力信号を出力するための第２バッファと、前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、を含む。
【０００９】
前記コード発生回路は、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、を含む。前記位相検出器は、前記第１検出信号を発生させるためのＸＯＲゲートと、前記第２検出信号を発生させるためのＸＮＯＲゲートと、を含む。
【００１０】
前記コード発生器は、前記クロック信号と前記比較信号のレベルによってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させる。また、前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記比較器の動作を制御するための補正制御信号を発生させる。
【００１１】
前記位相補正回路は、前記直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節するための第１デジタル−アナログ変換器と、前記同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための第２デジタル−アナログ変換器と、を含む。
【００１２】
前記第１デジタル−アナログ変換器は、それぞれが前記第１バッファの出力端に並列接続されて、前記同位相出力信号の前記位相を調節するための多数の第１デジタル−アナログユニットを含み、前記第２デジタル−アナログ変換器は、それぞれが前記第２バッファの出力端に並列接続されて、前記直交位相出力信号の位相を調節するための多数の第２デジタル−アナログユニットを含み、前記多数の第１デジタル−アナログユニットのそれぞれと前記多数の第２デジタル−アナログユニットのそれぞれは、前記デジタルコードのＭＳＢに基づいてイネーブル／ディセーブルされる。前記ＭＳＢは、前記同位相出力信号の位相と前記直交位相出力信号の位相との差が９０°より大きいか、小さいかによって決定される。
【００１３】
本発明の実施形態による無線信号処理装置は、同位相出力信号を出力するための第１バッファと、直交位相出力信号を出力するための第２バッファと、前記第１バッファの出力信号と同位相ベースバンド出力信号とをミキシングするための第１ミキサーと、前記第２バッファの出力信号と直交位相ベースバンド出力信号とをミキシングするための第２ミキサーと、前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、を含む。
【００１４】
前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記第１ミキサー、前記第２ミキサー、及び前記比較器の動作を制御するための補正制御信号を発生させる。また、前記コード発生器は、前記デジタルコードが最大値または最小値に到逹する時、前記第１ミキサー、前記第２ミキサー、及び前記比較器の動作を制御するための補正制御信号を発生させる。
【００１５】
前記コード発生器は、前記比較信号のレベルの変化に基づいて補正制御信号を発生させ、前記送信器は、前記補正制御信号に応答して、前記同位相出力信号と前記直交位相出力信号とを前記コード発生回路に伝送するためのスイッチをさらに含む。
【発明の効果】
【００１６】
本発明の実施形態による位相補正方法と補正装置は、周波数ダブリング（ｄｏｕｂｌｉｎｇ）やディバイディング（ｄｉｖｉｄｉｎｇ）なしでも、出力Ｉ信号及び／または出力Ｑ信号を連続して調節することができる。したがって、前記補正方法と前記補正装置は、前記出力Ｉ信号の位相と前記出力Ｑ信号の位相との差を９０°に維持することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による位相自動補正回路を含む送信器を示すブロック図である。
【図２】図１に示された第１バッファ、第２バッファ、及び位相補正回路をさらに詳しく示す図である。
【図３】図２に示された各電流モードロジックの動作を説明するための図である。
【図４】図２に示された各電流モードロジックの動作を説明するための他の図である。
【図５】図１に示されたカウンターの動作を制御する制御信号のタイミング図である。
【図６】本発明の実施形態による位相自動補正動作のアルゴリズムを説明するためのフローチャートである。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して、本発明を詳しく説明する。図１は、本発明の一実施形態による位相自動補正回路１１を含む送信器１０を示すブロック図である。図１を参考にすると、送信器１０は、位相自動補正回路１１、第１ミキサー（ｍｉｘｅｒ）７０、第２ミキサー７２、第１加算器７４−１及び第２加算器７４−２を含む。
【００１９】
図１には、説明の便宜上、送信器が示されているが、本発明の概念による位相自動補正回路１１は、受信器に適用可能である。この場合、アップ−コンバージョンミキサー（ｕｐ−ｃｏｎｖｅｒｓｉｏｎ ｍｉｘｅｒ）である第１ミキサー７０と第２ミキサー７２とがダウン−コンバージョンミキサー（ｄｏｗｎ−ｃｏｎｖｅｒｓｉｏｎ ｍｉｘｅｒ）に置き換えられ、第１出力信号ＲＦＯＵＴＰがベースバンド（ｂａｓｅｂａｎｄ）入力に置き換えられれば、位相自動補正回路１１は、受信器に適用可能である。送信器１０と前記受信器は、別途のローカルオシレーター（ｌｏｃａｌ ｏｓｃｉｌｌａｔｏｒ）から出力された多數の信号を必要とするので、送信器１０と前記受信器に使われる位相自動補正回路１１は、別個に具現可能である。したがって、本明細書では、説明の便宜上、送信器という名称を使うが、これは、送信器、受信器、または送受信器をいずれも含む無線信号処理装置として解釈されうる。
【００２０】
送信器１０は、正常動作（例えば、補正制御信号Ｃａｌ＿ｅｎｄがハイレベル（ｈｉｇｈ ｌｅｖｅｌ）である時）と位相自動補正動作（例えば、補正制御信号Ｃａｌ＿ｅｎｄがローレベル（ｌｏｗ ｌｅｖｅｌ）である時）とを行う。
【００２１】
送信器１０の正常動作時、第１ミキサー７０は、同位相第１差動出力信号（以下、‘出力Ｉ信号’と称する）ＯＵＴ＿ＩＰと同位相ベースバンド第１信号ＩＢＢＰとをミキシング（ｍｉｘｉｎｇ）して第１出力信号を生成し、同位相第２差動出力信号ＯＵＴ＿ＩＮと同位相ベースバンド第２信号ＩＢＢＮとをミキシングして第２出力信号を生成する。例えば、同位相ベースバンド第１信号ＩＢＢＰと同位相ベースバンド第２信号ＩＢＢＮは、差動信号である。
【００２２】
第２ミキサー７２は、直交位相第１差動出力信号（以下、‘出力Ｑ信号’と称する）ＯＵＴ＿ＱＰと直交位相ベースバンド第１信号ＱＢＢＰとをミキシングして第３出力信号を生成し、直交位相第２差動出力信号ＯＵＴ＿ＱＮと直交位相ベースバンド第２信号ＱＢＢＮとをミキシングして第４出力信号を生成する。例えば、直交位相ベースバンド第１信号ＱＢＢＰと直交位相ベースバンド第２信号ＱＢＢＮは、差動信号である。
【００２３】
第１加算器７４−１は、第１ミキサー７０の前記第１出力信号と第２ミキサー７２の第３出力信号とを加算して第１出力信号ＲＦＯＵＴＰを生成する。第２加算器７４−２は、第１ミキサー７０の前記第２出力信号と第２ミキサー７２の前記第２出力信号とを加算して第２出力信号ＲＦＯＵＴＮを生成する。
【００２４】
以下、説明の便宜上、同位相差動出力信号ＯＵＴ＿ＩＰとＯＵＴ＿ＩＮのうちから出力Ｉ信号ＯＵＴ＿ＩＰと直交位相差動出力信号ＯＵＴ＿ＱＰとＯＵＴ＿ＱＮのうちから出力Ｑ信号ＯＵＴ＿ＱＰとを例をあげて説明するが、本発明の実施形態が、ＯＵＴ＿ＩＮとＯＵＴ＿ＱＮにも同一または同様に適用可能である。
【００２５】
送信器１０の位相自動補正動作時、第１ミキサー７０、第２ミキサー７２、第１加算器７４−１及び第２加算器７４−２は、ディセーブル（ｄｉｓａｂｌｅ）され、位相自動補正回路１１は、位相自動補正動作を行う。この際、位相自動補正回路１１は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差に基づいて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように制御する。
【００２６】
位相自動補正回路１１は、コードＣＯＤＥ発生回路２０、位相補正回路６０、第１バッファ（ｂｕｆｆｅｒ）３０、及び第２バッファ３２を含みうる。コード発生回路２０は、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＰと第２バッファ３２から出力された出力Ｑ信号ＯＵＴ＿ＱＰとを受信し、該受信された信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰの位相差が９０°になるように制御するためのデジタルコードＣＯＤＥを生成する。デジタルコードＣＯＤＥは、多数のビット（ｂｉｔｓ）で構成することができる。
【００２７】
コード発生回路２０は、スイッチ（Ｓｗｉｔｃｈ）４２、位相検出器、低域通過フィルター４６、比較器４８、及びコード発生器５０を含みうる。前記位相検出器は、第１位相検出器４４−１及び第２位相検出器４４−５を含む。
【００２８】
第１位相検出器４４−１は、ＸＯＲゲート（ｇａｔｅ）で具現可能であり、第２位相検出器４４−５は、ＸＮＯＲゲートで具現可能である。
【００２９】
位相自動補正動作時、補正制御信号Ｃａｌ＿ｅｎｄは、ロー（ｌｏｗ）レベルになる。したがって、スイッチ４２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してオン（ｏｎ）されるので、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＰ及び第２バッファ３２から出力された出力信号ＯＵＴ＿ＱＮは、第１位相検出器４４−１に伝送され、第１バッファ３０から出力された出力Ｉ信号ＯＵＴ＿ＩＮ及び第２バッファ３２から出力された出力Ｑ信号ＯＵＴ＿ＱＰは、第２位相検出器４４−５に伝送される。
【００３０】
多数の位相検出器４４−１と４４−５のそれぞれは、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブル（ｅｎａｂｌｅ）される。
【００３１】
第１位相検出器４４−１は、第１ＡＮＤゲート４４−２、第２ＡＮＤゲート４４−３、及びＯＲゲート４４−４を含む。第１ＡＮＤゲート４４−２は、第１バッファ３０の出力信号ＯＵＴ＿ＩＰと第２バッファ３２の出力信号ＯＵＴ＿ＱＮとをＡＮＤ演算する。第２ＡＮＤゲート４４−３は、第１バッファ３０の出力信号ＯＵＴ＿ＩＮと第２バッファ３２の出力信号ＯＵＴ＿ＱＰとをＡＮＤ演算する。ＯＲゲート４４−４は、第１ＡＮＤゲート４４−２の出力信号と第２ＡＮＤゲート４４−３の出力信号とを受信し、これらの位相を比較して第１比較信号ＣＰ１を出力する。
【００３２】
第２位相検出器４４−５は、第３ＡＮＤゲート４４−６、第４ＡＮＤゲート４４−７、及びＮＯＲゲート４４−８を含む。第３ＡＮＤゲート４４−６は、第１バッファ３０の出力信号ＯＵＴ＿ＩＰと第２バッファ３２の出力信号ＯＵＴ＿ＱＮとをＡＮＤ演算する。第４ＡＮＤゲート４４−７は、第１バッファ３０の出力信号ＯＵＴ＿ＩＮと第２バッファ３２の出力信号ＯＵＴ＿ＱＰとをＡＮＤ演算する。ＮＯＲゲート４４−８は、第３ＡＮＤゲート４４−６の出力信号と第４ＡＮＤゲート４４−７の出力信号とを受信し、これらの位相を比較して第２比較信号ＣＰ２を出力する。
【００３３】
低域通過フィルター４６は、第１位相検出器４４−１と第２位相検出器４４−５から出力された比較信号ＣＰ１、ＣＰ２を低域通過フィルタリング（ｆｉｌｔｅｒｉｎｇ）する。低域通過フィルター４６は、第１比較信号ＣＰ１を低域通過フィルタリングするための第１抵抗Ｒ１と第１キャパシタＣ１とを含み、第２比較信号ＣＰ２を低域通過フィルタリングするための第２抵抗Ｒ２と第２キャパシタＣ２とを含む。すなわち、低域通過フィルター４６は、比較信号ＣＰ１、ＣＰ２を低域通過フィルタリングして第１フィルター信号ＤＣＸＯＲと第２フィルター信号ＤＣＸＮＯＲとを出力する。
【００３４】
比較器４８は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブルされる。比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する。第１フィルター信号ＤＣＸＯＲのＤＣレベルが、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより高い場合、すなわち、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、比較器４８は、ハイレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００３５】
しかし、第１フィルター信号ＤＣＸＯＲのレベルが、第２フィルター信号ＤＣＸＮＯＲのレベルより低い場合。すなわち、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、比較器４８は、ローレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００３６】
第１フィルター信号ＤＣＸＯＲのレベルと第２フィルター信号ＤＣＸＮＯＲのレベルとが互いに同じである場合、第１バッファ３０の出力Ｉ信号ＯＵＴ＿ＩＰの位相と第２バッファ３２の出力Ｑ信号ＯＵＴ＿ＱＰの位相との差は９０°である。
【００３７】
コード発生器５０は、補正開始信号Ｃａｌ＿Ｓｔａｒｔ、補正制御信号Ｃａｌ＿ｅｎｄ、クロック（ｃｌｏｃｋ）信号ＣＬＫｃａｌ、及び比較信号ＵＰ／ＤＮに応答して、出力Ｉ信号ＯＵＴ＿ＩＰの位相及び／または出力Ｑ信号ＯＵＴ＿ＱＰの位相を補正するためのデジタルコードＣＯＤＥを生成する。
【００３８】
デジタルコードＣＯＤＥは、比較信号ＵＰ／ＤＮによって順次に増加するか、順次に減少することができる。前記コード発生器５０は、クロック発生器５２とカウンター（ｃｏｕｎｔｅｒ）５４とを含む。
【００３９】
クロック発生器５２は、補正制御信号Ｃａｌ＿ｅｎｄと基準クロックＣＬＫｒｅｆに基づいて、補正開始信号Ｃａｌ＿Ｓｔａｒｔとカウンター５４を動作させるためのクロック信号ＣＬＫｃａｌとを出力する。例えば、補正制御信号Ｃａｌ＿ｅｎｄがハイレベルである時、前記クロック発生器５２は、クロック信号ＣＬＫｃａｌを発生しない。
【００４０】
カウンター５４は、補正イネーブル信号Ｃａｌ＿ｅｎに応答して動作する。前記補正イネーブル信号Ｃａｌ＿ｅｎは、位相自動補正動作である補正モードを制御し、前記補正イネーブル信号Ｃａｌ＿ｅｎがハイレベルである時、前記補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルに初期化される。
【００４１】
補正開始信号Ｃａｌ＿Ｓｔａｒｔがハイレベルになる時、前記カウンター５４は、初期値にリセット（ｒｅｓｅｔ）される。したがって、カウンター５４から出力されるデジタルコードＣＯＤＥ、例えば、ＤＮＤＮ−１．．．Ｄ１Ｄ０は、前記初期値、例えば、Ｘ００．．．００に初期化される。
【００４２】
この際、デジタルコードＣＯＤＥのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、すなわち、ＤＮ＝Ｘは、前記カウンター５４から出力されるデジタルコードＣＯＤＥの符号を意味する。例えば、ＤＮ＝Ｘ＝１は、正数を意味し、ＤＮ＝Ｘ＝０は、負数を意味する。
【００４３】
ＤＮ＝Ｘ＝１は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さいということを意味する。前記ＭＳＢ Ｘは、位相補正回路６０の出力が０である状態、すなわち、位相自動補正動作が行われる前に発生した出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差で決定される。この際、カウンター５４から出力されるデジタルコードＣＲＴＬの出力範囲は、０１１．．．１１から１１．．．１１までである。デジタルコードＣＲＴＬを増加させるか、または減少させるかは、比較信号ＵＰ／ＤＮによって決定する。
【００４４】
例えば、比較器４８から出力された比較信号ＵＰ／ＤＮがハイレベルであれば、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０より大きい場合、カウンター５４は、順次に減少するデジタルコードＣＲＴＬを出力する。すなわち、カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を９０°より小さくさせるために、順次に減少するデジタルコードＣＯＤＥを出力する。
【００４５】
また、比較器４８から出力された比較信号ＵＰ／ＤＮがローレベルであれば、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、カウンター５４は、順次に増加するデジタルコードＣＲＴＬを出力する。すなわち、カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を９０°より大きくさせるために、順次に増加するデジタルコードＣＯＤＥを出力する。
【００４６】
このような補正動作は、補正ループ（ｃａｌｉｂｒａｔｉｏｎ ｌｏｏｐ）がネガティブフィードバックで動作することを意味する。したがって、位相自動補正回路１１は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するために増加するか、または減少するデジタルコードＣＯＤＥを出力する。
【００４７】
再び説明すれば、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°より大きい時、比較器４８の出力信号ＵＰ／ＤＮは、ハイレベルになる。したがって、デジタルコードＣＯＤＥは減少するので、位相補正回路６０は、減少するデジタルコードＣＯＤＥに応答して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を減少させる方向に動作する。逆に、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°より小さい時、比較器４８の出力信号ＵＰ／ＤＮは、ローレベルになる。したがって、デジタルコードＣＯＤＥは増加するので、位相補正回路６０は、増加するデジタルコードＣＯＤＥに応答して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を増加させる方向に動作する。
【００４８】
デジタルコードＣＯＤＥのＭＳＢが、０または符号が負数である時、比較器４８の出力信号ＵＰ／ＤＮがローレベルであれば、カウンター５４は、ダウン−カウンターとして動作する。したがって、カウンター５４は、増加するデジタルコードＣＯＤＥを出力する。また、デジタルコードＣＯＤＥのＭＳＢが、０または符号が負数である時、比較器４８の出力信号ＵＰ／ＤＮがハイレベルであれば、カウンター５４は、アップ−カウンターとして動作する。したがって、カウンター５４は、減少するデジタルコードＣＯＤＥを出力する。
【００４９】
デジタルコードＣＯＤＥのＭＳＢが、１または符号が正数である時、比較器４８の出力信号ＵＰ／ＤＮがローレベルであれば、カウンター５４は、アップ−カウンターとして動作する。したがって、カウンター５４は、増加するデジタルコードＣＯＤＥを出力する。また、デジタルコードＣＯＤＥのＭＳＢが、１または符号が正数である時、比較器４８の出力信号ＵＰ／ＤＮがハイレベルであれば、カウンター５４は、ダウン−カウンターとして動作する。したがって、カウンター５４は、減少するデジタルコードＣＯＤＥを出力する。
【００５０】
位相差（Θ）による低域通過フィルター４６の出力信号（ＤＣＸＯＲ＞ＤＣＸＮＯＲ）のレベル、比較信号ＵＰ／ＤＮのレベル、デジタルコードＣＯＤＥのＭＳＢによるカウンター５４の動作は、表１のようである。
【００５１】
【表１】
【００５２】
カウンター５４は、次の二つの場合に動作を止める。第１は、比較信号ＵＰ／ＤＮがハイレベルからローレベルに、またはローレベルからハイレベルに変わる場合であって、これは、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる点を通る場合である。
【００５３】
第２は、カウンター５４から出力されたデジタルコードＣＲＴＬが最高値、すなわち、１１１．．．１１に到逹する場合、または最低値、すなわち、０１１．．．１１に到逹する場合であって、これは、位相補正回路６０の位相補正範囲が入力信号ＩＮ＿ＩＰとＩＮ＿ＱＰ、またはＩＮ＿ＩＮとＩＮ＿ＱＮの位相差をカバーすることができない場合である。すなわち、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる方向に補正されたが、位相補正回路６０の動的補正範囲が不足して、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になることができず、補正動作が終わった場合である。
【００５４】
位相補正動作を止めることができる条件になれば、補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルからハイレベルに遷移する。すなわち、カウンター５４は、前述したように動作を止める場合を検出して、該検出結果によってローレベルからハイレベルに遷移する補正制御信号Ｃａｌ＿ｅｎｄを生成する。したがって、スイッチ回路４２、各位相検出器４４−１と４４−５、及び比較器４８は、ハイレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してディセーブルされる。しかし、第１ミキサー７０と第２ミキサー７２は、ハイレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答して正常動作を行う。また、カウンター５４は、位相補正動作時に最終的に出力したデジタルコードＣＯＤＥを出力し続けるので、位相補正回路６０の出力信号は、そのまま維持される。カウンター５４は、リップル−キャリーカウンター（ｒｉｐｐｌｅ−ｃａｒｒｙ ｃｏｕｎｔｅｒ）として具現可能である。
【００５５】
位相補正回路６０は、第１デジタル−アナログ変換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣ）６２と第２ＤＡＣ６４とを含む。第１ＤＡＣ６２は、カウンター５４から出力されたデジタルコードＣＯＤＥと直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮに応答して、第１バッファ３０から出力される同位相差動出力信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれの位相を調節する。第２ＤＡＣ６４は、カウンター５４から出力されるデジタルコードＣＯＤＥと同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮに応答して、第２バッファ３２から出力される直交位相差動出力信号ＯＵＴ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節する。
【００５６】
位相自動補正動作時、第１バッファ３０の出力信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれは、第１ＤＡＣ６２の出力信号のそれぞれは互いに合わせられ、第２バッファ３２の出力信号ＯＵＴ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれは、第２ＤＡＣ６４の出力信号のそれぞれは互いに合わせられる。
【００５７】
このように合わせられた各信号ＯＵＴ＿ＩＰ、ＯＵＴ＿ＩＮ、ＯＵＴ＿ＱＰ、及びＯＵＴ＿ＱＮは、スイッチ４２を通じて各位相検出器４４−１、４４−５に入力される。
【００５８】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°を維持する場合、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°であり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°である。したがって、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルは、互いに同一である。
【００５９】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さければ、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°より小さくなり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°より大きくなる。したがって、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルは、第１フィルター信号ＤＣＸＯＲのＤＣレベルより大きくなる。
【００６０】
出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きければ、ＯＲ４４−４の出力ＣＰ１のデューティーは１８０°より大きくなり、ＮＯＲ４４−８の出力ＣＰ２のデューティーは１８０°より小さくなる。したがって、第１フィルター信号ＤＣＸＯＲのＤＣレベルは、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより大きくなる。
【００６１】
したがって、比較器４８を用いて第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較すれば、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°であるか、あるいは９０°より大きいか、小さいかを判断することができる。また、ローパスフィルター４６は、それぞれがＲＦを含むそれぞれの比較信号ＣＰ１、ＣＰ２を低域通過フィルタリングして、それぞれのＤＣ信号ＤＣＸＯＲとＤＣＸＮＯＲを出力する。
【００６２】
表１に示したように、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとが同一であれば、比較器４８は、ハイレベルとローレベルとの中間値を出力する。
【００６３】
図２は、図１に示された第１バッファ３０、第２バッファ３２、及び位相補正回路６０をさらに詳しく示す図である。図１及び図２を参考にすると、前記位相補正回路６０は、第１ＤＡＣ６２と第２ＤＡＣ６４とを含む。
【００６４】
第１ＤＡＣ６２は、第１バッファ３０の出力端に互いに並列連結された第１電流モードロジック（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ：ＣＭＬ）６２−１と第２ＣＭＬ６２−２とを含み、第２ＤＡＣ６４は、第２バッファ３２の出力端に互いに並列連結された第３ＣＭＬ６４−１と第４ＣＭＬ６４−２とを含む。
【００６５】
前記第１ＣＭＬ６２−１と前記第２ＣＭＬ６２−２のそれぞれは、デジタルコードＣＯＤＥと直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとを受信する。前記第３ＣＭＬ６４−１と前記第４ＣＭＬ６４−２のそれぞれは、デジタルコードＣＯＤＥと同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとを受信する。
【００６６】
各ＣＭＬ６２−１、６２−２、６４−１、及び６４−２は、前記カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢによってイネーブルまたはディセーブルされる。
【００６７】
例えば、前記コードＣＯＤＥのＭＳＢが０である時、同位相差動出力信号ＯＵＴ＿ＩＰの位相と直交位相差動出力信号ＱＵＴ＿ＱＰの位相との差を減少させるために、前記第１ＣＭＬ６２−１と前記第３ＣＭＬ６４−１のそれぞれはイネーブルされ、前記第２ＣＭＬ６２−２と前記第４ＣＭＬ６４−２のそれぞれはディセーブルされる。
【００６８】
また、前記デジタルコードＣＯＤＥのＭＳＢが１である時、同位相差動出力信号ＯＵＴ＿ＩＰの位相と直交位相差動出力信号ＱＵＴ＿ＱＰの位相との差を増加させるために、前記第２ＣＭＬ６２−２と前記第４ＣＭＬ６４−２のそれぞれはイネーブルされ、前記第１ＣＭＬ６２−１と前記第３ＣＭＬ６４−１のそれぞれはディセーブルされる。
【００６９】
図３は、図２に示された各電流モードロジックの動作を説明するための図である。図３は、第２ＣＭＬ６２−２と第４ＣＭＬ６４−２とがイネーブルされた場合を説明するための図である。図１から図３を参照して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、位相自動補正回路１１が、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するための動作を行う過程を説明すれば、次の通りである。
【００７０】
図３に示したように、カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢが１である場合、各ＣＭＬ６２−２と６４−２のみがイネーブルされる。
【００７１】
デジタルコードＣＯＤＥによって第２ＣＭＬ６２−２の電流源ＳＣ４に流れる電流ＩＳＳ３は調節される。電流源ＳＣ４に流れる電流ＩＳＳ３が調節される場合、トランジスタＭ７に流れる電流Ｑ（−）Ｃの値とトランジスタＭ８に流れる電流Ｑ（＋）Ｃの値とが変化される。したがって、キルヒホフの電流法則によって各電流Ｉ（＋）ＯとＩ（−）Ｏの値が変化される。すなわち、第１ＤＡＣ６２は、直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとデジタルコードＣＯＤＥによって第１バッファ３０に流れる各電流Ｉ（＋）Ｏ、Ｉ（−）Ｏの値を調節することができるので、第１ＤＡＣ６２は、同位相出力差動信号ＯＵＰ＿ＩＰ、ＯＵＴ＿ＩＮのそれぞれの位相を調節することができる。
【００７２】
同様に、デジタル信号ＣＯＤＥによって、前記第４ＣＭＬ６４−２の電流源ＳＣ６に流れる電流ＩＳＳ３は調節される。電流源ＳＣ６に流れる電流ＩＳＳ３が調節される場合、トランジスタＭ１１に流れる電流Ｉ（−）Ｃの値とトランジスタＭ１２に流れる電流Ｉ（＋）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第２ＤＡＣ６４は、同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとデジタルコードＣＯＤＥによって第２バッファ３２に流れる各電流Ｑ（＋）Ｏ、Ｑ（−）Ｏの値を調節することができるので、第２ＤＡＣ６４は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７３】
位相自動補正回路１１は、前記第２ＣＭＬ６２−２によって可変された電流Ｉ（＋）Ｏのベクトル（ｖｅｃｔｏｒ）値と前記第４ＣＭＬ６４−２によって可変された電流Ｑ（＋）Ｏのベクトル値との和を用いて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように、前記差を増加させなければならない。
【００７４】
図４は、図２に示された各電流モードロジックの動作を説明するための他の図である。図４は、第１ＣＭＬ６２−１と第３ＣＭＬ６４−１が、イネーブルされた場合を説明するための図である。図１、図２、及び図４を参照して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、位相自動補正回路１１が、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を９０°に維持するための動作を行う過程を説明すれば、次の通りである。
【００７５】
図４に示したように、カウンター５４から出力されるデジタルコードＣＯＤＥのＭＳＢが０である場合、第１ＣＭＬ６２−１と第３ＣＭＬ６４−１のみがイネーブルされる。
【００７６】
デジタル信号ＣＯＤＥによって、第１ＣＭＬ６２−１の電流源ＳＣ３に流れる電流ＩＳＳ２は調節される。第１ＣＭＬ６２−１の電流源ＳＣ３に流れる電流ＩＳＳ２が調節される場合、トランジスタＭ５に流れる電流Ｑ（＋）Ｃの値とトランジスタＭ６に流れる電流Ｑ（−）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第１ＤＡＣ６２は、直交位相差動入力信号ＩＮ＿ＱＰ、ＩＮ＿ＱＮとデジタルコードＣＯＤＥによって第１バッファ３０に流れる各電流Ｉ（＋）Ｏ、Ｉ（−）Ｏの値を調節することができるので、第１ＤＡＣ６２は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７７】
デジタルコードＣＯＤＥによって第３ＣＭＬ６４−１の電流源ＳＣ５に流れる電流ＩＳＳ２は調節される。第３ＣＭＬ６４−１の電流源ＳＣ５に流れる電流ＩＳＳ２が調節される場合、トランジスタＭ９に流れる電流Ｉ（＋）Ｃの値とトランジスタＭ１０に流れる電流Ｉ（−）Ｃの値とが変化される。したがって、各電流Ｑ（＋）ＯとＱ（−）Ｏとの値が変化される。すなわち、第２ＤＡＣ６４は、同位相差動入力信号ＩＮ＿ＩＰ、ＩＮ＿ＩＮとデジタルコードＣＯＤＥによって第２バッファ３２に流れる各電流Ｑ（＋）Ｏ、Ｑ（−）Ｏの値を調節することができるので、第２ＤＡＣ６４は、直交位相出力差動信号ＯＵＰ＿ＱＰ、ＯＵＴ＿ＱＮのそれぞれの位相を調節することができる。
【００７８】
位相自動補正回路１１は、第１ＣＭＬ６２−１によって可変された電流Ｉ（＋）Ｏのベクトル値と第３ＣＭＬ６４−１によって可変された電流Ｑ（＋）Ｏのベクトル値との和を用いて、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°になるように、前記差を減少させなければならない。
【００７９】
図５は、図１に示されたカウンターの動作を制御する制御信号のタイミング図である。図５では、説明の便宜上、デジタルコードＣＯＤＥが５ビットである場合を説明する。図１から図５、及び表１を参照すると、位相自動補正動作時、クロック発生器５２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答して、補正開始信号Ｃａｌ＿Ｓｔａｒｔとクロック信号ＣＬＫｃａｌとを発生させる。
【００８０】
前記カウンター５４は、補正イネーブル信号Ｃａｌ＿ｅｎに応答して動作する。前記補正イネーブル信号Ｃａｌ＿ｅｎは、補正モードを制御し、前記補正イネーブル信号Ｃａｌ＿ｅｎがハイレベルである時、前記補正制御信号Ｃａｌ＿ｅｎｄは、ローレベルに初期化される。
【００８１】
第１フィルター信号ＤＣＸＯＲと第２フィルター信号ＤＣＸＮＯＲは、比較器４８に供給される。第１フィルター信号ＤＣＸＯＲのＤＣレベルが、第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより低い場合。すなわち、出力Ｉ信号ＯＵＴ＿ＩＰと出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０より小さい場合、比較器４８は、ローレベルを有する比較信号ＵＰ／ＤＮを出力する。
【００８２】
カウンター５４は、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差を大きくするために、増加するデジタルコードＣＯＤＥを出力しなければならない。この際、カウンター５４は、デジタルコードＣＯＤＥのＭＳＢによってアップ−カウンターまたはダウンカウンターで動作することができる。
【００８３】
二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°になる場合、カウンター５４は停止され、ローレベルからハイレベルに遷移する補正制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、位相自動補正は終了する。補正制御信号Ｃａｌ＿ｅｎｄがローレベルからハイレベルに遷移する時に発生したデジタルコードＣＯＤＥは、位相補正回路６０に供給されるので、正常動作時、位相補正回路６０は、前記デジタルコードＣＯＤＥに応答して、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°を維持するように制御する。すなわち、補正制御信号Ｃａｌ＿ｅｎｄがローレベルからハイレベルに遷移すれば、クロック発生器５２は、クロック信号ＣＬＫｃａｌをカウンター５４に供給しない。したがって、前記カウンター５４は、前記遷移時のデジタルコードＣＯＤＥを維持することができる。
【００８４】
図６は、本発明の実施形態による位相自動補正動作のアルゴリズムを説明するためのフローチャートである。図１から図６を参照して、位相自動補正動作を説明すれば、次の通りである。
【００８５】
まず、カウンター５４は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄを発生させる。図１には、補正制御信号Ｃａｌ＿ｅｎｄをカウンター５４が発生すると示されているが、実施形態によってコントローラ（図示せず）が補正制御信号Ｃａｌ＿ｅｎｄを発生させることができる。スイッチＳＷ４２、各位相検出器４４−１と４４−５、比較器ＣＯＭＰ４８、カウンター５４、及びクロック発生器５２は、ローレベルを有する補正制御信号Ｃａｌ＿ｅｎｄに応答してイネーブルされ、第１ミキサー７０と第２ミキサー７２は、ディセーブルされる（ステップＳ１０）。
【００８６】
比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを互いに比較する。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより高い場合（ステップＳ２０）、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より大きい場合、カウンター５４のＭＳＢは０になる（ステップＳ３０）。したがって、カウンター５４は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を減少させるために、ダウン−カウントされるデジタルコードＣＯＤＥを出力する（ステップＳ４０）。
【００８７】
引き続き、比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベルと第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する（ステップＳ５０）。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより依然として高い場合、カウンター５４は、現在のデジタルコードＣＯＤＥが最大値であるか否かを判断する（ステップＳ６０）。
【００８８】
現在のデジタルコードＣＯＤＥが最大値になるまでカウンター５４は、ステップＳ４０とステップＳ５０とを反復的に行う。ステップＳ４０とステップＳ５０の結果として、現在のデジタルコードＣＯＤＥが最大値である場合、位相自動補正動作は終了する。また、ステップＳ４０の結果として、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°に減少する場合、位相自動補正動作は終了する。
【００８９】
したがって、カウンター５４は、ハイレベルを有する位相制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、スイッチ４２、各位相検出器４４−１と４４−５、及び比較器ＣＯＭＰ４８はディセーブルされ、カウンター５４とクリック発生器５２は、イネーブル状態を維持する（ステップＳ７０）。しかし、クリック発生器５２は、クロック信号ＣＬＫｃａｌを出力しないので、カウンター５４は、位相制御信号Ｃａｌ＿ｅｎｄがハイレベルに遷移する直前のデジタルコードＣＯＤＥをそのまま維持する。
【００９０】
ステップＳ２０の判断結果として、第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより小さい場合、すなわち、出力Ｉ信号ＯＵＴ＿ＩＰの位相と出力Ｑ信号ＯＵＴ＿ＱＰの位相との差が９０°より小さい場合、カウンター５４のＭＳＢは、１になる（ステップＳ８０）。したがって、カウンター５４は、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差を増加させるために、アップ−カウントされるデジタルコードＣＯＤＥを出力する（ステップＳ９０）。
【００９１】
引き続き、比較器４８は、第１フィルター信号ＤＣＸＯＲのＤＣレベル（ｌｅｖｅｌ）と第２フィルター信号ＤＣＸＮＯＲのＤＣレベルとを比較する（ステップＳ１００）。第１フィルター信号ＤＣＸＯＲのＤＣレベルが第２フィルター信号ＤＣＸＮＯＲのＤＣレベルより依然として低い場合、カウンター５４は、現在のデジタルコード（ｄｉｇｉｔａｌ ｃｏｄｅ）ＣＯＤＥが最小値であるか否かを判断する（ステップＳ１１０）。
【００９２】
現在のデジタルコードＣＯＤＥが最小値になるまでカウンター５４は、ステップＳ９０とステップＳ１００とを反復的に行う。ステップＳ９０とステップＳ１００の結果として、現在のデジタルコードＣＯＤＥが最小値である場合、位相自動補正動作は終了する。また、ステップＳ１００の結果として、二つの信号ＯＵＴ＿ＩＰとＯＵＴ＿ＱＰとの位相差が９０°に減少する場合、位相自動補正動作は終了する。
【００９３】
したがって、カウンター５４は、ハイレベルを有する位相制御信号Ｃａｌ＿ｅｎｄを出力する。したがって、スイッチ４２、各位相検出器４４−１と４４−５、及び比較器ＣＯＭＰ４８はディセーブルされ、カウンター５４とクリック発生器５２は、イネーブル状態を維持する（ステップＳ７０）。しかし、クリック発生器５２は、クロック信号ＣＬＫｃａｌを出力しないので、カウンター５４は、位相制御信号Ｃａｌ＿ｅｎｄがハイレベルに遷移する直前のデジタルコードＣＯＤＥをそのまま維持する。
【００９４】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００９５】
本発明は、位相補正回路とそれを含む無線信号処理装置に利用されうる。
【符号の説明】
【００９６】
１０：送信器
１１：位相自動補正回路
２０：コード発生回路
３０：第１バッファ
３２：第２バッファ
４２：スイッチ
４６：低域通過フィルター
４８：比較器
５０：コード発生器
６０：位相補正回路
７０：第１ミキサー
７２：第２ミキサー
７４−１：第１加算器
７４−２：第２加算器
【特許請求の範囲】
【請求項１】
同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる段階と、
前記同位相出力信号の位相と前記直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節する段階と、
を含むことを特徴とするローカルオシレーターから出力された信号の位相補正方法。
【請求項２】
同位相出力信号を出力するための第１バッファと、
直交位相出力信号を出力するための第２バッファと、
前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、
を含むことを特徴とするローカルオシレーターから出力された信号の位相補正回路。
【請求項３】
前記コード発生回路は、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、
前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、
前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、
クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、
を含むことを特徴とする請求項２に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項４】
前記コード発生器は、前記比較信号のレベルと前記クロック信号によってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させることを特徴とする請求項３に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項５】
前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記比較器の動作を制御するための補正制御信号を発生させることを特徴とする請求項３に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項６】
前記位相補正回路は、
前記直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節するための第１デジタル−アナログ変換器と、
前記同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための第２デジタル−アナログ変換器と、
を含むことを特徴とする請求項２に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項７】
前記第１デジタル−アナログ変換器は、それぞれが前記第１バッファの出力端に並列接続されて、前記同位相出力信号の前記位相を調節するための多数の第１デジタル−アナログユニットを含み、
前記第２デジタル−アナログ変換器は、それぞれが前記第２バッファの出力端に並列接続されて、前記直交位相出力信号の位相を調節するための多数の第２デジタル−アナログユニットを含み、
前記多数の第１デジタル−アナログユニットのそれぞれと前記多数の第２デジタル−アナログユニットのそれぞれは、前記デジタルコードのＭＳＢに基づいてイネーブル／ディセーブルされることを特徴とする請求項６に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項８】
同位相出力信号を出力するための第１バッファと、
直交位相出力信号を出力するための第２バッファと、
前記第１バッファの出力信号と同位相ベースバンド出力信号とをミキシングするための第１ミキサーと、
前記第２バッファの出力信号と直交位相ベースバンド出力信号とをミキシングするための第２ミキサーと、
前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、
を含むことを特徴とする無線信号処理装置。
【請求項９】
前記コード発生回路は、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、
前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、
前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、
クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、
を含むことを特徴とする請求項８に記載の無線信号処理装置。
【請求項１０】
前記コード発生器は、前記比較信号のレベルの変化に基づいて補正制御信号を発生させ、
前記無線信号処理装置は、前記補正制御信号に応答して、前記同位相出力信号と前記直交位相出力信号とを前記コード発生回路に伝送するためのスイッチをさらに含むことを特徴とする請求項９に記載の無線信号処理装置。
【請求項１】
同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる段階と、
前記同位相出力信号の位相と前記直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節する段階と、
を含むことを特徴とするローカルオシレーターから出力された信号の位相補正方法。
【請求項２】
同位相出力信号を出力するための第１バッファと、
直交位相出力信号を出力するための第２バッファと、
前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、
を含むことを特徴とするローカルオシレーターから出力された信号の位相補正回路。
【請求項３】
前記コード発生回路は、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、
前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、
前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、
クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、
を含むことを特徴とする請求項２に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項４】
前記コード発生器は、前記比較信号のレベルと前記クロック信号によってアップ−カウントされるか、またはダウン−カウントされる前記デジタルコードを発生させることを特徴とする請求項３に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項５】
前記コード発生器は、前記比較信号のレベルの変化に基づいて、前記比較器の動作を制御するための補正制御信号を発生させることを特徴とする請求項３に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項６】
前記位相補正回路は、
前記直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節するための第１デジタル−アナログ変換器と、
前記同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための第２デジタル−アナログ変換器と、
を含むことを特徴とする請求項２に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項７】
前記第１デジタル−アナログ変換器は、それぞれが前記第１バッファの出力端に並列接続されて、前記同位相出力信号の前記位相を調節するための多数の第１デジタル−アナログユニットを含み、
前記第２デジタル−アナログ変換器は、それぞれが前記第２バッファの出力端に並列接続されて、前記直交位相出力信号の位相を調節するための多数の第２デジタル−アナログユニットを含み、
前記多数の第１デジタル−アナログユニットのそれぞれと前記多数の第２デジタル−アナログユニットのそれぞれは、前記デジタルコードのＭＳＢに基づいてイネーブル／ディセーブルされることを特徴とする請求項６に記載のローカルオシレーターから出力された信号の位相補正回路。
【請求項８】
同位相出力信号を出力するための第１バッファと、
直交位相出力信号を出力するための第２バッファと、
前記第１バッファの出力信号と同位相ベースバンド出力信号とをミキシングするための第１ミキサーと、
前記第２バッファの出力信号と直交位相ベースバンド出力信号とをミキシングするための第２ミキサーと、
前記同位相出力信号の位相と前記直交位相出力信号の位相とを比較し、該比較結果に相応するデジタルコードを発生させるためのコード発生回路と、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を９０°に維持させるために、直交位相差動入力信号と前記デジタルコードとに応答して、前記同位相出力信号の前記位相を調節し、同位相差動入力信号と前記デジタルコードとに応答して、前記直交位相出力信号の位相を調節するための位相補正回路と、
を含むことを特徴とする無線信号処理装置。
【請求項９】
前記コード発生回路は、
前記同位相出力信号の前記位相と前記直交位相出力信号の前記位相との差を検出して、第１検出信号と第２検出信号とを発生させるための位相検出器と、
前記第１検出信号と前記第２検出信号のそれぞれを低域通過フィルタリングして、第１フィルター信号と第２フィルター信号とを発生させるための低域通過フィルターと、
前記第１フィルター信号と前記第２フィルター信号とを比較して、該比較信号を出力するための比較器と、
クロック信号と前記比較信号によって、前記デジタルコードを発生させるためのコード発生器と、
を含むことを特徴とする請求項８に記載の無線信号処理装置。
【請求項１０】
前記コード発生器は、前記比較信号のレベルの変化に基づいて補正制御信号を発生させ、
前記無線信号処理装置は、前記補正制御信号に応答して、前記同位相出力信号と前記直交位相出力信号とを前記コード発生回路に伝送するためのスイッチをさらに含むことを特徴とする請求項９に記載の無線信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−５５４９８（Ｐ２０１１−５５４９８Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２０１０−１９５５６８（Ｐ２０１０−１９５５６８）
【出願日】平成２２年９月１日（２０１０．９．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２２年９月１日（２０１０．９．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
[ Back to top ]