位相比較回路
【課題】Ｄ−ＦＦの内部遅延が無視できない高速動作時において位相比較回路の低消費電力化を実現する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相比較回路に関し、特に、ＰＬＬ（位相同期ループ）方式のクロック・データ識別再生回路における位相比較回路に関する。この位相比較回路は、データ信号をクロック信号で識別する時に、クロック信号の位相を最適ポイント（データ信号のパルス幅の中央位置）に自動調整させるために用いられる。
【背景技術】
【０００２】
従来のこの種の位相比較回路の例が、特許文献１において従来例として挙げられている、C.R.Hooge,JR.,”A Self Correcting Clock Recovery Circuit”Journal of Lihtwave Tech.,Vol.LT-3,No.6,1985,p1312に記載されている。この位相比較回路の動作について、回路図（図４）とタイムチャート（図５）を用いて説明する。ここで、Ｄ−ＦＦの内部遅延が無視できない程の高速動作であるとする。
【０００３】
先ず、Ｄ−ＦＦ５において、入力端子１から入力したＮＲＺデータ信号をクロックアンプ１０からのクロック入力信号の立ち上がりで識別して出力する。遅延回路４は、入力端子１から入力したＮＲＺデータ信号をＤ−ＦＦ５の内部遅延時間と同一な遅延時間を持たせて出力する。Ｄ−ＦＦ５出力信号と遅延回路４出力信号をＥＸＯＲ(排他的論理和回路)７に入力して、その位相差、即ちＮＲＺデータ信号の立ち上がりおよび立ち下りとＤ−ＦＦ５クロック入力信号の立ち上がりの位相差に応じた比較パルス信号をＥＸＯＲ７から出力する。
【０００４】
ここで、遅延回路４を挿入した理由は、ＮＲＺデータ信号の中央位置にＤ−ＦＦ５クロック入力信号の立ち上がりが合った最適位相時（図５の１）に、ＥＸＯＲ７出力である比較パルス信号の幅をクロック半周期分とするためであり、これにより比較パルス信号幅の変化は最適位相ポイントを中心とすることができる。最適位相時には比較パルス信号のパルス幅は基準パルス信号のパルス幅と等しい。
【０００５】
一方、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が進んだ状態（図５の２）では、ＥＸＯＲ７出力に示すように比較パルス信号のパルス幅が狭くなり、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が遅れた状態（図５の３）では、ＥＸＯＲ７出力に示すように比較パルス信号のパルス幅が広くなる。
【０００６】
次に、Ｄ−ＦＦ５出力信号をＤ−ＦＦ６へ入力し、Ｄ−ＦＦ６クロック入力信号の立ち上がりで識別する。そして、ＥＸＯＲ８にＤ−ＦＦ６出力信号を出力する。Ｄ−ＦＦ５出力信号とＤ−ＦＦ６出力信号の位相差は、Ｄ−ＦＦ５クロック入力の位相状態に係わらず常にクロック半周期分であるため、ＥＸＯＲ８は最適位相ポイント時の比較パルス信号と同じ幅の基準パルス信号をＥＸＯＲ８から常に出力する（図５の１〜３）。
【０００７】
そして、比較パルス信号と反転した基準パルス信号を加算器９で加算し、加算器９出力を出力端子３に出力する。この加算器９出力の平均値を取ることによりデータとクロックの位相差を検出する。加算器９出力の平均値は、Ｄ−ＦＦ５クロック入力信号の位相が進んだ状態（図５の２）では最適位相時（図５の１）の平均値より低く、Ｄ−ＦＦ５クロック入力信号の位相が遅れた状態（図５の３）では最適位相時（図５の１）の平均値より高くなっていることが分かる。
【０００８】
【特許文献２】特開２０００−６８９９１号公報 （第２頁−第３頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
Ｄ−ＦＦ回路は、図６にバイポーラトランジスタで構成したＤ−ＦＦ回路を示すように、通常、同構成のフリップフロップ回路を２個従属接続し、前段をマスター、後段をスレーブとして名付けたＭＳ型Ｄ−ＦＦ（マスタースレーブ型データフリップフロップ）を使用する。マスターフリップフロップは、トランジスタ３０〜３６と抵抗２０，２１および抵抗２４で構成されるギルバートセル回路と、トランジスタ３７，３８および抵抗２５，２６で構成される２段エミッタフォロワ回路で構成され、スレーブフリップフロップは、トランジスタ３９〜４７と抵抗２２，２３および抵抗２７で構成されるギルバートセル回路と、トランジスタ４６，４７および抵抗２８，２９で構成される２段エミッタフォロワ回路で構成されている。
【００１０】
トランジスタ３０のベースに接続される入力端子１２とトランジスタ３１のベースに接続される入力端子１３がデータ入力端子Ｄ、トランジスタ３４，４４の各ベースに接続される入力端子１４とトランジスタ３５，４３の各ベースに接続される入力端子１５がクロック入力端子Ｃ、トランジスタ４２のベースに接続される出力端子１７とトランジスタ４１のベースに接続される出力端子１７がデータ出力端子Ｑに相当する。
【００１１】
このように、従来の位相比較回路はＤ−ＦＦ回路が２個必要となる構成を採用しているので、ギルバートセル回路４個とエミッタフォロワ回路８個が必要となり、更に、ギルバートセル回路４個を駆動するためのクロックアンプも必要となるため、低消費電力化が困難であるという問題点がある。
【００１２】
そこで、本発明の目的は、Ｄ−ＦＦの内部遅延が無視できない高速動作時において、従来回路と比較し低消費電力化を実現した位相比較回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の位相比較回路は、第１の入力端子がＭＳＭ型Ｄ−ＦＦ（マスタースレーブマスター型データフリップフロップ）のデータ入力と遅延回路の入力に接続され、遅延回路の出力は第１のＥＸＯＲの第１の入力に接続される。第２の入力端子はクロックアンプの入力に接続され、クロックアンプの出力はＭＳＭ型Ｄ−ＦＦのクロック入力に接続される。ＭＳＭ型Ｄ−ＦＦの第１の出力には第１のＥＸＯＲの第２の入力と第２のＥＸＯＲの第１の入力が接続され、第１のＭＳＭ型Ｄ−ＦＦの第２の出力には、第２のＥＸＯＲの第２の入力が接続される。加算器の入力には、第１および第２のＥＸＯＲの出力がそれぞれ接続され、第１の加算器の出力に出力端子が接続されることを特徴とする。
【００１４】
ＰＬＬ方式のクロック・データ識別再生回路における位相比較回路において、
ＭＳＭ型Ｄ−ＦＦは、第１のマスターフリップフロップ，スレーブフリップフロップおよび第２のマスターフリップフロップが縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、スレーブフリップフロップおよび第２マスターフリップフロップから出力する。遅延回路は、入力ＮＲＺデータ信号をスレーブフリップフロップと同じ時間だけ遅延させる。
【００１５】
第１のＥＸＯＲ回路は遅延回路の出力とスレーブフリップフロップの出力の排他的論理和演算を行ない、第２のＥＸＯＲはスレーブフリップフロップの出力と第２マスターフリップフロップの出力の排他的論理和演算を行なう。加算器は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。
【００１６】
より詳しくは、第１のマスターフリップフロップおよび第２のマスターフリップフロップに供給されるクロックと、スレーブフリップフロップに供給されるクロックは逆相関係にある。
【００１７】
更に、クロックの立ち上がりが入力ＮＲＺデータ信号の最小パルス幅の中央位置にある時は、加算器の出力が零になるように構成する。
【発明の効果】
【００１８】
本発明の効果は位相比較器の低消費電力化が可能になるということである。その理由は、従来の位相比較回路で２個使用していたＭＳ型Ｄ−ＦＦをＭＳＭ型Ｄ−ＦＦ１個とすることにより、ギルバートセル回路１個とエミッタフォロワ回路２個が削減され、また同時にクロックアンプの負荷となるギルバートセル回路が１個削減されるためである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の位相比較回路の一実施例について図面を参照しながら説明する。
【００２０】
［構成の説明］
図１は本発明の位相比較回路の一実施例を示した回路図である。図４と対比すれば分かるように、ＭＳ型Ｄ−ＦＦ５，６の代りにＭＳＭ型Ｄ−ＦＦ１１を採用している。ＭＳＭ型Ｄ−ＦＦ１１は、第１マスターフリップフロップ（Ｍ−ＦＦ）１１−１とスレーブフリップフロップ（Ｓ−ＦＦ）１１−２と第２のマスターフリップフロップ（Ｍ−ＦＦ）１１−３を縦続接続し、Ｓ−ＦＦ１１−２から出力Ｑ１、第２Ｍ−ＦＦ１１−３から出力Ｑ２を取り出している。
【００２１】
図１において、入力端子１がＭＳＭ型Ｄ−ＦＦ１１のデータ入力と遅延回路４の入力に接続され、遅延回路４の出力はＥＸＯＲ７の第１入力に接続されている。入力端子２はクロックアンプ１０の入力に接続され、クロックアンプ１０の出力はＭＳＭ型Ｄ−ＦＦ１１のクロック入力に接続されている。ＭＳＭ型Ｄ−ＦＦ１１の出力Ｑ１にはＥＸＯＲ７の第２入力とＥＸＯＲ８の第１入力が接続され、ＭＳＭ型Ｄ−ＦＦ１１の出力Ｑ２にはＥＸＯＲ８の第２入力が接続される。加算器９の入力には、ＥＸＯＲ７の出力とＥＸＯＲ８の反転出力が接続され、加算器９の出力に出力端子３が接続されている。なお、Ｍ−ＦＦ１１−１とＭ−ＦＦ１１−３のクロック入力にはクロックアンプ１０の出力がそのまま接続されるが、Ｓ−ＦＦ１１−２のクロック入力にはクロックアンプ１０の反転出力が接続される。
【００２２】
図２はＭＳＭ型Ｄ−ＦＦ１１の詳細回路図である。図２と図６を対比すれば分かるように、ＭＳＭ型Ｄ−ＦＦ１１は、図６における出力端子１７，１６に第２Ｍ−ＦＦ１１−３を接続し、第２Ｍ−ＦＦ１１−３におけるトランジスタ５５のベースが出力端子１７、トランジスタ５６のベースが出力端子１６に接続されている。第２Ｍ−ＦＦ１１−３は第１Ｍ−ＦＦ１１−１と同構成であり、第１Ｍ−ＦＦ１１−１およびＳ−ＦＦ１１−２と同じクロックで駆動される。図２において、第１Ｍ−ＦＦ１１−１および第２Ｍ−ＦＦ１１−３は図６におけるマスターフリップフロップ、Ｓ−ＦＦ１１−２は図６におけるスレーブフリップフロップに相当する。Ｓ−ＦＦ１１−２のクロック駆動は、第１Ｍ−ＦＦ１１−１および第２Ｍ−ＦＦ１１−３のクロック駆動とは、入力端子１４，１５が入れ替わっているので逆相関係にあることが分かろう。
【００２３】
従来の位相比較回路では、図６に示したＭＳ型Ｄ−ＦＦを２段縦続接続するのに対して、本発明の位相比較回路においては、図２に示したＭＳＭ型Ｄ−ＦＦ１１だけである。従って、従来の位相比較回路ではギルバートセル回路４個とエミッタフォロワ回路８個が必要となるのに対して、本発明の位相比較回路においては、ギルバートセル回路３個とエミッタフォロワ回路６個で足りる。クロックアンプ１０の負荷となるギルバートセル回路も１個削減される。
【００２４】
［動作の説明］
次に、回路図（図１）とタイムチャート（図３）を参照して本位相比較回路の動作を説明する。先ず、ＭＳＭ型Ｄ−ＦＦ１１の第１Ｍ−ＦＦ１１−１において、入力端子１から入力したＮＲＺデータ信号をクロックアンプ１０からのクロック入力信号の立ち上がりで識別してＳ−ＦＦ１１−２へ出力する。Ｓ−ＦＦ１１−２においては、この入力をクロックアンプ１０からのクロック入力信号の反転出力の立ち上がりで識別してＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号とする。ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号はマスタースレーブマスター構成のうちスレーブ出力からの結果であるため、ＭＳ型Ｄ−ＦＦと同一の結果を得ることになる。
【００２５】
このＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号と、入力端子１から入力したＮＲＺデータ信号を遅延回路４でＳ−ＦＦ１１−２の内部遅延時間と同一の遅延を持たせた遅延回路４出力信号をＥＸＯＲ７に入力して、遅延回路４出力信号とＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号の位相差、即ち、ＮＲＺデータ信号の立ち上がりおよび立ち下りとＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち上がりの位相差に応じた比較パルス信号をＥＸＯＲ７から出力する。
【００２６】
ここで、遅延回路４の遅延量をＳ−ＦＦ１１−２の内部遅延時間と同一とした理由は、第１Ｍ−ＦＦ１１−１とは別個にＳ−ＦＦ１１−２へクロックを供給しているので、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち上がりからＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力までの遅延量はＳ−ＦＦ１１−２のみで決定されるためである。これに対して、前述の従来技術では、Ｄ−ＦＦ５へクロックを供給しているので、遅延回路４の遅延量をＤ−ＦＦ５の内部遅延時間と同一としている。
【００２７】
また、遅延回路４を挿入した理由は、ＮＲＺデータ信号の中央位置にＤ−ＦＦ５クロック入力信号の立ち上がりが合った最適位相時（図３の１）に、ＥＸＯＲ７出力である比較パルス信号の幅をクロック半周期分とするためであり、これにより比較パルス信号幅の変化は最適位相ポイントを中心とすることができる。最適位相時には比較パルス信号のパルス幅は基準パルス信号のパルス幅と等しい。
【００２８】
一方、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が進んだ状態（図３の２）では、ＥＸＯＲ７出力に示すように比較パルス信号が狭くなり、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が遅れた状態（図３の３）では、ＥＸＯＲ７出力に示すように比較パルス信号が広くなる。
【００２９】
次に、ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力を第２Ｍ−ＦＦ１１−３へ入力し、クロックアンプ１０からのクロック入力信号の立ち上がりで識別する。そして、ＥＸＯＲ８にＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力を出力する。ＥＸＯＲ８は、ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号とＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力を入力して、基準パルス出力であるＥＸＯＲ８出力信号を生成する。ＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力信号（基準パルス信号）は、第２Ｍ−ＦＦ１１−３においてクロックがＬｏレベルの時にデータを取り込み、Ｈｉレベルの時に保持動作すると定義すると、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち下がりに同期してデータを出力する。このため、ＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力信号はＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号に対してクロック半周期分の遅延を持った信号となる。
【００３０】
これにより基準パルス出力であるＥＸＯＲ８出力信号のパルス幅は、クロック半周期分となる。この基準パルスであるＥＸＯＲ８出力は、入力データに対してクロックの位相が進んだ場合（図３の２）、あるいは遅れた場合（図３の３）でも最適位相ポイント時の比較パルス信号の幅に相当するクロック半周期分の幅を持つことになる（図３の１〜３）。
【００３１】
そして、比較パルス信号と反転した基準パルス信号を加算器９で加算し、加算器９出力を出力端子３に出力する。この加算器９出力の平均値を取ることによりデータとクロックの位相差を検出する。加算器９出力の平均値は、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の位相が進んだ状態（図３の２）では最適位相時（図３の１）の平均値より低く、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の位相が遅れた状態（図３の３）では最適位相時（図３の１）の平均値より高くなっていることが分かる。この平均値を位相制御のフィードバック制御のために使用する。
【００３２】
このように本発明の位相比較回路は、Ｄ−ＦＦの内部遅延が無視できない高速動作時において、従来回路とまったく同様に位相比較を行うことが可能でありながら、従来回路と比較しフリップフロップ回路が１個削減されるために、ギルバートセル回路１個とエミッタフォロワ回路２個分の消費電力削減の効果が得られ、また同時にクロックアンプの負荷となるギルバートセル回路も１個削減されるためにさらに低消費電力化が可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の位相比較回路の一実施例を示した回路図
【図２】本発明で採用したＭＳＭ型Ｄ−ＦＦ１１の詳細回路図
【図３】本発明の位相比較回路の動作を示すフローチャート
【図４】従来の位相比較回路の一例を示す回路図
【図５】従来の位相比較回路の動作を示すフローチャート
【図６】従来の位相比較回路におけるＭＳ型Ｄ−ＦＦの詳細回路図
【符号の説明】
【００３４】
１，２ 入力端子
３ 出力端子
４ 遅延回路
５，６ Ｄ−ＦＦ
７，８ ＥＸＯＲ
９ 加算器
１０ クロックアンプ
１１ ＭＳＭ型Ｄ−ＦＦ
１２〜１５ 入力端子
１６，１７ 出力端子
１８，１９ 電圧源
２０〜２９ 抵抗
３０〜４７ バイポーラトランジスタ
４８〜５２ 抵抗
５３〜６１ バイポーラトランジスタ
【技術分野】
【０００１】
本発明は位相比較回路に関し、特に、ＰＬＬ（位相同期ループ）方式のクロック・データ識別再生回路における位相比較回路に関する。この位相比較回路は、データ信号をクロック信号で識別する時に、クロック信号の位相を最適ポイント（データ信号のパルス幅の中央位置）に自動調整させるために用いられる。
【背景技術】
【０００２】
従来のこの種の位相比較回路の例が、特許文献１において従来例として挙げられている、C.R.Hooge,JR.,”A Self Correcting Clock Recovery Circuit”Journal of Lihtwave Tech.,Vol.LT-3,No.6,1985,p1312に記載されている。この位相比較回路の動作について、回路図（図４）とタイムチャート（図５）を用いて説明する。ここで、Ｄ−ＦＦの内部遅延が無視できない程の高速動作であるとする。
【０００３】
先ず、Ｄ−ＦＦ５において、入力端子１から入力したＮＲＺデータ信号をクロックアンプ１０からのクロック入力信号の立ち上がりで識別して出力する。遅延回路４は、入力端子１から入力したＮＲＺデータ信号をＤ−ＦＦ５の内部遅延時間と同一な遅延時間を持たせて出力する。Ｄ−ＦＦ５出力信号と遅延回路４出力信号をＥＸＯＲ(排他的論理和回路)７に入力して、その位相差、即ちＮＲＺデータ信号の立ち上がりおよび立ち下りとＤ−ＦＦ５クロック入力信号の立ち上がりの位相差に応じた比較パルス信号をＥＸＯＲ７から出力する。
【０００４】
ここで、遅延回路４を挿入した理由は、ＮＲＺデータ信号の中央位置にＤ−ＦＦ５クロック入力信号の立ち上がりが合った最適位相時（図５の１）に、ＥＸＯＲ７出力である比較パルス信号の幅をクロック半周期分とするためであり、これにより比較パルス信号幅の変化は最適位相ポイントを中心とすることができる。最適位相時には比較パルス信号のパルス幅は基準パルス信号のパルス幅と等しい。
【０００５】
一方、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が進んだ状態（図５の２）では、ＥＸＯＲ７出力に示すように比較パルス信号のパルス幅が狭くなり、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が遅れた状態（図５の３）では、ＥＸＯＲ７出力に示すように比較パルス信号のパルス幅が広くなる。
【０００６】
次に、Ｄ−ＦＦ５出力信号をＤ−ＦＦ６へ入力し、Ｄ−ＦＦ６クロック入力信号の立ち上がりで識別する。そして、ＥＸＯＲ８にＤ−ＦＦ６出力信号を出力する。Ｄ−ＦＦ５出力信号とＤ−ＦＦ６出力信号の位相差は、Ｄ−ＦＦ５クロック入力の位相状態に係わらず常にクロック半周期分であるため、ＥＸＯＲ８は最適位相ポイント時の比較パルス信号と同じ幅の基準パルス信号をＥＸＯＲ８から常に出力する（図５の１〜３）。
【０００７】
そして、比較パルス信号と反転した基準パルス信号を加算器９で加算し、加算器９出力を出力端子３に出力する。この加算器９出力の平均値を取ることによりデータとクロックの位相差を検出する。加算器９出力の平均値は、Ｄ−ＦＦ５クロック入力信号の位相が進んだ状態（図５の２）では最適位相時（図５の１）の平均値より低く、Ｄ−ＦＦ５クロック入力信号の位相が遅れた状態（図５の３）では最適位相時（図５の１）の平均値より高くなっていることが分かる。
【０００８】
【特許文献２】特開２０００−６８９９１号公報 （第２頁−第３頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
Ｄ−ＦＦ回路は、図６にバイポーラトランジスタで構成したＤ−ＦＦ回路を示すように、通常、同構成のフリップフロップ回路を２個従属接続し、前段をマスター、後段をスレーブとして名付けたＭＳ型Ｄ−ＦＦ（マスタースレーブ型データフリップフロップ）を使用する。マスターフリップフロップは、トランジスタ３０〜３６と抵抗２０，２１および抵抗２４で構成されるギルバートセル回路と、トランジスタ３７，３８および抵抗２５，２６で構成される２段エミッタフォロワ回路で構成され、スレーブフリップフロップは、トランジスタ３９〜４７と抵抗２２，２３および抵抗２７で構成されるギルバートセル回路と、トランジスタ４６，４７および抵抗２８，２９で構成される２段エミッタフォロワ回路で構成されている。
【００１０】
トランジスタ３０のベースに接続される入力端子１２とトランジスタ３１のベースに接続される入力端子１３がデータ入力端子Ｄ、トランジスタ３４，４４の各ベースに接続される入力端子１４とトランジスタ３５，４３の各ベースに接続される入力端子１５がクロック入力端子Ｃ、トランジスタ４２のベースに接続される出力端子１７とトランジスタ４１のベースに接続される出力端子１７がデータ出力端子Ｑに相当する。
【００１１】
このように、従来の位相比較回路はＤ−ＦＦ回路が２個必要となる構成を採用しているので、ギルバートセル回路４個とエミッタフォロワ回路８個が必要となり、更に、ギルバートセル回路４個を駆動するためのクロックアンプも必要となるため、低消費電力化が困難であるという問題点がある。
【００１２】
そこで、本発明の目的は、Ｄ−ＦＦの内部遅延が無視できない高速動作時において、従来回路と比較し低消費電力化を実現した位相比較回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の位相比較回路は、第１の入力端子がＭＳＭ型Ｄ−ＦＦ（マスタースレーブマスター型データフリップフロップ）のデータ入力と遅延回路の入力に接続され、遅延回路の出力は第１のＥＸＯＲの第１の入力に接続される。第２の入力端子はクロックアンプの入力に接続され、クロックアンプの出力はＭＳＭ型Ｄ−ＦＦのクロック入力に接続される。ＭＳＭ型Ｄ−ＦＦの第１の出力には第１のＥＸＯＲの第２の入力と第２のＥＸＯＲの第１の入力が接続され、第１のＭＳＭ型Ｄ−ＦＦの第２の出力には、第２のＥＸＯＲの第２の入力が接続される。加算器の入力には、第１および第２のＥＸＯＲの出力がそれぞれ接続され、第１の加算器の出力に出力端子が接続されることを特徴とする。
【００１４】
ＰＬＬ方式のクロック・データ識別再生回路における位相比較回路において、
ＭＳＭ型Ｄ−ＦＦは、第１のマスターフリップフロップ，スレーブフリップフロップおよび第２のマスターフリップフロップが縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、スレーブフリップフロップおよび第２マスターフリップフロップから出力する。遅延回路は、入力ＮＲＺデータ信号をスレーブフリップフロップと同じ時間だけ遅延させる。
【００１５】
第１のＥＸＯＲ回路は遅延回路の出力とスレーブフリップフロップの出力の排他的論理和演算を行ない、第２のＥＸＯＲはスレーブフリップフロップの出力と第２マスターフリップフロップの出力の排他的論理和演算を行なう。加算器は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。
【００１６】
より詳しくは、第１のマスターフリップフロップおよび第２のマスターフリップフロップに供給されるクロックと、スレーブフリップフロップに供給されるクロックは逆相関係にある。
【００１７】
更に、クロックの立ち上がりが入力ＮＲＺデータ信号の最小パルス幅の中央位置にある時は、加算器の出力が零になるように構成する。
【発明の効果】
【００１８】
本発明の効果は位相比較器の低消費電力化が可能になるということである。その理由は、従来の位相比較回路で２個使用していたＭＳ型Ｄ−ＦＦをＭＳＭ型Ｄ−ＦＦ１個とすることにより、ギルバートセル回路１個とエミッタフォロワ回路２個が削減され、また同時にクロックアンプの負荷となるギルバートセル回路が１個削減されるためである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の位相比較回路の一実施例について図面を参照しながら説明する。
【００２０】
［構成の説明］
図１は本発明の位相比較回路の一実施例を示した回路図である。図４と対比すれば分かるように、ＭＳ型Ｄ−ＦＦ５，６の代りにＭＳＭ型Ｄ−ＦＦ１１を採用している。ＭＳＭ型Ｄ−ＦＦ１１は、第１マスターフリップフロップ（Ｍ−ＦＦ）１１−１とスレーブフリップフロップ（Ｓ−ＦＦ）１１−２と第２のマスターフリップフロップ（Ｍ−ＦＦ）１１−３を縦続接続し、Ｓ−ＦＦ１１−２から出力Ｑ１、第２Ｍ−ＦＦ１１−３から出力Ｑ２を取り出している。
【００２１】
図１において、入力端子１がＭＳＭ型Ｄ−ＦＦ１１のデータ入力と遅延回路４の入力に接続され、遅延回路４の出力はＥＸＯＲ７の第１入力に接続されている。入力端子２はクロックアンプ１０の入力に接続され、クロックアンプ１０の出力はＭＳＭ型Ｄ−ＦＦ１１のクロック入力に接続されている。ＭＳＭ型Ｄ−ＦＦ１１の出力Ｑ１にはＥＸＯＲ７の第２入力とＥＸＯＲ８の第１入力が接続され、ＭＳＭ型Ｄ−ＦＦ１１の出力Ｑ２にはＥＸＯＲ８の第２入力が接続される。加算器９の入力には、ＥＸＯＲ７の出力とＥＸＯＲ８の反転出力が接続され、加算器９の出力に出力端子３が接続されている。なお、Ｍ−ＦＦ１１−１とＭ−ＦＦ１１−３のクロック入力にはクロックアンプ１０の出力がそのまま接続されるが、Ｓ−ＦＦ１１−２のクロック入力にはクロックアンプ１０の反転出力が接続される。
【００２２】
図２はＭＳＭ型Ｄ−ＦＦ１１の詳細回路図である。図２と図６を対比すれば分かるように、ＭＳＭ型Ｄ−ＦＦ１１は、図６における出力端子１７，１６に第２Ｍ−ＦＦ１１−３を接続し、第２Ｍ−ＦＦ１１−３におけるトランジスタ５５のベースが出力端子１７、トランジスタ５６のベースが出力端子１６に接続されている。第２Ｍ−ＦＦ１１−３は第１Ｍ−ＦＦ１１−１と同構成であり、第１Ｍ−ＦＦ１１−１およびＳ−ＦＦ１１−２と同じクロックで駆動される。図２において、第１Ｍ−ＦＦ１１−１および第２Ｍ−ＦＦ１１−３は図６におけるマスターフリップフロップ、Ｓ−ＦＦ１１−２は図６におけるスレーブフリップフロップに相当する。Ｓ−ＦＦ１１−２のクロック駆動は、第１Ｍ−ＦＦ１１−１および第２Ｍ−ＦＦ１１−３のクロック駆動とは、入力端子１４，１５が入れ替わっているので逆相関係にあることが分かろう。
【００２３】
従来の位相比較回路では、図６に示したＭＳ型Ｄ−ＦＦを２段縦続接続するのに対して、本発明の位相比較回路においては、図２に示したＭＳＭ型Ｄ−ＦＦ１１だけである。従って、従来の位相比較回路ではギルバートセル回路４個とエミッタフォロワ回路８個が必要となるのに対して、本発明の位相比較回路においては、ギルバートセル回路３個とエミッタフォロワ回路６個で足りる。クロックアンプ１０の負荷となるギルバートセル回路も１個削減される。
【００２４】
［動作の説明］
次に、回路図（図１）とタイムチャート（図３）を参照して本位相比較回路の動作を説明する。先ず、ＭＳＭ型Ｄ−ＦＦ１１の第１Ｍ−ＦＦ１１−１において、入力端子１から入力したＮＲＺデータ信号をクロックアンプ１０からのクロック入力信号の立ち上がりで識別してＳ−ＦＦ１１−２へ出力する。Ｓ−ＦＦ１１−２においては、この入力をクロックアンプ１０からのクロック入力信号の反転出力の立ち上がりで識別してＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号とする。ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号はマスタースレーブマスター構成のうちスレーブ出力からの結果であるため、ＭＳ型Ｄ−ＦＦと同一の結果を得ることになる。
【００２５】
このＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号と、入力端子１から入力したＮＲＺデータ信号を遅延回路４でＳ−ＦＦ１１−２の内部遅延時間と同一の遅延を持たせた遅延回路４出力信号をＥＸＯＲ７に入力して、遅延回路４出力信号とＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号の位相差、即ち、ＮＲＺデータ信号の立ち上がりおよび立ち下りとＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち上がりの位相差に応じた比較パルス信号をＥＸＯＲ７から出力する。
【００２６】
ここで、遅延回路４の遅延量をＳ−ＦＦ１１−２の内部遅延時間と同一とした理由は、第１Ｍ−ＦＦ１１−１とは別個にＳ−ＦＦ１１−２へクロックを供給しているので、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち上がりからＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力までの遅延量はＳ−ＦＦ１１−２のみで決定されるためである。これに対して、前述の従来技術では、Ｄ−ＦＦ５へクロックを供給しているので、遅延回路４の遅延量をＤ−ＦＦ５の内部遅延時間と同一としている。
【００２７】
また、遅延回路４を挿入した理由は、ＮＲＺデータ信号の中央位置にＤ−ＦＦ５クロック入力信号の立ち上がりが合った最適位相時（図３の１）に、ＥＸＯＲ７出力である比較パルス信号の幅をクロック半周期分とするためであり、これにより比較パルス信号幅の変化は最適位相ポイントを中心とすることができる。最適位相時には比較パルス信号のパルス幅は基準パルス信号のパルス幅と等しい。
【００２８】
一方、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が進んだ状態（図３の２）では、ＥＸＯＲ７出力に示すように比較パルス信号が狭くなり、ＮＲＺデータ信号に対してＤ−ＦＦ５クロック入力信号の位相が遅れた状態（図３の３）では、ＥＸＯＲ７出力に示すように比較パルス信号が広くなる。
【００２９】
次に、ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力を第２Ｍ−ＦＦ１１−３へ入力し、クロックアンプ１０からのクロック入力信号の立ち上がりで識別する。そして、ＥＸＯＲ８にＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力を出力する。ＥＸＯＲ８は、ＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号とＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力を入力して、基準パルス出力であるＥＸＯＲ８出力信号を生成する。ＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力信号（基準パルス信号）は、第２Ｍ−ＦＦ１１−３においてクロックがＬｏレベルの時にデータを取り込み、Ｈｉレベルの時に保持動作すると定義すると、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の立ち下がりに同期してデータを出力する。このため、ＭＳＭ型Ｄ−ＦＦ１１Ｑ２出力信号はＭＳＭ型Ｄ−ＦＦ１１Ｑ１出力信号に対してクロック半周期分の遅延を持った信号となる。
【００３０】
これにより基準パルス出力であるＥＸＯＲ８出力信号のパルス幅は、クロック半周期分となる。この基準パルスであるＥＸＯＲ８出力は、入力データに対してクロックの位相が進んだ場合（図３の２）、あるいは遅れた場合（図３の３）でも最適位相ポイント時の比較パルス信号の幅に相当するクロック半周期分の幅を持つことになる（図３の１〜３）。
【００３１】
そして、比較パルス信号と反転した基準パルス信号を加算器９で加算し、加算器９出力を出力端子３に出力する。この加算器９出力の平均値を取ることによりデータとクロックの位相差を検出する。加算器９出力の平均値は、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の位相が進んだ状態（図３の２）では最適位相時（図３の１）の平均値より低く、ＭＳＭ型Ｄ−ＦＦ１１クロック入力信号の位相が遅れた状態（図３の３）では最適位相時（図３の１）の平均値より高くなっていることが分かる。この平均値を位相制御のフィードバック制御のために使用する。
【００３２】
このように本発明の位相比較回路は、Ｄ−ＦＦの内部遅延が無視できない高速動作時において、従来回路とまったく同様に位相比較を行うことが可能でありながら、従来回路と比較しフリップフロップ回路が１個削減されるために、ギルバートセル回路１個とエミッタフォロワ回路２個分の消費電力削減の効果が得られ、また同時にクロックアンプの負荷となるギルバートセル回路も１個削減されるためにさらに低消費電力化が可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の位相比較回路の一実施例を示した回路図
【図２】本発明で採用したＭＳＭ型Ｄ−ＦＦ１１の詳細回路図
【図３】本発明の位相比較回路の動作を示すフローチャート
【図４】従来の位相比較回路の一例を示す回路図
【図５】従来の位相比較回路の動作を示すフローチャート
【図６】従来の位相比較回路におけるＭＳ型Ｄ−ＦＦの詳細回路図
【符号の説明】
【００３４】
１，２ 入力端子
３ 出力端子
４ 遅延回路
５，６ Ｄ−ＦＦ
７，８ ＥＸＯＲ
９ 加算器
１０ クロックアンプ
１１ ＭＳＭ型Ｄ−ＦＦ
１２〜１５ 入力端子
１６，１７ 出力端子
１８，１９ 電圧源
２０〜２９ 抵抗
３０〜４７ バイポーラトランジスタ
４８〜５２ 抵抗
５３〜６１ バイポーラトランジスタ
【特許請求の範囲】
【請求項１】
ＮＲＺデータ信号を入力する入力端子と、
前記ＮＲＺデータ信号を遅延させる遅延回路と、
前記入力端子および入力クロックに接続されて第１の出力および第２の出力を有する第２マスタースレーブマスター型データフリップフロップ（ＭＳＭ型Ｄ−ＦＦ）と、
前記遅延回路の出力および前記ＭＳＭ型Ｄ−ＦＦの第１の出力を入力する第１の排他的論理和回路と、
前記ＭＳＭ型Ｄ−ＦＦの第１の出力および前記ＭＳＭ型Ｄ−ＦＦの第２の出力を入力する第２の排他的論理和回路と、
前記第１の排他的論理和回路の出力と前記第２の排他的論理和回路の反転出力を加算する加算器と、
前記加算器の出力が接続される出力端子を有することを特徴とする位相比較回路。
【請求項２】
ＰＬＬ方式のクロック・データ識別再生回路における位相比較回路において、
第１のマスターフリップフロップ，スレーブフリップフロップおよび第２のマスターフリップフロップが縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、前記スレーブフリップフロップおよび前記第２マスターフリップフロップから出力するマスタースレーブマスター型データフリップフロップと、
前記入力ＮＲＺデータ信号を前記スレーブフリップフロップと同じ時間だけ遅延させる遅延回路と、
前記遅延回路の出力と前記スレーブフリップフロップの出力の排他的論理和演算を行なう第１のＥＸＯＲ回路と、
前記スレーブフリップフロップの出力と前記第２マスターフリップフロップの出力の排他的論理和演算を行なう第２のＥＸＯＲと、
前記第１のＥＸＯＲ回路の出力と前記第２のＥＸＯＲの反転出力を加算する加算器を有することを特徴とする位相比較回路。
【請求項３】
前記第１のマスターフリップフロップおよび前記第２のマスターフリップフロップに供給されるクロックと、前記スレーブフリップフロップに供給されるクロックは逆相関係にあることを特徴とする請求項２記載の位相比較回路。
【請求項４】
前記クロックの立ち上がりが前記入力ＮＲＺデータ信号の最小パルス幅の中央位置にある時は、前記加算器の出力が零になるように構成することを特徴とする請求項１〜３記載の位相比較回路。
【請求項１】
ＮＲＺデータ信号を入力する入力端子と、
前記ＮＲＺデータ信号を遅延させる遅延回路と、
前記入力端子および入力クロックに接続されて第１の出力および第２の出力を有する第２マスタースレーブマスター型データフリップフロップ（ＭＳＭ型Ｄ−ＦＦ）と、
前記遅延回路の出力および前記ＭＳＭ型Ｄ−ＦＦの第１の出力を入力する第１の排他的論理和回路と、
前記ＭＳＭ型Ｄ−ＦＦの第１の出力および前記ＭＳＭ型Ｄ−ＦＦの第２の出力を入力する第２の排他的論理和回路と、
前記第１の排他的論理和回路の出力と前記第２の排他的論理和回路の反転出力を加算する加算器と、
前記加算器の出力が接続される出力端子を有することを特徴とする位相比較回路。
【請求項２】
ＰＬＬ方式のクロック・データ識別再生回路における位相比較回路において、
第１のマスターフリップフロップ，スレーブフリップフロップおよび第２のマスターフリップフロップが縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、前記スレーブフリップフロップおよび前記第２マスターフリップフロップから出力するマスタースレーブマスター型データフリップフロップと、
前記入力ＮＲＺデータ信号を前記スレーブフリップフロップと同じ時間だけ遅延させる遅延回路と、
前記遅延回路の出力と前記スレーブフリップフロップの出力の排他的論理和演算を行なう第１のＥＸＯＲ回路と、
前記スレーブフリップフロップの出力と前記第２マスターフリップフロップの出力の排他的論理和演算を行なう第２のＥＸＯＲと、
前記第１のＥＸＯＲ回路の出力と前記第２のＥＸＯＲの反転出力を加算する加算器を有することを特徴とする位相比較回路。
【請求項３】
前記第１のマスターフリップフロップおよび前記第２のマスターフリップフロップに供給されるクロックと、前記スレーブフリップフロップに供給されるクロックは逆相関係にあることを特徴とする請求項２記載の位相比較回路。
【請求項４】
前記クロックの立ち上がりが前記入力ＮＲＺデータ信号の最小パルス幅の中央位置にある時は、前記加算器の出力が零になるように構成することを特徴とする請求項１〜３記載の位相比較回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−５０６６６（Ｐ２０１０−５０６６６Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１２３６４（Ｐ２００８−２１２３６４）
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（３０３０１３７６３）ＮＥＣエンジニアリング株式会社 (651)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（３０３０１３７６３）ＮＥＣエンジニアリング株式会社 (651)
【Ｆターム（参考）】
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