【課題】低消費電力の高速化ラッチ回路を実現する。
【解決手段】第１の出力ノードにドレイン、第２の出力ノードにゲートが接続の第１のトランジスタと、該第２の出力ノードにドレイン、該第１の出力ノードにゲートが接続の第２のトランジスタと、第１の入力ノードにゲートが接続の第３のトランジスタと、第２の入力ノードにゲートが接続の第４のトランジスタと、第３の入力ノードにゲートが接続の第５のトランジスタとを備えている。 （もっと読む）

【課題】トランジスタのリーク電流を低減し、論理回路の誤動作を抑制する。
【解決手段】チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅１
μｍあたりのオフ電流が１×１０^−１３Ａ以下であるトランジスタを有し、入力信号とし
て、第１の信号、第２の信号、及びクロック信号である第３の信号が入力され、入力され
た第１の信号乃至第３の信号に応じて電圧状態が設定された第４の信号及び第５の信号を
出力信号として出力する構成とする。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】 ストアとリコールを容易かつ安定に行える不揮発性フリップフロップを提供する。
【解決手段】 不揮発性記憶部２＿１は、スレーブラッチ部１Ｓ＿１のインバータ２０８の出力ノードと共通ノードＣＮとの間のＮチャネルトランジスタ２０９および抵抗変化型素子２２４と、スレーブラッチ部１Ｓ＿１のインバータ２０７の出力ノードと共通ノードＮＳとの間のＮチャネルトランジスタ２１０および抵抗変化型素子２２３と、共通ノードＮＳと接地との間のＮチャネルトランジスタ２１１を有する。ストア時は、Ｎチャネルトランジスタ２０９、２１０がＯＮ、Ｎチャネルトランジスタ２１１がＯＦＦとされ、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２２４および２１０の各抵抗値間に生じる。リコール時は、Ｎチャネルトランジスタ２０９〜２１１をＯＮとし、揮発性フリップフロップ部１＿１に対する電源電圧を立ち上げる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された第２の不揮発性の記憶回路と、データラッチ端子の一方及びデータラッチ端子の他方に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有する。 （もっと読む）

【課題】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、処理内容に応じて常時記憶方式と終了時記憶方式のいずれかを選択し、ラッチ型メモリが搭載されたＣＰＵの消費電力を低減する。
【解決手段】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、電源のオンオフの繰り返し動作が多い場合には常時記憶方式とし、電源のオンオフの繰り返し動作が少ない場合には終了時記憶方式とする。常時記憶方式と終了時記憶方式のどちらを選択するかは、消費電力に応じて決定したしきい値をもとにして決定する。 （もっと読む）

【課題】従来技術に比較して低電圧で安定に動作することができるフリップフロップ回路とそれを用いたプロセッサ装置を提供する。
【解決手段】第１のラッチ回路及び第２のラッチ回路を含む第１のフリップフロップ回路と、第３のラッチ回路及び第４のラッチ回路を含む第２のフリップフロップ回路とを備えたフリップフロップ回路装置であって、第１の動作電圧で動作させる第１の電圧モード時に、第１及び第２のフリップフロップ回路の内部ノードを接続するゲートを開放することにより第１のフリップフロップ回路と第２のフリップフロップ回路とを別々に動作させる一方、第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記ゲートを短絡することにより第１のフリップフロップ回路と第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させる。 （もっと読む）

【課題】デュアルパスマルチモード順次記憶素子
【解決手段】本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。 （もっと読む）

【課題】シングルイベントアップセットへの増加した耐性のある記憶回路が、回路の動作方法と共に提供される。
【解決手段】記憶回路は、第１記憶機能を実行する少なくとも１の動作モードのある第１記憶ブロックと、前記第１記憶機能と異なる第２記憶機能を実行する少なくとも１の動作モードのある第２記憶ブロックとを有する。構成回路は、第２記憶機能が未使用である所定の動作モードに応答し、第１記憶ブロックと並列動作するよう第２記憶ブロックを構成する。記憶ブロックの１つが有用でない機能を実行している場合、２つの記憶ブロックを並列に配列し、有用な記憶機能をなおも実行している記憶ブロックの大きさを増加させ、シングルイベントアップセットへの耐性を増加させる。この手法は、最小面積および電力消費オーバーヘッドのある、多くの逐次セル設計で使用可能な小型記憶回路を提供する。 （もっと読む）

【課題】クロックＣが入力される入力端子２とデータＤが入力される入力端子３とを有し、クロックの立上り時または立下り時に同期してデータを取り込む従来のフリップフロップ装置では、データに混じってノイズが入って来た場合、それを真正なデータだと誤認して動作してしまっていた。
【解決手段】フリップフロップ装置１を、クロックの第１のエッジでデータを取り込む第１のエッジデータ取込み回路１１０と、第２のエッジでデータを取り込む第２のエッジデータ取込み回路１１１と、第１のエッジデータ取込み回路の出力を一時的に保持する一時保持回路１１２と、一時保持回路の出力と第２のエッジデータ取込み回路との出力を比較し出力する比較・出力判定回路１１３と、該２つの出力が異なる時に警告を出力する警告出力回路１１４とで構成する。 （もっと読む）

【課題】ソフトエラーを防止し、信頼性を向上させることができるデータ保持回路を提供することを課題とする。
【解決手段】データを入力する第１の入力端子（ＩＮ）と、３個以上の入力端子のデータの中の多数のデータに応じたデータを出力する比較回路（１２０２）と、前記第１の入力端子と前記比較回路の３個以上の入力端子との間に接続され、それぞれ異なるタイミングでオンからオフに切り替わる３個以上のスイッチ（１２０１）と、前記比較回路が出力するデータを保持する第１のデータ保持素子（１０３）とを有することを特徴とするデータ保持回路が提供される。 （もっと読む）

【課題】Ｄラッチ回路またはＤフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるＤラッチ回路またはＤフリップフロップの誤動作を防止する。
【解決手段】内部信号出力回路３２０は、内部透過開始タイミングから内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力する。内部信号出力回路３２０は、内部透過終了タイミングから内部透過開始タイミングまでの間においては所定値に値を固定した信号を内部信号として出力する。ｎＭＯＳトランジスタ３３０は、保持指示遅延タイミングからデータの透過が指示されるまでの間に内部透過終了タイミングが含まれるように前記出力された内部信号を遅延させる。 （もっと読む）

【課題】応答速度の低下が比較的少なく、小さな回路サイズで実現できるソフトエラー耐性の高いラッチ回路およびデータ保持回路の実現。
【解決手段】クロックCLKに応じて、入力データDinを取り込んで保持するラッチ回路であって、クロックに応じて、入力データを通過させるトランスファーゲートTGと、４個以上の偶数個のインバータIV11-IV14を直列にループを形成するように接続し、初段IV11の入力および最終段IV14の出力がトランスファーゲートの出力に接続されたループ状インバータ列と、を有し、ループ状インバータ列の４個以上のインバータの駆動力は、前段より後段になるほど大きいラッチ回路。 （もっと読む）

【課題】 データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ること。
【解決手段】 本半導体装置１００は、少なくとも１以上の不揮発性のメモリセルＦＣと、メモリセルＦＣへの書き込みデータ又はメモリセルＦＣからの読み出しデータを格納するラッチ回路３０とを含み、メモリセルＦＣ及びラッチ回路３０がアレイ状に配置された複数の不揮発性メモリ回路２０と、複数の不揮発性メモリ回路２０におけるラッチ回路３０のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路１０と、を備える。 （もっと読む）

【課題】反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路では、信号の遅延期間中に書き換えを行う場合があるが、充電を阻害する電流が流れてしまい、書き換えに時間がかかり、充電が完了せず動作が不安定になる可能性がある。そこで、反転クロック信号を用いない安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することを目的とする。
【解決手段】書き換え時に充電を阻害する電流が流れるノードの、充電を阻害する電流をトランジスタで遮断することで書き換えをすばやく行い、安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することができる。 （もっと読む）

【課題】本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供する。
【解決手段】集積回路は、第１の回路と、スリープトランジスタ回路とを有する。第１の回路は、入力信号を受信して、その入力信号を処理する。第１の回路は、また、漏れの少ないスリープ状態でデータを保持する。スリープトランジスタ回路は、第１の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第１の回路でデータを保持している間、スリープ信号に基づいて、漏れが少なくなるようスリープ状態で第１の回路の電力消費を低減する。 （もっと読む）

【課題】 半導体集積回路の消費電力の低減とチップ面積の縮小を可能とするフリップフロップ回路を提供する。
【解決手段】 マスタラッチ１の出力端子であるノードＡとスレーブラッチ２の出力端子であるノードＦとの間を、クロック信号ＣＫにより導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１により接続し、マスタラッチ１の出力端子であるノードＣとスレーブラッチ２の出力端子であるノードＥとの間を、クロック信号ＣＫにより導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ２により接続する。 （もっと読む）

【課題】消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することを課題とする。
【解決手段】第１の入力信号、第１のイネーブル信号及び第１のクロック信号を入力する第１のフリップフロップ回路の第１の設計データに対して、第１のクロック信号の周波数の２倍以上の周波数のクロック信号で第１の静的タイミング解析を行う第１の静的タイミング解析部（Ｓ１１）と、第１の静的タイミング解析の結果が合格の場合には、第１の設計データを入力し、第１のフリップフロップ回路を第２のフリップフロップ回路に変換した第２の設計データを生成する第１の変換部（Ｓ１３）とを有し、第１のフリップフロップ回路はクロックゲーティング回路を有さず、第２のフリップフロップ回路はクロックゲーティング回路を有する設計装置が提供される。 （もっと読む）

【課題】フリップフロップ回路において、消費電力を削減し、最高動作周波数を向上させることを目的とする。
【解決手段】フリップフロップ回路の構成要素である、マスター側要素（１００）の第１のデータ保持回路（１８）とスレーブ側要素（２００）の第２のデータ保持回路（１９）の各々に対して、それらの動作のＯＮ／ＯＦＦ動作状態を切り替える機能を備え、タイミング制御することにより、不要な電流を削減すると共に、寄生容量の影響を無くし、低消費電力で動作し、且つ高い最高動作周波数を持つフリップフロップ回路を提供することができる。 （もっと読む）

【課題】消費電力を削減するために、クロック反転信号を用いることなくクロック信号に同期してデータの転送および保持を行わせる。
【解決手段】記憶ノードＭ、ＭＢを持つ状態保持回路Ｆ１１において、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲートおよびＮチャンネル電界効果トランジスタＭ３、Ｍ４のゲートにはクロック信号ＣＫを入力し、Ｐチャンネル電界効果トランジスタＭ１を介してデータ反転信号ＤＢを記憶ノードＭＢに印加させ、Ｐチャンネル電界効果トランジスタＭ２を介してデータ信号ＤＢＢを記憶ノードＭに印加させ、Ｎチャンネル電界効果トランジスタＭ３を介して出力信号Ｑ１を記憶ノードＳに印加させ、Ｎチャンネル電界効果トランジスタＭ４を介して出力反転信号ＱＢ１を記憶ノードＳＢに印加させる。 （もっと読む）