不揮発性フリップフロップおよび不揮発性ラッチ
【課題】 ストアとリコールを容易かつ安定に行える不揮発性フリップフロップを提供する。
【解決手段】 不揮発性記憶部２＿１は、スレーブラッチ部１Ｓ＿１のインバータ２０８の出力ノードと共通ノードＣＮとの間のＮチャネルトランジスタ２０９および抵抗変化型素子２２４と、スレーブラッチ部１Ｓ＿１のインバータ２０７の出力ノードと共通ノードＮＳとの間のＮチャネルトランジスタ２１０および抵抗変化型素子２２３と、共通ノードＮＳと接地との間のＮチャネルトランジスタ２１１を有する。ストア時は、Ｎチャネルトランジスタ２０９、２１０がＯＮ、Ｎチャネルトランジスタ２１１がＯＦＦとされ、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２２４および２１０の各抵抗値間に生じる。リコール時は、Ｎチャネルトランジスタ２０９〜２１１をＯＮとし、揮発性フリップフロップ部１＿１に対する電源電圧を立ち上げる。
【解決手段】 不揮発性記憶部２＿１は、スレーブラッチ部１Ｓ＿１のインバータ２０８の出力ノードと共通ノードＣＮとの間のＮチャネルトランジスタ２０９および抵抗変化型素子２２４と、スレーブラッチ部１Ｓ＿１のインバータ２０７の出力ノードと共通ノードＮＳとの間のＮチャネルトランジスタ２１０および抵抗変化型素子２２３と、共通ノードＮＳと接地との間のＮチャネルトランジスタ２１１を有する。ストア時は、Ｎチャネルトランジスタ２０９、２１０がＯＮ、Ｎチャネルトランジスタ２１１がＯＦＦとされ、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２２４および２１０の各抵抗値間に生じる。リコール時は、Ｎチャネルトランジスタ２０９〜２１１をＯＮとし、揮発性フリップフロップ部１＿１に対する電源電圧を立ち上げる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性フリップフロップおよび不揮発性ラッチに関する。
【背景技術】
【０００２】
ＬＳＩでは、トランジスタの微細化が進むにつれ、サブスレッショルドリーク電流だけではなく、ゲートリークも増加する傾向となってきている。また、これらのリーク電流は、ＬＳＩの高密度化が進むに連れて増加する。従って、ＬＳＩ全体の消費電流が増加することとなる。そこで、消費電流を下げるために低電圧化、ゲーティッドクロック化などさまざまな消費電流削減策が行われてきた。さらなる低消費電力化を目指すには、動作しないブロックの電源遮断を行い、必要な時に電源を入れるといった方法が考えられている。しかしながら、ＬＳＩに用いられているラッチやフリップフロップ等の記憶素子は、揮発性の記憶素子であり、電源を遮断すると記憶情報が消えてしまう問題がある。
【０００３】
そこで、ラッチやフリップフロップ等に強誘電体キャパシタからなる不揮発性記憶素子を追加した集積回路が提案されている（例えば特許文献１参照）。しかし、不揮発性記憶素子として強誘電体キャパシタを用いると、微細化により読み出しマージンが低下する問題がある。
【０００４】
不揮発性記憶素子としては、強誘電体キャパシタの他に抵抗変化型素子がある。図２６（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２６（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２６（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２６（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２６（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。
【０００５】
図２７は、図２６（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図２７に示す例では、半導体基板に図２６（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。
【０００６】
そして、特許文献２には、このようなＭＴＪ素子を用いて、書き換え可能な不揮発性ラッチおよびフリップフロップを構成する提案がある。図２８は、この特許文献２の図３に示された不揮発性ラッチを示す回路図である。図２８では、トランスファゲートＴＭＧ１およびＴＭＧ２とＮＯＲゲート１０および２０とにより周知のラッチが構成されている。そして、ＮＯＲゲート１０のＰチャネルトランジスタ１１のソースにＭＴＪ素子Ｒ１の一端が、ＮＯＲゲート２０のＰチャネルトランジスタ２１のソースにＭＴＪ素子Ｒ２の一端が接続されており、このＭＴＪ素子Ｒ１およびＲ２の他端同士の接続点と電源Ｖｄｄとの間にＰチャネルトランジスタＴｒ１が介挿されている。また、Ｐチャネルトランジスタ１１とＭＴＪ素子Ｒ１との接続点にはトランスファゲートＴＭＧ３を介してデータＤが与えられるようになっており、Ｐチャネルトランジスタ２１とＭＴＪ素子Ｒ２との接続点にはトランスファゲートＴＭＧ４を介してデータＤＢが与えられるようになっている。さらにＰチャネルトランジスタ１１およびＭＴＪ素子Ｒ１の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ２が介挿され、Ｐチャネルトランジスタ２１およびＭＴＪ素子Ｒ２の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ３が介挿されている。
【０００７】
以上の構成において、入力データＤおよびＤＢをＭＴＪ素子Ｒ１およびＲ２に書き込む場合、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦとし、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、入力データＤおよびＤＢの値に応じてＭＴＪ素子Ｒ１およびＲ２にそれぞれ反対方向の電流が流れ、ＭＴＪ素子Ｒ１およびＲ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はＭＴＪ素子の不揮発性により保持されるため、このラッチの電源を遮断してもデータが失われることはない。
【０００８】
記憶させたデータを読み出す操作は、電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。
【０００９】
まず１）プリチャージする場合は、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦ、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、ＮＯＲゲート１０、２０の出力信号は“０”となりクロスカップルされたＮＯＲゲート１０および２０の両方のノードＡ、Ｂはどちらも等しく、“０”にプリチャージされる。
【００１０】
続いて２）読み出し動作として、制御信号ＮＶ＿ＲＷだけ“１”から“０”へと状態変化させる。するとクロスカップルされたＮＯＲゲート１０、２０はクロスカップルされたインバータの動作をし、ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりクロスカップルされたＮＯＲゲート１０、２０のノードＡ、Ｂの値が“１”かまたは“０”に決定される。このノードＡ、Ｂの値が記憶させた状態Ｑ、ＱＢに相当することになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−８８４６９号公報
【特許文献２】特開２００８−８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述した特許文献２に開示された不揮発性ラッチでは、ＮＯＲゲート１０および２０とトランスファゲートＴＭＧ１およびＴＭＧ２からなるラッチ部に記憶されたデータＱおよびＱＢを直接的にＭＴＪ素子Ｒ１およびＲ２に書き込むことができない。ラッチ部のデータＱおよびＱＢをＭＴＪ素子Ｒ１およびＲ２に書き込むためには、このデータＱおよびＱＢを読み出して、その後、トランスファゲートＴＭＧ３およびＴＭＧ４に与える必要がある。従って、揮発性のラッチ部に記憶されたデータをＭＴＪ素子Ｒ１およびＲ２に書き込むストア動作を行わせるための制御が複雑になるという問題がある。また、特許文献２に開示された不揮発性ラッチでは、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータを読み出して揮発性のラッチ部に保持させるリコール動作を行う際に、まず、信号ＮＶ＿ＲＷをＨレベルとして、ＮＯＲゲート１０の出力ノードＢとＮＯＲゲート２０の出力ノードＡを０Ｖにプリチャージする。その後、信号ＮＶ＿ＲＷをＬレベルとしてＰチャネルトランジスタ１２および２２をＯＮさせ、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータの読み出しを行わせる。その際に、クロスカップルしているＰチャネルトランジスタ１１および２１の閾値のバラツキの影響により、ノードＡおよびＢの挙動が不安定となり、ＭＴＪ素子Ｒ１およびＲ２の抵抗値の大小関係を反映した適切なデータが揮発性ラッチ部に保持されない可能性がある。さらには、特許文献２の不揮発性ラッチでは、出力ノードＱおよび出力ノードＱＢの負荷容量に対しては言及していないが、実際には、出力ノードＱおよびＱＢには、大きな容量が介在しており、また、使われ方によっては、出力ノードＱと出力ノードＱＢとで負荷容量がアンバランスになることが想定される。このような場合には、リコール動作が不安定になることが懸念される。このように特許文献２の不揮発性ラッチは、ストア動作を行わせるための制御が複雑であり、リコール動作が不安定になる問題があった。また、特許文献２の不揮発性ラッチは、ストアおよびリコールの際にＭＴＪ素子Ｒ１およびＲ２に流す電流を適正化するための手段を有していないため、誤書き込みや誤読み出しを有効に防止することができないという問題があった。
【００１３】
この発明は以上説明した事情に鑑みてなされたものであり、その第１の目的は、揮発性記憶部から不揮発性記憶部へ記憶データを書き込むストアと、不揮発性記憶部の記憶データを読み出して揮発性記憶部に記憶させるリコールの動作を容易かつ安定に行わせることができる不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。また、この発明の第２の目的は、不揮発性フリップフロップおよび不揮発性ラッチにおいて、素子の特性ばらつきの影響により誤書き込み、誤読み出しが発生するのを防止することにある。また、この発明の第３の目的は、少ない素子数（あるいは少ない所要面積）により実現可能な高速かつ高性能の不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。
【課題を解決するための手段】
【００１４】
この発明は、マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされた状態において、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップを提供する。
【００１５】
この発明では、第１および第２のスイッチをＯＦＦとすることにより、揮発性記憶部をスレーブラッチ部から切り離し、揮発性フリップフロップ部を通常のフリップフロップとして動作させることができる。従って、通常のフリップフロップと同様に高速動作させることが可能である。
【００１６】
また、この発明では、第１および第２のスイッチをＯＮ、第３のスイッチをＯＦＦにすると、第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に応じて、第１のインバータの出力ノードから第２のインバータの出力ノードに向かう方向の電流またはその逆方向の電流が第１および第２の抵抗変化型素子に流れる。この結果、第１および第２の抵抗変化型素子の抵抗値の大小関係が第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に対応した大小関係となる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係をスレーブラッチ部に記憶されたデータに応じた大小関係とするストア動作を行うことができる。
【００１７】
また、この発明では、第１および第２のスイッチをＯＮ、第３のスイッチをＯＮとし、揮発性フリップフロップ部の電源電圧を立ち上げると、この電源電圧の立ち上がる過程において、第１および第２のインバータの各出力ノードから第１および第２の各抵抗変化型素子に電流が各々流れる。その際、第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも小さいと、第１のインバータの出力ノードから第１の抵抗変化型素子に流れる電流の方が第２のインバータの出力ノードから第２の抵抗変化型素子に流れる電流よりも多くなる。この結果、第２のインバータの出力電圧に比べて、第１のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＬレベル、第２のインバータの出力電圧がＨレベルとなる。逆に第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも大きいと、第１のインバータの出力電圧に比べて、第２のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＨレベル、第２のインバータの出力電圧がＬレベルとなる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係に応じたデータをスレーブラッチ部に記憶させるリコール動作を行うことができる。
【００１８】
好ましい態様において、第１および第２のスイッチは電界効果トランジスタである。ストア時においてこの電界効果トランジスタに与えるゲート電圧を調整し、電界効果トランジスタのＯＮ抵抗を適切な値にすることにより、スレーブラッチ部に記憶されたデータを確実に不揮発性記憶部に書き込むことができる。
【００１９】
また、リコール時には、この第１および第２のスイッチである電界効果トランジスタのＯＮ抵抗を適切な値にすることにより、第１および第２の抵抗変化型素子に流れる電流を適正範囲内に抑え、誤読み出しを効果的に防止することができる。
【００２０】
また、この発明は、揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチを提供する。
【００２１】
この不揮発性ラッチにおいても、本発明による不揮発性フリップフロップと同様なストア動作およびリコール動作が可能である。
【００２２】
この発明によれば、不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。
【００２３】
この発明の他の態様では、不揮発性フリップフロップおよび不揮発性ラッチは、前記共通ノードにバイアス電圧を与えるバイアス設定手段を有する。この態様において、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、第１のインバータの出力ノードから前記共通ノードを介して前記第２の出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１の出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する。ここで、ストア時において、バイアス設定手段は、例えば電源電圧の１／２のバイアス電圧を共通ノードに与える。
【００２４】
この態様によれば、不揮発性記憶部の記憶データの如何に拘わらず、ストア時に第１および第２の抵抗変化型素子に印加する電圧を常に一定にすることができ、安定したストア動作を実現することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図２】一般的なフリップフロップの構成例を示す回路図である。
【図３】同不揮発性フリップフロップの動作条件を示す図である。
【図４】同不揮発性フリップフロップのストア動作を示す図である。
【図５】同不揮発性フリップフロップのストア動作時における各部の波形を示すタイムチャートである。
【図６】同不揮発性フリップフロップのリコール動作時における各部の波形を示すタイムチャートである。
【図７】この発明の第２実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図８】この発明の第３実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図９】同不揮発性フリップフロップの動作条件を示す図である。
【図１０】この発明の第４実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１１】この発明の第５実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１２】この発明の第６実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１３】この発明の第７実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１４】この発明の第８実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１５】この発明の第９実施形態である不揮発性ラッチの構成を示す回路図である。
【図１６】この発明の第１０実施形態である不揮発性ラッチの構成を示す回路図である。
【図１７】この発明の第１１実施形態である不揮発性ラッチの構成を示す回路図である。
【図１８】この発明の第１２実施形態である不揮発性ラッチの構成を示す回路図である。
【図１９】この発明の第１３実施形態である不揮発性ラッチの構成を示す回路図である。
【図２０】この発明の第１４実施形態である不揮発性ラッチの構成を示す回路図である。
【図２１】この発明の第１５実施形態である不揮発性ラッチの構成を示す回路図である。
【図２２】この発明の第１６実施形態である不揮発性ラッチの構成を示す回路図である。
【図２３】この発明の第１８実施形態である不揮発性シフトレジスタの構成を示すブロック図である。
【図２４】この発明の第１９実施形態である不揮発性レジスタの構成を示すブロック図である。
【図２５】この発明の第２０実施形態である不揮発性カウンタの構成を示すブロック図である。
【図２６】ＭＴＪ素子の構成および動作を示す図である。
【図２７】ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。
【図２８】従来の不揮発性ラッチの構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００２７】
＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性フリップフロップ２００の構成を示す回路図である。また、図２は、通常のフリップフロップの構成例を示す回路図である。本実施形態による不揮発性フリップフロップの特徴の理解を容易にするため、まず、図２を参照し、通常のフリップフロップについて説明する。
【００２８】
図２に示すフリップフロップは、マスターラッチ部１００Ｍと、スレーブラッチ部１００Ｓと、クロックドライバ１００Ｃとを有する。ここで、クロックドライバ１００Ｃは、２段のインバータ１０７および１０８からなり、入力されるクロックＣＬＫと同じ論理値の内部クロックＣＫと、クロックＣＬＫを反転した内部クロック／ＣＫを出力する。マスターラッチ部１００Ｍは、クロックトインバータ１０１および１０３と、インバータ１０２により構成されている。スレーブラッチ部１００Ｓは、クロックトインバータ１０４および１０６と、インバータ１０５、１０９および１１０により構成されている。
【００２９】
このような構成において、クロックＣＬＫがＨレベルからＬレベルになると、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルとなる。このため、クロックトインバータ１０１および１０６は入力信号を反転して出力する出力イネーブル状態となり、クロックトインバータ１０３および１０４は出力インピーダンスがハイインピーダンス（出力端子がフローティング）である出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍに入力データＤが取り込まれ、スレーブラッチ部１００Ｓでは、クロックＣＬＫがＬレベルになる前に取り込んだデータが保持される。次にクロックＣＬＫがＬレベルからＨレベルになると、内部クロックＣＫがＨレベル、内部クロック／ＣＫがＬレベルとなる。このため、クロックトインバータ１０３および１０４は出力イネーブル状態、クロックトインバータ１０１および１０６は出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍでは、クロックＣＬＫがＨレベルになる前に取り込んだデータが保持され、スレーブラッチ部１００Ｓではマスターラッチ部１００Ｍのインバータ１０２の出力データが取り込まれ、この取り込んだデータと同じ論理値のデータＱと、反対の論理値のデータ／Ｑがインバータ１１０および１０９から各々出力される。
【００３０】
本実施形態による不揮発性フリップフロップ２００は、図１に示すように、揮発性フリップフロップ部１＿１と、不揮発性記憶部２＿１と、制御ロジック部３＿１とを有する。ここで、揮発性フリップフロップ部１＿１は、マスターラッチ部１Ｍ＿１と、スレーブラッチ部１Ｓ＿１とにより構成されている。
【００３１】
マスターラッチ部１Ｍ＿１は、図２のフリップフロップのマスターラッチ部１００Ｍと同様な構成を有しており、入力データＤが入力されるクロックトインバータ２０１と、このクロックトインバータ２０１の出力信号を反転して出力するインバータ２０２と、出力イネーブル状態においてインバータ２０２の出力信号を反転してクロックトインバータ２０１の出力ノードとインバータ２０２の入力ノードとの接続点に出力するクロックトインバータ２０３とにより構成されている。
【００３２】
スレーブラッチ部１Ｓ＿１の構成は、図２のフリップフロップのスレーブラッチ部１００Ｓの構成と異なっている。このスレーブラッチ部１Ｓ＿１は、インバータ２０４、２０７および２０８と、トランスファゲート２０５および２０６と、ＮＡＮＤゲート２１９と、インバータ２２０と、ＮＯＲゲート２２１と、インバータ２２２とを有している。
【００３３】
ここで、インバータ２０４は、マスターラッチ部１Ｍ＿１のインバータ２０２が出力するデータＤＭを反転したデータ／ＤＭを出力する。インバータ２０７および２０８は、互いに相手の出力信号を各々に対する入力信号としており、ラッチを構成している。そして、トランスファゲート２０５は、インバータ２０２の出力ノードと、インバータ２０７の入力ノードおよびインバータ２０８の出力ノードの接続点との間に介挿されている。また、トランスファゲート２０６は、インバータ２０４の出力ノードと、インバータ２０８の入力ノードおよびインバータ２０７の出力ノードの接続点との間に介挿されている。
【００３４】
トランスファゲート２０５および２０６には、２相の内部クロックＣＫＳおよび／ＣＫＳが与えられる。ここで、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルの場合、トランスファゲード２０５および２０６の両方がＯＮとなる。この状態では、インバータ２０２の出力ノードがインバータ２０７の入力ノードおよびインバータ２０８の出力ノードに接続され、インバータ２０４の出力ノードがインバータ２０８の入力ノードおよびインバータ２０７の出力ノードに接続される。従って、マスターラッチ部１Ｍ＿１の出力データＤＭがインバータ２０７および２０８からなるラッチに書き込まれ、インバータ２０８の出力データＤＳがデータＤＭと同一論理のデータ、インバータ２０７の出力データ／ＤＳがデータ／ＤＭと同一論理のデータとなる。
【００３５】
また、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルの場合、トランスファゲート２０５および２０６の両方がＯＦＦとなる。このため、インバータ２０７および２０８の両方がマスターラッチ部１Ｍ＿１から切り離される。そして、インバータ２０７および２０８からなるラッチはマスターラッチ部１Ｍ＿１から切り離される前に書き込まれたデータを保持する。
【００３６】
ＮＡＮＤゲート２１９およびインバータ２２０は、基準ノード接続信号／ＷＥがＨレベルである場合に、インバータ２０８の出力データＤＳを不揮発性フリップフロップ２００の出力信号Ｑとして出力し、基準ノード接続信号／ＷＥがＬレベルである場合に、インバータ２０８の出力データＤＳとは無関係に不揮発性フリップフロップ２００の出力信号ＱをＬレベルに固定する。ＮＯＲゲート２２１およびインバータ２２２は、基準ノード遮断信号ＷＥがＬレベルである場合に、インバータ２０７の出力データ／ＤＳを不揮発性フリップフロップ２００の反転出力信号／Ｑとして出力し、基準ノード遮断信号ＷＥがＨレベルである場合に、インバータ２０７の出力データ／ＤＳとは無関係に不揮発性フリップフロップ２００の反転出力信号／ＱをＨレベルに固定する。なお、基準ノード接続信号／ＷＥおよび基準ノード遮断信号ＷＥは、制御ロジック部３＿１により生成される信号である。
以上が本実施形態におけるスレーブラッチ部１Ｓ＿１の構成の詳細である。
【００３７】
図２におけるスレーブラッチ部１００Ｓでは、マスターラッチ部１００Ｍから取り込んだデータを保持するためのラッチがインバータ１０５とクロックトインバータ１０６とにより構成されていた。これに対し、本実施形態におけるスレーブラッチ部１Ｓ＿１では、マスターラッチ部１Ｍ＿１から取り込んだデータＤＭを保持するためのラッチがインバータ２０７および２０８により構成されている。これらのインバータ２０７および２０８は、出力インピーダンスや出力電流特性が互いに同じである。この点が図２におけるスレーブラッチ部１００Ｓと本実施形態におけるスレーブラッチ部１Ｓ＿１との相違点である。
【００３８】
次に不揮発性記憶部２＿１について説明する。不揮発性記憶部２＿１は、第１および第２のスイッチであるＮチャネルトランジスタ２０９および２１０と、第１および第２の抵抗変化型素子である抵抗変化型素子２２４および２２３と、第３のスイッチであるＮチャネルトランジスタ２１１とにより構成されている。
【００３９】
ここで、Ｎチャネルトランジスタ２０９および抵抗変化型素子２２４は、ラッチを構成する第１のインバータであるインバータ２０８の出力ノードと共通ノードＣＮとの間に直列に介挿されている。また、Ｎチャネルトランジスタ２１０および抵抗変化型素子２２３は、ラッチを構成する第２のインバータであるインバータ２０７の出力ノードと共通ノードＣＮとの間に直列に介挿されている。
【００４０】
さらに詳述すると、Ｎチャネルトランジスタ２０９および２１０は各々のドレインがインバータ２０８および２０７の各々の出力ノードに接続されている。このＮチャネルトランジスタ２０９および２１０の各ゲートには、活性化信号ＶＷＲが与えられる。そして、この例では抵抗変化型素子２２４および２２３は、各々ＭＴＪ素子であり、Ｎチャネルトランジスタ２０９および２１０の各ソースには、抵抗変化型素子２２４および２２３の各々のピン層が接続されている。また、抵抗変化型素子２２４および２２３の各々のフリー層が共通ノードＣＮに接続されている。
【００４１】
抵抗変化型素子２２４および２２３として、このようなＭＴＪ素子の他に、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００４２】
Ｎチャネルトランジスタ２１１は、共通ノードＣＮと、基準ノードとの間に介挿されている。このＮチャネルトランジスタ２１１のゲートには、基準ノード接続信号／ＷＥが与えられる。本実施形態では、基準ノードは接地されている。揮発性フリップフロップ１＿１や制御ロジック部３＿１の低電位側電源線も同様に接地されている。
【００４３】
次に制御ロジック部３＿１について説明する。不揮発性フリップフロップ２００には、入力データＤ、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮと、上述した活性化信号ＶＷＲが与えられる。インバータ２１７は、書込許可信号ＷＥＥＮを反転し、上述した基準ノード接続信号／ＷＥとして出力する。インバータ２１８は、この基準ノード接続信号／ＷＥを反転し、基準ノード遮断信号ＷＥとして出力する。
【００４４】
ＮＯＲゲート２１２、インバータ２１３および２１４は、クロックＣＬＫおよび基準ノード遮断信号ＷＥに基づいて内部クロックＣＫおよび／ＣＫを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥがＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫとクロックＣＬＫを反転した内部クロック／ＣＫを発生し、基準ノード遮断信号ＷＥがＨレベルである場合に、内部クロックＣＫをＨレベルに、内部クロック／ＣＫをＬレベルに固定する。内部クロックＣＫがＨレベル、内部クロック／ＣＫがＬレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力ディセーブル状態、クロックトインバータ２０３は出力イネーブル状態となる。また、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力イネーブル状態、クロックトインバータ２０３は出力ディセーブル状態となる。
【００４５】
ＮＯＲゲート２１２および２１５と、インバータ２１６は、クロックＣＬＫ、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮに基づいて内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生し、基準ノード遮断信号ＷＥまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルである場合に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルである場合、スレーブラッチ部１Ｓ＿１のトランスファゲート２０５および２０６はＯＦＦとなる。また、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルである場合、スレーブラッチ部１Ｓ＿１のトランスファゲート２０５および２０６はＯＮとなる。
【００４６】
図３は本実施形態による不揮発性フリップフロップ２００の動作条件を示す図である。また、図４（ａ）および（ｂ）は本実施形態においてスレーブラッチ部１Ｓ＿１の記憶データを不揮発性記憶部２＿１に書き込むストア動作を示す図である。また、図５は通常動作およびストア動作における各部の波形を示すタイムチャートである。また、図６は本実施形態において不揮発性記憶部２＿１の記憶データを読み出してスレーブラッチ部１Ｓ＿１に書き込むリコール動作が行われる場合の各部の波形を示すタイムチャートである。以下、これらの図を参照し、不揮発性フリップフロップ２００に対する電源電圧ＶＤＤが１．２Ｖの場合を例に本実施形態の動作を説明する。
【００４７】
不揮発性フリップフロップ２００を通常のフリップフロップとして動作させる場合、図３に示すように、活性化信号ＶＷＲを０Ｖ（＝低電位側電源電圧ＶＳＳ）とし、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮの両方をＬレベルとする。これによりＮチャネルトランジスタ２０９および２１０がＯＦＦとなり、不揮発性記憶部２＿１がスレーブラッチ部１Ｓ＿１から切り離される。また、クロックＣＬＫと同一論理の内部クロックＣＫおよびＣＫＳと、クロックＣＬＫを反転させた内部クロック／ＣＫおよび／ＣＫＳが発生する。この結果、不揮発性フリップフロップ２００は通常のフリップフロップとして動作する。
【００４８】
さらに詳述すると、クロックＣＬＫがＬレベルである期間は、クロックトインバータ２０１が出力イネーブル状態、クロックトインバータ２０３が出力ディセーブル状態、トランスファゲート２０５および２０６がＯＦＦとなる。このため、マスターラッチ部１Ｍ＿１に入力データＤが書き込まれ、マスターラッチ部１Ｍ＿１の出力データＤＭが入力データＤに切り換わる。また、スレーブラッチ部１Ｓ＿１は、クロックＣＬＫがＬレベルとなる前に取り込んだ前データを保持する。クロックＣＬＫがＨレベルである期間は、クロックトインバータ２０１が出力ディセーブル状態、クロックトインバータ２０３が出力イネーブル状態、トランスファゲート２０５および２０６がＯＮとなる。このため、マスターラッチ部１Ｍ＿１ではクロックＣＬＫがＨレベルになる前に取り込んだデータが保持される。また、スレーブラッチ部１Ｓ＿１では、マスターラッチ部１Ｍ＿１の出力データＤＭにより出力データＤＳおよび／ＤＳが書き換えられる。
【００４９】
スレーブラッチ部１Ｓ＿１の記憶データＤＳを不揮発性記憶部２＿１に書き込むストアを行う場合には、読出許可信号ＲＥＥＮがＬレベル（“０”）、書込許可信号ＷＥＥＮがＨレベル（“１”）とされる。この結果、基準ノード接続信号／ＷＥがＬレベルとなってＮチャネルトランジスタ２１１がＯＦＦとなる。また、基準ノード遮断信号ＷＥがＨレベルとなることから、内部クロックＣＫおよび／ＣＫＳがＨレベル、内部クロック／ＣＫおよびＣＫＳがＬレベルとなる。この結果、クロックトインバータ２０１は出力ディセーブル状態、クロックトインバータ２０３は出力イネーブル状態となり、マスターラッチ部１Ｍ＿１は前データ保持状態となる。また、トランスファゲート２０５および２０６がＯＦＦとなり、スレーブラッチ部１Ｓ＿１も前データ保持状態となる。
【００５０】
また、ストアの動作を行わせる場合には、活性化信号ＶＷＲが１．５Ｖとされる。この場合、電源電圧ＶＤＤが１．２Ｖであるので、活性化信号ＶＷＲは、１．２Ｖの電源電圧ＶＤＤを昇圧回路によって昇圧することにより生成することとなる。活性化信号ＶＷＲが１．５Ｖになると、Ｎチャネルトランジスタ２０９および２１０がＯＮとなり、インバータ２０８の出力ノード（データＤＳ）がＮチャネルトランジスタ２０９を介して抵抗変化型素子２２４に接続され、インバータ２０７の出力ノード（データ／ＤＳ）がＮチャネルトランジスタ２１０を介して抵抗変化型素子２２３に接続される。
【００５１】
ここで、スレーブラッチ部１Ｓ＿１がデータ“０”を記憶しており、ＤＳ＝“０”、／ＤＳ＝“１”である場合、図４（ａ）に示すように、インバータ２０７の出力ノード→Ｎチャネルトランジスタ２１０→抵抗変化型素子２２３→抵抗変化型素子２２４→Ｎチャネルトランジスタ２０９→インバータ２０８の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子２２３は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇し、抵抗変化型素子２２４は、フリー層からピン層に向かう電流が流れるので抵抗値が低下する。
【００５２】
一方、スレーブラッチ部１Ｓ＿１がデータ“１”を記憶しており、ＤＳ＝“１”、／ＤＳ＝“０”である場合、図４（ｂ）に示すように、インバータ２０８の出力ノード→Ｎチャネルトランジスタ２０９→抵抗変化型素子２２４→抵抗変化型素子２２３→Ｎチャネルトランジスタ２１０→インバータ２０７の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子２２３は、フリー層からピン層に向かう電流が流れるので抵抗値が低下し、抵抗変化型素子２２４は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇する。
【００５３】
このようにしてスレーブラッチ部１Ｓ＿１の記憶データが不揮発性記憶部２＿１に書き込まれる。この場合、抵抗変化型素子２２４および２２３の抵抗値の大小関係が不揮発性記憶部２＿１の記憶データを表す。すなわち、抵抗変化型素子２２３の抵抗値が抵抗変化型素子２２４の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“０”であり、抵抗変化型素子２２４の抵抗値が抵抗変化型素子２２３の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“１”である。
【００５４】
図３に示す動作条件では、データ“０”をストアする場合における共通ノードＣＮの電圧ＳＬが０．４５Ｖであるのに対し、データ“１”をストアする場合における共通ノードＣＮの電圧ＳＬが０．５５Ｖととなっている。このような差が電圧ＳＬに生じるのは、不揮発性記憶部２＿１の記憶データが“０”である場合も“１”である場合も、ストア時における抵抗変化型素子２２３および２２４間に抵抗値の差があるからである。まず、不揮発性記憶部２＿１がデータ“０”を記憶していたとすると、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗となっている。そして、スレーブラッチ部１Ｓ＿１の出力データＤＳが“０”であるときに、Ｎチャネルトランジスタ２０９および２１０がＯＮになると、インバータ２０７の出力電圧ＶＤＤ（データ／ＤＳ）を高抵抗である抵抗変化型素子２２３と低抵抗である抵抗変化型素子２２４により分圧した電圧ＳＬが共通ノードＣＮに現われ、この電圧ＳＬは、ＶＤＤ／２よりも小さい０．４５Ｖとなる。一方、スレーブラッチ部１Ｓ＿１の出力データＤＳが“１”であるときに、Ｎチャネルトランジスタ２０９および２１０がＯＮになると、インバータ２０８の出力電圧ＶＤＤ（データＤＳ）を低抵抗である抵抗変化型素子２２４と高抵抗である抵抗変化型素子２２３により分圧した電圧ＳＬが共通ノードＣＮに現われ、この電圧ＳＬは、ＶＤＤ／２よりも大きい０．５５Ｖとなる。このように本実施形態では、データ“０”をストアする場合とデータ“１”をストアする場合とで共通ノードＣＮに現われる電圧ＳＬに若干の差が生じる。
【００５５】
ストア動作時において活性化信号ＶＷＲを電源電圧１．２Ｖよりも高い１．５Ｖとするのは次の理由による。まず、仮に活性化信号ＷＲＥを電源電圧と同じ１．２Ｖにすると、インバータ２０８および２０７から抵抗変化型素子２２４および２２３に印加可能な電圧の最大値が、この活性化信号ＶＷＲ＝１．２ＶからＮチャネルトランジスタ２０９および２１０の閾値分だけ低下した電圧となる。このような抵抗変化型素子２２４および２２３への印加電圧の低下は、データ書き込みの妨げとなるので好ましくない。また、抵抗変化型素子２２４および２２３に流す電流を抵抗値の変化を生じさせるに十分な電流値にするために、Ｎチャネルトランジスタ２０９および２１０の抵抗を小さくする必要がある。このため、活性化信号ＷＲＥとして、電源電圧ＶＤＤ＝１．２Ｖに対してＮチャネルトランジスタ２２４および２２３の閾値相当の電圧Ｖｔｈを加えた１．５Ｖの電圧をＮチャネルトランジスタ２０９および２１０に与えているのである。
【００５６】
図５に示す動作例では、通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“０”を書き込む“０”ストアが行われ、その後、再び通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“１”を書き込む“１”ストアが行われている。
【００５７】
なお、ストア動作においては、インバータ２０７および２０８により抵抗変化型素子２２３および２２４に電流を流すので、インバータ２０７および２０８の各出力電圧にＩＲドロップが生じる。ここで、インバータ２０７の出力電圧（データＤＳ）はＮＡＮＤゲート２１９に、インバータ２０７の出力電圧（データ／ＤＳ）はＮＯＲゲート２２１に入力されるので、何ら策を講じないと、これらの出力電圧に現われるＩＲドロップの影響によりＮＡＮＤゲート２１９およびＮＯＲゲート２２１にリーク電流が流れる。しかしながら、本実施形態では、ストア動作の際に、基準ノード接続信号／ＷＥをＬレベルとすることによりＮＡＮＤゲート２１９における１つのＮチャネルトランジスタをＯＦＦとし、基準ノード遮断信号ＷＥをＨレベルとすることによりＮＯＲゲート２２１における１つのＰチャネルトランジスタをＯＦＦとしている。従って、そのようなリーク電流の発生が防止される。
【００５８】
ストア動作が完了した後は、不揮発性フリップフロップ２００に対する電源電圧ＶＤＤを遮断してよい。この電源電圧ＶＤＤが遮断された状態においても、不揮発性記憶部２＿１では、抵抗変化型素子２２３および２２４がストア動作により設定された抵抗値を維持する。
【００５９】
次にリコール動作について説明する。不揮発性フリップフロップ２００にリコール動作を行わせる場合、書込許可信号ＷＥＥＮがＬレベル(”０”）、読出許可信号ＲＥＥＮがＨレベル（”１”）とされ、さらに活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ２０９および２１０に与えられる。そして、この状態において、不揮発性フリップフロップ２００の電源電圧ＶＤＤが立ち上げられる。
【００６０】
この場合、書込許可信号ＷＥＥＮがＬレベル(”０”）であることから、Ｎチャネルトランジスタ２１１はＯＮとなる。また、読出許可信号ＲＥＥＮがＨレベル（”１”）であることから、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルとなり、トランスファゲート２０５および２０６がＯＦＦとなる。また、活性化信号ＶＷＲとしてクランプ電圧ＶＣＬＡＭＰが与えられることにより、Ｎチャネルトランジスタ２０９および２１０がＯＮとなる。
【００６１】
ここで、不揮発性記憶部２＿１がデータ“０”を記憶している場合、抵抗変化型素子２２３が高抵抗、抵抗変化型素子２２４が低抵抗となっている。この状態で、電源電圧ＶＤＤが０Ｖから１．２Ｖに上昇すると、インバータ２０７の出力ノードから共通ノードＣＮに向けて流れる電流よりもインバータ２０８の出力ノードから共通ノードＣＮに向けて流れる電流の方が大きくなるので、インバータ２０７の出力ノードの電圧（データ／ＤＳ）の方がインバータ２０８の出力ノードの電圧（データＤＳ）より高くなる。この結果、スレーブラッチ部１Ｓ＿１は、インバータ２０７の出力ノードの電圧（データ／ＤＳ）がＨレベル、インバータ２０８の出力ノードの電圧（データＤＳ）Ｖ２がＬレベルとなり、この状態を保持する。このようにしてデータ“０”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“０”のリコールが完了する。
【００６２】
一方、不揮発性記憶部２＿１がデータ“１”を記憶している場合、抵抗変化型素子２２３が低抵抗、抵抗変化型素子２２４が高抵抗となっている。この状態で、電源電圧ＶＤＤが０Ｖから１．２Ｖに上昇すると、インバータ２０８の出力ノードから共通ノードＣＮに向けて流れる電流よりもインバータ２０７の出力ノードから共通ノードＣＮに向けて流れる電流の方が大きくなるので、インバータ２０８の出力ノードの電圧（データＤＳ）の方がインバータ２０７の出力ノードの電圧（データ／ＤＳ）より高くなる。この結果、スレーブラッチ部１Ｓ＿１は、インバータ２０８の出力ノードの電圧（データＤＳ）がＨレベル、インバータ２０７の出力ノードの電圧（データ／ＤＳ）Ｖ２がＬレベルとなり、この状態を保持する。このようにしてデータ“１”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“１”のリコールが完了する。
【００６３】
リコールの動作において、活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２０８に与えるのは、次の理由による。まず、抵抗変化型素子２２４および２２３に対して一定以上のバイアスをかけると誤書き込みが発生し、読み出し不良を招く。例えば、抵抗変化型素子２２４および２２３に０．２Ｖを印加して１５μＡの電流を流した場合には問題がないが、０．６６Ｖ以上のバイアスがかかるとおよそ５０μＡの電流が流れ、抵抗変化型素子２２４および２２３に対するデータの誤書き込みが発生する。このような誤書き込みを防止するため、所定のクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２０８に与えることによりＮチャネルトランジスタ２０９および２０８のＯＮ抵抗を適度に高くし、抵抗変化型素子２２４および２２３に適度なバイアスがかかるようにしているのである。
【００６４】
リコールが終了した後は、活性化信号ＶＷＲが０Ｖとされ、抵抗変化型素子２２３および２２４がスレーブラッチ部１Ｓ＿１から切り離される。その後、読出許可信号ＲＥＥＮがＬレベル(“０”）とされる。これにより通常のフリップフロップとしての動作が開始される。
【００６５】
本実施形態による不揮発性フリップフロップ２００は、下記の５５個のトランジスタと２個の抵抗変化型素子により実現可能である。
＜不揮発性フリップフロップ２００のトランジスタ数＞
インバータ １１個 トランジスタ数 ２２個
トランスファゲート ２個 トランジスタ数 ４個
クロックトインバータ ２個 トランジスタ数 ８個
２入力ＮＡＮＤゲート １個 トランジスタ数 ４個
２入力ＮＯＲゲート ２個 トランジスタ数 ８個
３入力ＮＯＲゲート １個 トランジスタ数 ６個
Ｎチャネルトランジスタ ３個
合計 ５５個
【００６６】
一方、従来のフリップフロップ（図２）は、２８個のトランジスタにより実現される。従って、不揮発性フリップフロップ２００の所要面積は、従来のフリップフロップの所要面積の約２倍となる。このように本実施形態によれば、所要面積を過度に増大させることなく、不揮発性フリップフロップ２００を実現することができる。
【００６７】
＜第２実施形態＞
図７はこの発明の第２実施形態である不揮発性フリップフロップ２５０の構成を示す回路図である。この不揮発性フリップフロップ２５０は、揮発性フリップフロップ部１＿２と、不揮発性記憶部２＿２と、制御ロジック部３＿２とを有する。揮発性フリップフロップ部１＿２は、マスターラッチ部１Ｍ＿２と、スレーブラッチ部１Ｓ＿２とにより構成されている。
【００６８】
マスターラッチ部１Ｍ＿２は、クロックトインバータ２５１および２５３と、インバータ２５２とにより構成されている。このマスターラッチ部１Ｍ＿２の構成は、上記第１実施形態のマスターラッチ部１Ｍ＿１と同様である。
【００６９】
スレーブラッチ部１Ｓ＿２は、クロックトインバータ２５４〜２５６と、ＮＡＮＤゲート２５７と、インバータ２５８とにより構成されている。マスターラッチ部１Ｍ＿２の出力データＤＭは、クロックトインバータ２５４を介してクロックトインバータ２５５に入力される。このクロックトインバータ２５５とクロックトインバータ２５６は、互いに相手の出力信号を各々への入力信号とするラッチを構成している。ここで、クロックトインバータ２５５は、電源ＶＤＤおよび出力ノード間に直列に介挿された２個のＰチャネルトランジスタと、出力ノードおよび接地線ＧＮＤ間に直列に介挿された２個のＮチャネルトランジスタとからなる周知の構成のものである。そして、クロックトインバータ２５５において、１個のＰチャネルトランジスタと１個のＮチャネルトランジスタの各ゲートに入力データ（図示の例ではデータＤＳｎ）が与えられ、残りのＰチャネルトランジスタのゲートには接地レベルＧＮＤが、残りのＮチャネルトランジスタのゲートには電源電圧ＶＤＤが常時与えられる。従って、クロックトインバータ２５５は、常時、出力イネーブル状態となっている。通常のラッチを実現するためには、クロックトインバータ２５５の代わりに単なるインバータを用いればよいが、本実施形態では、２個のクロックトインバータ２５５および２５６によりラッチを構成している。その理由は、これらの２個のクロックトインバータ２５５および２５６を互いに同じサイズのトランジスタにより構成することにより、両者の出力電流特性を互いに揃えるためである。
【００７０】
ＮＡＮＤゲート２５７にはクロックトインバータ２５５の出力データＤＳと出力抑止信号ＷＥＲＥｎが入力される。インバータ２５８は、ＮＡＮＤゲート２５７の出力信号を反転して出力する。このインバータ２５８の出力信号が不揮発性フリップフロップ２５０の出力信号Ｑとなる。また、ＮＡＮＤゲート２５７の出力信号が不揮発性フリップフロップ２５０の反転出力信号／Ｑとなる。
【００７１】
不揮発性記憶部２＿２は、Ｎチャネルトランジスタ２５９および２６０と、抵抗変化型素子２６７および２６６と、Ｎチャネルトランジスタ２６１とにより構成される。この不揮発性記憶部２＿２の構成は、上記第１実施形態における不揮発性記憶部２＿１と同様である。
【００７２】
次に制御ロジック部３＿２について説明する。インバータ２６５は、書込許可信号ＷＥＥＮを反転し、基準ノード接続信号／ＷＥとしてＮチャネルトランジスタ２６１のゲートに供給する。ＮＯＲゲート２６４は、書込許可信号ＷＥＥＮまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルのとき、ＮＡＮＤゲート２５７に与える出力抑止信号ＷＥＲＥｎをＬレベルにする。これは書込許可信号ＷＥＥＮがＨレベルとなってストア動作が行われる場合または読出許可信号ＲＥＥＮがＨレベルとなってリコール動作が行われる場合には、クロックトインバータ２５５の出力電圧（データＤＳ）にＩＲドロップが生じ、このＩＲドロップに起因したリーク電流がＮＡＮＤゲート２５７に流れるのを防止する必要があるからである。
【００７３】
ＮＡＮＤゲート２６２およびインバータ２６３は、内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、出力抑止信号ＷＥＲＥｎがＨレベルである場合に、クロックＣＬＫと同じ論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生する。また、この回路は、出力抑止信号ＷＥＲＥｎがＬレベルである場合に、クロックＣＬＫとは無関係に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。
【００７４】
内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルの場合、マスターラッチ部１Ｍ＿２では、クロックトインバータ２５１が出力イネーブル状態、クロックトインバータ２５３が出力ディセーブル状態となるため、入力データＤにより出力データＤＭが書き換えられる。また、スレーブラッチ部１Ｓ＿２では、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となるため、前データ保持が行われる。
【００７５】
一方、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルの場合、マスターラッチ部１Ｍ＿２では、クロックトインバータ２５１が出力ディセーブル状態、クロックトインバータ２５３が出力イネーブル状態となるため、前データ保持が行われる。また、スレーブラッチ部１Ｓ＿２では、クロックトインバータ２５４が出力イネーブル状態、クロックトインバータ２５６が出力ディセーブル状態となるため、マスターラッチ部１Ｍ＿２の出力データＤＭにより出力データＤＳが書き換えられる。
【００７６】
ストア時には書込許可信号ＷＥＥＮがＨレベルとされ、読出許可信号ＲＥＥＮがＬレベルとされる。この場合、基準ノード接続信号／ＷＥがＬレベルとなるため、Ｎチャネルトランジスタ２６１がＯＦＦとなる。また、出力抑止信号ＷＥＲＥｎがＬレベルとなるため、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となり、クロックトインバータ２５５および２５６からなるラッチがマスターラッチ部１Ｍ＿２から切り離される。この状態において、活性化信号ＶＷＲがＮチャネルトランジスタ２５９および２６０に与えられることによりストア動作が行われる。このストア動作の詳細は上記第１実施形態と同様である。
【００７７】
リコール時には書込許可信号ＷＥＥＮがＬレベルとされ、読出許可信号ＲＥＥＮがＨレベルとされる。この場合、基準ノード接続信号／ＷＥがＨレベルとなるため、Ｎチャネルトランジスタ２６１がＯＮとなる。また、出力抑止信号ＷＥＲＥｎがＬレベルとなるため、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となり、クロックトインバータ２５５および２５６からなるラッチがマスターラッチ部１Ｍ＿２から切り離される。この状態において、活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ２５９および２６０に与えられ、電源電圧ＶＤＤが立ち上げられることによりリコール動作が行われる。このリコール動作の詳細は上記第２実施形態と同様である。
【００７８】
本実施形態による不揮発性フリップフロップ２５０は、下記の４３個のトランジスタと２個の抵抗変化型素子により実現可能である。
＜不揮発性フリップフロップ２５０のトランジスタ数＞
インバータ ４個 トランジスタ数 ８個
クロックトインバータ ５個 トランジスタ数 ２０個
２入力ＮＡＮＤゲート ２個 トランジスタ数 ８個
２入力ＮＯＲゲート １個 トランジスタ数 ４個
Ｎチャネルトランジスタ ３個
合計 ４３個
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００７９】
＜第３実施形態＞
図８はこの発明の第３実施形態である不揮発性フリップフロップ３００の構成を示す回路図である。この不揮発性フリップフロップ３００は、揮発性フリップフロップ部１＿３と、不揮発性記憶部２＿３と、制御ロジック部３＿３とにより構成されている。また、揮発性フリップフロップ部１＿３は、マスターラッチ部１Ｍ＿３とスレーブラッチ部１Ｓ＿３とにより構成されている。
【００８０】
不揮発性記憶部２＿３および制御ロジック部３＿３の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１および制御ロジック部３＿１の構成と同様である。しかし、揮発性フリップフロップ部１＿３では、上記第１実施形態の揮発性フリップフロップ部１＿１を構成する各要素２０１〜２０８、２１９〜２２２が、要素２０１ｖ〜２０８ｖ、２１９ｖ〜２２２ｖに置き換えられている。これらの揮発性フリップフロップ部１＿３の各要素２０１ｖ〜２０８ｖ、２１９ｖ〜２２２ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿３等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【００８１】
図９は本実施形態の動作を示す図である。図９に示すように、電源電圧ＶＤＤＣとして、システム全体の電源電圧ＶＤＤが揮発性フリップフロップ部１＿３に供給されている状況では、上記第１実施形態と同様な通常のフリップフロップとしての動作およびストア動作が可能である。また、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣをシステム全体の電源電圧ＶＤＤまで上昇させることにより、上記第１実施形態と同様なリコール動作を不揮発性フリップフロップ３００に行わせることができる。それに加えて、本実施形態では、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを単独で遮断することができる。
以上が本実施形態の詳細である。
【００８２】
本実施形態においても上記第１実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性フリップフロップ３００を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部３＿３等、揮発性フリップフロップ部１＿３以外の回路に対する電源電圧ＶＤＤを立ち上げ、その後、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを立ち上げることにより、リコール動作の安定性を高めることが可能である。
【００８３】
なお、本実施形態には次のような変形例が考えられる。すなわち、複数の不揮発性フリップフロップに対して独立に電源供給系統を設けて、所望の不揮発性フリップフロップを選択し、この選択した不揮発性フリップフロップに対する電源電圧ＶＤＤＣのみを遮断して、リーク電流を低減するのである。あるいは複数の不揮発性フリップフロップを１または複数の不揮発性フリップフロップのグループに分け、グループ単位で電源電圧ＶＤＣの供給を遮断するのである。この態様によればきめ細かな省電力制御が可能となる。
【００８４】
＜第４実施形態＞
図１０はこの発明の第４実施形態である不揮発性フリップフロップ３５０の構成を示す回路図である。この不揮発性フリップフロップ３５０は、揮発性フリップフロップ部１＿４と、不揮発性記憶部２＿４と、制御ロジック部３＿４とにより構成されている。また、揮発性フリップフロップ部１＿４は、マスターラッチ部１Ｍ＿４とスレーブラッチ部１Ｓ＿４とにより構成されている。
【００８５】
不揮発性記憶部２＿４および制御ロジック部３＿４の構成は、上記第２実施形態（図７）の不揮発性記憶部２＿２および制御ロジック部３＿２の構成と同様である。しかし、本実施形態における揮発性フリップフロップ部１＿４では、上記第２実施形態の揮発性フリップフロップ部１＿２を構成する各要素２５１〜２５８が、要素２５１ｖ〜２５８ｖに置き換えられている。これらの揮発性フリップフロップ部１＿４の各要素２５１ｖ〜２５８ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿４等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【００８６】
＜第５実施形態＞
図１１はこの発明の第５実施形態である不揮発性フリップフロップ４００の構成を示す回路図である。この不揮発性フリップフロップ４００は、揮発性フリップフロップ部１＿５と、不揮発性記憶部２＿５と、制御ロジック部３＿５とにより構成されている。また、揮発性フリップフロップ部１＿５は、マスターラッチ部１Ｍ＿５とスレーブラッチ部１Ｓ＿５とにより構成されている。
【００８７】
揮発性フリップフロップ部１＿５および制御ロジック部３＿５の構成は、上記第１実施形態（図１）の揮発性フリップフロップ部１＿１および制御ロジック部３＿１の構成と同様である。上記第１実施形態における不揮発性記憶部２＿１では、Ｎチャネルトランジスタ２１１のソースが接地線ＧＮＤに接続されていた。これに対し、本実施形態における不揮発性記憶部２＿５では、Ｎチャネルトランジスタ２１１のソースがバイアス電圧ＳＬＬを発生する電圧源に接続されている。
【００８８】
本実施形態による不揮発性フリップフロップ４００の通常のフリップフロップとしての動作およびストア動作は上記第１実施形態と同様である。しかし、本実施形態による不揮発性フリップフロップ４００のリコール時の動作は上記第１実施形態と異なる。
【００８９】
上記第１実施形態では、リコール動作時、活性化信号ＶＷＲとして電源電圧ＶＤＤよりも低いクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２１０の各ゲートに与え、抵抗変化型素子２２４および２２３に流れる電流を抑制した。これに対し、本実施形態では、リコール動作時、活性化信号ＶＷＲとして電源電圧ＶＤＤと同じレベルの電圧を与える。その代わりに、本実施形態では、Ｎチャネルトランジスタ２１１のソースに与えるバイアス電圧ＳＬＬを０．２Ｖ〜０．４Ｖにすることで、抵抗変化型素子２２４および２２３の共通ノードＣＮのレベルＳＬを高め、Ｎチャネルトランジスタ２０９および２１０のＯＮ抵抗を大きくし、抵抗変化型素子２２４および２２３に流れる電流を抑制する。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００９０】
＜第６実施形態＞
図１２はこの発明の第６実施形態である不揮発性フリップフロップ４５０の構成を示す回路図である。この不揮発性フリップフロップ４５０は、揮発性フリップフロップ部１＿６と、不揮発性記憶部２＿６と、制御ロジック部３＿６とにより構成されている。また、揮発性フリップフロップ部１＿６は、マスターラッチ部１Ｍ＿６とスレーブラッチ部１Ｓ＿６とにより構成されている。
【００９１】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第２実施形態に対して施したものである。本実施形態においても上記第１実施形態と同様な効果が得られる。
【００９２】
＜第７実施形態＞
図１３はこの発明の第７実施形態である不揮発性フリップフロップ５００の構成を示す回路図である。この不揮発性フリップフロップ５００は、揮発性フリップフロップ部１＿７と、不揮発性記憶部２＿７と、制御ロジック部３＿７とにより構成されている。また、揮発性フリップフロップ部１＿７は、マスターラッチ部１Ｍ＿７とスレーブラッチ部１Ｓ＿７とにより構成されている。
【００９３】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第３実施形態に対して施したものである。本実施形態においても上記第３実施形態と同様な効果が得られる。
【００９４】
＜第８実施形態＞
図１４はこの発明の第８実施形態である不揮発性フリップフロップ５５０の構成を示す回路図である。この不揮発性フリップフロップ５５０は、揮発性フリップフロップ部１＿８と、不揮発性記憶部２＿８と、制御ロジック部３＿８とにより構成されている。また、揮発性フリップフロップ部１＿８は、マスターラッチ部１Ｍ＿８とスレーブラッチ部１Ｓ＿８とにより構成されている。
【００９５】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第４実施形態に対して施したものである。本実施形態においても上記第４実施形態と同様な効果が得られる。
【００９６】
＜第９実施形態＞
図１５はこの発明の第９実施形態である不揮発性ラッチ６００の構成を示す回路図である。この不揮発性ラッチ６００は、揮発性ラッチ部１Ｌ＿９と、不揮発性記憶部２＿９と、制御ロジック部３＿９とにより構成されている。
【００９７】
揮発性ラッチ部１Ｌ＿９は、インバータ６０１、６０２、６０４および６０６と、トランスファゲート６０３および６０５と、ＮＡＮＤゲート６１７およびインバータ６１８と、ＮＯＲゲート６１９およびインバータ６２０とにより構成されている。この揮発性ラッチ部１Ｌ＿９の構成は、上記第１実施形態におけるスレーブラッチ部１Ｓ＿１と同様である。
【００９８】
不揮発性記憶部２＿９は、Ｎチャネルトランジスタ６０７および６０８と、抵抗変化型素子６１０および６１１と、Ｎチャネルトランジスタ６０９とにより構成されている。この不揮発性記憶部２＿９の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１と同様である。
【００９９】
次に制御ロジック部３＿９について説明する。不揮発性ラッチ６００には、入力データＤ、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮと、活性化信号ＶＷＲが与えられる。インバータ６１５は、書込許可信号ＷＥＥＮを反転し、基準ノード接続信号／ＷＥとして出力する。インバータ６１６は、この基準ノード接続信号／ＷＥを反転し、基準ノード遮断信号ＷＥとして出力する。
【０１００】
ＮＯＲゲート６１３、インバータ６１２および６１４は、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび基準ノード遮断信号ＷＥに基づいて内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生し、基準ノード遮断信号ＷＥまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルである場合に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルである場合、トランスファゲート６０３および６０５はＯＦＦとなる。また、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルである場合、トランスファゲート６０３および６０５はＯＮとなる。
【０１０１】
本実施形態による不揮発性ラッチ６００は、書込許可信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベル、活性化信号ＶＷＲがＬレベル（０Ｖ）の状態において、通常のラッチとして機能する。
【０１０２】
不揮発性ラッチ６００にストア動作を行わせる場合、書込許可信号ＷＥがＨレベル、読出許可信号ＲＥＥＮがＬレベルとされ、トランスファゲート６０３および６０５が強制的にＯＦＦとされる。また、活性化信号ＶＷＲが電源電圧ＶＤＤよりも高い例えば１．５Ｖとされる。これにより揮発性ラッチ部１Ｌ＿９の記憶データＤＳが不揮発性記憶部２＿９にストアされる。このストアの動作は上記第１実施形態と同様である。
【０１０３】
また、不揮発性ラッチ６００にリコール動作を行わせる場合、書込許可信号ＷＥがＬレベル、読出許可信号ＲＥＥＮがＨレベルとされ、トランスファゲート６０３および６０５が強制的にＯＦＦとされる。そして、活性化信号ＶＷＲとして上記第１実施形態と同様なクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ６０７および６０８の各ゲートに与えられ、この状態において、不揮発性ラッチ６００に対する電源電圧ＶＤＤが立ち上げられる。これにより不揮発性記憶部２＿９の記憶データが読み出され、揮発性ラッチ部１Ｌ＿９に保持される。このリコール動作も上記第１実施形態と同様である。
【０１０４】
本実施形態によれば、通常のラッチとしての動作が可能な他、不揮発性フリップフロップに関する上記第１〜第８実施形態と同様、ストア動作、リコール動作を安定して行わせることができる。
【０１０５】
＜第１０実施形態＞
図１６はこの発明の第１０実施形態である不揮発性ラッチ６５０の構成を示す回路図である。この不揮発性フリップフロップ６５０は、揮発性ラッチ部１Ｌ＿１０と、不揮発性記憶部２＿１０と、制御ロジック部３＿１０とにより構成されている。
【０１０６】
揮発性ラッチ部１Ｌ＿１０は、クロックトインバータ６５１〜６５３と、ＮＡＮＤゲート６５４およびインバータ６５５とにより構成されている。この揮発性ラッチ部１Ｌ＿１０の構成は、上記第２実施形態におけるスレーブラッチ部１Ｓ＿２と同様である。
【０１０７】
不揮発性記憶部２＿１０は、Ｎチャネルトランジスタ６５６および６５７と、抵抗変化型素子６６４および６６３と、Ｎチャネルトランジスタ６５８とにより構成されている。この不揮発性記憶部２＿１０の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１と同様である。制御ロジック部３＿１０の構成は、上記第２実施形態（図７）の制御ロジック部３＿２と同様である。
【０１０８】
本実施形態においても上記第９実施形態と同様、通常のラッチとしての動作、ストア動作、リコール動作を安定して行わせることができる。
【０１０９】
＜第１１実施形態＞
図１７はこの発明の第１１実施形態である不揮発性ラッチ７００の構成を示す回路図である。この不揮発性ラッチ７００は、揮発性ラッチ部１Ｌ＿１１と、不揮発性記憶部２＿１１と、制御ロジック部３＿１１とにより構成されている。
【０１１０】
不揮発性記憶部２＿１１および制御ロジック部３＿１１の構成は、上記第９実施形態（図１５）の不揮発性記憶部２＿９および制御ロジック部３＿９と同様である。しかし、揮発性ラッチ部１Ｌ＿１１では、上記第９実施形態の揮発性ラッチ部１Ｌ＿９を構成する各要素６０１〜６０６、６１７〜６２０が、要素６０１ｖ〜６０６ｖ、６１７ｖ〜６２０ｖに置き換えられている。これらの揮発性ラッチ部１Ｌ＿１１の各要素６０１ｖ〜６０６ｖ、６１７ｖ〜６２０ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿１１等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【０１１１】
本実施形態によれば、上記第９実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性ラッチ部１Ｌ＿１１に対する電源電圧ＶＤＤＣを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性ラッチ７００を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部３＿１１等、揮発性ラッチ部１Ｌ＿１１以外の回路に対する電源電圧ＶＤＤを立ち上げ、その後、揮発性ラッチ部１Ｌ＿１１に対する電源電圧ＶＤＤＣを立ち上げることにより、リコール動作の安定性を高めることが可能である。
【０１１２】
＜第１２実施形態＞
図１８はこの発明の第１２実施形態である不揮発性ラッチ７５０の構成を示す回路図である。この不揮発性ラッチ７５０は、揮発性ラッチ部１Ｌ＿１２と、不揮発性記憶部２＿１２と、制御ロジック部３＿１２とにより構成されている。
【０１１３】
不揮発性記憶部２＿１２および制御ロジック部３＿１２の構成は、上記第１０実施形態（図１６）の不揮発性記憶部２＿１０および制御ロジック部３＿１０と同様である。しかし、揮発性ラッチ部１Ｌ＿１２では、上記第１０実施形態の揮発性ラッチ部１Ｌ＿１０を構成する各要素６５１〜６５５が、要素６５１ｖ〜６５５ｖに置き換えられている。これらの揮発性ラッチ部１Ｌ＿１２の各要素６５１ｖ〜６５５ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿１２等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
本実施形態においても上記第１１実施形態と同様な効果が得られる。
【０１１４】
＜第１３実施形態＞
図１９はこの発明の第１３実施形態である不揮発性ラッチ８００の構成を示す回路図である。この不揮発性ラッチ８００は、揮発性ラッチ部１Ｌ＿１３と、不揮発性記憶部２＿１３と、制御ロジック部３＿１３とにより構成されている。
【０１１５】
揮発性ラッチ部１Ｌ＿１３および制御ロジック部３＿１３の構成は、上記第９実施形態（図１５）の揮発性ラッチ部１Ｌ＿９および制御ロジック部３＿９の構成と同様である。上記第９実施形態における不揮発性記憶部２＿９では、Ｎチャネルトランジスタ６０９のソースが接地線ＧＮＤに接続されていた。これに対し、本実施形態における不揮発性記憶部２＿１３では、Ｎチャネルトランジスタ６０９のソースがバイアス電圧ＳＬＬを発生する電圧源に接続されている。すなわち、本実施形態は、第１実施形態から上記第５実施形態への変更操作を上記第９実施形態に適用したものである。
本実施形態によれば、上記第９実施形態の不揮発性ラッチにおいて上記第５実施形態と同様な効果を得ることができる。
【０１１６】
＜第１４実施形態＞
図２０はこの発明の第１４実施形態である不揮発性ラッチ８５０の構成を示す回路図である。この不揮発性ラッチ８５０は、揮発性ラッチ部１Ｌ＿１４と、不揮発性記憶部２＿１４と、制御ロジック部３＿１４とにより構成されている。
【０１１７】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１０実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１１８】
＜第１５実施形態＞
図２１はこの発明の第１５実施形態である不揮発性ラッチ９００の構成を示す回路図である。この不揮発性ラッチ９００は、揮発性ラッチ部１Ｌ＿１５と、不揮発性記憶部２＿１５と、制御ロジック部３＿１５とにより構成されている。
【０１１９】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１１実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１２０】
＜第１６実施形態＞
図２２はこの発明の第１６実施形態である不揮発性ラッチ９５０の構成を示す回路図である。この不揮発性ラッチ９５０は、揮発性ラッチ部１Ｌ＿１６と、不揮発性記憶部２＿１６と、制御ロジック部３＿１６とにより構成されている。
【０１２１】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１２実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１２２】
＜第１７実施形態＞
本実施形態は、上記第５実施形態（図１１）、第６実施形態（図１２）、第７実施形態（図１３）、第８実施形態（図１４）、第１３実施形態（図１９）、第１４実施形態（図２０）、第１５実施形態（図２１）、第１６実施形態（図２２）を変形したものである。
【０１２３】
これらの各実施形態では、ストア動作時、Ｎチャネルトランジスタ２１１または２６１をＯＦＦさせた。このため、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に２個の抵抗変化型素子に印加される電圧が変化する。例えば上記第５実施形態（図１１）において、スレーブラッチ部１Ｓ＿５の出力データＤＳ＝“０”を不揮発性記憶部２＿５にストアする場合について検討する。まず、不揮発性記憶部２＿５がデータ“０”を記憶しており、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗であるとする。この場合において、Ｎチャネルトランジスタ２０９および２１０をＯＮにすると、インバータ２０７の出力ノード（出力データ／ＤＳ＝“１”）の電圧ＶＤＤを高抵抗である抵抗変化型素子２２３と低抵抗である抵抗変化型素子２２４とにより分圧することになるので、抵抗変化型素子２２３にはＶＤＤ／２よりも大きな電圧が掛かり、抵抗変化型素子２２４にはＶＤＤ／２よりも小さな電圧が掛かる。これに対し、不揮発性記憶部２＿５がデータ“１”を記憶しており、抵抗変化型素子２２４が高抵抗、抵抗変化型素子２２３が低抵抗である場合において、Ｎチャネルトランジスタ２０９および２１０をＯＮにすると、低抵抗である抵抗変化型素子２２３にはＶＤＤ／２よりも小さな電圧が掛かり、高抵抗である抵抗変化型素子２２４にはＶＤＤ／２よりも大きな電圧が掛かる。このように上記各実施形態では、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に２個の抵抗変化型素子の各々に印加される電圧が変化した。
【０１２４】
しかしながら、安定したストア動作を行わせるためには、不揮発性記憶部の記憶データの如何によらず、２個の抵抗変化型素子の各々に常に一定の大きさの電圧を印加することが好ましい。
【０１２５】
そこで、この発明の第１７実施形態では、ストア動作時にも基準ノード接続信号／ＷＥをアクティブレベルとして、Ｎチャネルトランジスタ２１１をＯＮとし、例えばＶＤＤ／２（この例では０．６Ｖ）のバイアス電圧ＳＬＬをこのＮチャネルトランジスタ２１１を介して共通ノードＣＮに供給し、共通ノードＣＮのバイアス電圧ＳＬを略ＶＤＤ／２（０．６Ｖ）とする。本実施形態におけるＮチャネルトランジスタ２１１は、ストア動作時に共通ノードＣＮにバイアス電圧ＳＬを与えるバイアス設定手段として機能する。
【０１２６】
この場合、例えば図１１において不揮発性記憶部２＿５がデータ“０”を記憶しており、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗であるときにＮチャネルトランジスタ２０９および２１０をＯＮにすると、抵抗変化型素子２２３のピン層およびフリー層間には、インバータ２０７の出力ノード（出力データ／ＤＳ＝“１”）の電圧ＶＤＤと共通ノードＣＮのバイアス電圧ＳＬ＝ＶＤＤ／２との差分である電圧ＶＤＤ／２が印加される。また、抵抗変化型素子２２４のフリー層およびピン層間には、共通ノードＣＮのバイアス電圧ＳＬ＝ＶＤＤ／２とインバータ２０８の出力ノード（出力データＤＳ＝“０”）の電圧０Ｖとの差分である電圧ＶＤＤ／２が印加される。そして、不揮発性記憶部２＿５がデータ“１”を記憶しており、抵抗変化型素子２２４が高抵抗、抵抗変化型素子２２３が低抵抗であるときにＮチャネルトランジスタ２０９および２１０をＯＮにした場合も全く同様の電圧が各抵抗変化型素子に印加される。
【０１２７】
このように本実施形態によれば、抵抗変化型２２３および２２４の記憶データが“１”であるか“０”であるか（すなわち、いずれが高抵抗でいずれが低抵抗であるか）の如何によらず、インバータ２０８の出力ノード（出力データＤＳ）と共通ノードＣＮとの間に印加される電圧および共通ノードＣＮとインバータ２０７の出力ノード（出力データ／ＤＳ）との間に印加される電圧を常に一定（この例ではＶＤＤ／２）にすることができる。従って、本実施形態によれば、安定したストア動作が可能な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。
【０１２８】
なお、本実施形態では、リコール時に使用するＮチャネルトランジスタ２１１をストア時にバイアス電圧ＳＬを共通ノードＣＮに与えるバイアス設定手段として兼用したが、このＮチャネルトランジスタ２１１とは別のトランジスタをバイアス設定手段として追加してもよい。この場合、ストア時にはこのバイアス設定手段としてのトランジスタをＯＮにしてリコール動作のためのＮチャネルトランジスタ２１１をＯＦＦとし、リコール時にはバイアス設定手段としてのトランジスタをＯＦＦにしてリコール動作のためのＮチャネルトランジスタ２１１をＯＮにすればよい。
【０１２９】
＜第１８実施形態＞
図２３はこの発明の第１８実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、入力データＤをクロックＣＬＫに同期して順次シフトする４ビットのシフトレジスタを構成している。
【０１３０】
書込許可信号ＷＥＥＮ、読出許可信号ＲＥＥＮおよび活性化信号ＶＷＲは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２〜第８、第１７実施形態のものを採用してもよい。
【０１３１】
＜第１９実施形態＞
図２４はこの発明の第１９実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、４ビットのレジスタを構成している。
【０１３２】
書込許可信号ＷＥＥＮ、読出許可信号ＲＥＥＮおよび活性化信号ＶＷＲは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
【０１３３】
このレジスタは、一般的なレジスタと同様、広範囲の用途があり、例えば何らかの演算処理の過程において発生するデータの記憶に用いられる。演算処理の過程において、電源を遮断する必要が生じた場合、それに先立ってストア動作を各不揮発性フリップフロップ２００に行わせ、その後、電源を遮断する。その後、電源を投入する際には、各不揮発性フリップフロップ２００にリコール動作を行わせる。これにより電源遮断前のデータをレジスタ内に復活させることができ、演算処理を再開することができる。
【０１３４】
なお、レジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２〜第８、第１７実施形態のものを採用してもよい。また、不揮発性フリップフロップではなく、上記第９〜第１７実施形態の不揮発性ラッチによりレジスタを構成してもよい。
【０１３５】
＜第２０実施形態＞
図２５はこの発明の第２０実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、４個のフリップフロップ２００と、図示のＸＯＲゲートおよびＡＮＤゲートにより４ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。
【０１３６】
各フリップフロプ２００は、上記第１実施形態による不揮発性フリップフロップ２００である。これらのフリップフロプ２００にはクロックＣＬＫ、活性化信号ＶＷＲ、書込許可信号ＷＥＥＮおよび読出許可信号ＲＥＥＮが与えられる。
【０１３７】
本実施形態では、図２５に示すカウンタを通常のカウンタとして動作させる他、次のような動作をさせることが可能である。
【０１３８】
まず、図２５に示すカウンタにカウント動作を行わせている過程において、電源を遮断する必要が生じた場合、カウンタを構成する各フリップフロップ２００にストア動作を行わせ、その後、電源を遮断する。
【０１３９】
その後、電源を投入する際に、カウンタを構成する各フリップフロップ２００にリコール動作を行わせる。これにより電源遮断前のカウント値が復元され、電源遮断前のカウント値からカウント動作を再開することができる。
【０１４０】
なお、図２５に示す例では、複数の不揮発性フリップフロップ２００により同期カウンタを構成したが、非同期カウンタを構成してもよい。また、カウンタを構成するフリップフロップを上記第２〜第８、第１７実施形態の不揮発性フリップフロップとしてもよい。
【符号の説明】
【０１４１】
１＿１〜１＿８……揮発性フリップフロップ部、１Ｍ＿１〜１Ｍ＿８……マスターラッチ部、１Ｓ＿１〜１Ｓ＿８……スレーブラッチ部、２＿１〜２＿１６……不揮発性記憶部、１Ｌ＿９〜１Ｌ＿１６……揮発性ラッチ部、３＿１〜３＿１６……制御ロジック部、２０７，２０８……インバータ、２５５，２５６……クロックトインバータ、２０９，２１０，２１１，２５９，２６０，２６１……Ｎチャネルトランジスタ、２２４，２２３……抵抗変化型素子、ＣＮ……共通ノード、２００，２５０，３００，３５０，４００，４５０，５００，５５０……不揮発性フリップフロップ、６００，６５０，７００，７５０，８００，８５０，９００，９５０……不揮発性ラッチ。
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性フリップフロップおよび不揮発性ラッチに関する。
【背景技術】
【０００２】
ＬＳＩでは、トランジスタの微細化が進むにつれ、サブスレッショルドリーク電流だけではなく、ゲートリークも増加する傾向となってきている。また、これらのリーク電流は、ＬＳＩの高密度化が進むに連れて増加する。従って、ＬＳＩ全体の消費電流が増加することとなる。そこで、消費電流を下げるために低電圧化、ゲーティッドクロック化などさまざまな消費電流削減策が行われてきた。さらなる低消費電力化を目指すには、動作しないブロックの電源遮断を行い、必要な時に電源を入れるといった方法が考えられている。しかしながら、ＬＳＩに用いられているラッチやフリップフロップ等の記憶素子は、揮発性の記憶素子であり、電源を遮断すると記憶情報が消えてしまう問題がある。
【０００３】
そこで、ラッチやフリップフロップ等に強誘電体キャパシタからなる不揮発性記憶素子を追加した集積回路が提案されている（例えば特許文献１参照）。しかし、不揮発性記憶素子として強誘電体キャパシタを用いると、微細化により読み出しマージンが低下する問題がある。
【０００４】
不揮発性記憶素子としては、強誘電体キャパシタの他に抵抗変化型素子がある。図２６（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２６（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２６（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２６（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２６（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。
【０００５】
図２７は、図２６（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図２７に示す例では、半導体基板に図２６（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。
【０００６】
そして、特許文献２には、このようなＭＴＪ素子を用いて、書き換え可能な不揮発性ラッチおよびフリップフロップを構成する提案がある。図２８は、この特許文献２の図３に示された不揮発性ラッチを示す回路図である。図２８では、トランスファゲートＴＭＧ１およびＴＭＧ２とＮＯＲゲート１０および２０とにより周知のラッチが構成されている。そして、ＮＯＲゲート１０のＰチャネルトランジスタ１１のソースにＭＴＪ素子Ｒ１の一端が、ＮＯＲゲート２０のＰチャネルトランジスタ２１のソースにＭＴＪ素子Ｒ２の一端が接続されており、このＭＴＪ素子Ｒ１およびＲ２の他端同士の接続点と電源Ｖｄｄとの間にＰチャネルトランジスタＴｒ１が介挿されている。また、Ｐチャネルトランジスタ１１とＭＴＪ素子Ｒ１との接続点にはトランスファゲートＴＭＧ３を介してデータＤが与えられるようになっており、Ｐチャネルトランジスタ２１とＭＴＪ素子Ｒ２との接続点にはトランスファゲートＴＭＧ４を介してデータＤＢが与えられるようになっている。さらにＰチャネルトランジスタ１１およびＭＴＪ素子Ｒ１の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ２が介挿され、Ｐチャネルトランジスタ２１およびＭＴＪ素子Ｒ２の接続点と電源Ｖｄｄとの間にはＰチャネルトランジスタＴｒ３が介挿されている。
【０００７】
以上の構成において、入力データＤおよびＤＢをＭＴＪ素子Ｒ１およびＲ２に書き込む場合、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦとし、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、入力データＤおよびＤＢの値に応じてＭＴＪ素子Ｒ１およびＲ２にそれぞれ反対方向の電流が流れ、ＭＴＪ素子Ｒ１およびＲ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はＭＴＪ素子の不揮発性により保持されるため、このラッチの電源を遮断してもデータが失われることはない。
【０００８】
記憶させたデータを読み出す操作は、電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。
【０００９】
まず１）プリチャージする場合は、ＰチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２をＯＦＦ、Ｎチャネルトランジスタ１３、２３をＯＮにする。これにより、ＮＯＲゲート１０、２０の出力信号は“０”となりクロスカップルされたＮＯＲゲート１０および２０の両方のノードＡ、Ｂはどちらも等しく、“０”にプリチャージされる。
【００１０】
続いて２）読み出し動作として、制御信号ＮＶ＿ＲＷだけ“１”から“０”へと状態変化させる。するとクロスカップルされたＮＯＲゲート１０、２０はクロスカップルされたインバータの動作をし、ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりクロスカップルされたＮＯＲゲート１０、２０のノードＡ、Ｂの値が“１”かまたは“０”に決定される。このノードＡ、Ｂの値が記憶させた状態Ｑ、ＱＢに相当することになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−８８４６９号公報
【特許文献２】特開２００８−８５７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上述した特許文献２に開示された不揮発性ラッチでは、ＮＯＲゲート１０および２０とトランスファゲートＴＭＧ１およびＴＭＧ２からなるラッチ部に記憶されたデータＱおよびＱＢを直接的にＭＴＪ素子Ｒ１およびＲ２に書き込むことができない。ラッチ部のデータＱおよびＱＢをＭＴＪ素子Ｒ１およびＲ２に書き込むためには、このデータＱおよびＱＢを読み出して、その後、トランスファゲートＴＭＧ３およびＴＭＧ４に与える必要がある。従って、揮発性のラッチ部に記憶されたデータをＭＴＪ素子Ｒ１およびＲ２に書き込むストア動作を行わせるための制御が複雑になるという問題がある。また、特許文献２に開示された不揮発性ラッチでは、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータを読み出して揮発性のラッチ部に保持させるリコール動作を行う際に、まず、信号ＮＶ＿ＲＷをＨレベルとして、ＮＯＲゲート１０の出力ノードＢとＮＯＲゲート２０の出力ノードＡを０Ｖにプリチャージする。その後、信号ＮＶ＿ＲＷをＬレベルとしてＰチャネルトランジスタ１２および２２をＯＮさせ、ＭＴＪ素子Ｒ１およびＲ２に記憶されたデータの読み出しを行わせる。その際に、クロスカップルしているＰチャネルトランジスタ１１および２１の閾値のバラツキの影響により、ノードＡおよびＢの挙動が不安定となり、ＭＴＪ素子Ｒ１およびＲ２の抵抗値の大小関係を反映した適切なデータが揮発性ラッチ部に保持されない可能性がある。さらには、特許文献２の不揮発性ラッチでは、出力ノードＱおよび出力ノードＱＢの負荷容量に対しては言及していないが、実際には、出力ノードＱおよびＱＢには、大きな容量が介在しており、また、使われ方によっては、出力ノードＱと出力ノードＱＢとで負荷容量がアンバランスになることが想定される。このような場合には、リコール動作が不安定になることが懸念される。このように特許文献２の不揮発性ラッチは、ストア動作を行わせるための制御が複雑であり、リコール動作が不安定になる問題があった。また、特許文献２の不揮発性ラッチは、ストアおよびリコールの際にＭＴＪ素子Ｒ１およびＲ２に流す電流を適正化するための手段を有していないため、誤書き込みや誤読み出しを有効に防止することができないという問題があった。
【００１３】
この発明は以上説明した事情に鑑みてなされたものであり、その第１の目的は、揮発性記憶部から不揮発性記憶部へ記憶データを書き込むストアと、不揮発性記憶部の記憶データを読み出して揮発性記憶部に記憶させるリコールの動作を容易かつ安定に行わせることができる不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。また、この発明の第２の目的は、不揮発性フリップフロップおよび不揮発性ラッチにおいて、素子の特性ばらつきの影響により誤書き込み、誤読み出しが発生するのを防止することにある。また、この発明の第３の目的は、少ない素子数（あるいは少ない所要面積）により実現可能な高速かつ高性能の不揮発性フリップフロップおよび不揮発性ラッチを提供することにある。
【課題を解決するための手段】
【００１４】
この発明は、マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、不揮発性記憶部とを有し、前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされた状態において、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップを提供する。
【００１５】
この発明では、第１および第２のスイッチをＯＦＦとすることにより、揮発性記憶部をスレーブラッチ部から切り離し、揮発性フリップフロップ部を通常のフリップフロップとして動作させることができる。従って、通常のフリップフロップと同様に高速動作させることが可能である。
【００１６】
また、この発明では、第１および第２のスイッチをＯＮ、第３のスイッチをＯＦＦにすると、第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に応じて、第１のインバータの出力ノードから第２のインバータの出力ノードに向かう方向の電流またはその逆方向の電流が第１および第２の抵抗変化型素子に流れる。この結果、第１および第２の抵抗変化型素子の抵抗値の大小関係が第１のインバータの出力電圧と第２のインバータの出力電圧との高低関係に対応した大小関係となる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係をスレーブラッチ部に記憶されたデータに応じた大小関係とするストア動作を行うことができる。
【００１７】
また、この発明では、第１および第２のスイッチをＯＮ、第３のスイッチをＯＮとし、揮発性フリップフロップ部の電源電圧を立ち上げると、この電源電圧の立ち上がる過程において、第１および第２のインバータの各出力ノードから第１および第２の各抵抗変化型素子に電流が各々流れる。その際、第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも小さいと、第１のインバータの出力ノードから第１の抵抗変化型素子に流れる電流の方が第２のインバータの出力ノードから第２の抵抗変化型素子に流れる電流よりも多くなる。この結果、第２のインバータの出力電圧に比べて、第１のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＬレベル、第２のインバータの出力電圧がＨレベルとなる。逆に第１の抵抗変化型素子の抵抗値が第２の抵抗変化型素子の抵抗値よりも大きいと、第１のインバータの出力電圧に比べて、第２のインバータの出力電圧の上昇により多くのブレーキが掛かり、第１のインバータの出力電圧がＨレベル、第２のインバータの出力電圧がＬレベルとなる。このように本発明による不揮発性フリップフロップでは、第１および第２の抵抗変化型素子の抵抗値の大小関係に応じたデータをスレーブラッチ部に記憶させるリコール動作を行うことができる。
【００１８】
好ましい態様において、第１および第２のスイッチは電界効果トランジスタである。ストア時においてこの電界効果トランジスタに与えるゲート電圧を調整し、電界効果トランジスタのＯＮ抵抗を適切な値にすることにより、スレーブラッチ部に記憶されたデータを確実に不揮発性記憶部に書き込むことができる。
【００１９】
また、リコール時には、この第１および第２のスイッチである電界効果トランジスタのＯＮ抵抗を適切な値にすることにより、第１および第２の抵抗変化型素子に流れる電流を適正範囲内に抑え、誤読み出しを効果的に防止することができる。
【００２０】
また、この発明は、揮発性ラッチ部と、不揮発性記憶部とを有し、前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチを提供する。
【００２１】
この不揮発性ラッチにおいても、本発明による不揮発性フリップフロップと同様なストア動作およびリコール動作が可能である。
【００２２】
この発明によれば、不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。
【００２３】
この発明の他の態様では、不揮発性フリップフロップおよび不揮発性ラッチは、前記共通ノードにバイアス電圧を与えるバイアス設定手段を有する。この態様において、前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、第１のインバータの出力ノードから前記共通ノードを介して前記第２の出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１の出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する。ここで、ストア時において、バイアス設定手段は、例えば電源電圧の１／２のバイアス電圧を共通ノードに与える。
【００２４】
この態様によれば、不揮発性記憶部の記憶データの如何に拘わらず、ストア時に第１および第２の抵抗変化型素子に印加する電圧を常に一定にすることができ、安定したストア動作を実現することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図２】一般的なフリップフロップの構成例を示す回路図である。
【図３】同不揮発性フリップフロップの動作条件を示す図である。
【図４】同不揮発性フリップフロップのストア動作を示す図である。
【図５】同不揮発性フリップフロップのストア動作時における各部の波形を示すタイムチャートである。
【図６】同不揮発性フリップフロップのリコール動作時における各部の波形を示すタイムチャートである。
【図７】この発明の第２実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図８】この発明の第３実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図９】同不揮発性フリップフロップの動作条件を示す図である。
【図１０】この発明の第４実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１１】この発明の第５実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１２】この発明の第６実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１３】この発明の第７実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１４】この発明の第８実施形態である不揮発性フリップフロップの構成を示す回路図である。
【図１５】この発明の第９実施形態である不揮発性ラッチの構成を示す回路図である。
【図１６】この発明の第１０実施形態である不揮発性ラッチの構成を示す回路図である。
【図１７】この発明の第１１実施形態である不揮発性ラッチの構成を示す回路図である。
【図１８】この発明の第１２実施形態である不揮発性ラッチの構成を示す回路図である。
【図１９】この発明の第１３実施形態である不揮発性ラッチの構成を示す回路図である。
【図２０】この発明の第１４実施形態である不揮発性ラッチの構成を示す回路図である。
【図２１】この発明の第１５実施形態である不揮発性ラッチの構成を示す回路図である。
【図２２】この発明の第１６実施形態である不揮発性ラッチの構成を示す回路図である。
【図２３】この発明の第１８実施形態である不揮発性シフトレジスタの構成を示すブロック図である。
【図２４】この発明の第１９実施形態である不揮発性レジスタの構成を示すブロック図である。
【図２５】この発明の第２０実施形態である不揮発性カウンタの構成を示すブロック図である。
【図２６】ＭＴＪ素子の構成および動作を示す図である。
【図２７】ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。
【図２８】従来の不揮発性ラッチの構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００２７】
＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性フリップフロップ２００の構成を示す回路図である。また、図２は、通常のフリップフロップの構成例を示す回路図である。本実施形態による不揮発性フリップフロップの特徴の理解を容易にするため、まず、図２を参照し、通常のフリップフロップについて説明する。
【００２８】
図２に示すフリップフロップは、マスターラッチ部１００Ｍと、スレーブラッチ部１００Ｓと、クロックドライバ１００Ｃとを有する。ここで、クロックドライバ１００Ｃは、２段のインバータ１０７および１０８からなり、入力されるクロックＣＬＫと同じ論理値の内部クロックＣＫと、クロックＣＬＫを反転した内部クロック／ＣＫを出力する。マスターラッチ部１００Ｍは、クロックトインバータ１０１および１０３と、インバータ１０２により構成されている。スレーブラッチ部１００Ｓは、クロックトインバータ１０４および１０６と、インバータ１０５、１０９および１１０により構成されている。
【００２９】
このような構成において、クロックＣＬＫがＨレベルからＬレベルになると、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルとなる。このため、クロックトインバータ１０１および１０６は入力信号を反転して出力する出力イネーブル状態となり、クロックトインバータ１０３および１０４は出力インピーダンスがハイインピーダンス（出力端子がフローティング）である出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍに入力データＤが取り込まれ、スレーブラッチ部１００Ｓでは、クロックＣＬＫがＬレベルになる前に取り込んだデータが保持される。次にクロックＣＬＫがＬレベルからＨレベルになると、内部クロックＣＫがＨレベル、内部クロック／ＣＫがＬレベルとなる。このため、クロックトインバータ１０３および１０４は出力イネーブル状態、クロックトインバータ１０１および１０６は出力ディセーブル状態となる。この結果、マスターラッチ部１００Ｍでは、クロックＣＬＫがＨレベルになる前に取り込んだデータが保持され、スレーブラッチ部１００Ｓではマスターラッチ部１００Ｍのインバータ１０２の出力データが取り込まれ、この取り込んだデータと同じ論理値のデータＱと、反対の論理値のデータ／Ｑがインバータ１１０および１０９から各々出力される。
【００３０】
本実施形態による不揮発性フリップフロップ２００は、図１に示すように、揮発性フリップフロップ部１＿１と、不揮発性記憶部２＿１と、制御ロジック部３＿１とを有する。ここで、揮発性フリップフロップ部１＿１は、マスターラッチ部１Ｍ＿１と、スレーブラッチ部１Ｓ＿１とにより構成されている。
【００３１】
マスターラッチ部１Ｍ＿１は、図２のフリップフロップのマスターラッチ部１００Ｍと同様な構成を有しており、入力データＤが入力されるクロックトインバータ２０１と、このクロックトインバータ２０１の出力信号を反転して出力するインバータ２０２と、出力イネーブル状態においてインバータ２０２の出力信号を反転してクロックトインバータ２０１の出力ノードとインバータ２０２の入力ノードとの接続点に出力するクロックトインバータ２０３とにより構成されている。
【００３２】
スレーブラッチ部１Ｓ＿１の構成は、図２のフリップフロップのスレーブラッチ部１００Ｓの構成と異なっている。このスレーブラッチ部１Ｓ＿１は、インバータ２０４、２０７および２０８と、トランスファゲート２０５および２０６と、ＮＡＮＤゲート２１９と、インバータ２２０と、ＮＯＲゲート２２１と、インバータ２２２とを有している。
【００３３】
ここで、インバータ２０４は、マスターラッチ部１Ｍ＿１のインバータ２０２が出力するデータＤＭを反転したデータ／ＤＭを出力する。インバータ２０７および２０８は、互いに相手の出力信号を各々に対する入力信号としており、ラッチを構成している。そして、トランスファゲート２０５は、インバータ２０２の出力ノードと、インバータ２０７の入力ノードおよびインバータ２０８の出力ノードの接続点との間に介挿されている。また、トランスファゲート２０６は、インバータ２０４の出力ノードと、インバータ２０８の入力ノードおよびインバータ２０７の出力ノードの接続点との間に介挿されている。
【００３４】
トランスファゲート２０５および２０６には、２相の内部クロックＣＫＳおよび／ＣＫＳが与えられる。ここで、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルの場合、トランスファゲード２０５および２０６の両方がＯＮとなる。この状態では、インバータ２０２の出力ノードがインバータ２０７の入力ノードおよびインバータ２０８の出力ノードに接続され、インバータ２０４の出力ノードがインバータ２０８の入力ノードおよびインバータ２０７の出力ノードに接続される。従って、マスターラッチ部１Ｍ＿１の出力データＤＭがインバータ２０７および２０８からなるラッチに書き込まれ、インバータ２０８の出力データＤＳがデータＤＭと同一論理のデータ、インバータ２０７の出力データ／ＤＳがデータ／ＤＭと同一論理のデータとなる。
【００３５】
また、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルの場合、トランスファゲート２０５および２０６の両方がＯＦＦとなる。このため、インバータ２０７および２０８の両方がマスターラッチ部１Ｍ＿１から切り離される。そして、インバータ２０７および２０８からなるラッチはマスターラッチ部１Ｍ＿１から切り離される前に書き込まれたデータを保持する。
【００３６】
ＮＡＮＤゲート２１９およびインバータ２２０は、基準ノード接続信号／ＷＥがＨレベルである場合に、インバータ２０８の出力データＤＳを不揮発性フリップフロップ２００の出力信号Ｑとして出力し、基準ノード接続信号／ＷＥがＬレベルである場合に、インバータ２０８の出力データＤＳとは無関係に不揮発性フリップフロップ２００の出力信号ＱをＬレベルに固定する。ＮＯＲゲート２２１およびインバータ２２２は、基準ノード遮断信号ＷＥがＬレベルである場合に、インバータ２０７の出力データ／ＤＳを不揮発性フリップフロップ２００の反転出力信号／Ｑとして出力し、基準ノード遮断信号ＷＥがＨレベルである場合に、インバータ２０７の出力データ／ＤＳとは無関係に不揮発性フリップフロップ２００の反転出力信号／ＱをＨレベルに固定する。なお、基準ノード接続信号／ＷＥおよび基準ノード遮断信号ＷＥは、制御ロジック部３＿１により生成される信号である。
以上が本実施形態におけるスレーブラッチ部１Ｓ＿１の構成の詳細である。
【００３７】
図２におけるスレーブラッチ部１００Ｓでは、マスターラッチ部１００Ｍから取り込んだデータを保持するためのラッチがインバータ１０５とクロックトインバータ１０６とにより構成されていた。これに対し、本実施形態におけるスレーブラッチ部１Ｓ＿１では、マスターラッチ部１Ｍ＿１から取り込んだデータＤＭを保持するためのラッチがインバータ２０７および２０８により構成されている。これらのインバータ２０７および２０８は、出力インピーダンスや出力電流特性が互いに同じである。この点が図２におけるスレーブラッチ部１００Ｓと本実施形態におけるスレーブラッチ部１Ｓ＿１との相違点である。
【００３８】
次に不揮発性記憶部２＿１について説明する。不揮発性記憶部２＿１は、第１および第２のスイッチであるＮチャネルトランジスタ２０９および２１０と、第１および第２の抵抗変化型素子である抵抗変化型素子２２４および２２３と、第３のスイッチであるＮチャネルトランジスタ２１１とにより構成されている。
【００３９】
ここで、Ｎチャネルトランジスタ２０９および抵抗変化型素子２２４は、ラッチを構成する第１のインバータであるインバータ２０８の出力ノードと共通ノードＣＮとの間に直列に介挿されている。また、Ｎチャネルトランジスタ２１０および抵抗変化型素子２２３は、ラッチを構成する第２のインバータであるインバータ２０７の出力ノードと共通ノードＣＮとの間に直列に介挿されている。
【００４０】
さらに詳述すると、Ｎチャネルトランジスタ２０９および２１０は各々のドレインがインバータ２０８および２０７の各々の出力ノードに接続されている。このＮチャネルトランジスタ２０９および２１０の各ゲートには、活性化信号ＶＷＲが与えられる。そして、この例では抵抗変化型素子２２４および２２３は、各々ＭＴＪ素子であり、Ｎチャネルトランジスタ２０９および２１０の各ソースには、抵抗変化型素子２２４および２２３の各々のピン層が接続されている。また、抵抗変化型素子２２４および２２３の各々のフリー層が共通ノードＣＮに接続されている。
【００４１】
抵抗変化型素子２２４および２２３として、このようなＭＴＪ素子の他に、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００４２】
Ｎチャネルトランジスタ２１１は、共通ノードＣＮと、基準ノードとの間に介挿されている。このＮチャネルトランジスタ２１１のゲートには、基準ノード接続信号／ＷＥが与えられる。本実施形態では、基準ノードは接地されている。揮発性フリップフロップ１＿１や制御ロジック部３＿１の低電位側電源線も同様に接地されている。
【００４３】
次に制御ロジック部３＿１について説明する。不揮発性フリップフロップ２００には、入力データＤ、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮと、上述した活性化信号ＶＷＲが与えられる。インバータ２１７は、書込許可信号ＷＥＥＮを反転し、上述した基準ノード接続信号／ＷＥとして出力する。インバータ２１８は、この基準ノード接続信号／ＷＥを反転し、基準ノード遮断信号ＷＥとして出力する。
【００４４】
ＮＯＲゲート２１２、インバータ２１３および２１４は、クロックＣＬＫおよび基準ノード遮断信号ＷＥに基づいて内部クロックＣＫおよび／ＣＫを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥがＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫとクロックＣＬＫを反転した内部クロック／ＣＫを発生し、基準ノード遮断信号ＷＥがＨレベルである場合に、内部クロックＣＫをＨレベルに、内部クロック／ＣＫをＬレベルに固定する。内部クロックＣＫがＨレベル、内部クロック／ＣＫがＬレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力ディセーブル状態、クロックトインバータ２０３は出力イネーブル状態となる。また、内部クロックＣＫがＬレベル、内部クロック／ＣＫがＨレベルである場合、マスターラッチ部１Ｍ＿１のクロックトインバータ２０１は出力イネーブル状態、クロックトインバータ２０３は出力ディセーブル状態となる。
【００４５】
ＮＯＲゲート２１２および２１５と、インバータ２１６は、クロックＣＬＫ、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮに基づいて内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生し、基準ノード遮断信号ＷＥまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルである場合に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルである場合、スレーブラッチ部１Ｓ＿１のトランスファゲート２０５および２０６はＯＦＦとなる。また、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルである場合、スレーブラッチ部１Ｓ＿１のトランスファゲート２０５および２０６はＯＮとなる。
【００４６】
図３は本実施形態による不揮発性フリップフロップ２００の動作条件を示す図である。また、図４（ａ）および（ｂ）は本実施形態においてスレーブラッチ部１Ｓ＿１の記憶データを不揮発性記憶部２＿１に書き込むストア動作を示す図である。また、図５は通常動作およびストア動作における各部の波形を示すタイムチャートである。また、図６は本実施形態において不揮発性記憶部２＿１の記憶データを読み出してスレーブラッチ部１Ｓ＿１に書き込むリコール動作が行われる場合の各部の波形を示すタイムチャートである。以下、これらの図を参照し、不揮発性フリップフロップ２００に対する電源電圧ＶＤＤが１．２Ｖの場合を例に本実施形態の動作を説明する。
【００４７】
不揮発性フリップフロップ２００を通常のフリップフロップとして動作させる場合、図３に示すように、活性化信号ＶＷＲを０Ｖ（＝低電位側電源電圧ＶＳＳ）とし、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮの両方をＬレベルとする。これによりＮチャネルトランジスタ２０９および２１０がＯＦＦとなり、不揮発性記憶部２＿１がスレーブラッチ部１Ｓ＿１から切り離される。また、クロックＣＬＫと同一論理の内部クロックＣＫおよびＣＫＳと、クロックＣＬＫを反転させた内部クロック／ＣＫおよび／ＣＫＳが発生する。この結果、不揮発性フリップフロップ２００は通常のフリップフロップとして動作する。
【００４８】
さらに詳述すると、クロックＣＬＫがＬレベルである期間は、クロックトインバータ２０１が出力イネーブル状態、クロックトインバータ２０３が出力ディセーブル状態、トランスファゲート２０５および２０６がＯＦＦとなる。このため、マスターラッチ部１Ｍ＿１に入力データＤが書き込まれ、マスターラッチ部１Ｍ＿１の出力データＤＭが入力データＤに切り換わる。また、スレーブラッチ部１Ｓ＿１は、クロックＣＬＫがＬレベルとなる前に取り込んだ前データを保持する。クロックＣＬＫがＨレベルである期間は、クロックトインバータ２０１が出力ディセーブル状態、クロックトインバータ２０３が出力イネーブル状態、トランスファゲート２０５および２０６がＯＮとなる。このため、マスターラッチ部１Ｍ＿１ではクロックＣＬＫがＨレベルになる前に取り込んだデータが保持される。また、スレーブラッチ部１Ｓ＿１では、マスターラッチ部１Ｍ＿１の出力データＤＭにより出力データＤＳおよび／ＤＳが書き換えられる。
【００４９】
スレーブラッチ部１Ｓ＿１の記憶データＤＳを不揮発性記憶部２＿１に書き込むストアを行う場合には、読出許可信号ＲＥＥＮがＬレベル（“０”）、書込許可信号ＷＥＥＮがＨレベル（“１”）とされる。この結果、基準ノード接続信号／ＷＥがＬレベルとなってＮチャネルトランジスタ２１１がＯＦＦとなる。また、基準ノード遮断信号ＷＥがＨレベルとなることから、内部クロックＣＫおよび／ＣＫＳがＨレベル、内部クロック／ＣＫおよびＣＫＳがＬレベルとなる。この結果、クロックトインバータ２０１は出力ディセーブル状態、クロックトインバータ２０３は出力イネーブル状態となり、マスターラッチ部１Ｍ＿１は前データ保持状態となる。また、トランスファゲート２０５および２０６がＯＦＦとなり、スレーブラッチ部１Ｓ＿１も前データ保持状態となる。
【００５０】
また、ストアの動作を行わせる場合には、活性化信号ＶＷＲが１．５Ｖとされる。この場合、電源電圧ＶＤＤが１．２Ｖであるので、活性化信号ＶＷＲは、１．２Ｖの電源電圧ＶＤＤを昇圧回路によって昇圧することにより生成することとなる。活性化信号ＶＷＲが１．５Ｖになると、Ｎチャネルトランジスタ２０９および２１０がＯＮとなり、インバータ２０８の出力ノード（データＤＳ）がＮチャネルトランジスタ２０９を介して抵抗変化型素子２２４に接続され、インバータ２０７の出力ノード（データ／ＤＳ）がＮチャネルトランジスタ２１０を介して抵抗変化型素子２２３に接続される。
【００５１】
ここで、スレーブラッチ部１Ｓ＿１がデータ“０”を記憶しており、ＤＳ＝“０”、／ＤＳ＝“１”である場合、図４（ａ）に示すように、インバータ２０７の出力ノード→Ｎチャネルトランジスタ２１０→抵抗変化型素子２２３→抵抗変化型素子２２４→Ｎチャネルトランジスタ２０９→インバータ２０８の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子２２３は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇し、抵抗変化型素子２２４は、フリー層からピン層に向かう電流が流れるので抵抗値が低下する。
【００５２】
一方、スレーブラッチ部１Ｓ＿１がデータ“１”を記憶しており、ＤＳ＝“１”、／ＤＳ＝“０”である場合、図４（ｂ）に示すように、インバータ２０８の出力ノード→Ｎチャネルトランジスタ２０９→抵抗変化型素子２２４→抵抗変化型素子２２３→Ｎチャネルトランジスタ２１０→インバータ２０７の出力ノードという経路を通って電流が流れる。この場合、抵抗変化型素子２２３は、フリー層からピン層に向かう電流が流れるので抵抗値が低下し、抵抗変化型素子２２４は、ピン層からフリー層に向かう電流が流れるので抵抗値が上昇する。
【００５３】
このようにしてスレーブラッチ部１Ｓ＿１の記憶データが不揮発性記憶部２＿１に書き込まれる。この場合、抵抗変化型素子２２４および２２３の抵抗値の大小関係が不揮発性記憶部２＿１の記憶データを表す。すなわち、抵抗変化型素子２２３の抵抗値が抵抗変化型素子２２４の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“０”であり、抵抗変化型素子２２４の抵抗値が抵抗変化型素子２２３の抵抗値よりも大きければ不揮発性記憶部２＿１の記憶データは“１”である。
【００５４】
図３に示す動作条件では、データ“０”をストアする場合における共通ノードＣＮの電圧ＳＬが０．４５Ｖであるのに対し、データ“１”をストアする場合における共通ノードＣＮの電圧ＳＬが０．５５Ｖととなっている。このような差が電圧ＳＬに生じるのは、不揮発性記憶部２＿１の記憶データが“０”である場合も“１”である場合も、ストア時における抵抗変化型素子２２３および２２４間に抵抗値の差があるからである。まず、不揮発性記憶部２＿１がデータ“０”を記憶していたとすると、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗となっている。そして、スレーブラッチ部１Ｓ＿１の出力データＤＳが“０”であるときに、Ｎチャネルトランジスタ２０９および２１０がＯＮになると、インバータ２０７の出力電圧ＶＤＤ（データ／ＤＳ）を高抵抗である抵抗変化型素子２２３と低抵抗である抵抗変化型素子２２４により分圧した電圧ＳＬが共通ノードＣＮに現われ、この電圧ＳＬは、ＶＤＤ／２よりも小さい０．４５Ｖとなる。一方、スレーブラッチ部１Ｓ＿１の出力データＤＳが“１”であるときに、Ｎチャネルトランジスタ２０９および２１０がＯＮになると、インバータ２０８の出力電圧ＶＤＤ（データＤＳ）を低抵抗である抵抗変化型素子２２４と高抵抗である抵抗変化型素子２２３により分圧した電圧ＳＬが共通ノードＣＮに現われ、この電圧ＳＬは、ＶＤＤ／２よりも大きい０．５５Ｖとなる。このように本実施形態では、データ“０”をストアする場合とデータ“１”をストアする場合とで共通ノードＣＮに現われる電圧ＳＬに若干の差が生じる。
【００５５】
ストア動作時において活性化信号ＶＷＲを電源電圧１．２Ｖよりも高い１．５Ｖとするのは次の理由による。まず、仮に活性化信号ＷＲＥを電源電圧と同じ１．２Ｖにすると、インバータ２０８および２０７から抵抗変化型素子２２４および２２３に印加可能な電圧の最大値が、この活性化信号ＶＷＲ＝１．２ＶからＮチャネルトランジスタ２０９および２１０の閾値分だけ低下した電圧となる。このような抵抗変化型素子２２４および２２３への印加電圧の低下は、データ書き込みの妨げとなるので好ましくない。また、抵抗変化型素子２２４および２２３に流す電流を抵抗値の変化を生じさせるに十分な電流値にするために、Ｎチャネルトランジスタ２０９および２１０の抵抗を小さくする必要がある。このため、活性化信号ＷＲＥとして、電源電圧ＶＤＤ＝１．２Ｖに対してＮチャネルトランジスタ２２４および２２３の閾値相当の電圧Ｖｔｈを加えた１．５Ｖの電圧をＮチャネルトランジスタ２０９および２１０に与えているのである。
【００５６】
図５に示す動作例では、通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“０”を書き込む“０”ストアが行われ、その後、再び通常のフリップフロップとしての動作が行われた後、スレーブラッチ部１Ｓ＿１から不揮発性記憶部２＿１にデータ“１”を書き込む“１”ストアが行われている。
【００５７】
なお、ストア動作においては、インバータ２０７および２０８により抵抗変化型素子２２３および２２４に電流を流すので、インバータ２０７および２０８の各出力電圧にＩＲドロップが生じる。ここで、インバータ２０７の出力電圧（データＤＳ）はＮＡＮＤゲート２１９に、インバータ２０７の出力電圧（データ／ＤＳ）はＮＯＲゲート２２１に入力されるので、何ら策を講じないと、これらの出力電圧に現われるＩＲドロップの影響によりＮＡＮＤゲート２１９およびＮＯＲゲート２２１にリーク電流が流れる。しかしながら、本実施形態では、ストア動作の際に、基準ノード接続信号／ＷＥをＬレベルとすることによりＮＡＮＤゲート２１９における１つのＮチャネルトランジスタをＯＦＦとし、基準ノード遮断信号ＷＥをＨレベルとすることによりＮＯＲゲート２２１における１つのＰチャネルトランジスタをＯＦＦとしている。従って、そのようなリーク電流の発生が防止される。
【００５８】
ストア動作が完了した後は、不揮発性フリップフロップ２００に対する電源電圧ＶＤＤを遮断してよい。この電源電圧ＶＤＤが遮断された状態においても、不揮発性記憶部２＿１では、抵抗変化型素子２２３および２２４がストア動作により設定された抵抗値を維持する。
【００５９】
次にリコール動作について説明する。不揮発性フリップフロップ２００にリコール動作を行わせる場合、書込許可信号ＷＥＥＮがＬレベル(”０”）、読出許可信号ＲＥＥＮがＨレベル（”１”）とされ、さらに活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ２０９および２１０に与えられる。そして、この状態において、不揮発性フリップフロップ２００の電源電圧ＶＤＤが立ち上げられる。
【００６０】
この場合、書込許可信号ＷＥＥＮがＬレベル(”０”）であることから、Ｎチャネルトランジスタ２１１はＯＮとなる。また、読出許可信号ＲＥＥＮがＨレベル（”１”）であることから、内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルとなり、トランスファゲート２０５および２０６がＯＦＦとなる。また、活性化信号ＶＷＲとしてクランプ電圧ＶＣＬＡＭＰが与えられることにより、Ｎチャネルトランジスタ２０９および２１０がＯＮとなる。
【００６１】
ここで、不揮発性記憶部２＿１がデータ“０”を記憶している場合、抵抗変化型素子２２３が高抵抗、抵抗変化型素子２２４が低抵抗となっている。この状態で、電源電圧ＶＤＤが０Ｖから１．２Ｖに上昇すると、インバータ２０７の出力ノードから共通ノードＣＮに向けて流れる電流よりもインバータ２０８の出力ノードから共通ノードＣＮに向けて流れる電流の方が大きくなるので、インバータ２０７の出力ノードの電圧（データ／ＤＳ）の方がインバータ２０８の出力ノードの電圧（データＤＳ）より高くなる。この結果、スレーブラッチ部１Ｓ＿１は、インバータ２０７の出力ノードの電圧（データ／ＤＳ）がＨレベル、インバータ２０８の出力ノードの電圧（データＤＳ）Ｖ２がＬレベルとなり、この状態を保持する。このようにしてデータ“０”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“０”のリコールが完了する。
【００６２】
一方、不揮発性記憶部２＿１がデータ“１”を記憶している場合、抵抗変化型素子２２３が低抵抗、抵抗変化型素子２２４が高抵抗となっている。この状態で、電源電圧ＶＤＤが０Ｖから１．２Ｖに上昇すると、インバータ２０８の出力ノードから共通ノードＣＮに向けて流れる電流よりもインバータ２０７の出力ノードから共通ノードＣＮに向けて流れる電流の方が大きくなるので、インバータ２０８の出力ノードの電圧（データＤＳ）の方がインバータ２０７の出力ノードの電圧（データ／ＤＳ）より高くなる。この結果、スレーブラッチ部１Ｓ＿１は、インバータ２０８の出力ノードの電圧（データＤＳ）がＨレベル、インバータ２０７の出力ノードの電圧（データ／ＤＳ）Ｖ２がＬレベルとなり、この状態を保持する。このようにしてデータ“１”が不揮発性記憶部２＿１から読み出されてスレーブラッチ部１Ｓ＿１に記憶され、データ“１”のリコールが完了する。
【００６３】
リコールの動作において、活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２０８に与えるのは、次の理由による。まず、抵抗変化型素子２２４および２２３に対して一定以上のバイアスをかけると誤書き込みが発生し、読み出し不良を招く。例えば、抵抗変化型素子２２４および２２３に０．２Ｖを印加して１５μＡの電流を流した場合には問題がないが、０．６６Ｖ以上のバイアスがかかるとおよそ５０μＡの電流が流れ、抵抗変化型素子２２４および２２３に対するデータの誤書き込みが発生する。このような誤書き込みを防止するため、所定のクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２０８に与えることによりＮチャネルトランジスタ２０９および２０８のＯＮ抵抗を適度に高くし、抵抗変化型素子２２４および２２３に適度なバイアスがかかるようにしているのである。
【００６４】
リコールが終了した後は、活性化信号ＶＷＲが０Ｖとされ、抵抗変化型素子２２３および２２４がスレーブラッチ部１Ｓ＿１から切り離される。その後、読出許可信号ＲＥＥＮがＬレベル(“０”）とされる。これにより通常のフリップフロップとしての動作が開始される。
【００６５】
本実施形態による不揮発性フリップフロップ２００は、下記の５５個のトランジスタと２個の抵抗変化型素子により実現可能である。
＜不揮発性フリップフロップ２００のトランジスタ数＞
インバータ １１個 トランジスタ数 ２２個
トランスファゲート ２個 トランジスタ数 ４個
クロックトインバータ ２個 トランジスタ数 ８個
２入力ＮＡＮＤゲート １個 トランジスタ数 ４個
２入力ＮＯＲゲート ２個 トランジスタ数 ８個
３入力ＮＯＲゲート １個 トランジスタ数 ６個
Ｎチャネルトランジスタ ３個
合計 ５５個
【００６６】
一方、従来のフリップフロップ（図２）は、２８個のトランジスタにより実現される。従って、不揮発性フリップフロップ２００の所要面積は、従来のフリップフロップの所要面積の約２倍となる。このように本実施形態によれば、所要面積を過度に増大させることなく、不揮発性フリップフロップ２００を実現することができる。
【００６７】
＜第２実施形態＞
図７はこの発明の第２実施形態である不揮発性フリップフロップ２５０の構成を示す回路図である。この不揮発性フリップフロップ２５０は、揮発性フリップフロップ部１＿２と、不揮発性記憶部２＿２と、制御ロジック部３＿２とを有する。揮発性フリップフロップ部１＿２は、マスターラッチ部１Ｍ＿２と、スレーブラッチ部１Ｓ＿２とにより構成されている。
【００６８】
マスターラッチ部１Ｍ＿２は、クロックトインバータ２５１および２５３と、インバータ２５２とにより構成されている。このマスターラッチ部１Ｍ＿２の構成は、上記第１実施形態のマスターラッチ部１Ｍ＿１と同様である。
【００６９】
スレーブラッチ部１Ｓ＿２は、クロックトインバータ２５４〜２５６と、ＮＡＮＤゲート２５７と、インバータ２５８とにより構成されている。マスターラッチ部１Ｍ＿２の出力データＤＭは、クロックトインバータ２５４を介してクロックトインバータ２５５に入力される。このクロックトインバータ２５５とクロックトインバータ２５６は、互いに相手の出力信号を各々への入力信号とするラッチを構成している。ここで、クロックトインバータ２５５は、電源ＶＤＤおよび出力ノード間に直列に介挿された２個のＰチャネルトランジスタと、出力ノードおよび接地線ＧＮＤ間に直列に介挿された２個のＮチャネルトランジスタとからなる周知の構成のものである。そして、クロックトインバータ２５５において、１個のＰチャネルトランジスタと１個のＮチャネルトランジスタの各ゲートに入力データ（図示の例ではデータＤＳｎ）が与えられ、残りのＰチャネルトランジスタのゲートには接地レベルＧＮＤが、残りのＮチャネルトランジスタのゲートには電源電圧ＶＤＤが常時与えられる。従って、クロックトインバータ２５５は、常時、出力イネーブル状態となっている。通常のラッチを実現するためには、クロックトインバータ２５５の代わりに単なるインバータを用いればよいが、本実施形態では、２個のクロックトインバータ２５５および２５６によりラッチを構成している。その理由は、これらの２個のクロックトインバータ２５５および２５６を互いに同じサイズのトランジスタにより構成することにより、両者の出力電流特性を互いに揃えるためである。
【００７０】
ＮＡＮＤゲート２５７にはクロックトインバータ２５５の出力データＤＳと出力抑止信号ＷＥＲＥｎが入力される。インバータ２５８は、ＮＡＮＤゲート２５７の出力信号を反転して出力する。このインバータ２５８の出力信号が不揮発性フリップフロップ２５０の出力信号Ｑとなる。また、ＮＡＮＤゲート２５７の出力信号が不揮発性フリップフロップ２５０の反転出力信号／Ｑとなる。
【００７１】
不揮発性記憶部２＿２は、Ｎチャネルトランジスタ２５９および２６０と、抵抗変化型素子２６７および２６６と、Ｎチャネルトランジスタ２６１とにより構成される。この不揮発性記憶部２＿２の構成は、上記第１実施形態における不揮発性記憶部２＿１と同様である。
【００７２】
次に制御ロジック部３＿２について説明する。インバータ２６５は、書込許可信号ＷＥＥＮを反転し、基準ノード接続信号／ＷＥとしてＮチャネルトランジスタ２６１のゲートに供給する。ＮＯＲゲート２６４は、書込許可信号ＷＥＥＮまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルのとき、ＮＡＮＤゲート２５７に与える出力抑止信号ＷＥＲＥｎをＬレベルにする。これは書込許可信号ＷＥＥＮがＨレベルとなってストア動作が行われる場合または読出許可信号ＲＥＥＮがＨレベルとなってリコール動作が行われる場合には、クロックトインバータ２５５の出力電圧（データＤＳ）にＩＲドロップが生じ、このＩＲドロップに起因したリーク電流がＮＡＮＤゲート２５７に流れるのを防止する必要があるからである。
【００７３】
ＮＡＮＤゲート２６２およびインバータ２６３は、内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、出力抑止信号ＷＥＲＥｎがＨレベルである場合に、クロックＣＬＫと同じ論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生する。また、この回路は、出力抑止信号ＷＥＲＥｎがＬレベルである場合に、クロックＣＬＫとは無関係に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。
【００７４】
内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルの場合、マスターラッチ部１Ｍ＿２では、クロックトインバータ２５１が出力イネーブル状態、クロックトインバータ２５３が出力ディセーブル状態となるため、入力データＤにより出力データＤＭが書き換えられる。また、スレーブラッチ部１Ｓ＿２では、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となるため、前データ保持が行われる。
【００７５】
一方、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルの場合、マスターラッチ部１Ｍ＿２では、クロックトインバータ２５１が出力ディセーブル状態、クロックトインバータ２５３が出力イネーブル状態となるため、前データ保持が行われる。また、スレーブラッチ部１Ｓ＿２では、クロックトインバータ２５４が出力イネーブル状態、クロックトインバータ２５６が出力ディセーブル状態となるため、マスターラッチ部１Ｍ＿２の出力データＤＭにより出力データＤＳが書き換えられる。
【００７６】
ストア時には書込許可信号ＷＥＥＮがＨレベルとされ、読出許可信号ＲＥＥＮがＬレベルとされる。この場合、基準ノード接続信号／ＷＥがＬレベルとなるため、Ｎチャネルトランジスタ２６１がＯＦＦとなる。また、出力抑止信号ＷＥＲＥｎがＬレベルとなるため、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となり、クロックトインバータ２５５および２５６からなるラッチがマスターラッチ部１Ｍ＿２から切り離される。この状態において、活性化信号ＶＷＲがＮチャネルトランジスタ２５９および２６０に与えられることによりストア動作が行われる。このストア動作の詳細は上記第１実施形態と同様である。
【００７７】
リコール時には書込許可信号ＷＥＥＮがＬレベルとされ、読出許可信号ＲＥＥＮがＨレベルとされる。この場合、基準ノード接続信号／ＷＥがＨレベルとなるため、Ｎチャネルトランジスタ２６１がＯＮとなる。また、出力抑止信号ＷＥＲＥｎがＬレベルとなるため、クロックトインバータ２５４が出力ディセーブル状態、クロックトインバータ２５６が出力イネーブル状態となり、クロックトインバータ２５５および２５６からなるラッチがマスターラッチ部１Ｍ＿２から切り離される。この状態において、活性化信号ＶＷＲとして所定のクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ２５９および２６０に与えられ、電源電圧ＶＤＤが立ち上げられることによりリコール動作が行われる。このリコール動作の詳細は上記第２実施形態と同様である。
【００７８】
本実施形態による不揮発性フリップフロップ２５０は、下記の４３個のトランジスタと２個の抵抗変化型素子により実現可能である。
＜不揮発性フリップフロップ２５０のトランジスタ数＞
インバータ ４個 トランジスタ数 ８個
クロックトインバータ ５個 トランジスタ数 ２０個
２入力ＮＡＮＤゲート ２個 トランジスタ数 ８個
２入力ＮＯＲゲート １個 トランジスタ数 ４個
Ｎチャネルトランジスタ ３個
合計 ４３個
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００７９】
＜第３実施形態＞
図８はこの発明の第３実施形態である不揮発性フリップフロップ３００の構成を示す回路図である。この不揮発性フリップフロップ３００は、揮発性フリップフロップ部１＿３と、不揮発性記憶部２＿３と、制御ロジック部３＿３とにより構成されている。また、揮発性フリップフロップ部１＿３は、マスターラッチ部１Ｍ＿３とスレーブラッチ部１Ｓ＿３とにより構成されている。
【００８０】
不揮発性記憶部２＿３および制御ロジック部３＿３の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１および制御ロジック部３＿１の構成と同様である。しかし、揮発性フリップフロップ部１＿３では、上記第１実施形態の揮発性フリップフロップ部１＿１を構成する各要素２０１〜２０８、２１９〜２２２が、要素２０１ｖ〜２０８ｖ、２１９ｖ〜２２２ｖに置き換えられている。これらの揮発性フリップフロップ部１＿３の各要素２０１ｖ〜２０８ｖ、２１９ｖ〜２２２ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿３等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【００８１】
図９は本実施形態の動作を示す図である。図９に示すように、電源電圧ＶＤＤＣとして、システム全体の電源電圧ＶＤＤが揮発性フリップフロップ部１＿３に供給されている状況では、上記第１実施形態と同様な通常のフリップフロップとしての動作およびストア動作が可能である。また、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣをシステム全体の電源電圧ＶＤＤまで上昇させることにより、上記第１実施形態と同様なリコール動作を不揮発性フリップフロップ３００に行わせることができる。それに加えて、本実施形態では、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを単独で遮断することができる。
以上が本実施形態の詳細である。
【００８２】
本実施形態においても上記第１実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性フリップフロップ３００を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部３＿３等、揮発性フリップフロップ部１＿３以外の回路に対する電源電圧ＶＤＤを立ち上げ、その後、揮発性フリップフロップ部１＿３に対する電源電圧ＶＤＤＣを立ち上げることにより、リコール動作の安定性を高めることが可能である。
【００８３】
なお、本実施形態には次のような変形例が考えられる。すなわち、複数の不揮発性フリップフロップに対して独立に電源供給系統を設けて、所望の不揮発性フリップフロップを選択し、この選択した不揮発性フリップフロップに対する電源電圧ＶＤＤＣのみを遮断して、リーク電流を低減するのである。あるいは複数の不揮発性フリップフロップを１または複数の不揮発性フリップフロップのグループに分け、グループ単位で電源電圧ＶＤＣの供給を遮断するのである。この態様によればきめ細かな省電力制御が可能となる。
【００８４】
＜第４実施形態＞
図１０はこの発明の第４実施形態である不揮発性フリップフロップ３５０の構成を示す回路図である。この不揮発性フリップフロップ３５０は、揮発性フリップフロップ部１＿４と、不揮発性記憶部２＿４と、制御ロジック部３＿４とにより構成されている。また、揮発性フリップフロップ部１＿４は、マスターラッチ部１Ｍ＿４とスレーブラッチ部１Ｓ＿４とにより構成されている。
【００８５】
不揮発性記憶部２＿４および制御ロジック部３＿４の構成は、上記第２実施形態（図７）の不揮発性記憶部２＿２および制御ロジック部３＿２の構成と同様である。しかし、本実施形態における揮発性フリップフロップ部１＿４では、上記第２実施形態の揮発性フリップフロップ部１＿２を構成する各要素２５１〜２５８が、要素２５１ｖ〜２５８ｖに置き換えられている。これらの揮発性フリップフロップ部１＿４の各要素２５１ｖ〜２５８ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿４等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
本実施形態においても上記第３実施形態と同様な効果が得られる。
【００８６】
＜第５実施形態＞
図１１はこの発明の第５実施形態である不揮発性フリップフロップ４００の構成を示す回路図である。この不揮発性フリップフロップ４００は、揮発性フリップフロップ部１＿５と、不揮発性記憶部２＿５と、制御ロジック部３＿５とにより構成されている。また、揮発性フリップフロップ部１＿５は、マスターラッチ部１Ｍ＿５とスレーブラッチ部１Ｓ＿５とにより構成されている。
【００８７】
揮発性フリップフロップ部１＿５および制御ロジック部３＿５の構成は、上記第１実施形態（図１）の揮発性フリップフロップ部１＿１および制御ロジック部３＿１の構成と同様である。上記第１実施形態における不揮発性記憶部２＿１では、Ｎチャネルトランジスタ２１１のソースが接地線ＧＮＤに接続されていた。これに対し、本実施形態における不揮発性記憶部２＿５では、Ｎチャネルトランジスタ２１１のソースがバイアス電圧ＳＬＬを発生する電圧源に接続されている。
【００８８】
本実施形態による不揮発性フリップフロップ４００の通常のフリップフロップとしての動作およびストア動作は上記第１実施形態と同様である。しかし、本実施形態による不揮発性フリップフロップ４００のリコール時の動作は上記第１実施形態と異なる。
【００８９】
上記第１実施形態では、リコール動作時、活性化信号ＶＷＲとして電源電圧ＶＤＤよりも低いクランプ電圧ＶＣＬＡＭＰをＮチャネルトランジスタ２０９および２１０の各ゲートに与え、抵抗変化型素子２２４および２２３に流れる電流を抑制した。これに対し、本実施形態では、リコール動作時、活性化信号ＶＷＲとして電源電圧ＶＤＤと同じレベルの電圧を与える。その代わりに、本実施形態では、Ｎチャネルトランジスタ２１１のソースに与えるバイアス電圧ＳＬＬを０．２Ｖ〜０．４Ｖにすることで、抵抗変化型素子２２４および２２３の共通ノードＣＮのレベルＳＬを高め、Ｎチャネルトランジスタ２０９および２１０のＯＮ抵抗を大きくし、抵抗変化型素子２２４および２２３に流れる電流を抑制する。
本実施形態においても上記第１実施形態と同様な効果が得られる。
【００９０】
＜第６実施形態＞
図１２はこの発明の第６実施形態である不揮発性フリップフロップ４５０の構成を示す回路図である。この不揮発性フリップフロップ４５０は、揮発性フリップフロップ部１＿６と、不揮発性記憶部２＿６と、制御ロジック部３＿６とにより構成されている。また、揮発性フリップフロップ部１＿６は、マスターラッチ部１Ｍ＿６とスレーブラッチ部１Ｓ＿６とにより構成されている。
【００９１】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第２実施形態に対して施したものである。本実施形態においても上記第１実施形態と同様な効果が得られる。
【００９２】
＜第７実施形態＞
図１３はこの発明の第７実施形態である不揮発性フリップフロップ５００の構成を示す回路図である。この不揮発性フリップフロップ５００は、揮発性フリップフロップ部１＿７と、不揮発性記憶部２＿７と、制御ロジック部３＿７とにより構成されている。また、揮発性フリップフロップ部１＿７は、マスターラッチ部１Ｍ＿７とスレーブラッチ部１Ｓ＿７とにより構成されている。
【００９３】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第３実施形態に対して施したものである。本実施形態においても上記第３実施形態と同様な効果が得られる。
【００９４】
＜第８実施形態＞
図１４はこの発明の第８実施形態である不揮発性フリップフロップ５５０の構成を示す回路図である。この不揮発性フリップフロップ５５０は、揮発性フリップフロップ部１＿８と、不揮発性記憶部２＿８と、制御ロジック部３＿８とにより構成されている。また、揮発性フリップフロップ部１＿８は、マスターラッチ部１Ｍ＿８とスレーブラッチ部１Ｓ＿８とにより構成されている。
【００９５】
本実施形態は、上記第１実施形態から上記第５実施形態への変更操作と同じ変更操作を上記第４実施形態に対して施したものである。本実施形態においても上記第４実施形態と同様な効果が得られる。
【００９６】
＜第９実施形態＞
図１５はこの発明の第９実施形態である不揮発性ラッチ６００の構成を示す回路図である。この不揮発性ラッチ６００は、揮発性ラッチ部１Ｌ＿９と、不揮発性記憶部２＿９と、制御ロジック部３＿９とにより構成されている。
【００９７】
揮発性ラッチ部１Ｌ＿９は、インバータ６０１、６０２、６０４および６０６と、トランスファゲート６０３および６０５と、ＮＡＮＤゲート６１７およびインバータ６１８と、ＮＯＲゲート６１９およびインバータ６２０とにより構成されている。この揮発性ラッチ部１Ｌ＿９の構成は、上記第１実施形態におけるスレーブラッチ部１Ｓ＿１と同様である。
【００９８】
不揮発性記憶部２＿９は、Ｎチャネルトランジスタ６０７および６０８と、抵抗変化型素子６１０および６１１と、Ｎチャネルトランジスタ６０９とにより構成されている。この不揮発性記憶部２＿９の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１と同様である。
【００９９】
次に制御ロジック部３＿９について説明する。不揮発性ラッチ６００には、入力データＤ、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび書込許可信号ＷＥＥＮと、活性化信号ＶＷＲが与えられる。インバータ６１５は、書込許可信号ＷＥＥＮを反転し、基準ノード接続信号／ＷＥとして出力する。インバータ６１６は、この基準ノード接続信号／ＷＥを反転し、基準ノード遮断信号ＷＥとして出力する。
【０１００】
ＮＯＲゲート６１３、インバータ６１２および６１４は、クロックＣＬＫ、読出許可信号ＲＥＥＮおよび基準ノード遮断信号ＷＥに基づいて内部クロックＣＫＳおよび／ＣＫＳを発生する回路を構成している。この回路は、基準ノード遮断信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベルである場合に、クロックＣＬＫと同一論理値の内部クロックＣＫＳとクロックＣＬＫを反転した内部クロック／ＣＫＳを発生し、基準ノード遮断信号ＷＥまたは読出許可信号ＲＥＥＮの少なくとも一方がＨレベルである場合に、内部クロックＣＫＳをＬレベルに、内部クロック／ＣＫＳをＨレベルに固定する。内部クロックＣＫＳがＬレベル、内部クロック／ＣＫＳがＨレベルである場合、トランスファゲート６０３および６０５はＯＦＦとなる。また、内部クロックＣＫＳがＨレベル、内部クロック／ＣＫＳがＬレベルである場合、トランスファゲート６０３および６０５はＯＮとなる。
【０１０１】
本実施形態による不揮発性ラッチ６００は、書込許可信号ＷＥおよび読出許可信号ＲＥＥＮの両方がＬレベル、活性化信号ＶＷＲがＬレベル（０Ｖ）の状態において、通常のラッチとして機能する。
【０１０２】
不揮発性ラッチ６００にストア動作を行わせる場合、書込許可信号ＷＥがＨレベル、読出許可信号ＲＥＥＮがＬレベルとされ、トランスファゲート６０３および６０５が強制的にＯＦＦとされる。また、活性化信号ＶＷＲが電源電圧ＶＤＤよりも高い例えば１．５Ｖとされる。これにより揮発性ラッチ部１Ｌ＿９の記憶データＤＳが不揮発性記憶部２＿９にストアされる。このストアの動作は上記第１実施形態と同様である。
【０１０３】
また、不揮発性ラッチ６００にリコール動作を行わせる場合、書込許可信号ＷＥがＬレベル、読出許可信号ＲＥＥＮがＨレベルとされ、トランスファゲート６０３および６０５が強制的にＯＦＦとされる。そして、活性化信号ＶＷＲとして上記第１実施形態と同様なクランプ電圧ＶＣＬＡＭＰがＮチャネルトランジスタ６０７および６０８の各ゲートに与えられ、この状態において、不揮発性ラッチ６００に対する電源電圧ＶＤＤが立ち上げられる。これにより不揮発性記憶部２＿９の記憶データが読み出され、揮発性ラッチ部１Ｌ＿９に保持される。このリコール動作も上記第１実施形態と同様である。
【０１０４】
本実施形態によれば、通常のラッチとしての動作が可能な他、不揮発性フリップフロップに関する上記第１〜第８実施形態と同様、ストア動作、リコール動作を安定して行わせることができる。
【０１０５】
＜第１０実施形態＞
図１６はこの発明の第１０実施形態である不揮発性ラッチ６５０の構成を示す回路図である。この不揮発性フリップフロップ６５０は、揮発性ラッチ部１Ｌ＿１０と、不揮発性記憶部２＿１０と、制御ロジック部３＿１０とにより構成されている。
【０１０６】
揮発性ラッチ部１Ｌ＿１０は、クロックトインバータ６５１〜６５３と、ＮＡＮＤゲート６５４およびインバータ６５５とにより構成されている。この揮発性ラッチ部１Ｌ＿１０の構成は、上記第２実施形態におけるスレーブラッチ部１Ｓ＿２と同様である。
【０１０７】
不揮発性記憶部２＿１０は、Ｎチャネルトランジスタ６５６および６５７と、抵抗変化型素子６６４および６６３と、Ｎチャネルトランジスタ６５８とにより構成されている。この不揮発性記憶部２＿１０の構成は、上記第１実施形態（図１）の不揮発性記憶部２＿１と同様である。制御ロジック部３＿１０の構成は、上記第２実施形態（図７）の制御ロジック部３＿２と同様である。
【０１０８】
本実施形態においても上記第９実施形態と同様、通常のラッチとしての動作、ストア動作、リコール動作を安定して行わせることができる。
【０１０９】
＜第１１実施形態＞
図１７はこの発明の第１１実施形態である不揮発性ラッチ７００の構成を示す回路図である。この不揮発性ラッチ７００は、揮発性ラッチ部１Ｌ＿１１と、不揮発性記憶部２＿１１と、制御ロジック部３＿１１とにより構成されている。
【０１１０】
不揮発性記憶部２＿１１および制御ロジック部３＿１１の構成は、上記第９実施形態（図１５）の不揮発性記憶部２＿９および制御ロジック部３＿９と同様である。しかし、揮発性ラッチ部１Ｌ＿１１では、上記第９実施形態の揮発性ラッチ部１Ｌ＿９を構成する各要素６０１〜６０６、６１７〜６２０が、要素６０１ｖ〜６０６ｖ、６１７ｖ〜６２０ｖに置き換えられている。これらの揮発性ラッチ部１Ｌ＿１１の各要素６０１ｖ〜６０６ｖ、６１７ｖ〜６２０ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿１１等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
【０１１１】
本実施形態によれば、上記第９実施形態と同様な効果が得られる。それに加えて、本実施形態では、システム全体の電源電圧とは独立に、揮発性ラッチ部１Ｌ＿１１に対する電源電圧ＶＤＤＣを単独で遮断し、あるいは立ち上げることが可能である。従って、不揮発性ラッチ７００を搭載したシステムにおいて多彩な動作を実現することができる。また、本実施形態では、リコール動作時に、まず、制御ロジック部３＿１１等、揮発性ラッチ部１Ｌ＿１１以外の回路に対する電源電圧ＶＤＤを立ち上げ、その後、揮発性ラッチ部１Ｌ＿１１に対する電源電圧ＶＤＤＣを立ち上げることにより、リコール動作の安定性を高めることが可能である。
【０１１２】
＜第１２実施形態＞
図１８はこの発明の第１２実施形態である不揮発性ラッチ７５０の構成を示す回路図である。この不揮発性ラッチ７５０は、揮発性ラッチ部１Ｌ＿１２と、不揮発性記憶部２＿１２と、制御ロジック部３＿１２とにより構成されている。
【０１１３】
不揮発性記憶部２＿１２および制御ロジック部３＿１２の構成は、上記第１０実施形態（図１６）の不揮発性記憶部２＿１０および制御ロジック部３＿１０と同様である。しかし、揮発性ラッチ部１Ｌ＿１２では、上記第１０実施形態の揮発性ラッチ部１Ｌ＿１０を構成する各要素６５１〜６５５が、要素６５１ｖ〜６５５ｖに置き換えられている。これらの揮発性ラッチ部１Ｌ＿１２の各要素６５１ｖ〜６５５ｖには、他の回路とは独立に電源供給系統が設けられており、制御ロジック部３＿１２等に供給される電源電圧ＶＤＤとは独立に制御可能な電源電圧ＶＤＤＣが供給される。
本実施形態においても上記第１１実施形態と同様な効果が得られる。
【０１１４】
＜第１３実施形態＞
図１９はこの発明の第１３実施形態である不揮発性ラッチ８００の構成を示す回路図である。この不揮発性ラッチ８００は、揮発性ラッチ部１Ｌ＿１３と、不揮発性記憶部２＿１３と、制御ロジック部３＿１３とにより構成されている。
【０１１５】
揮発性ラッチ部１Ｌ＿１３および制御ロジック部３＿１３の構成は、上記第９実施形態（図１５）の揮発性ラッチ部１Ｌ＿９および制御ロジック部３＿９の構成と同様である。上記第９実施形態における不揮発性記憶部２＿９では、Ｎチャネルトランジスタ６０９のソースが接地線ＧＮＤに接続されていた。これに対し、本実施形態における不揮発性記憶部２＿１３では、Ｎチャネルトランジスタ６０９のソースがバイアス電圧ＳＬＬを発生する電圧源に接続されている。すなわち、本実施形態は、第１実施形態から上記第５実施形態への変更操作を上記第９実施形態に適用したものである。
本実施形態によれば、上記第９実施形態の不揮発性ラッチにおいて上記第５実施形態と同様な効果を得ることができる。
【０１１６】
＜第１４実施形態＞
図２０はこの発明の第１４実施形態である不揮発性ラッチ８５０の構成を示す回路図である。この不揮発性ラッチ８５０は、揮発性ラッチ部１Ｌ＿１４と、不揮発性記憶部２＿１４と、制御ロジック部３＿１４とにより構成されている。
【０１１７】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１０実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１１８】
＜第１５実施形態＞
図２１はこの発明の第１５実施形態である不揮発性ラッチ９００の構成を示す回路図である。この不揮発性ラッチ９００は、揮発性ラッチ部１Ｌ＿１５と、不揮発性記憶部２＿１５と、制御ロジック部３＿１５とにより構成されている。
【０１１９】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１１実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１２０】
＜第１６実施形態＞
図２２はこの発明の第１６実施形態である不揮発性ラッチ９５０の構成を示す回路図である。この不揮発性ラッチ９５０は、揮発性ラッチ部１Ｌ＿１６と、不揮発性記憶部２＿１６と、制御ロジック部３＿１６とにより構成されている。
【０１２１】
本実施形態は、上記第９実施形態から上記第１３実施形態への変更操作と同じ変更操作を上記第１２実施形態に対して施したものである。本実施形態においても上記第１３実施形態と同様な効果が得られる。
【０１２２】
＜第１７実施形態＞
本実施形態は、上記第５実施形態（図１１）、第６実施形態（図１２）、第７実施形態（図１３）、第８実施形態（図１４）、第１３実施形態（図１９）、第１４実施形態（図２０）、第１５実施形態（図２１）、第１６実施形態（図２２）を変形したものである。
【０１２３】
これらの各実施形態では、ストア動作時、Ｎチャネルトランジスタ２１１または２６１をＯＦＦさせた。このため、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に２個の抵抗変化型素子に印加される電圧が変化する。例えば上記第５実施形態（図１１）において、スレーブラッチ部１Ｓ＿５の出力データＤＳ＝“０”を不揮発性記憶部２＿５にストアする場合について検討する。まず、不揮発性記憶部２＿５がデータ“０”を記憶しており、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗であるとする。この場合において、Ｎチャネルトランジスタ２０９および２１０をＯＮにすると、インバータ２０７の出力ノード（出力データ／ＤＳ＝“１”）の電圧ＶＤＤを高抵抗である抵抗変化型素子２２３と低抵抗である抵抗変化型素子２２４とにより分圧することになるので、抵抗変化型素子２２３にはＶＤＤ／２よりも大きな電圧が掛かり、抵抗変化型素子２２４にはＶＤＤ／２よりも小さな電圧が掛かる。これに対し、不揮発性記憶部２＿５がデータ“１”を記憶しており、抵抗変化型素子２２４が高抵抗、抵抗変化型素子２２３が低抵抗である場合において、Ｎチャネルトランジスタ２０９および２１０をＯＮにすると、低抵抗である抵抗変化型素子２２３にはＶＤＤ／２よりも小さな電圧が掛かり、高抵抗である抵抗変化型素子２２４にはＶＤＤ／２よりも大きな電圧が掛かる。このように上記各実施形態では、同じデータをストアする場合であっても、不揮発性記憶部の記憶データの如何により、ストア時に２個の抵抗変化型素子の各々に印加される電圧が変化した。
【０１２４】
しかしながら、安定したストア動作を行わせるためには、不揮発性記憶部の記憶データの如何によらず、２個の抵抗変化型素子の各々に常に一定の大きさの電圧を印加することが好ましい。
【０１２５】
そこで、この発明の第１７実施形態では、ストア動作時にも基準ノード接続信号／ＷＥをアクティブレベルとして、Ｎチャネルトランジスタ２１１をＯＮとし、例えばＶＤＤ／２（この例では０．６Ｖ）のバイアス電圧ＳＬＬをこのＮチャネルトランジスタ２１１を介して共通ノードＣＮに供給し、共通ノードＣＮのバイアス電圧ＳＬを略ＶＤＤ／２（０．６Ｖ）とする。本実施形態におけるＮチャネルトランジスタ２１１は、ストア動作時に共通ノードＣＮにバイアス電圧ＳＬを与えるバイアス設定手段として機能する。
【０１２６】
この場合、例えば図１１において不揮発性記憶部２＿５がデータ“０”を記憶しており、抵抗変化型素子２２４が低抵抗、抵抗変化型素子２２３が高抵抗であるときにＮチャネルトランジスタ２０９および２１０をＯＮにすると、抵抗変化型素子２２３のピン層およびフリー層間には、インバータ２０７の出力ノード（出力データ／ＤＳ＝“１”）の電圧ＶＤＤと共通ノードＣＮのバイアス電圧ＳＬ＝ＶＤＤ／２との差分である電圧ＶＤＤ／２が印加される。また、抵抗変化型素子２２４のフリー層およびピン層間には、共通ノードＣＮのバイアス電圧ＳＬ＝ＶＤＤ／２とインバータ２０８の出力ノード（出力データＤＳ＝“０”）の電圧０Ｖとの差分である電圧ＶＤＤ／２が印加される。そして、不揮発性記憶部２＿５がデータ“１”を記憶しており、抵抗変化型素子２２４が高抵抗、抵抗変化型素子２２３が低抵抗であるときにＮチャネルトランジスタ２０９および２１０をＯＮにした場合も全く同様の電圧が各抵抗変化型素子に印加される。
【０１２７】
このように本実施形態によれば、抵抗変化型２２３および２２４の記憶データが“１”であるか“０”であるか（すなわち、いずれが高抵抗でいずれが低抵抗であるか）の如何によらず、インバータ２０８の出力ノード（出力データＤＳ）と共通ノードＣＮとの間に印加される電圧および共通ノードＣＮとインバータ２０７の出力ノード（出力データ／ＤＳ）との間に印加される電圧を常に一定（この例ではＶＤＤ／２）にすることができる。従って、本実施形態によれば、安定したストア動作が可能な不揮発性フリップフロップおよび不揮発性ラッチを実現することができる。
【０１２８】
なお、本実施形態では、リコール時に使用するＮチャネルトランジスタ２１１をストア時にバイアス電圧ＳＬを共通ノードＣＮに与えるバイアス設定手段として兼用したが、このＮチャネルトランジスタ２１１とは別のトランジスタをバイアス設定手段として追加してもよい。この場合、ストア時にはこのバイアス設定手段としてのトランジスタをＯＮにしてリコール動作のためのＮチャネルトランジスタ２１１をＯＦＦとし、リコール時にはバイアス設定手段としてのトランジスタをＯＦＦにしてリコール動作のためのＮチャネルトランジスタ２１１をＯＮにすればよい。
【０１２９】
＜第１８実施形態＞
図２３はこの発明の第１８実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、入力データＤをクロックＣＬＫに同期して順次シフトする４ビットのシフトレジスタを構成している。
【０１３０】
書込許可信号ＷＥＥＮ、読出許可信号ＲＥＥＮおよび活性化信号ＶＷＲは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２〜第８、第１７実施形態のものを採用してもよい。
【０１３１】
＜第１９実施形態＞
図２４はこの発明の第１９実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第１実施形態による不揮発性フリップフロップ２００を４個使用し、４ビットのレジスタを構成している。
【０１３２】
書込許可信号ＷＥＥＮ、読出許可信号ＲＥＥＮおよび活性化信号ＶＷＲは、４個の不揮発性フリップフロップ２００に並列に供給される。従って、４個の不揮発性フリップフロップ２００に同時にストア動作およびリコール動作を行わせることが可能である。
【０１３３】
このレジスタは、一般的なレジスタと同様、広範囲の用途があり、例えば何らかの演算処理の過程において発生するデータの記憶に用いられる。演算処理の過程において、電源を遮断する必要が生じた場合、それに先立ってストア動作を各不揮発性フリップフロップ２００に行わせ、その後、電源を遮断する。その後、電源を投入する際には、各不揮発性フリップフロップ２００にリコール動作を行わせる。これにより電源遮断前のデータをレジスタ内に復活させることができ、演算処理を再開することができる。
【０１３４】
なお、レジスタを構成する不揮発性フリップフロップとして、上記第１実施形態のものの他、上記第２〜第８、第１７実施形態のものを採用してもよい。また、不揮発性フリップフロップではなく、上記第９〜第１７実施形態の不揮発性ラッチによりレジスタを構成してもよい。
【０１３５】
＜第２０実施形態＞
図２５はこの発明の第２０実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、４個のフリップフロップ２００と、図示のＸＯＲゲートおよびＡＮＤゲートにより４ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。
【０１３６】
各フリップフロプ２００は、上記第１実施形態による不揮発性フリップフロップ２００である。これらのフリップフロプ２００にはクロックＣＬＫ、活性化信号ＶＷＲ、書込許可信号ＷＥＥＮおよび読出許可信号ＲＥＥＮが与えられる。
【０１３７】
本実施形態では、図２５に示すカウンタを通常のカウンタとして動作させる他、次のような動作をさせることが可能である。
【０１３８】
まず、図２５に示すカウンタにカウント動作を行わせている過程において、電源を遮断する必要が生じた場合、カウンタを構成する各フリップフロップ２００にストア動作を行わせ、その後、電源を遮断する。
【０１３９】
その後、電源を投入する際に、カウンタを構成する各フリップフロップ２００にリコール動作を行わせる。これにより電源遮断前のカウント値が復元され、電源遮断前のカウント値からカウント動作を再開することができる。
【０１４０】
なお、図２５に示す例では、複数の不揮発性フリップフロップ２００により同期カウンタを構成したが、非同期カウンタを構成してもよい。また、カウンタを構成するフリップフロップを上記第２〜第８、第１７実施形態の不揮発性フリップフロップとしてもよい。
【符号の説明】
【０１４１】
１＿１〜１＿８……揮発性フリップフロップ部、１Ｍ＿１〜１Ｍ＿８……マスターラッチ部、１Ｓ＿１〜１Ｓ＿８……スレーブラッチ部、２＿１〜２＿１６……不揮発性記憶部、１Ｌ＿９〜１Ｌ＿１６……揮発性ラッチ部、３＿１〜３＿１６……制御ロジック部、２０７，２０８……インバータ、２５５，２５６……クロックトインバータ、２０９，２１０，２１１，２５９，２６０，２６１……Ｎチャネルトランジスタ、２２４，２２３……抵抗変化型素子、ＣＮ……共通ノード、２００，２５０，３００，３５０，４００，４５０，５００，５５０……不揮発性フリップフロップ、６００，６５０，７００，７５０，８００，８５０，９００，９５０……不揮発性ラッチ。
【特許請求の範囲】
【請求項１】
マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。
【請求項２】
前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性フリップフロップ。
【請求項３】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項１または２に記載の不揮発性フリップフロップ。
【請求項４】
前記第１および第２のスイッチが電界効果トランジスタであり、
前記ストアを行う場合に、前記第１および第２のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりＯＮとされることを特徴とする請求項３に記載の不揮発性フリップフロップ。
【請求項５】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＮとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項１〜４のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項６】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記第１および第２のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりＯＮとされることを特徴とする請求項５に記載の不揮発性フリップフロップ。
【請求項７】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項５に記載の不揮発性フリップフロップ。
【請求項８】
前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１〜７のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項９】
揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。
【請求項１０】
前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記第１および第２のインバータが前記入力データの供給元から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項９に記載の不揮発性ラッチ。
【請求項１１】
前記第１および第２のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項１０に記載の不揮発性ラッチ。
【請求項１２】
前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＮとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項９〜１１のいずれか１の請求項に記載の不揮発性ラッチ。
【請求項１３】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項１２に記載の不揮発性ラッチ。
【請求項１４】
前記リコールを行う場合に、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項１３に記載の不揮発性ラッチ。
【請求項１５】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１３に記載の不揮発性ラッチ。
【請求項１６】
マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、前記第１のインバータの出力ノードから前記共通ノードを介して前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。
【請求項１７】
前記バイアス設定手段は、前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、電源電圧の１／２のバイアス電圧を前記共通ノードに与えることを特徴とする請求項１６に記載の不揮発性フリップフロップ。
【請求項１８】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項１６または１７に記載の不揮発性フリップフロップ。
【請求項１９】
前記第１および第２のスイッチが電界効果トランジスタであり、
前記ストアを行う場合に、前記第１および第２のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりＯＮとされることを特徴とする請求項１７または１８に記載の不揮発性フリップフロップ。
【請求項２０】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項１６〜１９のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項２１】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記第１および第２のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりＯＮとされることを特徴とする請求項２０に記載の不揮発性フリップフロップ。
【請求項２２】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記ノードに供給するようにしたことを特徴とする請求項２０に記載の不揮発性フリップフロップ。
【請求項２３】
前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１６〜２２のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項２４】
揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、前記第１のインバータの出力ノードから前記共通ノードを介して前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。
【請求項２５】
前記バイアス設定手段は、電源電圧の１／２のバイアス電圧を前記共通ノードに与えることを特徴とする請求項２４に記載の不揮発性ラッチ。
【請求項２６】
前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記第１および第２のインバータが前記入力データの供給元から遮断され、前記第１および第２のスイッチがＯＮとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項２４または２５に記載の不揮発性ラッチ。
【請求項２７】
前記第１および第２のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項２５または２６に記載の不揮発性ラッチ。
【請求項２８】
前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項２４〜２７のいずれか１の請求項に記載の不揮発性ラッチ。
【請求項２９】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３０】
前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記共通ノードに供給するようにしたことを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３１】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３２】
請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップを複数設け、各不揮発性フリップフロップに対して共通のクロックを与え、かつ、先行する不揮発性フリップフロップの出力データが後続の不揮発性フリップフロップに入力データとして与えられるように各不揮発性フリップフロップ間を接続し、各揮発性フリップフロップの前記第１および第２のスイッチを統一的に切り換えるようにしたことを特徴とするシフトレジスタ。
【請求項３３】
請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップまたは請求項９〜１５、２４〜３１のいずれか１の請求項に記載の不揮発性ラッチを複数設け、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチに共通のクロックを与え、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチの前記第１および第２のスイッチを統一的に切り換えるようにしたことを特徴とするレジスタ。
【請求項３４】
カウント値を記憶するための手段として、請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップを用いたことを特徴とするカウンタ。
【請求項１】
マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。
【請求項２】
前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性フリップフロップ。
【請求項３】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項１または２に記載の不揮発性フリップフロップ。
【請求項４】
前記第１および第２のスイッチが電界効果トランジスタであり、
前記ストアを行う場合に、前記第１および第２のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりＯＮとされることを特徴とする請求項３に記載の不揮発性フリップフロップ。
【請求項５】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＮとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項１〜４のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項６】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記第１および第２のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりＯＮとされることを特徴とする請求項５に記載の不揮発性フリップフロップ。
【請求項７】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項５に記載の不揮発性フリップフロップ。
【請求項８】
前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１〜７のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項９】
揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードと基準ノードとの間に介挿された第３のスイッチとを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされ、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。
【請求項１０】
前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記第１および第２のインバータが前記入力データの供給元から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＦＦとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項９に記載の不揮発性ラッチ。
【請求項１１】
前記第１および第２のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項１０に記載の不揮発性ラッチ。
【請求項１２】
前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮ、前記第３のスイッチがＯＮとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項９〜１１のいずれか１の請求項に記載の不揮発性ラッチ。
【請求項１３】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項１２に記載の不揮発性ラッチ。
【請求項１４】
前記リコールを行う場合に、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記基準ノードに供給するようにしたことを特徴とする請求項１３に記載の不揮発性ラッチ。
【請求項１５】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１３に記載の不揮発性ラッチ。
【請求項１６】
マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第１および第２のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、前記第１のインバータの出力ノードから前記共通ノードを介して前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。
【請求項１７】
前記バイアス設定手段は、前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、電源電圧の１／２のバイアス電圧を前記共通ノードに与えることを特徴とする請求項１６に記載の不揮発性フリップフロップ。
【請求項１８】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項１６または１７に記載の不揮発性フリップフロップ。
【請求項１９】
前記第１および第２のスイッチが電界効果トランジスタであり、
前記ストアを行う場合に、前記第１および第２のスイッチは、前記揮発性フリップフロップ部の高電位側電源電圧よりも高いゲート電圧によりＯＮとされることを特徴とする請求項１７または１８に記載の不揮発性フリップフロップ。
【請求項２０】
前記スレーブラッチ部は、クロックが第１の論理値となることにより前記マスターラッチ部から入力データを取り込み、クロックが第２の論理値となることにより前記第１および第２のインバータが前記マスターラッチ部から遮断されるとともに前記マスターラッチ部から取り込んだ入力データを保持するものであり、
前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項１６〜１９のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項２１】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記第１および第２のスイッチは前記揮発性フリップフロップ部の電源電圧の立ち上がり後の前記揮発性フリップフロップ部の高電位側電源電圧のよりも低いゲート電圧によりＯＮとされることを特徴とする請求項２０に記載の不揮発性フリップフロップ。
【請求項２２】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性フリップフロップ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記ノードに供給するようにしたことを特徴とする請求項２０に記載の不揮発性フリップフロップ。
【請求項２３】
前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項１６〜２２のいずれか１の請求項に記載の不揮発性フリップフロップ。
【請求項２４】
揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータを含み、クロックが第１の論理値となることにより入力データを取り込み、クロックが第２の論理値となることにより前記入力データの供給元から前記第１および第２のインバータを遮断するものであり、
前記不揮発性記憶部は、前記第１のインバータの出力ノードと共通ノードとの間に直列に介挿された第１のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記共通ノードとの間に直列に介挿された第２のスイッチおよび第２の抵抗変化型素子と、前記共通ノードにバイアス電圧を与えるバイアス設定手段とを有し、
前記第１および第２の抵抗変化型素子は、前記第１および第２のスイッチがＯＮとされ、前記第１のインバータの出力ノードから前記共通ノードを介して前記第２のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が第１の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向と逆方向の第２の方向に各々変化し、前記第２のインバータの出力ノードから前記共通ノードを介して前記第１のインバータの出力ノードに向かう電流が流れたとき、前記第１の抵抗変化型素子の抵抗値が前記第２の方向に、前記第２の抵抗変化型素子の抵抗値が前記第１の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。
【請求項２５】
前記バイアス設定手段は、電源電圧の１／２のバイアス電圧を前記共通ノードに与えることを特徴とする請求項２４に記載の不揮発性ラッチ。
【請求項２６】
前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記クロックが前記第２の論理値とされることにより前記第１および第２のインバータが前記入力データの供給元から遮断され、前記第１および第２のスイッチがＯＮとされることにより、前記第１および第２の抵抗変化型素子の抵抗値の大小関係が前記第１および第２のインバータの各出力信号に応じた大小関係となることを特徴とする請求項２４または２５に記載の不揮発性ラッチ。
【請求項２７】
前記第１および第２のスイッチは電界効果トランジスタであり、前記揮発性ラッチ部に記憶されたデータを前記不揮発性記憶部に書き込むストアを行う場合に、前記揮発性ラッチ部に対する電源電圧よりも高いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項２５または２６に記載の不揮発性ラッチ。
【請求項２８】
前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記クロックが前記第２の論理値とされることにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記第１および第２のスイッチがＯＮとされ、前記揮発性フリップフロップに対する電源電圧が立ち上げられることにより、前記第１および第２のインバータの各出力信号の高低関係が前記第１および第２の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項２４〜２７のいずれか１の請求項に記載の不揮発性ラッチ。
【請求項２９】
前記第１および第２のスイッチは電界効果トランジスタであり、
前記リコールを行う場合に、前記揮発性ラッチ部の高電位側電源電圧よりも低いゲート電圧により前記第１および第２のスイッチがＯＮとされることを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３０】
前記リコールを行う場合に、前記バイアス設定手段は、前記揮発性ラッチ部の低電位側電源電圧に対してオフセットを有するバイアス電圧を前記共通ノードに供給するようにしたことを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３１】
前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統と独立しており、他の回路に対する電源電圧の供給／遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給／遮断を行うように構成したことを特徴とする請求項２８に記載の不揮発性ラッチ。
【請求項３２】
請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップを複数設け、各不揮発性フリップフロップに対して共通のクロックを与え、かつ、先行する不揮発性フリップフロップの出力データが後続の不揮発性フリップフロップに入力データとして与えられるように各不揮発性フリップフロップ間を接続し、各揮発性フリップフロップの前記第１および第２のスイッチを統一的に切り換えるようにしたことを特徴とするシフトレジスタ。
【請求項３３】
請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップまたは請求項９〜１５、２４〜３１のいずれか１の請求項に記載の不揮発性ラッチを複数設け、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチに共通のクロックを与え、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチの前記第１および第２のスイッチを統一的に切り換えるようにしたことを特徴とするレジスタ。
【請求項３４】
カウント値を記憶するための手段として、請求項１〜８、１６〜２３のいずれか１の請求項に記載の不揮発性フリップフロップを用いたことを特徴とするカウンタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１３−３４０４０（Ｐ２０１３−３４０４０Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６７８１７（Ｐ２０１１−１６７８１７）
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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