【課題】低消費電力の高速化ラッチ回路を実現する。
【解決手段】第１の出力ノードにドレイン、第２の出力ノードにゲートが接続の第１のトランジスタと、該第２の出力ノードにドレイン、該第１の出力ノードにゲートが接続の第２のトランジスタと、第１の入力ノードにゲートが接続の第３のトランジスタと、第２の入力ノードにゲートが接続の第４のトランジスタと、第３の入力ノードにゲートが接続の第５のトランジスタとを備えている。 （もっと読む）

【課題】ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路を提供する。
【解決手段】ゲートに前記走査電圧が入力されたときに、「０」あるいは「１」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第２電極に接続され、前記入力トランジスタで取り込まれた電圧を保持する保持容量と、ゲートが前記入力トランジスタの第２電極に接続され、第２電極が第１出力端子に接続されるとともに、第１電極に第１ラッチ制御信号が入力される第１導電型の第１トランジスタと、ゲートが前記第１トランジスタの第２電極に接続され、第２電極が第２出力端子に接続されるとともに、第１電極に第２ラッチ制御信号が入力される第２導電型の第２トランジスタとを備える。 （もっと読む）

【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】 ストアとリコールを容易かつ安定に行える不揮発性フリップフロップを提供する。
【解決手段】 不揮発性記憶部２＿１は、スレーブラッチ部１Ｓ＿１のインバータ２０８の出力ノードと共通ノードＣＮとの間のＮチャネルトランジスタ２０９および抵抗変化型素子２２４と、スレーブラッチ部１Ｓ＿１のインバータ２０７の出力ノードと共通ノードＮＳとの間のＮチャネルトランジスタ２１０および抵抗変化型素子２２３と、共通ノードＮＳと接地との間のＮチャネルトランジスタ２１１を有する。ストア時は、Ｎチャネルトランジスタ２０９、２１０がＯＮ、Ｎチャネルトランジスタ２１１がＯＦＦとされ、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２２４および２１０の各抵抗値間に生じる。リコール時は、Ｎチャネルトランジスタ２０９〜２１１をＯＮとし、揮発性フリップフロップ部１＿１に対する電源電圧を立ち上げる。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。 （もっと読む）

【課題】ＣＭＬレベルのデータを出力するラッチ回路を使用した分周回路の出力をＣＭＯＳレベルで扱うためにはレベル変換が必要となる。そのため、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路が望まれる。
【解決手段】ラッチ回路では、差動入力データを受け付けるＮチャンネル型ＭＯＳトランジスタのドレイン端子とＰチャンネル型ＭＯＳトランジスタのゲート端子にクロスして接続している。このようにして、ＣＭＬレベルのデータをＣＭＯＳレベルのデータに変換する。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。 （もっと読む）

【課題】処理実行中に電源をオフしてもデータが保持され、且つ従来よりも占有面積が小さいＤフリップフロップ回路を有する半導体装置を提供する。
【解決手段】入力端子が、第１のトランスミッションゲートの第１の端子に電気的に接続され、第１のトランスミッションゲートの第２の端子が、第１のインバータの第１の端子及び機能回路の第２の端子に電気的に接続され、第１のインバータの第２の端子及び機能回路の第１の端子が、第２のトランスミッションゲートの第１の端子に電気的に接続され、第２のトランスミッションゲートの第２の端子が第２のインバータの第１の端子及びクロックドインバータの第２の端子に電気的に接続され、第２のインバータの第２の端子及びクロックドインバータの第１の端子は出力端子に電気的に接続されており、機能回路にはオフ電流が小さいトランジスタと容量素子との間にデータ保持部を有する半導体装置とする。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置を提供する。
【解決手段】揮発性の第１の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタを有する不揮発性の第２の記憶回路と、を有し、高周波数で駆動する場合、電源電圧が供給されている期間では、第１の記憶回路にデータ信号を書き込み及び当該データ信号を出力し、電源電圧の供給が停止する前の期間である、電源電圧が供給されている期間の一部では、第２の記憶回路にデータ信号を書き込み、低周波数で駆動する場合、電源電圧が供給されている期間では、第２の記憶回路にデータ信号を書き込み、第２の記憶回路に書き込まれたデータ信号を第１の記憶回路に書き込み、第１の記憶回路に書き込まれたデータ信号を出力する記憶装置に関する。 （もっと読む）

【課題】電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現し、通常時のパフォーマンスが低下しないデータ処理装置を提供する。
【解決手段】ＣＰＵ１０１、揮発性ＲＡＭ１０２、不揮発性ＦｅＲＡＭ１０３、ＲＯＭ１０４、ＣＰＵ１０１のアクセス対象を選択する選択器１０５を有する。選択器１０５は、通常動作時においてはＲＡＭ１０２を選択し、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタ１１１のデータをＦｅＲＡＭ１０３に記録できるようにする。また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータをＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。 （もっと読む）

【課題】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、処理内容に応じて常時記憶方式と終了時記憶方式のいずれかを選択し、ラッチ型メモリが搭載されたＣＰＵの消費電力を低減する。
【解決手段】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、電源のオンオフの繰り返し動作が多い場合には常時記憶方式とし、電源のオンオフの繰り返し動作が少ない場合には終了時記憶方式とする。常時記憶方式と終了時記憶方式のどちらを選択するかは、消費電力に応じて決定したしきい値をもとにして決定する。 （もっと読む）

【課題】消費電力を抑えることができる信号処理装置を提供する。
【解決手段】信号処理装置が有する記憶回路に、酸化物半導体にチャネルが形成されるトランジスタを適用することで、電力の供給を停止している間もデータの保持（記憶）を可能とする。記憶回路に記憶されているデータは、信号処理装置への電力の供給を停止している間も、破壊すること無く読み出すことができる。 （もっと読む）

【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供する。
【解決手段】電源電圧が停止しても導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態を制御する。 （もっと読む）

【課題】従来技術に比較して低電圧で安定に動作することができるフリップフロップ回路とそれを用いたプロセッサ装置を提供する。
【解決手段】第１のラッチ回路及び第２のラッチ回路を含む第１のフリップフロップ回路と、第３のラッチ回路及び第４のラッチ回路を含む第２のフリップフロップ回路とを備えたフリップフロップ回路装置であって、第１の動作電圧で動作させる第１の電圧モード時に、第１及び第２のフリップフロップ回路の内部ノードを接続するゲートを開放することにより第１のフリップフロップ回路と第２のフリップフロップ回路とを別々に動作させる一方、第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記ゲートを短絡することにより第１のフリップフロップ回路と第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させる。 （もっと読む）

【課題】消費電力を抑えることができる半導体装置とその駆動方法を提供する。
【解決手段】インバータなどを用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチング素子とを設ける。容量用スイッチング素子は、オフ電流が十分に低くなるように設計する。そのため、容量素子にデータに応じた電荷を保持した後、インバータの電源を停止しても長時間にわたってデータを保持できる。データを回復するには、インバータの出力および入力の電位をプリチャージ電位とし、その後、容量素子の電荷を放出し、インバータに電源を供給する。プリチャージ電位を供給するためのスイッチング素子を設けてもよい。 （もっと読む）

【課題】デュアルパスマルチモード順次記憶素子
【解決手段】本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶回路の提供、消費電力の低減可能な信号処理回路を提供する。
【解決手段】記憶回路は、トランジスタと、容量素子と、第１の演算回路と、第２の演算回路と、第３の演算回路と、スイッチと、を有し、第１の演算回路の出力端子は、第２の演算回路の入力端子と電気的に接続され、第２の演算回路の入力端子は、スイッチを介して第３の演算回路の出力端子と電気的に接続され、第２の演算回路の出力端子は、第１の演算回路の入力端子と電気的に接続され、第１の演算回路の入力端子は、トランジスタのソース及びドレインの一方と電気的に接続され、トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方、及び第３の演算回路の入力端子と電気的に接続され、トランジスタのチャネルは酸化物半導体層に形成される。 （もっと読む）