データ処理装置
【課題】電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現し、通常時のパフォーマンスが低下しないデータ処理装置を提供する。
【解決手段】ＣＰＵ１０１、揮発性ＲＡＭ１０２、不揮発性ＦｅＲＡＭ１０３、ＲＯＭ１０４、ＣＰＵ１０１のアクセス対象を選択する選択器１０５を有する。選択器１０５は、通常動作時においてはＲＡＭ１０２を選択し、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタ１１１のデータをＦｅＲＡＭ１０３に記録できるようにする。また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータをＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。
【解決手段】ＣＰＵ１０１、揮発性ＲＡＭ１０２、不揮発性ＦｅＲＡＭ１０３、ＲＯＭ１０４、ＣＰＵ１０１のアクセス対象を選択する選択器１０５を有する。選択器１０５は、通常動作時においてはＲＡＭ１０２を選択し、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタ１１１のデータをＦｅＲＡＭ１０３に記録できるようにする。また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータをＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路部を備えたデータ処理装置に関するものであり、特に不揮発性の記録媒体に対してデータを記録するデータ処理装置に関するものである。
【背景技術】
【０００２】
従来より、データ処理装置に備えられた電子回路部のレジスタデータ等の一時的な記録データは、電源遮断と同時に消失し、電源回復後も元の状態へ復帰することはなかった。このため、従来のデータ処理装置では、電源遮断処理において必要なデータを磁気記録媒体等の外部ストレージに退避させ、再起動後にデータを復帰させる処理を行っていた。
【０００３】
しかしながら、磁気記録媒体等の外部ストレージを用いたデータの退避／復帰は、比較的複雑なソフトウェアサポートが必要である。また、電源の遮断時及び起動時の処理ステップが増加するため、処理時間が長くなり、ユーザにストレスを与える要因となっていた。
【０００４】
上記のことから、通常動作中のデータバックアップ動作を要することなく、緊急の電源遮断時であってもデータを退避／復帰させることが可能なデータ処理装置や、電源電圧を必要とするデバイスに好適に組み込むことが可能なデータ保持装置が開示・提案されている（例えば特許文献１や特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１０３５８号公報
【特許文献２】特開２０１０−１２４２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記に開示されている技術では、電子回路部と記録媒体との論理構成の再構築、例えばスキャンパスの追加等を行わなければならない場合があった。従って既存の装置への流用が難しく、設計コストや生産コストの点で不利であるという問題があった。
【０００７】
上記の問題を解決する方法として、一時的な記録データをＦｅＲＡＭ（Ferroelectric Random Access Memory）に記録してデータ処理を行う方法が考えられる。ＦｅＲＡＭは、不揮発性の記録媒体であるため、電源が遮断されたとしてもデータが消失しない。しかしながら、ＦｅＲＡＭは通常のＲＡＭ（Random Access Memory）と比較してアクセスに要する時間が長いため、通常時のデータ処理のパフォーマンスが低下するという問題があった。
【０００８】
本発明は、本願の発明者により見出された上記の問題点に鑑み、レジスタを備える電子回路部によりデータ処理を行うデータ処理装置であって、電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現できるとともに、通常時のデータ処理のパフォーマンスが低下することのないデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係るデータ処理装置は、揮発性の記録媒体を有する第一記録部と、不揮発性の記録媒体を有する第二記録部と、揮発性のレジスタを有する電子回路部と、前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成るデータ処理装置は、前記選択器が、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るデータ処理装置は、前記選択器が、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする構成（第３の構成）にするとよい。
【００１２】
また、上記第３の構成から成るデータ処理装置は、前記電子回路部が、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、前記選択器が、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする構成（第４の構成）にするとよい。
【００１３】
また、上記第４の構成から成るデータ処理装置は、前記電子回路部が、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成（第５の構成）にするとよい。
【００１４】
また、上記第５の構成から成るデータ処理装置は、前記電子回路部が、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする構成（第６の構成）にするとよい。
【００１５】
また、上記第６の構成から成るデータ処理装置は、前記第一記録部、前記第二記録部、及び前記電子回路部が、アドレスバスにより電気的に接続され、前記選択器が、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする構成（第７の構成）にするとよい。
【００１６】
また、上記第７の構成から成るデータ処理装置は、前記第一記録部が、揮発性の記録媒体としてＲＡＭ（Random Access Memory）を有し、前記第二記録部が、不揮発性の記録媒体としてＦｅＲＡＭ（Ferroelectric Random Access Memory）を有することを特徴とする構成（第８の構成）にするとよい。
【発明の効果】
【００１７】
本発明によれば、データ処理装置の状態に応じて、電子回路部がアクセスする記録部を選択器により切り替え、データの退避／復帰を行う。このため、電子回路部が備えるレジスタのデータの退避／復帰を、簡易な構成で実現できる。また、データの退避／復帰時のみ不揮発性のＦｅＲＡＭを用い、通常時は揮発性のＲＡＭを用いるため、データ処理のパフォーマンスが低下することもない。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るデータ処理装置を示すブロック図
【図２】メモリのマッピングを示す模式図
【図３】メモリのマッピングを示す模式図
【図４】メモリのマッピングを示す模式図
【図５】本発明に係る電源遮断処理を示すフロー図
【図６】本発明に係る電源起動処理を示すフロー図
【図７】本発明に係るデータ処理装置の第２の実施形態を示すブロック図
【図８】不揮発性ロジックの一実施形態を示す回路図
【図９】レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図
【図１０】不揮発性ロジックの一動作例を説明するためのタイミングチャート
【図１１】通常動作時の信号経路を示す回路図
【図１２】データ書き込み動作時の信号経路を示す回路図
【図１３】データ読み出し動作時の信号経路を示す回路図
【発明を実施するための形態】
【００１９】
図１は、本発明に係るデータ処理装置１００を示すブロック図である。データ処理装置１００は、ＣＰＵ（Central Processing Unit）１０１（電子回路部）と、ＲＡＭ１０２（第一記録部）と、ＦｅＲＡＭ１０３（第二記録部）と、ＲＯＭ（Read Only Memory）１０４と、選択器１０５とを有する。
【００２０】
ＣＰＵ１０１は、複数のレジスタ１１１を用いてデータの演算処理を行うロジック回路である。
【００２１】
レジスタ１１１は、揮発性の記録媒体であり、ＣＰＵ１０１がデータ処理を実施するためのキャッシュとして用いられる。レジスタ１１１は、データ処理結果を一時的に保持したり、後述するＲＡＭ１０２等のメインメモリを読み書きする際のアドレスを保持したり、各装置部の動作状態を保持、変更したりする。レジスタ１１１は、不図示のパスにより電気的に接続されて相互に動作することが可能である。
【００２２】
ＲＡＭ１０２は、スタック処理を行うためのスタックメモリや、処理データを一時的に記録するためのワークメモリとして用いられる、高速な揮発性の記録媒体である。
【００２３】
ＦｅＲＡＭ１０３は、強誘電体のヒステリシス特性を利用してデータを不揮発的に格納する記録媒体である。本実施形態では、レジスタ１１１に記録されているレジスタデータを退避／復帰するのに用いられる。これにより、データ処理装置１００の電源遮断が行われた場合でも、ＣＰＵ１０１がレジスタデータを継続的に保持できるようにする。ただしＦｅＲＡＭ１０３はその特性上、ＲＡＭ１０２と比較して書き込み／読み出しの速度が劣る。
【００２４】
ＲＯＭ１０４は、ＣＰＵ１０１が実行するシステムプログラムや、データ処理装置１００の動作に関連する各種設定情報等を記録した、不揮発性の記録媒体である。なおＲＯＭ１０４は、書き換え可能な不揮発性半導体メモリであるフラッシュＥＥＰＲＯＭを含む構成でもよい。
【００２５】
選択器１０５は、ＣＰＵ１０１がアクセスするメモリを、ＲＡＭ１０２とＦｅＲＡＭ１０３とで選択的に切り替える。これにより、ＣＰＵ１０１が両メモリに並行してアクセスすることを禁止し、いずれか一方のみにアクセスしてデータの書き込み／読み込みを行うようにする。なお選択器１０５の詳細については後述する。
【００２６】
以上に説明したＲＡＭ１０２〜ＲＯＭ１０４は、ｍビットのアドレスバス（図１のＡＤＲＳ）及びｎビットのデータバス（図１のＤＡＴＡ）により、電気的に接続されている。ＣＰＵ１０１は、アクセス先をｍビットのアドレスデータ（ａｄｒｓ［０：ｍ−１］）によって指定する。なお、ＲＡＭ１０２及びＦｅＲＡＭ１０３に入力されるアドレスデータａｄｒｓには、さらに上記のｍビットに加えて、各メモリがＣＰＵ１０１からのアクセスを受け付けるか否かを決定するために１ビットの選択ビット（ａｄｒｓ［ｍ］）が付与されている。例えば、ａｄｒｓ［ｍ］＝１であればＣＰＵ１０１からの信号を受信し、ａｄｒｓ［ｍ］＝０であればＣＰＵ１０１からの信号を破棄する。
【００２７】
次に、ＲＡＭ１０２及びＦｅＲＡＭ１０３のメモリマップについて、図２〜図４を用いて説明する。図２は、従来技術におけるメモリマップを示している。図３は、本発明の課題を解決するため、本発明とは異なる解決手段で考案されたメモリマップを示している。図４は、本発明のメモリマップを示している。
【００２８】
図２に示すように従来技術におけるメモリマップでは、スタック処理を行うためのスタックエリアと、処理データを一時的に記録するためのワークエリアとの両方を、ＲＡＭ１０２に設けている。なお、スタックエリアの大きさは、スタック処理の処理状況に応じて増減する。このため、スタックエリアがＲＡＭ１０２に占める割合も一定ではない。
【００２９】
スタックエリアは、ＰＵＳＨ／ＰＯＰ系のコマンドによりレジスタデータの書き込み／読み出しを行うエリアである。スタックエリアの用途としては例えば、サブルーチンコール時に現在のメモリアドレスをスタックエリアに記録し、サブルーチン終了後にスタックエリアよりメモリアドレスを読み出し、プログラムカウンタに格納するのに用いられる。
【００３０】
ただしＲＡＭ１０２は揮発性の記録媒体であるため、スタックエリア及びワークエリアに記録されているデータは、電源供給が停止されると揮発してしまう。この問題を解決するために考案されたのが、図３に示す構成である。
【００３１】
図３に示す構成では、ワークエリアをＲＡＭ１０２に、スタックエリアをＦｅＲＡＭ１０３に設けている。ＦｅＲＡＭは不揮発性の記録媒体であるため、電源供給が停止されたとしても、スタックエリアのデータを保持することができる。また、電源遮断時にレジスタ１１１のレジスタデータをスタックエリアにＰＵＳＨすることにより、ＣＰＵ１０１が保持しているデータを残すことができる。
【００３２】
しかしながら図３の構成では、ＦｅＲＡＭ１０３はＲＡＭ１０２と比較して書き込み速度が劣るため、通常動作時のスタック処理のパフォーマンスが低下するという問題があった。
【００３３】
上記の問題を解決するため、本発明では、図４の構成を用いる。図４（ａ）は、ＲＡＭ１０２のメモリマップを示し、図４（ｂ）は、ＦｅＲＡＭ１０３のメモリマップを示している。
【００３４】
図４（ａ）に示すように、本実施形態のＲＡＭ１０２は、従来技術（図２）と同様のメモリマップである。また図４（ｂ）に示すように、本実施形態のＦｅＲＡＭ１０３は、その全てのエリアがスタックエリアとなっている。なお、図中のＢａｎｋ＃０、及びＢａｎｋ＃１はメモリバンクの番号を示している。
【００３５】
このように本実施形態では、ＲＡＭ１０２とＦｅＲＡＭ１０３との両方にスタックエリアを設けるとともに、ＣＰＵ１０１が、ＲＡＭ１０２及びＦｅＲＡＭ１０３のいずれか一方にのみアクセスする構成とする。いずれのメモリにアクセスするかの選択は、選択器１０５により行われる。
【００３６】
選択器１０５は、その内部に不揮発性ロジック（詳細は後述）を備えている。不揮発性ロジックは、選択器１０５の選択状態を示す選択情報を、データ処理装置１００の電源遮断後も保持する。このため、電源の再起動が行われたとしても、選択状態が初期化されることなく、電源遮断時の選択状態で起動される。
【００３７】
選択器１０５は、選択情報に基づき、ＲＡＭ１０２及びＦｅＲＡＭ１０３に対して、２値信号（後述する出力信号Ｑ）を送信する。これにより、ＲＡＭ１０２またはＦｅＲＡＭ１０３を選択し、ＣＰＵ１０１のアクセス対象を切り替える。
【００３８】
選択器１０５は例えば、ＲＡＭ１０２を選択する場合、値が「１」である２値信号をＲＡＭ１０２へ送信する。あわせて、これとは論理が逆の２値信号、つまり値が「０」である２値信号をＦｅＲＡＭ１０３へ送信する。
【００３９】
送信された２値信号が示す値は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に入力されるアドレスデータの選択ビット（ａｄｒｓ［ｍ］）に格納される。先述の通り各メモリは、ａｄｒｓ［ｍ］＝１であればＣＰＵ１０１からの信号を受信し、ａｄｒｓ［ｍ］＝０であればＣＰＵ１０１からの信号を破棄する。以上の方法により、選択器１０５はメモリの選択を行う。
【００４０】
選択器１０５は、通常動作時においては、ＲＡＭ１０２を選択する。このためＣＰＵ１０１は、通常動作時において、ＲＡＭ１０２のスタックエリアやワークエリアを用いて各種データ処理を実施する。
【００４１】
また選択器１０５は、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタデータをＦｅＲＡＭ１０３のスタックエリアに記録できるようにする。
【００４２】
また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータ（前回電源遮断時に退避されたレジスタデータ）をＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。これにより、以降はＲＡＭ１０２を用いたデータ処理が実施される。
【００４３】
次に、電源遮断時におけるデータ退避処理の処理フローについて、図５のフローチャートを参照しながら説明する。
【００４４】
図５は、データ処理装置１００におけるデータ退避処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置１００をＨＡＬＴ可能な状態まで遷移させる（ステップＳ１１）。より具体的には、マシンサイクルが終了し、クロックを停止できる状態まで遷移させる。
【００４５】
状態遷移が完了すると、次に選択器１０５は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に２値信号を送信することにより、ＣＰＵ１０１のアクセス対象をＦｅＲＡＭ１０３へ切り替える（ステップＳ１２）。これにより、スタックエリアを不揮発性メモリ（ＦｅＲＡＭ１０３）に切り替える。
【００４６】
切り替えが完了すると、次にＣＰＵ１０１は、ＲＡＭ１０２のワークエリアの所定データを読み出し、退避データとしてＦｅＲＡＭ１０３に記録する（ステップＳ１３）。なお、ワークエリアのいずれのデータを読み出すかは、実施中であったデータ処理の内容に応じて適宜変更可能である。なお、ワークエリアのデータ退避が必要ではないと判断された場合は、ステップＳ１３をスキップする形態でもよい。
【００４７】
次にＣＰＵ１０１は、レジスタ１１１に記録されている全てのレジスタデータをＦｅＲＡＭ１０３のスタックエリアにＰＵＳＨすることにより、レジスタデータの退避を行う（ステップＳ１４）。レジスタデータの退避が完了すると、電源を遮断し、データ処理装置１００を電源停止状態に移行させる（ステップＳ１５）。これにより、電源遮断処理が終了する。
【００４８】
次に、電源起動時におけるデータ復帰処理の処理フローについて、図６のフローチャートを参照しながら説明する。
【００４９】
図６は、データ処理装置１００におけるデータ復帰処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置１００の電源起動指示が検知されることにより、データ処理装置１００を通電状態に移行させる（ステップＳ２１）。
【００５０】
通電状態となると、次にＣＰＵ１０１は、ＦｅＲＡＭ１０３に記録されているワークエリアの退避データ、すなわち図５のステップＳ１３において記録された退避データを読み出し、ＲＡＭ１０２のワークエリアに記録する（ステップＳ２２）。なお、図５のステップＳ１３が実施されておらず、従ってＦｅＲＡＭ１０３に退避データが存在しない場合は、ステップＳ２２をスキップする。
【００５１】
次にＣＰＵ１０１は、選択器１０５により選択されているメモリのスタックエリア、つまりＦｅＲＡＭ１０３のスタックエリアをＰＯＰすることより、ＦｅＲＡＭ１０３に記録されているデータを読み出す。これにより、前回の電源停止時に退避されていたレジスタデータが読み出される。そして読み出したレジスタデータをレジスタ１１１に記録する（ステップＳ２３）。
【００５２】
次に選択器１０５は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に２値信号を送信することにより、ＣＰＵ１０１のアクセス対象をＲＡＭ１０２へ切り替える（ステップＳ２４）。これにより、スタックエリアを揮発性メモリ（ＲＡＭ１０２）に切り替える。
【００５３】
次にＣＰＵ１０１は、レジスタ１０１に記録されているレジスタデータ、つまりステップＳ２３において読み出して格納したレジスタデータを、ＲＡＭ１０２のスタックエリアへＰＵＳＨする（ステップＳ２５）。これにより、前回の電源遮断時に中断していたデータ処理を電源起動後に再開した場合に、データ不整合が発生する恐れを低減することができる。
【００５４】
ＲＡＭ１０２へのＰＵＳＨが完了すると、通常の電源起動処理に移行し、本処理を終了する。
【００５５】
なお、図７は、本発明の第２の実施形態に係るデータ処理装置１００を示すブロック図である。図７に示す第２の実施形態では、選択器１０５が２値信号を出力する出力口が一つとなっている。また、２値信号の伝達経路上にインバータ回路１０６が設けられている。
【００５６】
選択器１０５より出力された２値信号は、ＦｅＲＡＭ１０３に対しては、出力状態のまま伝達される。逆にＲＡＭ１０２に対しては、インバータ回路１０６により反転されて伝達される。例えば選択器１０５が出力する２値信号が「０」である場合、ＦｅＲＡＭ１０３には「０」、ＲＡＭ１０２には「１」が伝達される。伝達された値は、各メモリの所定領域（図７のＣＳ）に格納される。各メモリは例えば、ＣＳ＝１であればＣＰＵ１０１からの信号を受信し、ＣＳ＝０であればＣＰＵ１０１からの信号を破棄する。
【００５７】
従って第２の実施形態では、選択器１０５は、ＲＡＭ１０２を選択する場合に「０」の２値信号を、ＦｅＲＡＭ１０３を選択する場合に「１」の２値信号を出力すればよい。
【００５８】
次に、電源遮断後において選択器１０５が選択状態を維持するための不揮発性ロジックについて説明する。図８は、選択器１０５が備える不揮発性ロジックの一実施形態を示す回路図である。
【００５９】
本図に示す通り、本実施形態の不揮発性ロジックは、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有して成るラッチ回路である。
【００６０】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。
【００６１】
インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００６２】
このように、本実施形態の不揮発性ロジックは、ループ状に接続された２つの論理ゲート（図８ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【００６３】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【００６４】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００６５】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６６】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６７】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６８】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６９】
このように、本実施形態の不揮発性ロジックは、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【００７０】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【００７１】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００７２】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り替えられる。すなわち、本実施形態の不揮発性ロジックにおいて、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００７３】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【００７４】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。
【００７５】
図９は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。
【００７６】
図９に示すように、インバータＩＮＶ６（ＩＮＶ７）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。トランジスタＮ１のゲートは、入力端ＩＮに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のドレインは、トランジスタＰ１のドレインに接続される一方、出力端ＯＵＴにも接続されている。
【００７７】
トランジスタＰ１、Ｐ２のソースは、いずれも第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ３、Ｎ３のゲートは、いずれも入力端ＩＮに接続されている。
【００７８】
トランジスタＰ３のソースは、第１電源電圧ＶＤＤ１の印加端に接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される一方で、トランジスタＮ２のゲートにも接続されている。トランジスタＮ３のソースは、接地端に接続されている。
【００７９】
上記構成から成るインバータＩＮＶ６（ＩＮＶ７）において、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオンとなり、トランジスタＮ２、Ｐ１がオフとなるので、出力端ＯＵＴからはローレベル（接地電圧ＧＮＤ）の論理信号が出力される。
【００８０】
逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１がオンとなるので、出力端ＯＵＴからはハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６（ＩＮＶ７）は、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。
【００８１】
次に、上記構成から成る不揮発性ロジックの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００８２】
図１０は、本発明に係る不揮発性ロジックの一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。
【００８３】
まず、不揮発性ロジックの通常動作について説明する。時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００８４】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００８５】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００８６】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００８７】
なお、図１１は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００８８】
次に、強誘電体素子へのデータ書き込み動作について説明する。時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００８９】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００９０】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００９１】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００９２】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００９３】
図１０の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。
【００９４】
一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００９５】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００９６】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。
【００９７】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図１０の例では「０（ＧＮＤ）」とされている。
【００９８】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。
【００９９】
従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１００】
なお、図１２は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【０１０１】
次に、強誘電体素子からのデータ読み出し動作について説明する。時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１０２】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１０３】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１０４】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、且つループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図１３中の太線で描写された信号ラインは、フローティングとなっている。
【０１０５】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【０１０６】
図１０の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１０７】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１０８】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り替えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。
【０１０９】
従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１１０】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図９の例では「１（ＶＤＤ１）」）が復帰される。
【０１１１】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、不揮発性ロジックは、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１１２】
なお、図１３は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【０１１３】
以上に説明した本実施形態によれば、通常動作時はＲＡＭ１０２（Ｂａｎｋ＃０）を選択し、データ処理のパフォーマンスを維持する。そして電源遮断処理が開始されて仮死状態に移行する際に、ＦｅＲＡＭ１０３（Ｂａｎｋ＃１）を選択し、レジスタデータを退避させる。さらに電源起動時に、退避しているレジスタデータをＦｅＲＡＭ１０３から読み出した後、ＲＡＭ１０２を選択して通常のデータ処理に移行する。
【０１１４】
このため、既存の装置構成にＦｅＲＡＭ１０３及び選択器１０５を加えるという簡易な構成で、電源遮断時におけるレジスタデータの退避／復帰を行うことができる。また、通常動作時はＲＡＭ１０２を用いたデータ処理を行うため、データ処理のパフォーマンスが低下することもない。
＜その他の変形例＞
【０１１５】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１１６】
また上記実施形態では、選択器１０５の２系統出力でａｄｒｓ線を制御（図１）、若しくは選択器１０５の１系統出力とインバータ回路１０６とでＣＳ線を制御（図７）しているが、出力系統と制御対象との組み合わせはこれに限定されるものではなく、本発明の主旨を逸脱しない範囲で変更可能である。例えば、選択器１０５の２系統出力でＣＳ線を制御する形態や、選択器１０５の１系統出力とインバータ回路１０６とでａｄｒｓ線を制御する形態でもよい。
【産業上の利用可能性】
【０１１７】
本発明は、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、パーソナルコンピュータ、ネットワークサーバ、モバイル機器、ゲーム機、ＰＤＡなどの利便性向上を図る上で有用な技術である。
【符号の説明】
【０１１８】
１００ データ処理装置
１０１ ＣＰＵ（電子回路部）
１０２ ＲＡＭ（第一記録部）
１０３ ＦｅＲＡＭ（第二記録部）
１０４ ＲＯＭ
１０５ 選択器
１０６ インバータ回路
１１１ レジスタ
ＩＮＶ１〜ＩＮＶ５ インバータ
ＩＮＶ６、ＩＮＶ７ インバータ（レベルシフト機能あり）
ＳＷ１〜ＳＷ４ パススイッチ
ＭＵＸ１、ＭＵＸ２ マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ 強誘電体素子
ＬＯＯＰ ループ構造部
ＮＶＭ 不揮発性記憶部
ＳＥＰ 回路分離部
Ｐ１〜Ｐ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
【技術分野】
【０００１】
本発明は、電子回路部を備えたデータ処理装置に関するものであり、特に不揮発性の記録媒体に対してデータを記録するデータ処理装置に関するものである。
【背景技術】
【０００２】
従来より、データ処理装置に備えられた電子回路部のレジスタデータ等の一時的な記録データは、電源遮断と同時に消失し、電源回復後も元の状態へ復帰することはなかった。このため、従来のデータ処理装置では、電源遮断処理において必要なデータを磁気記録媒体等の外部ストレージに退避させ、再起動後にデータを復帰させる処理を行っていた。
【０００３】
しかしながら、磁気記録媒体等の外部ストレージを用いたデータの退避／復帰は、比較的複雑なソフトウェアサポートが必要である。また、電源の遮断時及び起動時の処理ステップが増加するため、処理時間が長くなり、ユーザにストレスを与える要因となっていた。
【０００４】
上記のことから、通常動作中のデータバックアップ動作を要することなく、緊急の電源遮断時であってもデータを退避／復帰させることが可能なデータ処理装置や、電源電圧を必要とするデバイスに好適に組み込むことが可能なデータ保持装置が開示・提案されている（例えば特許文献１や特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１０３５８号公報
【特許文献２】特開２０１０−１２４２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記に開示されている技術では、電子回路部と記録媒体との論理構成の再構築、例えばスキャンパスの追加等を行わなければならない場合があった。従って既存の装置への流用が難しく、設計コストや生産コストの点で不利であるという問題があった。
【０００７】
上記の問題を解決する方法として、一時的な記録データをＦｅＲＡＭ（Ferroelectric Random Access Memory）に記録してデータ処理を行う方法が考えられる。ＦｅＲＡＭは、不揮発性の記録媒体であるため、電源が遮断されたとしてもデータが消失しない。しかしながら、ＦｅＲＡＭは通常のＲＡＭ（Random Access Memory）と比較してアクセスに要する時間が長いため、通常時のデータ処理のパフォーマンスが低下するという問題があった。
【０００８】
本発明は、本願の発明者により見出された上記の問題点に鑑み、レジスタを備える電子回路部によりデータ処理を行うデータ処理装置であって、電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現できるとともに、通常時のデータ処理のパフォーマンスが低下することのないデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係るデータ処理装置は、揮発性の記録媒体を有する第一記録部と、不揮発性の記録媒体を有する第二記録部と、揮発性のレジスタを有する電子回路部と、前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成るデータ処理装置は、前記選択器が、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るデータ処理装置は、前記選択器が、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする構成（第３の構成）にするとよい。
【００１２】
また、上記第３の構成から成るデータ処理装置は、前記電子回路部が、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、前記選択器が、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする構成（第４の構成）にするとよい。
【００１３】
また、上記第４の構成から成るデータ処理装置は、前記電子回路部が、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする構成（第５の構成）にするとよい。
【００１４】
また、上記第５の構成から成るデータ処理装置は、前記電子回路部が、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする構成（第６の構成）にするとよい。
【００１５】
また、上記第６の構成から成るデータ処理装置は、前記第一記録部、前記第二記録部、及び前記電子回路部が、アドレスバスにより電気的に接続され、前記選択器が、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする構成（第７の構成）にするとよい。
【００１６】
また、上記第７の構成から成るデータ処理装置は、前記第一記録部が、揮発性の記録媒体としてＲＡＭ（Random Access Memory）を有し、前記第二記録部が、不揮発性の記録媒体としてＦｅＲＡＭ（Ferroelectric Random Access Memory）を有することを特徴とする構成（第８の構成）にするとよい。
【発明の効果】
【００１７】
本発明によれば、データ処理装置の状態に応じて、電子回路部がアクセスする記録部を選択器により切り替え、データの退避／復帰を行う。このため、電子回路部が備えるレジスタのデータの退避／復帰を、簡易な構成で実現できる。また、データの退避／復帰時のみ不揮発性のＦｅＲＡＭを用い、通常時は揮発性のＲＡＭを用いるため、データ処理のパフォーマンスが低下することもない。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るデータ処理装置を示すブロック図
【図２】メモリのマッピングを示す模式図
【図３】メモリのマッピングを示す模式図
【図４】メモリのマッピングを示す模式図
【図５】本発明に係る電源遮断処理を示すフロー図
【図６】本発明に係る電源起動処理を示すフロー図
【図７】本発明に係るデータ処理装置の第２の実施形態を示すブロック図
【図８】不揮発性ロジックの一実施形態を示す回路図
【図９】レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図
【図１０】不揮発性ロジックの一動作例を説明するためのタイミングチャート
【図１１】通常動作時の信号経路を示す回路図
【図１２】データ書き込み動作時の信号経路を示す回路図
【図１３】データ読み出し動作時の信号経路を示す回路図
【発明を実施するための形態】
【００１９】
図１は、本発明に係るデータ処理装置１００を示すブロック図である。データ処理装置１００は、ＣＰＵ（Central Processing Unit）１０１（電子回路部）と、ＲＡＭ１０２（第一記録部）と、ＦｅＲＡＭ１０３（第二記録部）と、ＲＯＭ（Read Only Memory）１０４と、選択器１０５とを有する。
【００２０】
ＣＰＵ１０１は、複数のレジスタ１１１を用いてデータの演算処理を行うロジック回路である。
【００２１】
レジスタ１１１は、揮発性の記録媒体であり、ＣＰＵ１０１がデータ処理を実施するためのキャッシュとして用いられる。レジスタ１１１は、データ処理結果を一時的に保持したり、後述するＲＡＭ１０２等のメインメモリを読み書きする際のアドレスを保持したり、各装置部の動作状態を保持、変更したりする。レジスタ１１１は、不図示のパスにより電気的に接続されて相互に動作することが可能である。
【００２２】
ＲＡＭ１０２は、スタック処理を行うためのスタックメモリや、処理データを一時的に記録するためのワークメモリとして用いられる、高速な揮発性の記録媒体である。
【００２３】
ＦｅＲＡＭ１０３は、強誘電体のヒステリシス特性を利用してデータを不揮発的に格納する記録媒体である。本実施形態では、レジスタ１１１に記録されているレジスタデータを退避／復帰するのに用いられる。これにより、データ処理装置１００の電源遮断が行われた場合でも、ＣＰＵ１０１がレジスタデータを継続的に保持できるようにする。ただしＦｅＲＡＭ１０３はその特性上、ＲＡＭ１０２と比較して書き込み／読み出しの速度が劣る。
【００２４】
ＲＯＭ１０４は、ＣＰＵ１０１が実行するシステムプログラムや、データ処理装置１００の動作に関連する各種設定情報等を記録した、不揮発性の記録媒体である。なおＲＯＭ１０４は、書き換え可能な不揮発性半導体メモリであるフラッシュＥＥＰＲＯＭを含む構成でもよい。
【００２５】
選択器１０５は、ＣＰＵ１０１がアクセスするメモリを、ＲＡＭ１０２とＦｅＲＡＭ１０３とで選択的に切り替える。これにより、ＣＰＵ１０１が両メモリに並行してアクセスすることを禁止し、いずれか一方のみにアクセスしてデータの書き込み／読み込みを行うようにする。なお選択器１０５の詳細については後述する。
【００２６】
以上に説明したＲＡＭ１０２〜ＲＯＭ１０４は、ｍビットのアドレスバス（図１のＡＤＲＳ）及びｎビットのデータバス（図１のＤＡＴＡ）により、電気的に接続されている。ＣＰＵ１０１は、アクセス先をｍビットのアドレスデータ（ａｄｒｓ［０：ｍ−１］）によって指定する。なお、ＲＡＭ１０２及びＦｅＲＡＭ１０３に入力されるアドレスデータａｄｒｓには、さらに上記のｍビットに加えて、各メモリがＣＰＵ１０１からのアクセスを受け付けるか否かを決定するために１ビットの選択ビット（ａｄｒｓ［ｍ］）が付与されている。例えば、ａｄｒｓ［ｍ］＝１であればＣＰＵ１０１からの信号を受信し、ａｄｒｓ［ｍ］＝０であればＣＰＵ１０１からの信号を破棄する。
【００２７】
次に、ＲＡＭ１０２及びＦｅＲＡＭ１０３のメモリマップについて、図２〜図４を用いて説明する。図２は、従来技術におけるメモリマップを示している。図３は、本発明の課題を解決するため、本発明とは異なる解決手段で考案されたメモリマップを示している。図４は、本発明のメモリマップを示している。
【００２８】
図２に示すように従来技術におけるメモリマップでは、スタック処理を行うためのスタックエリアと、処理データを一時的に記録するためのワークエリアとの両方を、ＲＡＭ１０２に設けている。なお、スタックエリアの大きさは、スタック処理の処理状況に応じて増減する。このため、スタックエリアがＲＡＭ１０２に占める割合も一定ではない。
【００２９】
スタックエリアは、ＰＵＳＨ／ＰＯＰ系のコマンドによりレジスタデータの書き込み／読み出しを行うエリアである。スタックエリアの用途としては例えば、サブルーチンコール時に現在のメモリアドレスをスタックエリアに記録し、サブルーチン終了後にスタックエリアよりメモリアドレスを読み出し、プログラムカウンタに格納するのに用いられる。
【００３０】
ただしＲＡＭ１０２は揮発性の記録媒体であるため、スタックエリア及びワークエリアに記録されているデータは、電源供給が停止されると揮発してしまう。この問題を解決するために考案されたのが、図３に示す構成である。
【００３１】
図３に示す構成では、ワークエリアをＲＡＭ１０２に、スタックエリアをＦｅＲＡＭ１０３に設けている。ＦｅＲＡＭは不揮発性の記録媒体であるため、電源供給が停止されたとしても、スタックエリアのデータを保持することができる。また、電源遮断時にレジスタ１１１のレジスタデータをスタックエリアにＰＵＳＨすることにより、ＣＰＵ１０１が保持しているデータを残すことができる。
【００３２】
しかしながら図３の構成では、ＦｅＲＡＭ１０３はＲＡＭ１０２と比較して書き込み速度が劣るため、通常動作時のスタック処理のパフォーマンスが低下するという問題があった。
【００３３】
上記の問題を解決するため、本発明では、図４の構成を用いる。図４（ａ）は、ＲＡＭ１０２のメモリマップを示し、図４（ｂ）は、ＦｅＲＡＭ１０３のメモリマップを示している。
【００３４】
図４（ａ）に示すように、本実施形態のＲＡＭ１０２は、従来技術（図２）と同様のメモリマップである。また図４（ｂ）に示すように、本実施形態のＦｅＲＡＭ１０３は、その全てのエリアがスタックエリアとなっている。なお、図中のＢａｎｋ＃０、及びＢａｎｋ＃１はメモリバンクの番号を示している。
【００３５】
このように本実施形態では、ＲＡＭ１０２とＦｅＲＡＭ１０３との両方にスタックエリアを設けるとともに、ＣＰＵ１０１が、ＲＡＭ１０２及びＦｅＲＡＭ１０３のいずれか一方にのみアクセスする構成とする。いずれのメモリにアクセスするかの選択は、選択器１０５により行われる。
【００３６】
選択器１０５は、その内部に不揮発性ロジック（詳細は後述）を備えている。不揮発性ロジックは、選択器１０５の選択状態を示す選択情報を、データ処理装置１００の電源遮断後も保持する。このため、電源の再起動が行われたとしても、選択状態が初期化されることなく、電源遮断時の選択状態で起動される。
【００３７】
選択器１０５は、選択情報に基づき、ＲＡＭ１０２及びＦｅＲＡＭ１０３に対して、２値信号（後述する出力信号Ｑ）を送信する。これにより、ＲＡＭ１０２またはＦｅＲＡＭ１０３を選択し、ＣＰＵ１０１のアクセス対象を切り替える。
【００３８】
選択器１０５は例えば、ＲＡＭ１０２を選択する場合、値が「１」である２値信号をＲＡＭ１０２へ送信する。あわせて、これとは論理が逆の２値信号、つまり値が「０」である２値信号をＦｅＲＡＭ１０３へ送信する。
【００３９】
送信された２値信号が示す値は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に入力されるアドレスデータの選択ビット（ａｄｒｓ［ｍ］）に格納される。先述の通り各メモリは、ａｄｒｓ［ｍ］＝１であればＣＰＵ１０１からの信号を受信し、ａｄｒｓ［ｍ］＝０であればＣＰＵ１０１からの信号を破棄する。以上の方法により、選択器１０５はメモリの選択を行う。
【００４０】
選択器１０５は、通常動作時においては、ＲＡＭ１０２を選択する。このためＣＰＵ１０１は、通常動作時において、ＲＡＭ１０２のスタックエリアやワークエリアを用いて各種データ処理を実施する。
【００４１】
また選択器１０５は、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタデータをＦｅＲＡＭ１０３のスタックエリアに記録できるようにする。
【００４２】
また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータ（前回電源遮断時に退避されたレジスタデータ）をＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。これにより、以降はＲＡＭ１０２を用いたデータ処理が実施される。
【００４３】
次に、電源遮断時におけるデータ退避処理の処理フローについて、図５のフローチャートを参照しながら説明する。
【００４４】
図５は、データ処理装置１００におけるデータ退避処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置１００をＨＡＬＴ可能な状態まで遷移させる（ステップＳ１１）。より具体的には、マシンサイクルが終了し、クロックを停止できる状態まで遷移させる。
【００４５】
状態遷移が完了すると、次に選択器１０５は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に２値信号を送信することにより、ＣＰＵ１０１のアクセス対象をＦｅＲＡＭ１０３へ切り替える（ステップＳ１２）。これにより、スタックエリアを不揮発性メモリ（ＦｅＲＡＭ１０３）に切り替える。
【００４６】
切り替えが完了すると、次にＣＰＵ１０１は、ＲＡＭ１０２のワークエリアの所定データを読み出し、退避データとしてＦｅＲＡＭ１０３に記録する（ステップＳ１３）。なお、ワークエリアのいずれのデータを読み出すかは、実施中であったデータ処理の内容に応じて適宜変更可能である。なお、ワークエリアのデータ退避が必要ではないと判断された場合は、ステップＳ１３をスキップする形態でもよい。
【００４７】
次にＣＰＵ１０１は、レジスタ１１１に記録されている全てのレジスタデータをＦｅＲＡＭ１０３のスタックエリアにＰＵＳＨすることにより、レジスタデータの退避を行う（ステップＳ１４）。レジスタデータの退避が完了すると、電源を遮断し、データ処理装置１００を電源停止状態に移行させる（ステップＳ１５）。これにより、電源遮断処理が終了する。
【００４８】
次に、電源起動時におけるデータ復帰処理の処理フローについて、図６のフローチャートを参照しながら説明する。
【００４９】
図６は、データ処理装置１００におけるデータ復帰処理を説明するためのフローチャートである。本フローチャートで例示する処理では、まず、データ処理装置１００の電源起動指示が検知されることにより、データ処理装置１００を通電状態に移行させる（ステップＳ２１）。
【００５０】
通電状態となると、次にＣＰＵ１０１は、ＦｅＲＡＭ１０３に記録されているワークエリアの退避データ、すなわち図５のステップＳ１３において記録された退避データを読み出し、ＲＡＭ１０２のワークエリアに記録する（ステップＳ２２）。なお、図５のステップＳ１３が実施されておらず、従ってＦｅＲＡＭ１０３に退避データが存在しない場合は、ステップＳ２２をスキップする。
【００５１】
次にＣＰＵ１０１は、選択器１０５により選択されているメモリのスタックエリア、つまりＦｅＲＡＭ１０３のスタックエリアをＰＯＰすることより、ＦｅＲＡＭ１０３に記録されているデータを読み出す。これにより、前回の電源停止時に退避されていたレジスタデータが読み出される。そして読み出したレジスタデータをレジスタ１１１に記録する（ステップＳ２３）。
【００５２】
次に選択器１０５は、ＲＡＭ１０２及びＦｅＲＡＭ１０３に２値信号を送信することにより、ＣＰＵ１０１のアクセス対象をＲＡＭ１０２へ切り替える（ステップＳ２４）。これにより、スタックエリアを揮発性メモリ（ＲＡＭ１０２）に切り替える。
【００５３】
次にＣＰＵ１０１は、レジスタ１０１に記録されているレジスタデータ、つまりステップＳ２３において読み出して格納したレジスタデータを、ＲＡＭ１０２のスタックエリアへＰＵＳＨする（ステップＳ２５）。これにより、前回の電源遮断時に中断していたデータ処理を電源起動後に再開した場合に、データ不整合が発生する恐れを低減することができる。
【００５４】
ＲＡＭ１０２へのＰＵＳＨが完了すると、通常の電源起動処理に移行し、本処理を終了する。
【００５５】
なお、図７は、本発明の第２の実施形態に係るデータ処理装置１００を示すブロック図である。図７に示す第２の実施形態では、選択器１０５が２値信号を出力する出力口が一つとなっている。また、２値信号の伝達経路上にインバータ回路１０６が設けられている。
【００５６】
選択器１０５より出力された２値信号は、ＦｅＲＡＭ１０３に対しては、出力状態のまま伝達される。逆にＲＡＭ１０２に対しては、インバータ回路１０６により反転されて伝達される。例えば選択器１０５が出力する２値信号が「０」である場合、ＦｅＲＡＭ１０３には「０」、ＲＡＭ１０２には「１」が伝達される。伝達された値は、各メモリの所定領域（図７のＣＳ）に格納される。各メモリは例えば、ＣＳ＝１であればＣＰＵ１０１からの信号を受信し、ＣＳ＝０であればＣＰＵ１０１からの信号を破棄する。
【００５７】
従って第２の実施形態では、選択器１０５は、ＲＡＭ１０２を選択する場合に「０」の２値信号を、ＦｅＲＡＭ１０３を選択する場合に「１」の２値信号を出力すればよい。
【００５８】
次に、電源遮断後において選択器１０５が選択状態を維持するための不揮発性ロジックについて説明する。図８は、選択器１０５が備える不揮発性ロジックの一実施形態を示す回路図である。
【００５９】
本図に示す通り、本実施形態の不揮発性ロジックは、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有して成るラッチ回路である。
【００６０】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。
【００６１】
インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００６２】
このように、本実施形態の不揮発性ロジックは、ループ状に接続された２つの論理ゲート（図８ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【００６３】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【００６４】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００６５】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６６】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６７】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６８】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６９】
このように、本実施形態の不揮発性ロジックは、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【００７０】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【００７１】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００７２】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り替えられる。すなわち、本実施形態の不揮発性ロジックにおいて、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００７３】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【００７４】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。
【００７５】
図９は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。
【００７６】
図９に示すように、インバータＩＮＶ６（ＩＮＶ７）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。トランジスタＮ１のゲートは、入力端ＩＮに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のドレインは、トランジスタＰ１のドレインに接続される一方、出力端ＯＵＴにも接続されている。
【００７７】
トランジスタＰ１、Ｐ２のソースは、いずれも第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ３、Ｎ３のゲートは、いずれも入力端ＩＮに接続されている。
【００７８】
トランジスタＰ３のソースは、第１電源電圧ＶＤＤ１の印加端に接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される一方で、トランジスタＮ２のゲートにも接続されている。トランジスタＮ３のソースは、接地端に接続されている。
【００７９】
上記構成から成るインバータＩＮＶ６（ＩＮＶ７）において、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオンとなり、トランジスタＮ２、Ｐ１がオフとなるので、出力端ＯＵＴからはローレベル（接地電圧ＧＮＤ）の論理信号が出力される。
【００８０】
逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１がオンとなるので、出力端ＯＵＴからはハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６（ＩＮＶ７）は、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。
【００８１】
次に、上記構成から成る不揮発性ロジックの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００８２】
図１０は、本発明に係る不揮発性ロジックの一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。
【００８３】
まず、不揮発性ロジックの通常動作について説明する。時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００８４】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００８５】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００８６】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００８７】
なお、図１１は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００８８】
次に、強誘電体素子へのデータ書き込み動作について説明する。時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００８９】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００９０】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００９１】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００９２】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００９３】
図１０の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。
【００９４】
一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００９５】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００９６】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。
【００９７】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図１０の例では「０（ＧＮＤ）」とされている。
【００９８】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。
【００９９】
従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１００】
なお、図１２は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【０１０１】
次に、強誘電体素子からのデータ読み出し動作について説明する。時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１０２】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１０３】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１０４】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、且つループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図１３中の太線で描写された信号ラインは、フローティングとなっている。
【０１０５】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【０１０６】
図１０の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１０７】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１０８】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り替えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。
【０１０９】
従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１１０】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図９の例では「１（ＶＤＤ１）」）が復帰される。
【０１１１】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、不揮発性ロジックは、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１１２】
なお、図１３は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【０１１３】
以上に説明した本実施形態によれば、通常動作時はＲＡＭ１０２（Ｂａｎｋ＃０）を選択し、データ処理のパフォーマンスを維持する。そして電源遮断処理が開始されて仮死状態に移行する際に、ＦｅＲＡＭ１０３（Ｂａｎｋ＃１）を選択し、レジスタデータを退避させる。さらに電源起動時に、退避しているレジスタデータをＦｅＲＡＭ１０３から読み出した後、ＲＡＭ１０２を選択して通常のデータ処理に移行する。
【０１１４】
このため、既存の装置構成にＦｅＲＡＭ１０３及び選択器１０５を加えるという簡易な構成で、電源遮断時におけるレジスタデータの退避／復帰を行うことができる。また、通常動作時はＲＡＭ１０２を用いたデータ処理を行うため、データ処理のパフォーマンスが低下することもない。
＜その他の変形例＞
【０１１５】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１１６】
また上記実施形態では、選択器１０５の２系統出力でａｄｒｓ線を制御（図１）、若しくは選択器１０５の１系統出力とインバータ回路１０６とでＣＳ線を制御（図７）しているが、出力系統と制御対象との組み合わせはこれに限定されるものではなく、本発明の主旨を逸脱しない範囲で変更可能である。例えば、選択器１０５の２系統出力でＣＳ線を制御する形態や、選択器１０５の１系統出力とインバータ回路１０６とでａｄｒｓ線を制御する形態でもよい。
【産業上の利用可能性】
【０１１７】
本発明は、マイクロプロセッサ、画像処理プロセッサ、マルチメディアプロセッサ、ＩＰコア、パーソナルコンピュータ、ネットワークサーバ、モバイル機器、ゲーム機、ＰＤＡなどの利便性向上を図る上で有用な技術である。
【符号の説明】
【０１１８】
１００ データ処理装置
１０１ ＣＰＵ（電子回路部）
１０２ ＲＡＭ（第一記録部）
１０３ ＦｅＲＡＭ（第二記録部）
１０４ ＲＯＭ
１０５ 選択器
１０６ インバータ回路
１１１ レジスタ
ＩＮＶ１〜ＩＮＶ５ インバータ
ＩＮＶ６、ＩＮＶ７ インバータ（レベルシフト機能あり）
ＳＷ１〜ＳＷ４ パススイッチ
ＭＵＸ１、ＭＵＸ２ マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ 強誘電体素子
ＬＯＯＰ ループ構造部
ＮＶＭ 不揮発性記憶部
ＳＥＰ 回路分離部
Ｐ１〜Ｐ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
【特許請求の範囲】
【請求項１】
揮発性の記録媒体を有する第一記録部と、
不揮発性の記録媒体を有する第二記録部と、
揮発性のレジスタを有する電子回路部と、
前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、
前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、
前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とするデータ処理装置。
【請求項２】
前記選択器は、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記選択器は、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記電子回路部は、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、
前記選択器は、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記電子回路部は、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記電子回路部は、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記第一記録部、前記第二記録部、及び前記電子回路部は、アドレスバスにより電気的に接続され、
前記選択器は、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする請求項６に記載のデータ処理装置。
【請求項８】
前記第一記録部は、揮発性の記録媒体としてＲＡＭ（Random Access Memory）を有し、
前記第二記録部は、不揮発性の記録媒体としてＦｅＲＡＭ（Ferroelectric Random Access Memory）を有することを特徴とする請求項７に記載のデータ処理装置。
【請求項１】
揮発性の記録媒体を有する第一記録部と、
不揮発性の記録媒体を有する第二記録部と、
揮発性のレジスタを有する電子回路部と、
前記電子回路部によりアクセスされる記録部を選択する選択器と、を備えたデータ処理装置であって、
前記選択器は、前記電子回路部によりデータ処理が実施される状態において前記第一記録部を選択し、前記データ処理装置の電源遮断時に前記データ処理が終了した状態において前記第二記録部を選択し、
前記電子回路部は、前記電源遮断時に前記データ処理が終了した時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とするデータ処理装置。
【請求項２】
前記選択器は、前記データ処理装置の電源遮断時において、前記選択の状態を示す選択情報を不揮発的に保持して停止し、前記データ処理装置の電源起動時において、前記選択情報が示す状態で起動することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記選択器は、前記選択情報を不揮発的に保持する手段として、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とを有して成る不揮発性ロジックを備えることを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記電子回路部は、前記データ処理装置の電源起動時において、前記選択器により選択されている記録部に記録されているデータを読み出して前記レジスタに記録する復帰処理を実施し、
前記選択器は、前記復帰処理が完了した時点で、前記第一記録部を選択することを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記電子回路部は、前記復帰処理が完了し、且つ前記選択器により前記第一記録部が選択された時点で、前記レジスタに記録されているデータを、前記選択器により選択されている記録部に記録することを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記電子回路部は、前記電源遮断時において、前記第一記録部のワークエリアに記録されているデータを退避データとして前記第二記録部に記録し、前記電源起動時において、前記第二記録部より前記退避データを読み出して前記第一記録部のワークエリアに記録することを特徴とする請求項５に記載のデータ処理装置。
【請求項７】
前記第一記録部、前記第二記録部、及び前記電子回路部は、アドレスバスにより電気的に接続され、
前記選択器は、前記第一記録部及び前記第二記録部のアドレス情報を変更することにより、前記電子回路部によりアクセスされる記録部を選択することを特徴とする請求項６に記載のデータ処理装置。
【請求項８】
前記第一記録部は、揮発性の記録媒体としてＲＡＭ（Random Access Memory）を有し、
前記第二記録部は、不揮発性の記録媒体としてＦｅＲＡＭ（Ferroelectric Random Access Memory）を有することを特徴とする請求項７に記載のデータ処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２５７０５７（Ｐ２０１２−２５７０５７Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２８６０７（Ｐ２０１１−１２８６０７）
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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