【課題】低消費電力の高速化ラッチ回路を実現する。
【解決手段】第１の出力ノードにドレイン、第２の出力ノードにゲートが接続の第１のトランジスタと、該第２の出力ノードにドレイン、該第１の出力ノードにゲートが接続の第２のトランジスタと、第１の入力ノードにゲートが接続の第３のトランジスタと、第２の入力ノードにゲートが接続の第４のトランジスタと、第３の入力ノードにゲートが接続の第５のトランジスタとを備えている。 （もっと読む）

【課題】セレクタ付フリップフロップ回路の入力信号がラッチ回路へと伝播するまでに、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介するため、入力信号がラッチへと伝播するまでの時間が長い。
【解決手段】セレクタ付フリップフロップ回路１００は、選択信号ＳＡ、クロック信号ＣＫおよび複数の入力データが入力され、複数の入力データのうち１つを出力するフリップフロップ回路であって、選択信号ＳＡおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する第１の論理回路１０２と、第１の制御信号ＣＡにより制御される第１のスイッチ回路１０１と、第１のスイッチ回路１０１を介して、複数の入力データから選択された一の入力データを保持する第１のラッチ回路１０３とを有する。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出
力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有
するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を
用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極
又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持
することができる。これにより不揮発性のラッチ回路を構成することができる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された第２の不揮発性の記憶回路と、データラッチ端子の一方及びデータラッチ端子の他方に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有する。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現し、通常時のパフォーマンスが低下しないデータ処理装置を提供する。
【解決手段】ＣＰＵ１０１、揮発性ＲＡＭ１０２、不揮発性ＦｅＲＡＭ１０３、ＲＯＭ１０４、ＣＰＵ１０１のアクセス対象を選択する選択器１０５を有する。選択器１０５は、通常動作時においてはＲＡＭ１０２を選択し、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタ１１１のデータをＦｅＲＡＭ１０３に記録できるようにする。また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータをＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。 （もっと読む）

【課題】表示装置の低消費電力化および高精細化を可能とする回路技術を提供することを
課題とする。
【解決手段】ブートストラップ用トランジスタのゲート電極に接続される、トランジスタ
のゲート電極にスタート信号によって制御されるスイッチを設ける。スタート信号が入力
されると、スイッチを介して当該トランジスタのゲート電極に電位が供給され、当該トラ
ンジスタをオフする。当該トランジスタがオフすると、ブートストラップ用トランジスタ
のゲート電極からの電荷の漏れを防止することができる。したがって、ブートストラップ
用トランジスタのゲート電極に電荷を充電するための時間を早くすることができるので、
高速に動作することができる。 （もっと読む）

【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。 （もっと読む）

【課題】 データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ること。
【解決手段】 本半導体装置１００は、少なくとも１以上の不揮発性のメモリセルＦＣと、メモリセルＦＣへの書き込みデータ又はメモリセルＦＣからの読み出しデータを格納するラッチ回路３０とを含み、メモリセルＦＣ及びラッチ回路３０がアレイ状に配置された複数の不揮発性メモリ回路２０と、複数の不揮発性メモリ回路２０におけるラッチ回路３０のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路１０と、を備える。 （もっと読む）

【課題】速やかに休止状態への移行及び休止状態からの復帰ができる回路を提供する。動作速度を低下させずに消費電力を低減させることができる回路を提供する。
【解決手段】揮発性の第１のフリップフロップと、不揮発性の記憶回路を備えた第２のフリップフロップと、を有し、電力が供給されている動作状態においては、第１のフリップフロップがデータを保持し、電力の供給が停止される休止状態においては、第２のフリップフロップがデータを保持し、動作状態から休止状態への移行時に第１のフリップフロップから第２のフリップフロップへデータを移動し、休止状態から動作状態への復帰時に第２のフリップフロップから第１のフリップフロップへデータを移動する回路を提供する。 （もっと読む）

【課題】セットの部品点数削減や低消費電力化を実現することが可能な制御回路及びこれを用いたデータ保持装置を提供する。
【解決手段】制御回路１０は、トリガ信号ＴＲＩＧＧＥＲに特定の信号パターンが現れたときに制御部１１の動作に必要な内部クロック信号ＬＣＬＫの生成を開始し、少なくとも制御部１１において所定の処理が完了するまで内部クロック信号ＬＣＬＫの生成を継続した後、内部クロック信号ＬＣＬＫの生成を停止する内部クロック生成部１２と、内部クロック信号ＬＣＬＫを用いて前記所定の処理を実行する制御部１１と、を有する。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】従来に比べて高速に動作する半導体集積回路装置を提供する。
【解決手段】実施形態の半導体集積回路装置は、遷移期間に出力ノードのレベルを遷移可能にし、遷移期間以外の期間に出力ノードのレベルを保持させるフリップフロップであって、プリチャージノードの充放電を行う第１の充電部及び放電部と、出力ノードの充放電を行ってプリチャージノードの状態に応じた正相出力又は反転出力を出力ノードに出力させる第２の充電部及び放電部と、を有し、入力信号に基づいて出力ノードの正相出力又は反転出力の状態を決定するフリップフロップを備えた半導体集積回路装置であって、第１の放電部の経路途中のノードを遷移期間の前の期間に放電させるよう構成された制御部を具備し、フリップフロップは、遷移期間以外の期間に出力ノードのレベルを保持させる状態保持回路と、遷移期間に、状態保持回路の保持動作を停止させる保持動作停止部とを有する。 （もっと読む）

【課題】しきい値が従来例では動作しないような値でも動作させることが可能な半導体装置である。
【解決手段】第１乃至第３のＮ型トランジスタと、第１乃至第３のＰ型トランジスタと、アナログスイッチと、容量手段とを有し、容量手段の一方は、アナログスイッチ、第３のＮ型トランジスタのソース又はドレインの他方、及び第３のＰ型トランジスタのソース又はドレインの他方と電気的に接続され、容量手段の容量は、第１のＰ型トランジスタ及び第１のＮ型トランジスタで発生する容量より大きく、アナログスイッチには、第１のラッチ信号、第２のラッチ信号、及びデータ信号が入力され、第１のラッチ信号は、第２のＰ型トランジスタのゲート、及び第３のＮ型トランジスタのゲートに入力され、第２のラッチ信号は、第２のＮ型トランジスタのゲート、及び第３のＰ型トランジスタのゲートに入力される半導体装置である。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、スタンバイ状態からの復帰が早い半導体デバイス回路を提供する。
【解決手段】第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に第１のＰＭＯＳＦＥＴを電源電圧源に接続し、スタンバイモード時に電源電圧源に接続しないように制御する第２のＰＭＯＳＦＥＴと、アクティブモード時に第１のＮＭＯＳＦＥＴを接地側電圧源に接続し、スタンバイモード時に接地側電圧源に接続しないように制御する第２のＮＭＯＳＦＥＴと、電源電圧源に接続されかつ第１のＰＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＰＭＯＳＦＥＴと、接地側電圧源に接続されかつ第１のＮＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＮＭＯＳＦＥＴとを備えた。 （もっと読む）

【課題】表示装置における画面のちらつきを低減し、データ書き込み時間の短縮及び消費電力の低減を保証する駆動回路、及び表示装置を提供することを課題の一つとする。
【解決手段】シフトレジスタに設けられたパルス出力回路において、次段のパルス出力回路に接続される出力部においてはトランジスタに接続される電源線を低電位駆動電圧とし、走査信号線に接続される出力部においてはトランジスタに接続される電源線を可変電位駆動電圧とする。可変電位駆動電圧は、通常モードで低電位駆動電圧とし、一斉モードでは高電位駆動電圧又は低電位駆動電圧を取り得る。一斉モードでは、複数の各走査信号線に対し同一タイミングで一括して表示用走査信号を出力することができる。 （もっと読む）

【課題】ラッチ回路において出力論理が確定するまでの遅延時間を短縮する技術を提供する。
【解決手段】一対のデータ入力端子間の電圧に基づいて正電源端子に接続された第１抵抗からの電流と正電源端子に接続された第２抵抗からの電流とを制御する第１差動ペアと、第１差動ペアによる制御の結果に基づいて第１抵抗からの電流と第２抵抗からの電流とを制御する第２差動ペアと、一対のクロック入力端子間の電圧に基づいて第１差動ペア及び第２差動ペアのいずれかにバイアス電流を流す第３差動ペアと、正負の電圧を含む所定範囲に対し、一対のラッチ出力端子間の電圧が所定範囲内にある場合のバイアス電流が一対のラッチ出力端子間の電圧が所定範囲外にある場合のバイアス電流より大きくなるように、バイアス電流を発生するバイアス電流発生部とを備えるラッチ回路である。 （もっと読む）

【課題】通常動作時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、信頼性や利便性の高いデータ保持装置を提供する。
【解決手段】データ保持装置は、ループ状に接続された複数の論理ゲートＮＡＮＤ３、ＮＡＮＤ４を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭと、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰと、複数の論理ゲートは、それぞれ、所定のセット信号ＳＮＬ及びリセット信号ＲＮＬに応じて、任意の出力論理レベルにセット／リセットされるものであり、不揮発性記憶部ＮＶＭに記憶されたデータに基づいて、セット信号ＳＮＬ及びリセット信号ＲＮＬを生成するセット／リセット制御部ＳＲＣを有する。 （もっと読む）

【課題】フリップフロップ回路において、消費電力を削減し、最高動作周波数を向上させることを目的とする。
【解決手段】フリップフロップ回路の構成要素である、マスター側要素（１００）の第１のデータ保持回路（１８）とスレーブ側要素（２００）の第２のデータ保持回路（１９）の各々に対して、それらの動作のＯＮ／ＯＦＦ動作状態を切り替える機能を備え、タイミング制御することにより、不要な電流を削減すると共に、寄生容量の影響を無くし、低消費電力で動作し、且つ高い最高動作周波数を持つフリップフロップ回路を提供することができる。 （もっと読む）

【課題】本発明はフリップフロップ回路の設計に関する。
【解決手段】本発明の実施形態に係るフリップフロップ回路は、第１外部入力端子を通じて第１外部入力信号が入力される入力部、前記入力部に伝達される信号を格納する格納部、及び第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号に対する論理演算結果を外部出力端子を通じて出力する出力部を含むことができる。そして、前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子は前記第２外部入力信号と前記格納部に格納された信号とが入力されるようにできる。本発明の実施形態に係るフリップフロップ回路によれば、安定的に外部負荷を駆動しつつ、全体論理演算の遅延（ｄｅｌａｙ）を減らすことができる。 （もっと読む）