論理回路、該論理回路を含む集積回路及び該集積回路の動作方法
【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路に係り、さらに詳細には、可変抵抗素子を含む論理回路、該論理回路を含む集積回路及び該論理回路の動作方法に関する。
【背景技術】
【０００２】
一般的な論理回路は、入力信号を、クロック（clock）信号に同期させるために、フリップフロップ（flip-flop）またはラッチ（latch）を含み、これにより、論理回路の動作速度が向上し、電力消耗を減らすことができる。論理回路に入力される信号がマルチビット信号である場合には、各ビットの信号を処理するために、多数のフリップフロップまたはラッチの具備が要求され、これにより、論理回路のサイズ及び電力消耗が増大しうる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、論理回路の具現を簡素化させることによって、論理回路のサイズ及び電力消耗を減少させる論理回路、前記論理回路を含む集積回路及び前記論理回路の動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による論理回路は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記少なくとも１つの可変抵抗素子に記憶された前記抵抗レベルに対応するマルチレベル・データをラッチする。
【０００５】
一部の実施形態において、前記入力信号は、マルチビット信号でありうる。
【０００６】
一部の実施形態において、前記論理回路は、前記少なくとも１つの可変抵抗素子を含み、書き込みイネーブル信号を基にして、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む書き込み部と、読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る読み取り部と、を含む。一部の実施形態において、前記書き込みイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に流れる電流レベルは、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによって上昇しうる。
【０００７】
一部の実施形態において、前記書き込み部は、第１電源電圧端子と第１ノードとの間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチと、前記第１ノードと第２ノードとの間に連結され、前記書き込み信号によってスイッチングされ、前記第２ノードに書き込み電流を提供する電流提供部と、前記第２ノードと第３ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、前記第３ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含む。
【０００８】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第２電源電圧端子と第４ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第４ノードと前記第２ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【０００９】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第３ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第２電源電圧端子と前記第２ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第３ノードと第４ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第３ノードに読み取り電流を提供するバイアス部と、前記第４ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１０】
一部の実施形態において、前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きい。一部の実施形態において、前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されうる。
【００１１】
一部の実施形態において、前記書き込み部は、第１電源電圧端子と複数の入力ノードとの間に連結され、前記書き込み信号によって、前記複数の入力ノードのうち一つを活性化させる入力信号受信部と、前記複数の入力ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチング部と、第２電源電圧端子と第１ノードとの間に連結され、前記複数の入力ノードのうち活性化された入力ノードを基にして、前記第１ノードに書き込み電流を提供する電流提供部と、前記第１ノードと第２ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、前記第２ノードと前記接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含む。
【００１２】
一部の実施形態において、前記電流提供部は、前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数のスイッチと、前記複数のスイッチのそれぞれに直列連結され、第１バイアス信号によって共通してスイッチングされる複数の電流調節素子と、を含み、前記複数の電流調節素子は、互いに異なるサイズを有する。他の実施形態において、前記電流提供部は、前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数の電流調節素子を含み、前記複数の電流調節素子は、互いに異なるサイズを有する。
【００１３】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第１ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第３電源電圧端子と第３ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第３ノードと前記第１ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第１ノードに読み取り電流を提供するバイアス部と、前記第２ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１４】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第３電源電圧端子と前記第１ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第２ノードと第３ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１５】
一部の実施形態において、前記読み取り部は、前記第２ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含む。一部の実施形態において、前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されうる。
【００１６】
一部の実施形態において、前記書き込みイネーブル信号及び前記読み取りイネーブル信号は、クロック信号に同期化されうる。
【００１７】
一部の実施形態において、前記少なくとも１つの可変抵抗素子は、メモリスタ（memristor）及び抵抗型メモリ素子（resistive memory device）のうち少なくともいずれか一つを含む。
【００１８】
また、前記課題を解決するための本発明の他の実施形態による集積回路は、書き込みイネーブル信号及び読み取りイネーブル信号を生成する制御部と、前記書き込みイネーブル信号を受信する書き込み部、及び前記読み取りイネーブル信号を受信する読み取り部を含む論理回路と、を含み、前記書き込み部は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記書き込みイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に、前記抵抗レベルを書き込み、前記読み取り部は、前記読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応するマルチレベル・データを読み取る。
【００１９】
一部の実施形態において、前記制御部は、クロック信号に同期するように、前記書き込みイネーブル信号及び前記読み取りイネーブル信号を生成することができる。
【００２０】
また、前記課題を解決するための本発明の他の実施形態による論理回路の動作方法は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含む論理回路の動作方法であり、書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階と、読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することにより、前記抵抗レベルに対応するマルチレベル・データを読み取る段階と、を含む。
【００２１】
一部の実施形態において、前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【００２２】
一部の実施形態において、前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【発明の効果】
【００２３】
本発明によれば、論理回路は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有する可変抵抗素子を含み、可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチすることができる。このように、論理回路は、可変抵抗素子を含むことによって簡単に具現され、これにより、入力信号がマルチビット信号である場合にも、各ビットの数に対応するラッチ、入力信号に対するアナログ−デジタル変換器、または出力信号を提供するデジタル−アナログ変換器などを別途に具備しなくともよいので、論理回路のサイズを縮小させることができ、論理回路の電力消耗を低減させる。
【００２４】
また、本発明によれば、論理回路に含まれた可変抵抗素子は、電源供給が遮断されても、書き込まれた抵抗レベルを記憶することができ、これにより、論理回路は、不揮発性論理回路として利用することができる。従って、電源供給が再開される場合に、論理回路に保存されたデータを早く読み取るので、動作速度を大きく向上させる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態による集積回路を概略的に示すブロック図である。
【図２】図１の集積回路に含まれた制御部の動作を説明するためのタイミング図である。
【図３】図１の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【図４】図１の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【図５】本発明の他の実施形態による集積回路を概略的に示すブロック図である。
【図６】図５の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【図７】図６のフリップフロップに含まれた感知増幅部で利用される基準電圧の一例を示すグラフである。
【図８】図５の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【図９】図５の集積回路に含まれたフリップフロップのさらに他の例を詳細に示す回路図である。
【図１０】本発明の一実施形態による論理回路の動作方法を示すフローチャートである。
【発明を実施するための形態】
【００２６】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜上、その大きさが誇張されていることがある。
【００２７】
図１は、本発明の一実施形態による集積回路を概略的に示すブロック図である。
【００２８】
図１を参照すれば、集積回路１は、複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂ及び制御部１３０を含み、１つの電子システム内で、単一チップとして具現されうる。集積回路１に入力される入力信号ＩＮは、マルチビット信号（すなわち、Ｎビット信号）であり、これにより、集積回路１に含まれた複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂのそれぞれは、マルチ値の論理回路（multi-valued logic circuit）を含む。かようなマルチ値の論理回路は、複数の信号ラインではなくして、１本の信号ラインに連結され、Ｎ個の信号を処理することができる。
【００２９】
従来技術によれば、入力信号ＩＮが３ビット信号である場合、各回路ブロックは、３個のラッチを具備せねばならず、さらに、入力信号を変換するアナログ−デジタル変換器、及び出力信号を提供するデジタル−アナログ変換器をさらに具備しなければならなかった。これにより、各回路ブロックのサイズが増大し、各回路ブロックの電力消耗も増加した。しかし、本実施形態によれば、入力信号ＩＮが３ビット信号である場合、各回路ブロックは、少なくとも１つの可変抵抗素子を含むことによって、３ビット信号に対応するマルチビット信号を処理することができる。これにより、各回路ブロックの具現を簡単にすることにより、各回路ブロックのサイズが縮小され、各回路ブロックの電力消耗も低減しうる。
【００３０】
複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂは、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃ、並びに第１論理回路ブロック１２０ａ及び第２論理回路ブロック１２０ｂを含む。第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、順次論理回路（sequential logic circuit）に対応し、第１論理回路ブロック１２０ａ及び第２論理回路ブロック１２０ｂは、組み合わせ論理回路（combinational logic circuit）に対応しうる。図１では、３個のフリップフロップ１１０ａ，１１０ｂ，１１０ｃと、２つの論理回路ブロック１２０ａ，１２０ｂとが図示されているが、これは、図解の便宜のためであり、集積回路１は、さらに多数のフリップフロップ、またはさらに多くの数の論理回路ブロックを含む。
【００３１】
第１フリップフロップ１１０ａは、外部から提供される入力信号ＩＮを受信し、受信された入力信号ＩＮを、クロック信号ＣＬＫに同期するようにラッチすることができる。第１論理回路ブロック１２０ａは、第１フリップフロップ１１０ａの出力信号に対して、所定の論理演算を行うことができる。第２フリップフロップ１１０ｂは、第１論理回路ブロック１２０ａの出力信号を、クロック信号ＣＬＫに同期するようにラッチすることができる。第２論理回路ブロック１２０ｂは、第２フリップフロップ１１０ｂの出力信号に対して、所定の論理演算を行うことができる。第３フリップフロップ１１０ｃは、第２論理回路ブロック１２０ｂの出力信号を、クロック信号ＣＬＫに同期するようにラッチすることができる。
【００３２】
図２は、図１の集積回路に含まれた制御部の動作について説明するためのタイミング図である。
【００３３】
図１及び図２を参照すれば、制御部１３０は、外部から入力されるコマンドＣＭＤを基にして、書き込みイネーブル（enable）信号Ｗｅｎ、または読み取りイネーブル信号Ｒｅｎを活性化させることができる。このとき、制御部１３０で活性化された書き込みイネーブル信号Ｗｅｎ及び読み取りイネーブル信号Ｒｅｎは、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃに提供されうる。これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、活性化された読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する読み取り動作を行うことができる。また、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、活性化された書き込みイネーブル信号Ｗｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する書き込み動作を行うことができる。
【００３４】
再び図１を参照すれば、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、少なくとも１つの可変抵抗素子を含む。具体的に、少なくとも１つの可変抵抗素子は、入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶することができる。一実施形態で、少なくとも１つの可変抵抗素子は、メモリスタ（memristor）でありうる。他の実施形態で、少なくとも１つの可変抵抗素子は、ＲＲＡＭ（登録商標）（resistive random-access memory）またはＰＲＡＭ（phase-change random-access memory）のような抵抗型メモリ素子でありうる。
【００３５】
第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行う。これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化された場合には、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行い、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化されていない場合には、一般的なラッチ動作を行う。
【００３６】
本実施形態で、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに含まれた少なくとも１つの可変抵抗素子は、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、少なくとも１つの可変抵抗素子の抵抗レベルに対応するマルチビット・データをラッチすることができる。
【００３７】
また、本実施形態で、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに含まれた少なくとも１つの可変抵抗素子は、電源の供給が遮断されても抵抗レベルを維持することができ、これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、不揮発性フリップフロップとして動作することができる。以下、本発明の一実施形態による論理回路の一例として、不揮発性フリップフロップについて説明する。
【００３８】
図３は、図１の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【００３９】
図３を参照すれば、第１フリップフロップ１１０ａは、書き込み部１１１及び読み取り部１１２ａを含む。図３では、第１フリップフロップ１１０ａの構成を具体的に図示しているが、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃの構成も、第１フリップフロップ１１０ａの構成と実質的に同一である。従って、本実施形態による説明は、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃの構成にも同一に適用されうる。
【００４０】
書き込み部１１１は、第１書き込みスイッチ１１１１、電流提供部１１１２、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ１１１３を含む。以下、書き込み部１１１に含まれた構成要素について説明する。
【００４１】
第１書き込みスイッチ１１１１は、第１電源電圧端子Ｖｄｄ１と第１ノードＮ１との間に連結され、書き込みイネーブル信号Ｗｅｎに対する反転信号である反転（inverted）書き込みイネーブル信号Ｗｅｎ’によってスイッチングされる。例えば、第１書き込みスイッチ１１１１は、第１電源電圧端子Ｖｄｄ１に連結されるソース、第１ノードＮ１に連結されるドレイン、及び反転書き込みイネーブル信号Ｗｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１を含む。
【００４２】
電流提供部１１１２は、第１ノードＮ１と第２ノードＮ２との間に連結され、入力信号ＩＮによってスイッチングされ、第２ノードＮ２に書き込み電流を提供することができる。例えば、電流提供部１１１２は、第１ノードＮ１に連結されるソース、第２ノードＮ２に連結されるドレイン、及び入力信号ＩＮが印加されるゲートを有する電流提供スイッチＰＭ２を含み、電流提供スイッチＰＭ２は、ＰＭＯＳトランジスタで具現される。このとき、電流提供スイッチＰＭ２のサイズは、多様に変更可能であり、これにより、第２ノードＮ２に提供される書き込み電流のレベルは、変更可能である。例えば、電流提供スイッチＰＭ２のサイズは、第１書き込みスイッチ１１１１のサイズの４倍（４×）でありうる。
【００４３】
少なくとも１つの可変抵抗素子Ｒは、第２ノードＮ２と第３ノードＮ３との間に連結される。ここで、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルは、第２ノードＮ２に提供される書き込み電流によって上昇しうる。
【００４４】
第２書き込みスイッチ１１１３は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎによってスイッチングされる。例えば、第２書き込みスイッチ１１１３は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び書き込みイネーブル信号Ｗｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ１を含む。
【００４５】
書き込みイネーブル信号Ｗｅｎが活性化されれば、第１書き込みスイッチ１１１１及び第２書き込みスイッチ１１１３がターンオンされ、電流提供部１１１２は、入力信号ＩＮの電圧レベルに比例する書き込み電流を、少なくとも１つの可変抵抗素子Ｒに提供することができる。このとき、少なくとも１つの可変抵抗素子Ｒに流れる書き込み電流によって、少なくとも１つの可変抵抗素子Ｒの抵抗レベルは変更され、これにより、少なくとも１つの可変抵抗素子Ｒに所定の抵抗レベルが書き込まれる。
【００４６】
読み取り部１１２ａは、第１読み取りスイッチ１１２１、バイアス部１１２２及び第２読み取りスイッチ１１２３を含む。以下、読み取り部１１２ａに含まれた構成要素について説明する。
【００４７】
第１読み取りスイッチ１１２１は、第２電源電圧端子Ｖｄｄ２と第４ノードＮ４との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ１１２１は、第２電源電圧端子Ｖｄｄ２に連結されるソース、第４ノードＮ４に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ３を含む。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００４８】
バイアス部１１２２は、第４ノードＮ４と第２ノードＮ２との間に連結され、バイアス信号Ｖｂｉａｓによってスイッチングされ、第２ノードＮ２に読み取り電流を提供することができる。例えば、バイアス部１１２２は、第４ノードＮ４に連結されるソース、第２ノードＮ２に連結されるドレイン、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＰＭ４を含み、バイアス・スイッチＰＭ４は、ＰＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＰＭ４のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ４のサイズは、第１書き込みスイッチ１１１１のサイズの０．３倍（０．３×）でありうる。
【００４９】
第２読み取りスイッチ１１２３は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ１１２３は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２を含む。
【００５０】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ１１２１及び第２読み取りスイッチ１１２３がターンオンされ、バイアス部１１２２は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部１１２ａは、第２ノードＮ２の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００５１】
本実施形態によれば、書き込みイネーブル信号Ｗｅｎが活性化された場合、入力信号ＩＮの電圧レベルが上昇すれば、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルが上昇し、これにより、第２ノードＮ２の電圧レベルは上昇する。従って、第１フリップフロップ１１０ａの出力信号ＯＵＴの電圧レベルは、入力信号ＩＮの電圧レベルに比例しうる。
【００５２】
図４は、図１の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【００５３】
図４を参照すれば、第１フリップフロップ１１０ａ’は、書き込み部１１１及び読み取り部１１２ｂを含む。本実施形態による第１フリップフロップ１１０ａ’は、図３に図示された第１フリップフロップ１１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ１１０ａ’と、図３に図示された第１フリップフロップ１１０ａとの差異点は、読み取り部１１２ｂの構成にあり、書き込み部１１１の構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、読み取り部１１２ｂの構成について説明する。
【００５４】
読み取り部１１２ｂは、第１読み取りスイッチ１１２１’、バイアス部１１２２’及び第２読み取りスイッチ１１２３’を含む。以下、読み取り部１１２ａ’に含まれた構成要素について説明する。
【００５５】
第１読み取りスイッチ１１２１’は、第２電源電圧端子Ｖｄｄ２と第２ノードＮ２との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ１１２１’は、第２電源電圧端子Ｖｄｄ２に連結されるソース、第２ノードＮ２に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ３を含む。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００５６】
バイアス部１１２２’は、第３ノードＮ３と第４ノードＮ４との間に連結され、バイアス信号Ｖｂｉａｓによってスイッチングされ、第３ノードＮ３に読み取り電流を提供する。例えば、バイアス部１１２２’は、第３ノードＮ３に連結されるドレイン、第４ノードＮ４に連結されるソース、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＮＭ３を含み、バイアス・スイッチＮＭ３は、ＮＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＮＭ３のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ４のサイズは、第１書き込みスイッチ１１１１のサイズの０．３倍（０．３×）でありうる。
【００５７】
第２読み取りスイッチ１１２３’は、第４ノードＮ４と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ１１２３’は、第４ノードＮ４に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２を含む。
【００５８】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ１１２１’及び第２読み取りスイッチ１１２３’がターンオンされ、バイアス部１１２２’は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部１１２ｂは、第３ノードＮ３の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００５９】
本実施形態によれば、書き込みイネーブル信号Ｗｅｎが活性化された場合、入力信号ＩＮの電圧レベルが上昇すれば、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルが上昇し、これにより、第３ノードＮ３の電圧レベルは低下する。従って、第１フリップフロップ１１０ａ’の出力信号ＯＵＴの電圧レベルは、入力信号ＩＮの電圧レベルに反比例しうる。
【００６０】
図５は、本発明の他の実施形態による集積回路を概略的に示すブロック図である。
【００６１】
図５を参照すれば、集積回路２は、複数の回路ブロック２１０ａないし２１０ｆ，２２０ａないし２２０ｄ及び制御部２３０を含み、１つの電子システム内で単一チップで具現されうる。集積回路２に入力される入力信号ＩＮは、マルチビット信号（すなわち、Ｎビット信号）であるが、本実施形態で、入力信号ＩＮは、４ビット信号でありうる。
従来技術によれば、入力信号ＩＮが４ビット信号である場合、各ビット信号を処理することができる少なくとも４個のバイナリ（binary）回路ブロックを具備しなければならなかった。しかし、本実施形態によれば、入力信号ＩＮが４ビット信号である場合、少なくとも２個の回路ブロックを含み、各回路ブロックは、２ビット信号を処理することができる。また、他の実施形態によれば、入力信号ＩＮが４ビット信号である場合、少なくとも１つの回路ブロックを含み、少なくとも１つの回路ブロックは、４ビット信号を処理することができる。
【００６２】
複数の回路ブロック２１０ａないし２１０ｆ，２２０ａないし２２０ｄは、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆ及び第１論理回路ブロック２２０ａないし第４論理回路ブロック２２０ｄを含む。第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、順次論理回路に対応し、第１論理回路ブロック２２０ａ及び第４論理回路ブロック２２０ｄは、組み合わせ論理回路に対応しうる。図５では、６個のフリップフロップ２１０ａないし２１０ｆと、４個の論理回路ブロック２２０ａないし２２０ｄが図示されているが、これは、図解の便宜のためであり、集積回路２は、さらに多数のフリップフロップ、またはさらに多くの数の論理回路ブロックを含む。
【００６３】
第１フリップフロップ２１０ａは、外部から提供される入力信号ＩＮ０，ＩＮ１を受信し、受信された入力信号ＩＮ０，ＩＮ１を、クロック信号ＣＬＫに同期するようにラッチすることができる。第１論理回路ブロック２２０ａは、第１フリップフロップ２１０ａの出力信号に対して所定の論理演算を行う。第２フリップフロップ２１０ｂは、第１論理回路ブロック２２０ａの出力信号を、クロック信号ＣＬＫに同期するようにラッチする。第２論理回路ブロック２２０ｂは、第２フリップフロップ２１０ｂの出力信号に対して所定の論理演算を行う。第３フリップフロップ２１０ｃは、第２論理回路ブロック２２０ｂの出力信号を、クロック信号ＣＬＫに同期するようにラッチし、出力信号ＯＵＴ０，ＯＵＴ１を提供する。
【００６４】
第４フリップフロップ２１０ｄは、外部から提供される入力信号ＩＮ２，ＩＮ３を受信し、受信された入力信号ＩＮ２，ＩＮ３を、クロック信号ＣＬＫに同期するようにラッチする。第３論理回路ブロック２２０ｃは、第４フリップフロップ２１０ｄの出力信号に対して所定の論理演算を行う。第５フリップフロップ２１０ｅは、第３論理回路ブロック２２０ｃの出力信号を、クロック信号ＣＬＫに同期するようにラッチする。第４論理回路ブロック２２０ｄは、第５フリップフロップ２１０ｅの出力信号に対して所定の論理演算を行う。第６フリップフロップ２１０ｆは、第４論理回路ブロック２２０ｄの出力信号を、クロック信号ＣＬＫに同期するようにラッチし、出力信号ＯＵＴ２，ＯＵＴ３を提供する。
【００６５】
制御部２３０は、外部から入力されるコマンドＣＭＤを基にして、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎを活性化させる。このとき、制御部２３０で活性化された書き込みイネーブル信号Ｗｅｎ及び読み取りイネーブル信号Ｒｅｎは、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆに提供する。これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、活性化された読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する読み取り動作を行う。また、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、活性化された書き込みイネーブル信号Ｗｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する書き込み動作を行う。
【００６６】
第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、少なくとも１つの可変抵抗素子を含む。具体的には、少なくとも１つの可変抵抗素子は、入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶することができる。一実施形態で、少なくとも１つの可変抵抗素子は、メモリスタである。他の実施形態で、少なくとも１つの可変抵抗素子は、ＲＲＡＭ（登録商標）またはＰＲＡＭのような抵抗型メモリ素子でありうる。
【００６７】
第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行う。これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化された場合には、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行い、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化されていない場合には、一般的なラッチ動作を行う。
【００６８】
本実施形態で、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに含まれた少なくとも１つの可変抵抗素子は、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、少なくとも１つの可変抵抗素子の抵抗レベルに対応するマルチビット・データをラッチする。
【００６９】
また、本実施形態で、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに含まれた少なくとも１つの可変抵抗素子は、電源の供給が遮断されても抵抗レベルを維持することができ、これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、不揮発性フリップフロップとして動作しうる。以下、本発明の一実施形態による論理回路の一例として、不揮発性フリップフロップについて説明する。
【００７０】
図６は、図５の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【００７１】
図６を参照すれば、第１フリップフロップ２１０ａは、書き込み部２１１及び読み取り部２１２ａを含む。図６では、第１フリップフロップ２１０ａの構成を具体的に図示しているが、第２フリップフロップ２１０ｂないし第６フリップフロップ２１０ｆの構成も、第１フリップフロップ２１０ａの構成と実質的に同一である。従って、本実施形態による説明は、第２フリップフロップ２１０ｂないし第６フリップフロップ２１０ｆの構成にも同一に適用されうる。
【００７２】
書き込み部２１１は、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、電流提供部２１１３、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４を含む。以下、書き込み部２１１に含まれた構成要素について説明する。
【００７３】
入力信号受信部２１１１は、第１電源電圧端子Ｖｄｄ１と、複数の入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４との間に連結され、入力信号Ｘ０，Ｘ１によって、複数の入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち一つを活性化させる。具体的には、入力信号受信部２１１１に入力される入力信号の個数がＮ個である場合、入力ノードの個数は２Ｎ個であり、これにより、入力信号受信部２１１１は、２Ｎ個の入力ノード活性化部２１１１ａないし２１１１ｄを含む。
【００７４】
本実施形態で、入力信号受信部２１１１は、２個の入力信号Ｘ０，Ｘ１を受信することができ、２個の入力信号Ｘ０，Ｘ１は、図５の入力信号ＩＮ０，ＩＮ１にそれぞれ対応しうる。これにより、入力信号受信部２１１１は、第１入力ノード部２１１１ａないし第４入力ノード活性化部２１１１ｄを含む。
【００７５】
第１入力ノード活性化部２１１１ａは、第１電源電圧端子Ｖｄｄ１と、第１入力ノードＮｉｎ１との間に直列に連結された第１ ＰＭＯＳトランジスタＰＭ１１及び第２ ＰＭＯＳトランジスタＰＭ１２を含む。第１ ＰＭＯＳトランジスタＰＭ１１は、第１電源電圧端子Ｖｄｄ１に連結されるソース、及び第１入力信号Ｘ０が印加されるゲートを有し、第２ ＰＭＯＳトランジスタＰＭ１２は、第１ ＰＭＯＳトランジスタＰＭ１１のドレインに連結されるソース、第１入力ノードＮｉｎ１に連結されるドレイン、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０及び第２入力信号Ｘ１、が論理「ロー」であるならば、第１ ＰＭＯＳトランジスタＰＭ１１及び第２ ＰＭＯＳトランジスタＰＭ１２は、ターンオンされ、これにより、第１入力ノード活性化部２１１１ａは、第１入力ノードＮｉｎ１を活性化させ、第１入力ノードＮｉｎ１に第１電源電圧Ｖｄｄ１を提供する。
【００７６】
第２入力ノード活性化部２１１１ｂは、第１電源電圧端子Ｖｄｄ１と、第２入力ノードＮｉｎ２との間に直列に連結された第３ ＰＭＯＳトランジスタＰＭ１３及び第１ ＮＭＯＳトランジスタＮＭ１１を含む。第３ ＰＭＯＳトランジスタＰＭ１３は、第１電源電圧端子Ｖｄｄ１に連結されるソース、及び第１入力信号Ｘ０が印加されるゲートを有し、第１ ＮＭＯＳトランジスタＮＭ１１は、第３ ＰＭＯＳトランジスタＰＭ１３のドレインに連結されるドレイン、第２入力ノードＮｉｎ２に連結されるソース、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０が、論理「ロー」であり、第２入力信号Ｘ１が、論理「ハイ」であるならば、第３ ＰＭＯＳトランジスタＰＭ１３及び第１ ＮＭＯＳトランジスタＮＭ１１は、ターンオンされ、これにより、第２入力ノード活性化部２１１１ｂは、第２入力ノードＮｉｎ２を活性化させ、第２入力ノードＮｉｎ２に第１電源電圧Ｖｄｄ１を提供する。
【００７７】
第３入力ノード活性化部２１１１ｃは、第１電源電圧端子Ｖｄｄ１と、第３入力ノードＮｉｎ３との間に直列に連結された第２ ＮＭＯＳトランジスタＮＭ１２及び第４ ＰＭＯＳトランジスタＰＭ１４を含む。第２ ＮＭＯＳトランジスタＮＭ１２は、第１電源電圧端子Ｖｄｄ１に連結されるドレイン、及び第１入力信号Ｘ０が印加されるゲートを有し、第４ ＰＭＯＳトランジスタＰＭ１４は、第２ ＮＭＯＳトランジスタＮＭ１２のソースに連結されるソース、第３入力ノードＮｉｎ３に連結されるドレイン、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０が、論理「ハイ」であり、第２入力信号Ｘ１が論理「ロー」であるならば、第２ ＮＭＯＳトランジスタＮＭ１２及び第４ ＰＭＯＳトランジスタＰＭ１４は、ターンオンされ、これにより、第３入力ノード活性化部２１１１ｃは、第３入力ノードＮｉｎ３を活性化させ、第３入力ノードＮｉｎ３に第１電源電圧Ｖｄｄ１を提供する。
【００７８】
第４入力ノード活性化部２１１１ｄは、第１電源電圧端子Ｖｄｄ１と、第４入力ノードＮｉｎ４との間に直列に連結された第３ ＮＭＯＳトランジスタＮＭ１３及び第４ ＮＭＯＳトランジスタＮＭ１４を含む。第３ ＮＭＯＳトランジスタＮＭ１３は、第１電源電圧端子Ｖｄｄ１に連結されるドレイン、及び第１入力信号Ｘ０が印加されるゲートを有し、第４ ＮＭＯＳトランジスタＮＭ１４は、第３ ＮＭＯＳトランジスタＮＭ１３のソースに連結されるドレイン、第４入力ノードＮｉｎ４に連結されるソース、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０及び第２入力信号Ｘ１が、論理「ハイ」であるならば、第３ ＮＭＯＳトランジスタＮＭ１３及び第４ ＮＭＯＳトランジスタＮＭ１４は、ターンオンされ、これにより、第４入力ノード活性化部２１１１ｄは、第４入力ノードＮｉｎ４を活性化させ、第４入力ノードＮｉｎ４に第１電源電圧Ｖｄｄ１を提供する。
【００７９】
第１書き込みスイッチング部２１１２は、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４と、接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎに対する反転信号である反転書き込みイネーブル信号Ｗｅｎ’によってスイッチングされる。本実施形態で、入力信号の個数が２個であり、入力ノードの個数が４個であるから、第１書き込みスイッチング部２１１２は、４個のスイッチ、具体的には、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８を含む。
【００８０】
第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のドレインは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のソースは、接地電圧端子Ｖｓｓに共通に連結され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のゲートには、反転書き込みイネーブル信号Ｗｅｎ’が共通に印加される。これにより、書き込みイネーブル信号Ｗｅｎが活性化されれば、反転書き込みイネーブル信号Ｗｅｎ’は非活性化され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８は、ターンオフされる。
【００８１】
電流提供部２１１３は、第２電源電圧端子Ｖｄｄ２と第１ノードＮ１との間に連結され、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化された入力ノードを基にして、第１ノードＮ１に書き込み電流を提供する。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００８２】
本実施形態で、電流提供部２１１３は、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６を含み、このとき、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＮＭＯＳトランジスタで具現されうる。しかし、本発明はこれに限定されるものではなく、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＰＭＯＳトランジスタで具現されもする。
【００８３】
第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のドレインは、第２電源電圧端子Ｖｄｄ２に共通に連結され、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のゲートは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結される。これにより、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化されたノードに連結されたスイッチは、ターンオンされ、残りのスイッチは、ターンオフされる。例えば、第１入力信号Ｘ０及び第２入力信号Ｘ１が、論理「ロー」である場合、第１入力ノードＮｉｎ１が活性化され、このとき、第１入力ノードＮｉｎ１に連結される第１スイッチＮＭ１９だけターンオンされ、第２スイッチないし第４スイッチＮＭ２１，ＮＭ２３，ＮＭ２５は、ターンオフされる。
【００８４】
第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のドレインは、複数の第１スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のソースにそれぞれ連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のソースは、第１ノードＮ１に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートには、第１バイアス信号Ｖｂｉａｓ１が共通に印加されうる。
【００８５】
このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズは、多様に変更可能であり、これにより、第１ノードＮ１に提供される書き込み電流のレベルは、変更可能である。例えば、第１電流調節素子ＮＭ２０のサイズは、第４電流調節素子ＮＭ２６のサイズの４倍（４×）であり、第２電流調節素子ＮＭ２２のサイズは、第４電流調節素子ＮＭ２６のサイズの３倍（３×）であり、第３電流調節素子ＮＭ２４のサイズは、第４電流調節素子ＮＭ２６のサイズの２倍（２×）でありうる。
【００８６】
第１スイッチＮＭ１９がターンオンされれば、第１電流調節素子ＮＭ２０が、第１ノードＮ１に書き込み電流を提供し、第２スイッチＮＭ２１がターンオンされれば、第２電流調節素子ＮＭ２２が、第１ノードＮ１に書き込み電流を提供し、第３スイッチＮＭ２３がターンオンされれば、第３電流調節素子ＮＭ２４が、第１ノードＮ１に書き込み電流を提供し、第４スイッチＮＭ２５がターンオンされれば、第４電流調節素子ＮＭ２６が、第１ノードＮ１に書き込み電流を提供する。
【００８７】
少なくとも１つの可変抵抗素子Ｒは、第１ノードＮ１と第２ノードＮ２との間に連結される。ここで、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルは、第１ノードＮ１に提供される書き込み電流によって上昇しうる。
【００８８】
第２書き込みスイッチ２１１４は、第２ノードＮ２と接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎによってスイッチングされる。例えば、第２書き込みスイッチ２１１４は、第２ノードＮ２に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び書き込みイネーブル信号Ｗｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２７を含む。
【００８９】
書き込みイネーブル信号Ｗｅｎが活性化されれば、第１書き込みスイッチング部２１１２に含まれた第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８は、ターンオフされ、第２書き込みスイッチ２１１４に含まれたＮＭＯＳトランジスタＮＭ２７は、ターンオンされ、電流提供部２１１３は、第１入力信号Ｘ０及び第２入力信号Ｘ１の電圧レベルに対応する書き込み電流を、少なくとも１つの可変抵抗素子Ｒに提供する。このとき、少なくとも１つの可変抵抗素子Ｒに流れる書き込み電流によって、少なくとも１つの可変抵抗素子Ｒの抵抗レベルは変更され、これにより、少なくとも１つの可変抵抗素子Ｒに、所定の抵抗レベルが書き込まれる。
【００９０】
読み取り部２１２ａは、第１読み取りスイッチ２１２１、バイアス部２１２２、第２読み取りスイッチ２１２３及び感知増幅部２１２４を含む。以下、読み取り部２１２ａに含まれた構成要素について説明する。
【００９１】
第１読み取りスイッチ２１２１は、第３電源電圧端子Ｖｄｄ３と第３ノードＮ３との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ２１２１は、第３電源電圧端子Ｖｄｄ３に連結されるソース、第３ノードＮ３に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１５を含む。一実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１、または第２電源電圧端子Ｖｄｄ２の電圧レベルと同一である。他の実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧端子Ｖｄｄ２の電圧レベルと互いに異なる。
【００９２】
バイアス部２１２２は、第３ノードＮ３と第１ノードＮ１との間に連結され、第２バイアス信号Ｖｂｉａｓによってスイッチングされ、第１ノードＮ１に読み取り電流を提供する。例えば、バイアス部２１２２は、第３ノードＮ３に連結されるソース、第１ノードＮ１に連結されるドレイン、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＰＭ１６を含み、バイアス・スイッチＰＭ１６は、ＰＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＰＭ１６のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ１６のサイズは、第４電流調節素子ＮＭ２６のサイズの０．３倍（０．３×）でありうる。
【００９３】
第２読み取りスイッチ２１２３は、第２ノードＮ２と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ２１２３は、第２ノードＮ２に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２８を含む。
【００９４】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ２１２１及び第２読み取りスイッチ２１２３がターンオンされ、バイアス部２１２２は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部２１２は、第１ノードＮ１の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００９５】
さらに、読み取り部２１２ａは、感知増幅部２１２４をさらに含むが、感知増幅部２１２４は、第１感知増幅器ないし第３感知増幅器２１２４ａ，２１２４ｂ，２１２４ｃを含む。第１感知増幅器２１２４ａは、第１ノードＮ１の電圧を第１基準電圧ＶＲＥＦ０と比較し、第２感知増幅器２１２４ｂは、第１ノードＮ１の電圧を第２基準電圧ＶＲＥＦ１と比較し、第３感知増幅器２１２４ｃは、第１ノードＮ１の電圧を第３基準電圧ＶＲＥＦ３と比較する。
【００９６】
図７は、図６のフリップフロップに含まれた感知増幅部で利用される基準電圧の一例を示すグラフである。
【００９７】
図７を参照すれば、Ｘ軸は、抵抗を示し、Ｙ軸は、セル（cell）の個数を示している。入力信号が２ビットである場合、少なくとも１つの可変抵抗素子Ｒは、互いに異なる４個の抵抗レベルに対応する４個の状態を有する。具体的には、入力信号が「１１」である場合、少なくとも１つの可変抵抗素子Ｒは、消去状態Ｅであり、入力信号が「０１」である場合、少なくとも１つの可変抵抗素子Ｒは、第１プログラム状態Ｐ０であり、入力信号が「１０」である場合、少なくとも１つの可変抵抗素子Ｒは、第２プログラム状態Ｐ１であり、入力信号が「００」である場合、少なくとも１つの可変抵抗素子Ｒは、第３プログラム状態Ｐ２でありうる。
【００９８】
ここで、第１基準電圧ＶＲＥＦ０は、消去状態Ｅと第１プログラム状態Ｐ０との間の抵抗値に対応し、第２基準電圧ＶＲＥＦ１は、第１プログラム状態Ｐ０と第２プログラム状態Ｐ１との間の抵抗値に対応し、第３基準電圧ＶＲＥＦ２は、第２プログラム状態Ｐ１と第３プログラム状態Ｐ２との間の抵抗値に対応しうる。
【００９９】
再び図６を参照すれば、図示されていないが、第１フリップフロップ２１０ａは、読み取り部２１２ａの出力信号Ｙ０，Ｙ１，Ｙ２を基にして、２ビットの出力信号を生成する論理回路ブロックをさらに含むこともできる。
【０１００】
図８は、図５の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【０１０１】
図８を参照すれば、第１フリップフロップ２１０ａ’は、書き込み部２１１’及び読み取り部２１２ａを含む。本実施形態による第１フリップフロップ２１０ａ’は、図６に図示されている第１フリップフロップ２１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ２１０ａ’と、図６に図示されている第１フリップフロップ２１０ａとの差異点は、書き込み部２１１’の構成にあり、読み取り部２１２ａの構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、書き込み部２１１’の構成について説明する。
【０１０２】
書き込み部２１１’は、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、電流提供部２１１３’、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４を含む。このとき、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４は、図６に図示された第１フリップフロップ２１０ａに含まれる対応構成要素と同一に具現されうる。以下、電流提供部２１１３’について説明する。
【０１０３】
電流提供部２１１３’は、第２電源電圧端子Ｖｄｄ２と第１ノードＮ１との間に連結され、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化された入力ノードの電圧レベルによる書き込み電流を、第１ノードＮ１に提供する。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【０１０４】
本実施形態で、電流提供部２１１３’は、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６を含み、このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＮＭＯＳトランジスタで具現されうる。しかし、本発明は、これに限定されるものではなく、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＰＭＯＳトランジスタで具現されもする。
【０１０５】
第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のドレインは、第２電源電圧端子Ｖｄｄ２に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のソースは、第１ノードＮ１に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結される。
【０１０６】
このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズは、多様に変更可能であり、これにより、第１ノードＮ１に提供される書き込み電流のレベルは、変更可能である。例えば、第１電流調節素子ＮＭ２０のサイズは、第４電流調節素子ＮＭ２６のサイズの４倍（４×）であり、第２電流調節素子ＮＭ２２のサイズは、第４電流調節素子ＮＭ２６のサイズの３倍（３×）であり、第３電流調節素子ＮＭ２４のサイズは、第４電流調節素子ＮＭ２６のサイズの２倍（２×）でありうる。
【０１０７】
第１入力ノードＮｉｎ１が活性化されれば、第１電流調節素子ＮＭ２０は、ターンオンされ、第１ノードＮ１に書き込み電流を提供し、第２入力ノードＮｉｎ２が活性化されれば、第２電流調節素子ＮＭ２２はターンオンされ、第１ノードＮ１に書き込み電流を提供し、第３入力ノードＮｉｎ３が活性化されれば、第３電流調節素子ＮＭ２４はターンオンされ、第１ノードＮ１に書き込み電流を提供し、第４入力ノードＮｉｎ４が活性化されれば、第４電流調節素子ＮＭ２６はターンオンされ、第１ノードＮ１に書き込み電流を提供する。
【０１０８】
本実施形態によれば、第２電源電圧端子Ｖｄｄ２と、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６との間に、別途のスイッチを具備しなくともよい。このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートに、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４が連結されることにより、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、スイッチとしての動作を行う。また、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズを互いに異ならせて設定することによって、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、電流調節動作を行う。
【０１０９】
図９は、図５の集積回路に含まれたフリップフロップのさらに他の例を詳細に示す回路図である。
【０１１０】
図９を参照すれば、第１フリップフロップ２１０ａ”は、書き込み部２１１及び読み取り部２１２ｂを含む。本実施形態による第１フリップフロップ２１０ａ”は、図６に図示されている第１フリップフロップ２１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ２１０ａ”と、図６に図示されている第１フリップフロップ２１０ａとの差異点は読み取り部２１２ｂの構成にあり、書き込み部２１１の構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、読み取り部２１２ｂの構成について説明する。
【０１１１】
読み取り部２１２ｂは、第１読み取りスイッチ２１２１’、バイアス部２１２２’、第２読み取りスイッチ２１２３’及び感知増幅部２１２４’を含む。以下、読み取り部２１２ｂに含まれた構成要素について説明する。
【０１１２】
第１読み取りスイッチ２１２１’は、第３電源電圧端子Ｖｄｄ３と第１ノードＮ１との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ２１２１’は、第３電源電圧端子Ｖｄｄ３に連結されるソース、第１ノードＮ１に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１５を含む。一実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧端子Ｖｄｄ２の電圧レベルと同一である。他の実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧電圧端子Ｖｄｄ２の電圧レベルと互いに異なる。
【０１１３】
バイアス部２１２２’は、第２ノードＮ２と第３ノードＮ３との間に連結され、第２バイアス信号Ｖｂｉａｓ２によってスイッチングされ、第２ノードＮ２に読み取り電流を提供する。例えば、バイアス部２１２２’は、第２ノードＮ２に連結されるドレイン、第３ノードＮ３に連結されるソース、及び第２バイアス信号Ｖｂｉａｓ２が印加されるゲートを有するバイアス・スイッチＮＭ２９を含み、バイアス・スイッチＮＭ２９は、ＮＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＮＭ２９のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＮＭ２９のサイズは、第４電流調節素子ＮＭ２６のサイズの０．３倍（０．３×）でありうる。
【０１１４】
第２読み取りスイッチ２１２３’は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ２１２３’は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２８を含む。
【０１１５】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ２１２１’及び第２読み取りスイッチ２１２３’がターンオンされ、バイアス部２１２２’は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部２１２ｂは、第２ノードＮ２の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【０１１６】
さらに、読み取り部２１２ｂは、感知増幅部２１２４をさらに含むが、感知増幅部２１２４は、第１感知増幅器ないし第３感知増幅器２１２４ａ’，２１２４ｂ’，２１２４ｃ’を含む。第１感知増幅器２１２４ａ’は、第２ノードＮ２の電圧を、第１基準電圧ＶＲＥＦ０と比較し、第２感知増幅器２１２４ｂ’は、第２ノードＮ２の電圧を第２基準電圧ＶＲＥＦ１と比較し、第３感知増幅器２１２４ｃ’は、第２ノードＮ２の電圧を第３基準電圧ＶＲＥＦ３と比較する。
【０１１７】
図１０は、本発明の一実施形態による集積回路の動作方法を示すフローチャートである。
【０１１８】
図１０を参照すれば、本実施形態による集積回路の動作方法は、図１ないし図９に図示された論理回路及び集積回路の動作方法を示している。従って、図１ないし図９を参照して説明した内容は、本実施形態による集積回路の動作方法に適用されうる。
【０１１９】
Ｓ１１０段階で、書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む。具体的には、前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【０１２０】
Ｓ１２０段階で、読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することによって、前記抵抗レベルに対応するマルチレベル・データを読み取る。具体的には、前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【０１２１】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者においては明白である。
【符号の説明】
【０１２２】
１ 集積回路
１１０ａ，１１０ｂ，１１０ｃ フリップフロップ
１１１ 書き込み部
１１１１ 第１書き込みスイッチ
１１１２ 電流提供部
１１１３ 第２書き込みスイッチ
１１２ａ 読み取り部
１１２１ 第１読み取りスイッチ
１１２２ バイアス部
１１２３ 第２読み取りスイッチ
１２０ａ 第１論理回路ブロック
１２０ｂ 第２論理回路ブロック
１３０ 制御部
【技術分野】
【０００１】
本発明は、論理回路に係り、さらに詳細には、可変抵抗素子を含む論理回路、該論理回路を含む集積回路及び該論理回路の動作方法に関する。
【背景技術】
【０００２】
一般的な論理回路は、入力信号を、クロック（clock）信号に同期させるために、フリップフロップ（flip-flop）またはラッチ（latch）を含み、これにより、論理回路の動作速度が向上し、電力消耗を減らすことができる。論理回路に入力される信号がマルチビット信号である場合には、各ビットの信号を処理するために、多数のフリップフロップまたはラッチの具備が要求され、これにより、論理回路のサイズ及び電力消耗が増大しうる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、論理回路の具現を簡素化させることによって、論理回路のサイズ及び電力消耗を減少させる論理回路、前記論理回路を含む集積回路及び前記論理回路の動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による論理回路は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記少なくとも１つの可変抵抗素子に記憶された前記抵抗レベルに対応するマルチレベル・データをラッチする。
【０００５】
一部の実施形態において、前記入力信号は、マルチビット信号でありうる。
【０００６】
一部の実施形態において、前記論理回路は、前記少なくとも１つの可変抵抗素子を含み、書き込みイネーブル信号を基にして、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む書き込み部と、読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る読み取り部と、を含む。一部の実施形態において、前記書き込みイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に流れる電流レベルは、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによって上昇しうる。
【０００７】
一部の実施形態において、前記書き込み部は、第１電源電圧端子と第１ノードとの間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチと、前記第１ノードと第２ノードとの間に連結され、前記書き込み信号によってスイッチングされ、前記第２ノードに書き込み電流を提供する電流提供部と、前記第２ノードと第３ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、前記第３ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含む。
【０００８】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第２電源電圧端子と第４ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第４ノードと前記第２ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【０００９】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第３ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第２電源電圧端子と前記第２ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第３ノードと第４ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第３ノードに読み取り電流を提供するバイアス部と、前記第４ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１０】
一部の実施形態において、前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きい。一部の実施形態において、前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されうる。
【００１１】
一部の実施形態において、前記書き込み部は、第１電源電圧端子と複数の入力ノードとの間に連結され、前記書き込み信号によって、前記複数の入力ノードのうち一つを活性化させる入力信号受信部と、前記複数の入力ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチング部と、第２電源電圧端子と第１ノードとの間に連結され、前記複数の入力ノードのうち活性化された入力ノードを基にして、前記第１ノードに書き込み電流を提供する電流提供部と、前記第１ノードと第２ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、前記第２ノードと前記接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含む。
【００１２】
一部の実施形態において、前記電流提供部は、前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数のスイッチと、前記複数のスイッチのそれぞれに直列連結され、第１バイアス信号によって共通してスイッチングされる複数の電流調節素子と、を含み、前記複数の電流調節素子は、互いに異なるサイズを有する。他の実施形態において、前記電流提供部は、前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数の電流調節素子を含み、前記複数の電流調節素子は、互いに異なるサイズを有する。
【００１３】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第１ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第３電源電圧端子と第３ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第３ノードと前記第１ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第１ノードに読み取り電流を提供するバイアス部と、前記第２ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１４】
一部の実施形態において、前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る。一部の実施形態において、前記読み取り部は、第３電源電圧端子と前記第１ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、前記第２ノードと第３ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含む。
【００１５】
一部の実施形態において、前記読み取り部は、前記第２ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含む。一部の実施形態において、前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されうる。
【００１６】
一部の実施形態において、前記書き込みイネーブル信号及び前記読み取りイネーブル信号は、クロック信号に同期化されうる。
【００１７】
一部の実施形態において、前記少なくとも１つの可変抵抗素子は、メモリスタ（memristor）及び抵抗型メモリ素子（resistive memory device）のうち少なくともいずれか一つを含む。
【００１８】
また、前記課題を解決するための本発明の他の実施形態による集積回路は、書き込みイネーブル信号及び読み取りイネーブル信号を生成する制御部と、前記書き込みイネーブル信号を受信する書き込み部、及び前記読み取りイネーブル信号を受信する読み取り部を含む論理回路と、を含み、前記書き込み部は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記書き込みイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に、前記抵抗レベルを書き込み、前記読み取り部は、前記読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応するマルチレベル・データを読み取る。
【００１９】
一部の実施形態において、前記制御部は、クロック信号に同期するように、前記書き込みイネーブル信号及び前記読み取りイネーブル信号を生成することができる。
【００２０】
また、前記課題を解決するための本発明の他の実施形態による論理回路の動作方法は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含む論理回路の動作方法であり、書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階と、読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することにより、前記抵抗レベルに対応するマルチレベル・データを読み取る段階と、を含む。
【００２１】
一部の実施形態において、前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【００２２】
一部の実施形態において、前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【発明の効果】
【００２３】
本発明によれば、論理回路は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有する可変抵抗素子を含み、可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチすることができる。このように、論理回路は、可変抵抗素子を含むことによって簡単に具現され、これにより、入力信号がマルチビット信号である場合にも、各ビットの数に対応するラッチ、入力信号に対するアナログ−デジタル変換器、または出力信号を提供するデジタル−アナログ変換器などを別途に具備しなくともよいので、論理回路のサイズを縮小させることができ、論理回路の電力消耗を低減させる。
【００２４】
また、本発明によれば、論理回路に含まれた可変抵抗素子は、電源供給が遮断されても、書き込まれた抵抗レベルを記憶することができ、これにより、論理回路は、不揮発性論理回路として利用することができる。従って、電源供給が再開される場合に、論理回路に保存されたデータを早く読み取るので、動作速度を大きく向上させる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態による集積回路を概略的に示すブロック図である。
【図２】図１の集積回路に含まれた制御部の動作を説明するためのタイミング図である。
【図３】図１の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【図４】図１の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【図５】本発明の他の実施形態による集積回路を概略的に示すブロック図である。
【図６】図５の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【図７】図６のフリップフロップに含まれた感知増幅部で利用される基準電圧の一例を示すグラフである。
【図８】図５の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【図９】図５の集積回路に含まれたフリップフロップのさらに他の例を詳細に示す回路図である。
【図１０】本発明の一実施形態による論理回路の動作方法を示すフローチャートである。
【発明を実施するための形態】
【００２６】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜上、その大きさが誇張されていることがある。
【００２７】
図１は、本発明の一実施形態による集積回路を概略的に示すブロック図である。
【００２８】
図１を参照すれば、集積回路１は、複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂ及び制御部１３０を含み、１つの電子システム内で、単一チップとして具現されうる。集積回路１に入力される入力信号ＩＮは、マルチビット信号（すなわち、Ｎビット信号）であり、これにより、集積回路１に含まれた複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂのそれぞれは、マルチ値の論理回路（multi-valued logic circuit）を含む。かようなマルチ値の論理回路は、複数の信号ラインではなくして、１本の信号ラインに連結され、Ｎ個の信号を処理することができる。
【００２９】
従来技術によれば、入力信号ＩＮが３ビット信号である場合、各回路ブロックは、３個のラッチを具備せねばならず、さらに、入力信号を変換するアナログ−デジタル変換器、及び出力信号を提供するデジタル−アナログ変換器をさらに具備しなければならなかった。これにより、各回路ブロックのサイズが増大し、各回路ブロックの電力消耗も増加した。しかし、本実施形態によれば、入力信号ＩＮが３ビット信号である場合、各回路ブロックは、少なくとも１つの可変抵抗素子を含むことによって、３ビット信号に対応するマルチビット信号を処理することができる。これにより、各回路ブロックの具現を簡単にすることにより、各回路ブロックのサイズが縮小され、各回路ブロックの電力消耗も低減しうる。
【００３０】
複数の回路ブロック１１０ａ，１１０ｂ，１１０ｃ，１２０ａ，１２０ｂは、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃ、並びに第１論理回路ブロック１２０ａ及び第２論理回路ブロック１２０ｂを含む。第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、順次論理回路（sequential logic circuit）に対応し、第１論理回路ブロック１２０ａ及び第２論理回路ブロック１２０ｂは、組み合わせ論理回路（combinational logic circuit）に対応しうる。図１では、３個のフリップフロップ１１０ａ，１１０ｂ，１１０ｃと、２つの論理回路ブロック１２０ａ，１２０ｂとが図示されているが、これは、図解の便宜のためであり、集積回路１は、さらに多数のフリップフロップ、またはさらに多くの数の論理回路ブロックを含む。
【００３１】
第１フリップフロップ１１０ａは、外部から提供される入力信号ＩＮを受信し、受信された入力信号ＩＮを、クロック信号ＣＬＫに同期するようにラッチすることができる。第１論理回路ブロック１２０ａは、第１フリップフロップ１１０ａの出力信号に対して、所定の論理演算を行うことができる。第２フリップフロップ１１０ｂは、第１論理回路ブロック１２０ａの出力信号を、クロック信号ＣＬＫに同期するようにラッチすることができる。第２論理回路ブロック１２０ｂは、第２フリップフロップ１１０ｂの出力信号に対して、所定の論理演算を行うことができる。第３フリップフロップ１１０ｃは、第２論理回路ブロック１２０ｂの出力信号を、クロック信号ＣＬＫに同期するようにラッチすることができる。
【００３２】
図２は、図１の集積回路に含まれた制御部の動作について説明するためのタイミング図である。
【００３３】
図１及び図２を参照すれば、制御部１３０は、外部から入力されるコマンドＣＭＤを基にして、書き込みイネーブル（enable）信号Ｗｅｎ、または読み取りイネーブル信号Ｒｅｎを活性化させることができる。このとき、制御部１３０で活性化された書き込みイネーブル信号Ｗｅｎ及び読み取りイネーブル信号Ｒｅｎは、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃに提供されうる。これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、活性化された読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する読み取り動作を行うことができる。また、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、活性化された書き込みイネーブル信号Ｗｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する書き込み動作を行うことができる。
【００３４】
再び図１を参照すれば、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、少なくとも１つの可変抵抗素子を含む。具体的に、少なくとも１つの可変抵抗素子は、入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶することができる。一実施形態で、少なくとも１つの可変抵抗素子は、メモリスタ（memristor）でありうる。他の実施形態で、少なくとも１つの可変抵抗素子は、ＲＲＡＭ（登録商標）（resistive random-access memory）またはＰＲＡＭ（phase-change random-access memory）のような抵抗型メモリ素子でありうる。
【００３５】
第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行う。これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化された場合には、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行い、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化されていない場合には、一般的なラッチ動作を行う。
【００３６】
本実施形態で、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに含まれた少なくとも１つの可変抵抗素子は、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれは、少なくとも１つの可変抵抗素子の抵抗レベルに対応するマルチビット・データをラッチすることができる。
【００３７】
また、本実施形態で、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃのそれぞれに含まれた少なくとも１つの可変抵抗素子は、電源の供給が遮断されても抵抗レベルを維持することができ、これにより、第１フリップフロップ１１０ａ、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃは、不揮発性フリップフロップとして動作することができる。以下、本発明の一実施形態による論理回路の一例として、不揮発性フリップフロップについて説明する。
【００３８】
図３は、図１の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【００３９】
図３を参照すれば、第１フリップフロップ１１０ａは、書き込み部１１１及び読み取り部１１２ａを含む。図３では、第１フリップフロップ１１０ａの構成を具体的に図示しているが、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃの構成も、第１フリップフロップ１１０ａの構成と実質的に同一である。従って、本実施形態による説明は、第２フリップフロップ１１０ｂ及び第３フリップフロップ１１０ｃの構成にも同一に適用されうる。
【００４０】
書き込み部１１１は、第１書き込みスイッチ１１１１、電流提供部１１１２、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ１１１３を含む。以下、書き込み部１１１に含まれた構成要素について説明する。
【００４１】
第１書き込みスイッチ１１１１は、第１電源電圧端子Ｖｄｄ１と第１ノードＮ１との間に連結され、書き込みイネーブル信号Ｗｅｎに対する反転信号である反転（inverted）書き込みイネーブル信号Ｗｅｎ’によってスイッチングされる。例えば、第１書き込みスイッチ１１１１は、第１電源電圧端子Ｖｄｄ１に連結されるソース、第１ノードＮ１に連結されるドレイン、及び反転書き込みイネーブル信号Ｗｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１を含む。
【００４２】
電流提供部１１１２は、第１ノードＮ１と第２ノードＮ２との間に連結され、入力信号ＩＮによってスイッチングされ、第２ノードＮ２に書き込み電流を提供することができる。例えば、電流提供部１１１２は、第１ノードＮ１に連結されるソース、第２ノードＮ２に連結されるドレイン、及び入力信号ＩＮが印加されるゲートを有する電流提供スイッチＰＭ２を含み、電流提供スイッチＰＭ２は、ＰＭＯＳトランジスタで具現される。このとき、電流提供スイッチＰＭ２のサイズは、多様に変更可能であり、これにより、第２ノードＮ２に提供される書き込み電流のレベルは、変更可能である。例えば、電流提供スイッチＰＭ２のサイズは、第１書き込みスイッチ１１１１のサイズの４倍（４×）でありうる。
【００４３】
少なくとも１つの可変抵抗素子Ｒは、第２ノードＮ２と第３ノードＮ３との間に連結される。ここで、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルは、第２ノードＮ２に提供される書き込み電流によって上昇しうる。
【００４４】
第２書き込みスイッチ１１１３は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎによってスイッチングされる。例えば、第２書き込みスイッチ１１１３は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び書き込みイネーブル信号Ｗｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ１を含む。
【００４５】
書き込みイネーブル信号Ｗｅｎが活性化されれば、第１書き込みスイッチ１１１１及び第２書き込みスイッチ１１１３がターンオンされ、電流提供部１１１２は、入力信号ＩＮの電圧レベルに比例する書き込み電流を、少なくとも１つの可変抵抗素子Ｒに提供することができる。このとき、少なくとも１つの可変抵抗素子Ｒに流れる書き込み電流によって、少なくとも１つの可変抵抗素子Ｒの抵抗レベルは変更され、これにより、少なくとも１つの可変抵抗素子Ｒに所定の抵抗レベルが書き込まれる。
【００４６】
読み取り部１１２ａは、第１読み取りスイッチ１１２１、バイアス部１１２２及び第２読み取りスイッチ１１２３を含む。以下、読み取り部１１２ａに含まれた構成要素について説明する。
【００４７】
第１読み取りスイッチ１１２１は、第２電源電圧端子Ｖｄｄ２と第４ノードＮ４との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ１１２１は、第２電源電圧端子Ｖｄｄ２に連結されるソース、第４ノードＮ４に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ３を含む。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００４８】
バイアス部１１２２は、第４ノードＮ４と第２ノードＮ２との間に連結され、バイアス信号Ｖｂｉａｓによってスイッチングされ、第２ノードＮ２に読み取り電流を提供することができる。例えば、バイアス部１１２２は、第４ノードＮ４に連結されるソース、第２ノードＮ２に連結されるドレイン、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＰＭ４を含み、バイアス・スイッチＰＭ４は、ＰＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＰＭ４のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ４のサイズは、第１書き込みスイッチ１１１１のサイズの０．３倍（０．３×）でありうる。
【００４９】
第２読み取りスイッチ１１２３は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ１１２３は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２を含む。
【００５０】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ１１２１及び第２読み取りスイッチ１１２３がターンオンされ、バイアス部１１２２は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部１１２ａは、第２ノードＮ２の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００５１】
本実施形態によれば、書き込みイネーブル信号Ｗｅｎが活性化された場合、入力信号ＩＮの電圧レベルが上昇すれば、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルが上昇し、これにより、第２ノードＮ２の電圧レベルは上昇する。従って、第１フリップフロップ１１０ａの出力信号ＯＵＴの電圧レベルは、入力信号ＩＮの電圧レベルに比例しうる。
【００５２】
図４は、図１の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【００５３】
図４を参照すれば、第１フリップフロップ１１０ａ’は、書き込み部１１１及び読み取り部１１２ｂを含む。本実施形態による第１フリップフロップ１１０ａ’は、図３に図示された第１フリップフロップ１１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ１１０ａ’と、図３に図示された第１フリップフロップ１１０ａとの差異点は、読み取り部１１２ｂの構成にあり、書き込み部１１１の構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、読み取り部１１２ｂの構成について説明する。
【００５４】
読み取り部１１２ｂは、第１読み取りスイッチ１１２１’、バイアス部１１２２’及び第２読み取りスイッチ１１２３’を含む。以下、読み取り部１１２ａ’に含まれた構成要素について説明する。
【００５５】
第１読み取りスイッチ１１２１’は、第２電源電圧端子Ｖｄｄ２と第２ノードＮ２との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ１１２１’は、第２電源電圧端子Ｖｄｄ２に連結されるソース、第２ノードＮ２に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ３を含む。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００５６】
バイアス部１１２２’は、第３ノードＮ３と第４ノードＮ４との間に連結され、バイアス信号Ｖｂｉａｓによってスイッチングされ、第３ノードＮ３に読み取り電流を提供する。例えば、バイアス部１１２２’は、第３ノードＮ３に連結されるドレイン、第４ノードＮ４に連結されるソース、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＮＭ３を含み、バイアス・スイッチＮＭ３は、ＮＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＮＭ３のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ４のサイズは、第１書き込みスイッチ１１１１のサイズの０．３倍（０．３×）でありうる。
【００５７】
第２読み取りスイッチ１１２３’は、第４ノードＮ４と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ１１２３’は、第４ノードＮ４に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２を含む。
【００５８】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ１１２１’及び第２読み取りスイッチ１１２３’がターンオンされ、バイアス部１１２２’は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部１１２ｂは、第３ノードＮ３の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００５９】
本実施形態によれば、書き込みイネーブル信号Ｗｅｎが活性化された場合、入力信号ＩＮの電圧レベルが上昇すれば、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルが上昇し、これにより、第３ノードＮ３の電圧レベルは低下する。従って、第１フリップフロップ１１０ａ’の出力信号ＯＵＴの電圧レベルは、入力信号ＩＮの電圧レベルに反比例しうる。
【００６０】
図５は、本発明の他の実施形態による集積回路を概略的に示すブロック図である。
【００６１】
図５を参照すれば、集積回路２は、複数の回路ブロック２１０ａないし２１０ｆ，２２０ａないし２２０ｄ及び制御部２３０を含み、１つの電子システム内で単一チップで具現されうる。集積回路２に入力される入力信号ＩＮは、マルチビット信号（すなわち、Ｎビット信号）であるが、本実施形態で、入力信号ＩＮは、４ビット信号でありうる。
従来技術によれば、入力信号ＩＮが４ビット信号である場合、各ビット信号を処理することができる少なくとも４個のバイナリ（binary）回路ブロックを具備しなければならなかった。しかし、本実施形態によれば、入力信号ＩＮが４ビット信号である場合、少なくとも２個の回路ブロックを含み、各回路ブロックは、２ビット信号を処理することができる。また、他の実施形態によれば、入力信号ＩＮが４ビット信号である場合、少なくとも１つの回路ブロックを含み、少なくとも１つの回路ブロックは、４ビット信号を処理することができる。
【００６２】
複数の回路ブロック２１０ａないし２１０ｆ，２２０ａないし２２０ｄは、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆ及び第１論理回路ブロック２２０ａないし第４論理回路ブロック２２０ｄを含む。第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、順次論理回路に対応し、第１論理回路ブロック２２０ａ及び第４論理回路ブロック２２０ｄは、組み合わせ論理回路に対応しうる。図５では、６個のフリップフロップ２１０ａないし２１０ｆと、４個の論理回路ブロック２２０ａないし２２０ｄが図示されているが、これは、図解の便宜のためであり、集積回路２は、さらに多数のフリップフロップ、またはさらに多くの数の論理回路ブロックを含む。
【００６３】
第１フリップフロップ２１０ａは、外部から提供される入力信号ＩＮ０，ＩＮ１を受信し、受信された入力信号ＩＮ０，ＩＮ１を、クロック信号ＣＬＫに同期するようにラッチすることができる。第１論理回路ブロック２２０ａは、第１フリップフロップ２１０ａの出力信号に対して所定の論理演算を行う。第２フリップフロップ２１０ｂは、第１論理回路ブロック２２０ａの出力信号を、クロック信号ＣＬＫに同期するようにラッチする。第２論理回路ブロック２２０ｂは、第２フリップフロップ２１０ｂの出力信号に対して所定の論理演算を行う。第３フリップフロップ２１０ｃは、第２論理回路ブロック２２０ｂの出力信号を、クロック信号ＣＬＫに同期するようにラッチし、出力信号ＯＵＴ０，ＯＵＴ１を提供する。
【００６４】
第４フリップフロップ２１０ｄは、外部から提供される入力信号ＩＮ２，ＩＮ３を受信し、受信された入力信号ＩＮ２，ＩＮ３を、クロック信号ＣＬＫに同期するようにラッチする。第３論理回路ブロック２２０ｃは、第４フリップフロップ２１０ｄの出力信号に対して所定の論理演算を行う。第５フリップフロップ２１０ｅは、第３論理回路ブロック２２０ｃの出力信号を、クロック信号ＣＬＫに同期するようにラッチする。第４論理回路ブロック２２０ｄは、第５フリップフロップ２１０ｅの出力信号に対して所定の論理演算を行う。第６フリップフロップ２１０ｆは、第４論理回路ブロック２２０ｄの出力信号を、クロック信号ＣＬＫに同期するようにラッチし、出力信号ＯＵＴ２，ＯＵＴ３を提供する。
【００６５】
制御部２３０は、外部から入力されるコマンドＣＭＤを基にして、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎを活性化させる。このとき、制御部２３０で活性化された書き込みイネーブル信号Ｗｅｎ及び読み取りイネーブル信号Ｒｅｎは、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆに提供する。これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、活性化された読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する読み取り動作を行う。また、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、活性化された書き込みイネーブル信号Ｗｅｎによって、その内部に含まれた少なくとも１つの可変抵抗素子に対する書き込み動作を行う。
【００６６】
第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、少なくとも１つの可変抵抗素子を含む。具体的には、少なくとも１つの可変抵抗素子は、入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶することができる。一実施形態で、少なくとも１つの可変抵抗素子は、メモリスタである。他の実施形態で、少なくとも１つの可変抵抗素子は、ＲＲＡＭ（登録商標）またはＰＲＡＭのような抵抗型メモリ素子でありうる。
【００６７】
第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎによって、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行う。これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化された場合には、その内部に含まれた可変抵抗素子に対する書き込み動作または読み取り動作を行い、書き込みイネーブル信号Ｗｅｎまたは読み取りイネーブル信号Ｒｅｎが活性化されていない場合には、一般的なラッチ動作を行う。
【００６８】
本実施形態で、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに含まれた少なくとも１つの可変抵抗素子は、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに入力される信号の電圧レベル及び電流レベルのうち少なくともいずれか一つによって変更される抵抗レベルを有し、これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれは、少なくとも１つの可変抵抗素子の抵抗レベルに対応するマルチビット・データをラッチする。
【００６９】
また、本実施形態で、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆのそれぞれに含まれた少なくとも１つの可変抵抗素子は、電源の供給が遮断されても抵抗レベルを維持することができ、これにより、第１フリップフロップ２１０ａないし第６フリップフロップ２１０ｆは、不揮発性フリップフロップとして動作しうる。以下、本発明の一実施形態による論理回路の一例として、不揮発性フリップフロップについて説明する。
【００７０】
図６は、図５の集積回路に含まれたフリップフロップの一例を詳細に示す回路図である。
【００７１】
図６を参照すれば、第１フリップフロップ２１０ａは、書き込み部２１１及び読み取り部２１２ａを含む。図６では、第１フリップフロップ２１０ａの構成を具体的に図示しているが、第２フリップフロップ２１０ｂないし第６フリップフロップ２１０ｆの構成も、第１フリップフロップ２１０ａの構成と実質的に同一である。従って、本実施形態による説明は、第２フリップフロップ２１０ｂないし第６フリップフロップ２１０ｆの構成にも同一に適用されうる。
【００７２】
書き込み部２１１は、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、電流提供部２１１３、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４を含む。以下、書き込み部２１１に含まれた構成要素について説明する。
【００７３】
入力信号受信部２１１１は、第１電源電圧端子Ｖｄｄ１と、複数の入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４との間に連結され、入力信号Ｘ０，Ｘ１によって、複数の入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち一つを活性化させる。具体的には、入力信号受信部２１１１に入力される入力信号の個数がＮ個である場合、入力ノードの個数は２Ｎ個であり、これにより、入力信号受信部２１１１は、２Ｎ個の入力ノード活性化部２１１１ａないし２１１１ｄを含む。
【００７４】
本実施形態で、入力信号受信部２１１１は、２個の入力信号Ｘ０，Ｘ１を受信することができ、２個の入力信号Ｘ０，Ｘ１は、図５の入力信号ＩＮ０，ＩＮ１にそれぞれ対応しうる。これにより、入力信号受信部２１１１は、第１入力ノード部２１１１ａないし第４入力ノード活性化部２１１１ｄを含む。
【００７５】
第１入力ノード活性化部２１１１ａは、第１電源電圧端子Ｖｄｄ１と、第１入力ノードＮｉｎ１との間に直列に連結された第１ ＰＭＯＳトランジスタＰＭ１１及び第２ ＰＭＯＳトランジスタＰＭ１２を含む。第１ ＰＭＯＳトランジスタＰＭ１１は、第１電源電圧端子Ｖｄｄ１に連結されるソース、及び第１入力信号Ｘ０が印加されるゲートを有し、第２ ＰＭＯＳトランジスタＰＭ１２は、第１ ＰＭＯＳトランジスタＰＭ１１のドレインに連結されるソース、第１入力ノードＮｉｎ１に連結されるドレイン、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０及び第２入力信号Ｘ１、が論理「ロー」であるならば、第１ ＰＭＯＳトランジスタＰＭ１１及び第２ ＰＭＯＳトランジスタＰＭ１２は、ターンオンされ、これにより、第１入力ノード活性化部２１１１ａは、第１入力ノードＮｉｎ１を活性化させ、第１入力ノードＮｉｎ１に第１電源電圧Ｖｄｄ１を提供する。
【００７６】
第２入力ノード活性化部２１１１ｂは、第１電源電圧端子Ｖｄｄ１と、第２入力ノードＮｉｎ２との間に直列に連結された第３ ＰＭＯＳトランジスタＰＭ１３及び第１ ＮＭＯＳトランジスタＮＭ１１を含む。第３ ＰＭＯＳトランジスタＰＭ１３は、第１電源電圧端子Ｖｄｄ１に連結されるソース、及び第１入力信号Ｘ０が印加されるゲートを有し、第１ ＮＭＯＳトランジスタＮＭ１１は、第３ ＰＭＯＳトランジスタＰＭ１３のドレインに連結されるドレイン、第２入力ノードＮｉｎ２に連結されるソース、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０が、論理「ロー」であり、第２入力信号Ｘ１が、論理「ハイ」であるならば、第３ ＰＭＯＳトランジスタＰＭ１３及び第１ ＮＭＯＳトランジスタＮＭ１１は、ターンオンされ、これにより、第２入力ノード活性化部２１１１ｂは、第２入力ノードＮｉｎ２を活性化させ、第２入力ノードＮｉｎ２に第１電源電圧Ｖｄｄ１を提供する。
【００７７】
第３入力ノード活性化部２１１１ｃは、第１電源電圧端子Ｖｄｄ１と、第３入力ノードＮｉｎ３との間に直列に連結された第２ ＮＭＯＳトランジスタＮＭ１２及び第４ ＰＭＯＳトランジスタＰＭ１４を含む。第２ ＮＭＯＳトランジスタＮＭ１２は、第１電源電圧端子Ｖｄｄ１に連結されるドレイン、及び第１入力信号Ｘ０が印加されるゲートを有し、第４ ＰＭＯＳトランジスタＰＭ１４は、第２ ＮＭＯＳトランジスタＮＭ１２のソースに連結されるソース、第３入力ノードＮｉｎ３に連結されるドレイン、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０が、論理「ハイ」であり、第２入力信号Ｘ１が論理「ロー」であるならば、第２ ＮＭＯＳトランジスタＮＭ１２及び第４ ＰＭＯＳトランジスタＰＭ１４は、ターンオンされ、これにより、第３入力ノード活性化部２１１１ｃは、第３入力ノードＮｉｎ３を活性化させ、第３入力ノードＮｉｎ３に第１電源電圧Ｖｄｄ１を提供する。
【００７８】
第４入力ノード活性化部２１１１ｄは、第１電源電圧端子Ｖｄｄ１と、第４入力ノードＮｉｎ４との間に直列に連結された第３ ＮＭＯＳトランジスタＮＭ１３及び第４ ＮＭＯＳトランジスタＮＭ１４を含む。第３ ＮＭＯＳトランジスタＮＭ１３は、第１電源電圧端子Ｖｄｄ１に連結されるドレイン、及び第１入力信号Ｘ０が印加されるゲートを有し、第４ ＮＭＯＳトランジスタＮＭ１４は、第３ ＮＭＯＳトランジスタＮＭ１３のソースに連結されるドレイン、第４入力ノードＮｉｎ４に連結されるソース、及び第２入力信号Ｘ１が印加されるゲートを有する。第１入力信号Ｘ０及び第２入力信号Ｘ１が、論理「ハイ」であるならば、第３ ＮＭＯＳトランジスタＮＭ１３及び第４ ＮＭＯＳトランジスタＮＭ１４は、ターンオンされ、これにより、第４入力ノード活性化部２１１１ｄは、第４入力ノードＮｉｎ４を活性化させ、第４入力ノードＮｉｎ４に第１電源電圧Ｖｄｄ１を提供する。
【００７９】
第１書き込みスイッチング部２１１２は、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４と、接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎに対する反転信号である反転書き込みイネーブル信号Ｗｅｎ’によってスイッチングされる。本実施形態で、入力信号の個数が２個であり、入力ノードの個数が４個であるから、第１書き込みスイッチング部２１１２は、４個のスイッチ、具体的には、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８を含む。
【００８０】
第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のドレインは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のソースは、接地電圧端子Ｖｓｓに共通に連結され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８のゲートには、反転書き込みイネーブル信号Ｗｅｎ’が共通に印加される。これにより、書き込みイネーブル信号Ｗｅｎが活性化されれば、反転書き込みイネーブル信号Ｗｅｎ’は非活性化され、第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８は、ターンオフされる。
【００８１】
電流提供部２１１３は、第２電源電圧端子Ｖｄｄ２と第１ノードＮ１との間に連結され、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化された入力ノードを基にして、第１ノードＮ１に書き込み電流を提供する。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【００８２】
本実施形態で、電流提供部２１１３は、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６を含み、このとき、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＮＭＯＳトランジスタで具現されうる。しかし、本発明はこれに限定されるものではなく、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５、及び第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＰＭＯＳトランジスタで具現されもする。
【００８３】
第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のドレインは、第２電源電圧端子Ｖｄｄ２に共通に連結され、第１スイッチないし第４スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のゲートは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結される。これにより、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化されたノードに連結されたスイッチは、ターンオンされ、残りのスイッチは、ターンオフされる。例えば、第１入力信号Ｘ０及び第２入力信号Ｘ１が、論理「ロー」である場合、第１入力ノードＮｉｎ１が活性化され、このとき、第１入力ノードＮｉｎ１に連結される第１スイッチＮＭ１９だけターンオンされ、第２スイッチないし第４スイッチＮＭ２１，ＮＭ２３，ＮＭ２５は、ターンオフされる。
【００８４】
第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のドレインは、複数の第１スイッチＮＭ１９，ＮＭ２１，ＮＭ２３，ＮＭ２５のソースにそれぞれ連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のソースは、第１ノードＮ１に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートには、第１バイアス信号Ｖｂｉａｓ１が共通に印加されうる。
【００８５】
このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズは、多様に変更可能であり、これにより、第１ノードＮ１に提供される書き込み電流のレベルは、変更可能である。例えば、第１電流調節素子ＮＭ２０のサイズは、第４電流調節素子ＮＭ２６のサイズの４倍（４×）であり、第２電流調節素子ＮＭ２２のサイズは、第４電流調節素子ＮＭ２６のサイズの３倍（３×）であり、第３電流調節素子ＮＭ２４のサイズは、第４電流調節素子ＮＭ２６のサイズの２倍（２×）でありうる。
【００８６】
第１スイッチＮＭ１９がターンオンされれば、第１電流調節素子ＮＭ２０が、第１ノードＮ１に書き込み電流を提供し、第２スイッチＮＭ２１がターンオンされれば、第２電流調節素子ＮＭ２２が、第１ノードＮ１に書き込み電流を提供し、第３スイッチＮＭ２３がターンオンされれば、第３電流調節素子ＮＭ２４が、第１ノードＮ１に書き込み電流を提供し、第４スイッチＮＭ２５がターンオンされれば、第４電流調節素子ＮＭ２６が、第１ノードＮ１に書き込み電流を提供する。
【００８７】
少なくとも１つの可変抵抗素子Ｒは、第１ノードＮ１と第２ノードＮ２との間に連結される。ここで、少なくとも１つの可変抵抗素子Ｒに流れる電流レベルは、第１ノードＮ１に提供される書き込み電流によって上昇しうる。
【００８８】
第２書き込みスイッチ２１１４は、第２ノードＮ２と接地電圧端子Ｖｓｓとの間に連結され、書き込みイネーブル信号Ｗｅｎによってスイッチングされる。例えば、第２書き込みスイッチ２１１４は、第２ノードＮ２に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び書き込みイネーブル信号Ｗｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２７を含む。
【００８９】
書き込みイネーブル信号Ｗｅｎが活性化されれば、第１書き込みスイッチング部２１１２に含まれた第５ ＮＭＯＳトランジスタないし第８ ＮＭＯＳトランジスタＮＭ１５，ＮＭ１６，ＮＭ１７，ＮＭ１８は、ターンオフされ、第２書き込みスイッチ２１１４に含まれたＮＭＯＳトランジスタＮＭ２７は、ターンオンされ、電流提供部２１１３は、第１入力信号Ｘ０及び第２入力信号Ｘ１の電圧レベルに対応する書き込み電流を、少なくとも１つの可変抵抗素子Ｒに提供する。このとき、少なくとも１つの可変抵抗素子Ｒに流れる書き込み電流によって、少なくとも１つの可変抵抗素子Ｒの抵抗レベルは変更され、これにより、少なくとも１つの可変抵抗素子Ｒに、所定の抵抗レベルが書き込まれる。
【００９０】
読み取り部２１２ａは、第１読み取りスイッチ２１２１、バイアス部２１２２、第２読み取りスイッチ２１２３及び感知増幅部２１２４を含む。以下、読み取り部２１２ａに含まれた構成要素について説明する。
【００９１】
第１読み取りスイッチ２１２１は、第３電源電圧端子Ｖｄｄ３と第３ノードＮ３との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ２１２１は、第３電源電圧端子Ｖｄｄ３に連結されるソース、第３ノードＮ３に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１５を含む。一実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１、または第２電源電圧端子Ｖｄｄ２の電圧レベルと同一である。他の実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧端子Ｖｄｄ２の電圧レベルと互いに異なる。
【００９２】
バイアス部２１２２は、第３ノードＮ３と第１ノードＮ１との間に連結され、第２バイアス信号Ｖｂｉａｓによってスイッチングされ、第１ノードＮ１に読み取り電流を提供する。例えば、バイアス部２１２２は、第３ノードＮ３に連結されるソース、第１ノードＮ１に連結されるドレイン、及びバイアス信号Ｖｂｉａｓが印加されるゲートを有するバイアス・スイッチＰＭ１６を含み、バイアス・スイッチＰＭ１６は、ＰＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＰＭ１６のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＰＭ１６のサイズは、第４電流調節素子ＮＭ２６のサイズの０．３倍（０．３×）でありうる。
【００９３】
第２読み取りスイッチ２１２３は、第２ノードＮ２と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ２１２３は、第２ノードＮ２に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２８を含む。
【００９４】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ２１２１及び第２読み取りスイッチ２１２３がターンオンされ、バイアス部２１２２は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部２１２は、第１ノードＮ１の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【００９５】
さらに、読み取り部２１２ａは、感知増幅部２１２４をさらに含むが、感知増幅部２１２４は、第１感知増幅器ないし第３感知増幅器２１２４ａ，２１２４ｂ，２１２４ｃを含む。第１感知増幅器２１２４ａは、第１ノードＮ１の電圧を第１基準電圧ＶＲＥＦ０と比較し、第２感知増幅器２１２４ｂは、第１ノードＮ１の電圧を第２基準電圧ＶＲＥＦ１と比較し、第３感知増幅器２１２４ｃは、第１ノードＮ１の電圧を第３基準電圧ＶＲＥＦ３と比較する。
【００９６】
図７は、図６のフリップフロップに含まれた感知増幅部で利用される基準電圧の一例を示すグラフである。
【００９７】
図７を参照すれば、Ｘ軸は、抵抗を示し、Ｙ軸は、セル（cell）の個数を示している。入力信号が２ビットである場合、少なくとも１つの可変抵抗素子Ｒは、互いに異なる４個の抵抗レベルに対応する４個の状態を有する。具体的には、入力信号が「１１」である場合、少なくとも１つの可変抵抗素子Ｒは、消去状態Ｅであり、入力信号が「０１」である場合、少なくとも１つの可変抵抗素子Ｒは、第１プログラム状態Ｐ０であり、入力信号が「１０」である場合、少なくとも１つの可変抵抗素子Ｒは、第２プログラム状態Ｐ１であり、入力信号が「００」である場合、少なくとも１つの可変抵抗素子Ｒは、第３プログラム状態Ｐ２でありうる。
【００９８】
ここで、第１基準電圧ＶＲＥＦ０は、消去状態Ｅと第１プログラム状態Ｐ０との間の抵抗値に対応し、第２基準電圧ＶＲＥＦ１は、第１プログラム状態Ｐ０と第２プログラム状態Ｐ１との間の抵抗値に対応し、第３基準電圧ＶＲＥＦ２は、第２プログラム状態Ｐ１と第３プログラム状態Ｐ２との間の抵抗値に対応しうる。
【００９９】
再び図６を参照すれば、図示されていないが、第１フリップフロップ２１０ａは、読み取り部２１２ａの出力信号Ｙ０，Ｙ１，Ｙ２を基にして、２ビットの出力信号を生成する論理回路ブロックをさらに含むこともできる。
【０１００】
図８は、図５の集積回路に含まれたフリップフロップの他の例を詳細に示す回路図である。
【０１０１】
図８を参照すれば、第１フリップフロップ２１０ａ’は、書き込み部２１１’及び読み取り部２１２ａを含む。本実施形態による第１フリップフロップ２１０ａ’は、図６に図示されている第１フリップフロップ２１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ２１０ａ’と、図６に図示されている第１フリップフロップ２１０ａとの差異点は、書き込み部２１１’の構成にあり、読み取り部２１２ａの構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、書き込み部２１１’の構成について説明する。
【０１０２】
書き込み部２１１’は、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、電流提供部２１１３’、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４を含む。このとき、入力信号受信部２１１１、第１書き込みスイッチング部２１１２、少なくとも１つの可変抵抗素子Ｒ及び第２書き込みスイッチ２１１４は、図６に図示された第１フリップフロップ２１０ａに含まれる対応構成要素と同一に具現されうる。以下、電流提供部２１１３’について説明する。
【０１０３】
電流提供部２１１３’は、第２電源電圧端子Ｖｄｄ２と第１ノードＮ１との間に連結され、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４のうち活性化された入力ノードの電圧レベルによる書き込み電流を、第１ノードＮ１に提供する。一実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと同一である。他の実施形態で、第２電源電圧端子Ｖｄｄ２の電圧レベルは、第１電源電圧端子Ｖｄｄ１の電圧レベルと互いに異なる。
【０１０４】
本実施形態で、電流提供部２１１３’は、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６を含み、このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＮＭＯＳトランジスタで具現されうる。しかし、本発明は、これに限定されるものではなく、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、ＰＭＯＳトランジスタで具現されもする。
【０１０５】
第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のドレインは、第２電源電圧端子Ｖｄｄ２に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のソースは、第１ノードＮ１に共通に連結され、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートは、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４にそれぞれ連結される。
【０１０６】
このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズは、多様に変更可能であり、これにより、第１ノードＮ１に提供される書き込み電流のレベルは、変更可能である。例えば、第１電流調節素子ＮＭ２０のサイズは、第４電流調節素子ＮＭ２６のサイズの４倍（４×）であり、第２電流調節素子ＮＭ２２のサイズは、第４電流調節素子ＮＭ２６のサイズの３倍（３×）であり、第３電流調節素子ＮＭ２４のサイズは、第４電流調節素子ＮＭ２６のサイズの２倍（２×）でありうる。
【０１０７】
第１入力ノードＮｉｎ１が活性化されれば、第１電流調節素子ＮＭ２０は、ターンオンされ、第１ノードＮ１に書き込み電流を提供し、第２入力ノードＮｉｎ２が活性化されれば、第２電流調節素子ＮＭ２２はターンオンされ、第１ノードＮ１に書き込み電流を提供し、第３入力ノードＮｉｎ３が活性化されれば、第３電流調節素子ＮＭ２４はターンオンされ、第１ノードＮ１に書き込み電流を提供し、第４入力ノードＮｉｎ４が活性化されれば、第４電流調節素子ＮＭ２６はターンオンされ、第１ノードＮ１に書き込み電流を提供する。
【０１０８】
本実施形態によれば、第２電源電圧端子Ｖｄｄ２と、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６との間に、別途のスイッチを具備しなくともよい。このとき、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のゲートに、第１入力ノードないし第４入力ノードＮｉｎ１，Ｎｉｎ２，Ｎｉｎ３，Ｎｉｎ４が連結されることにより、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、スイッチとしての動作を行う。また、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６のサイズを互いに異ならせて設定することによって、第１電流調節素子ないし第４電流調節素子ＮＭ２０，ＮＭ２２，ＮＭ２４，ＮＭ２６は、電流調節動作を行う。
【０１０９】
図９は、図５の集積回路に含まれたフリップフロップのさらに他の例を詳細に示す回路図である。
【０１１０】
図９を参照すれば、第１フリップフロップ２１０ａ”は、書き込み部２１１及び読み取り部２１２ｂを含む。本実施形態による第１フリップフロップ２１０ａ”は、図６に図示されている第１フリップフロップ２１０ａに対する変形実施形態である。具体的には、本実施形態による第１フリップフロップ２１０ａ”と、図６に図示されている第１フリップフロップ２１０ａとの差異点は読み取り部２１２ｂの構成にあり、書き込み部２１１の構成は、互いに実質的に同一である。従って、以下、重複した説明は省略し、読み取り部２１２ｂの構成について説明する。
【０１１１】
読み取り部２１２ｂは、第１読み取りスイッチ２１２１’、バイアス部２１２２’、第２読み取りスイッチ２１２３’及び感知増幅部２１２４’を含む。以下、読み取り部２１２ｂに含まれた構成要素について説明する。
【０１１２】
第１読み取りスイッチ２１２１’は、第３電源電圧端子Ｖｄｄ３と第１ノードＮ１との間に連結され、読み取りイネーブル信号Ｒｅｎに対する反転信号である反転読み取りイネーブル信号Ｒｅｎ’によってスイッチングされる。例えば、第１読み取りスイッチ２１２１’は、第３電源電圧端子Ｖｄｄ３に連結されるソース、第１ノードＮ１に連結されるドレイン、及び反転読み取りイネーブル信号Ｒｅｎ’が印加されるゲートを有するＰＭＯＳトランジスタＰＭ１５を含む。一実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧端子Ｖｄｄ２の電圧レベルと同一である。他の実施形態で、第３電源電圧端子Ｖｄｄ３の電圧レベルは、第１電源電圧端子Ｖｄｄ１または第２電源電圧電圧端子Ｖｄｄ２の電圧レベルと互いに異なる。
【０１１３】
バイアス部２１２２’は、第２ノードＮ２と第３ノードＮ３との間に連結され、第２バイアス信号Ｖｂｉａｓ２によってスイッチングされ、第２ノードＮ２に読み取り電流を提供する。例えば、バイアス部２１２２’は、第２ノードＮ２に連結されるドレイン、第３ノードＮ３に連結されるソース、及び第２バイアス信号Ｖｂｉａｓ２が印加されるゲートを有するバイアス・スイッチＮＭ２９を含み、バイアス・スイッチＮＭ２９は、ＮＭＯＳトランジスタで具現される。このとき、バイアス・スイッチＮＭ２９のサイズは、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに影響を及ぼさないほどに小さく決定される。例えば、バイアス・スイッチＮＭ２９のサイズは、第４電流調節素子ＮＭ２６のサイズの０．３倍（０．３×）でありうる。
【０１１４】
第２読み取りスイッチ２１２３’は、第３ノードＮ３と接地電圧端子Ｖｓｓとの間に連結され、読み取りイネーブル信号Ｒｅｎによってスイッチングされる。例えば、第２読み取りスイッチ２１２３’は、第３ノードＮ３に連結されるドレイン、接地電圧端子Ｖｓｓに連結されるソース、及び読み取りイネーブル信号Ｒｅｎが印加されるゲートを有するＮＭＯＳトランジスタＮＭ２８を含む。
【０１１５】
読み取りイネーブル信号Ｒｅｎが活性化されれば、第１読み取りスイッチ２１２１’及び第２読み取りスイッチ２１２３’がターンオンされ、バイアス部２１２２’は、少なくとも１つの可変抵抗素子Ｒに読み取り電流を提供する。このように、読み取りイネーブル信号Ｒｅｎが活性化されれば、読み取り部２１２ｂは、第２ノードＮ２の電圧レベルを感知することによって、少なくとも１つの可変抵抗素子Ｒに書き込まれた抵抗レベルに対応するマルチレベル・データを読み取る。
【０１１６】
さらに、読み取り部２１２ｂは、感知増幅部２１２４をさらに含むが、感知増幅部２１２４は、第１感知増幅器ないし第３感知増幅器２１２４ａ’，２１２４ｂ’，２１２４ｃ’を含む。第１感知増幅器２１２４ａ’は、第２ノードＮ２の電圧を、第１基準電圧ＶＲＥＦ０と比較し、第２感知増幅器２１２４ｂ’は、第２ノードＮ２の電圧を第２基準電圧ＶＲＥＦ１と比較し、第３感知増幅器２１２４ｃ’は、第２ノードＮ２の電圧を第３基準電圧ＶＲＥＦ３と比較する。
【０１１７】
図１０は、本発明の一実施形態による集積回路の動作方法を示すフローチャートである。
【０１１８】
図１０を参照すれば、本実施形態による集積回路の動作方法は、図１ないし図９に図示された論理回路及び集積回路の動作方法を示している。従って、図１ないし図９を参照して説明した内容は、本実施形態による集積回路の動作方法に適用されうる。
【０１１９】
Ｓ１１０段階で、書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む。具体的には、前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【０１２０】
Ｓ１２０段階で、読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することによって、前記抵抗レベルに対応するマルチレベル・データを読み取る。具体的には、前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含む。
【０１２１】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者においては明白である。
【符号の説明】
【０１２２】
１ 集積回路
１１０ａ，１１０ｂ，１１０ｃ フリップフロップ
１１１ 書き込み部
１１１１ 第１書き込みスイッチ
１１１２ 電流提供部
１１１３ 第２書き込みスイッチ
１１２ａ 読み取り部
１１２１ 第１読み取りスイッチ
１１２２ バイアス部
１１２３ 第２読み取りスイッチ
１２０ａ 第１論理回路ブロック
１２０ｂ 第２論理回路ブロック
１３０ 制御部
【特許請求の範囲】
【請求項１】
入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、
前記少なくとも１つの可変抵抗素子に記憶された前記抵抗レベルに対応するマルチレベル・データをラッチする論理回路。
【請求項２】
前記書き込み信号は、マルチビット信号であることを特徴とする請求項１に記載の論理回路。
【請求項３】
前記論理回路は、
前記少なくとも１つの可変抵抗素子を含み、書き込みイネーブル信号を基にして、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む書き込み部と、
読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る読み取り部と、を含むことを特徴とする請求項１に記載の論理回路。
【請求項４】
前記書き込みイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に流れる電流レベルは、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによって上昇することを特徴とする請求項３に記載の論理回路。
【請求項５】
前記書き込み部は、
第１電源電圧端子と第１ノードとの間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチと、
前記第１ノードと第２ノードとの間に連結され、前記書き込み信号によってスイッチングされ、前記第２ノードに書き込み電流を提供する電流提供部と、
前記第２ノードと第３ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、
前記第３ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含むことを特徴とする請求項３に記載の論理回路。
【請求項６】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項５に記載の論理回路。
【請求項７】
前記読み取り部は、
第２電源電圧端子と第４ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第４ノードと前記第２ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、
前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項６に記載の論理回路。
【請求項８】
前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きいことを特徴とする請求項７に記載の論理回路。
【請求項９】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項７に記載の論理回路。
【請求項１０】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第３ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項５に記載の論理回路。
【請求項１１】
前記読み取り部は、
第２電源電圧端子と前記第２ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第３ノードと第４ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第３ノードに読み取り電流を提供するバイアス部と、
前記第４ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項１０に記載の論理回路。
【請求項１２】
前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きいことを特徴とする請求項１１に記載の論理回路。
【請求項１３】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項１１に記載の論理回路。
【請求項１４】
前記書き込み部は、
第１電源電圧端子と複数の入力ノードとの間に連結され、前記書き込み信号によって、前記複数の入力ノードのうち一つを活性化させる入力信号受信部と、
前記複数の入力ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチング部と、
第２電源電圧端子と第１ノードとの間に連結され、前記複数の入力ノードのうち活性化された入力ノードを基にして、前記第１ノードに書き込み電流を提供する電流提供部と、
前記第１ノードと第２ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、
前記第２ノードと前記接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含むことを特徴とする請求項３に記載の論理回路。
【請求項１５】
前記電流提供部は、
前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数のスイッチと、
前記複数のスイッチのそれぞれに直列連結され、第１バイアス信号によって共通してスイッチングされる複数の電流調節素子と、を含み、
前記複数の電流調節素子は、互いに異なるサイズを有することを特徴とする請求項１４に記載の論理回路。
【請求項１６】
前記電流提供部は、
前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数の電流調節素子を含み、
前記複数の電流調節素子は、互いに異なるサイズを有することを特徴とする請求項１４に記載の論理回路。
【請求項１７】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第１ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項１４に記載の論理回路。
【請求項１８】
前記読み取り部は、
第３電源電圧端子と第３ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第３ノードと前記第１ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第１ノードに読み取り電流を提供するバイアス部と、
前記第２ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項１７に記載の論理回路。
【請求項１９】
前記読み取り部は、前記第１ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含むことを特徴とする請求項１８に記載の論理回路。
【請求項２０】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項１８に記載の論理回路。
【請求項２１】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項１４に記載の論理回路。
【請求項２２】
前記読み取り部は、
第３電源電圧端子と前記第１ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第２ノードと第３ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、
前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項２１に記載の論理回路。
【請求項２３】
前記読み取り部は、前記第２ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含むことを特徴とする請求項２２に記載の論理回路。
【請求項２４】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項２２に記載の論理回路。
【請求項２５】
前記書き込みイネーブル信号及び前記読み取りイネーブル信号は、クロック信号に同期化されることを特徴とする請求項３に記載の論理回路。
【請求項２６】
前記少なくとも１つの可変抵抗素子は、メモリスタ及び抵抗型メモリ素子のうち少なくともいずれか一つを含むことを特徴とする請求項１に記載の論理回路。
【請求項２７】
書き込みイネーブル信号及び読み取りイネーブル信号を生成する制御部と、
前記書き込みイネーブル信号を受信する書き込み部、及び前記読み取りイネーブル信号を受信する読み取り部を含む論理回路と、を含み、
前記書き込み部は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記書き込みイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に、前記抵抗レベルを書き込み、
前記読み取り部は、前記読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応するマルチレベル・データを読み取ることを特徴とする集積回路。
【請求項２８】
前記制御部は、クロック信号に同期するように、前記書き込みイネーブル信号及び前記読み取りイネーブル信号を生成することを特徴とする請求項２７に記載の集積回路。
【請求項２９】
入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含む論理回路の動作方法であり、
書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階と、
読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することによって、前記抵抗レベルに対応するマルチレベル・データを読み取る段階と、を含む論理回路の動作方法。
【請求項３０】
前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、
前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含むことを特徴とする請求項２９に記載の論理回路の動作方法。
【請求項３１】
前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、
前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含むことを特徴とする請求項２９に記載の論理回路の動作方法。
【請求項１】
入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、
前記少なくとも１つの可変抵抗素子に記憶された前記抵抗レベルに対応するマルチレベル・データをラッチする論理回路。
【請求項２】
前記書き込み信号は、マルチビット信号であることを特徴とする請求項１に記載の論理回路。
【請求項３】
前記論理回路は、
前記少なくとも１つの可変抵抗素子を含み、書き込みイネーブル信号を基にして、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む書き込み部と、
読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取る読み取り部と、を含むことを特徴とする請求項１に記載の論理回路。
【請求項４】
前記書き込みイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に流れる電流レベルは、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによって上昇することを特徴とする請求項３に記載の論理回路。
【請求項５】
前記書き込み部は、
第１電源電圧端子と第１ノードとの間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチと、
前記第１ノードと第２ノードとの間に連結され、前記書き込み信号によってスイッチングされ、前記第２ノードに書き込み電流を提供する電流提供部と、
前記第２ノードと第３ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、
前記第３ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含むことを特徴とする請求項３に記載の論理回路。
【請求項６】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項５に記載の論理回路。
【請求項７】
前記読み取り部は、
第２電源電圧端子と第４ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第４ノードと前記第２ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、
前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項６に記載の論理回路。
【請求項８】
前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きいことを特徴とする請求項７に記載の論理回路。
【請求項９】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項７に記載の論理回路。
【請求項１０】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第３ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項５に記載の論理回路。
【請求項１１】
前記読み取り部は、
第２電源電圧端子と前記第２ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第３ノードと第４ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第３ノードに読み取り電流を提供するバイアス部と、
前記第４ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項１０に記載の論理回路。
【請求項１２】
前記電流提供部は、電流提供スイッチを含み、前記バイアス部は、バイアス・スイッチを含み、前記電流提供スイッチのサイズは、前記バイアス・スイッチのサイズより大きいことを特徴とする請求項１１に記載の論理回路。
【請求項１３】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項１１に記載の論理回路。
【請求項１４】
前記書き込み部は、
第１電源電圧端子と複数の入力ノードとの間に連結され、前記書き込み信号によって、前記複数の入力ノードのうち一つを活性化させる入力信号受信部と、
前記複数の入力ノードと接地電圧端子との間に連結され、前記書き込みイネーブル信号に対する反転信号である反転書き込みイネーブル信号によってスイッチングされる第１書き込みスイッチング部と、
第２電源電圧端子と第１ノードとの間に連結され、前記複数の入力ノードのうち活性化された入力ノードを基にして、前記第１ノードに書き込み電流を提供する電流提供部と、
前記第１ノードと第２ノードとの間に連結される前記少なくとも１つの可変抵抗素子と、
前記第２ノードと前記接地電圧端子との間に連結され、前記書き込みイネーブル信号によってスイッチングされる第２書き込みスイッチと、を含むことを特徴とする請求項３に記載の論理回路。
【請求項１５】
前記電流提供部は、
前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数のスイッチと、
前記複数のスイッチのそれぞれに直列連結され、第１バイアス信号によって共通してスイッチングされる複数の電流調節素子と、を含み、
前記複数の電流調節素子は、互いに異なるサイズを有することを特徴とする請求項１４に記載の論理回路。
【請求項１６】
前記電流提供部は、
前記第２電源電圧端子に共通して連結され、前記複数の入力ノードそれぞれの電圧レベルによってスイッチングされる複数の電流調節素子を含み、
前記複数の電流調節素子は、互いに異なるサイズを有することを特徴とする請求項１４に記載の論理回路。
【請求項１７】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第１ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項１４に記載の論理回路。
【請求項１８】
前記読み取り部は、
第３電源電圧端子と第３ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第３ノードと前記第１ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第１ノードに読み取り電流を提供するバイアス部と、
前記第２ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項１７に記載の論理回路。
【請求項１９】
前記読み取り部は、前記第１ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含むことを特徴とする請求項１８に記載の論理回路。
【請求項２０】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項１８に記載の論理回路。
【請求項２１】
前記読み取り部は、前記読み取りイネーブル信号が活性化されれば、前記第２ノードの電圧レベルを感知することによって、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応する前記マルチレベル・データを読み取ることを特徴とする請求項１４に記載の論理回路。
【請求項２２】
前記読み取り部は、
第３電源電圧端子と前記第１ノードとの間に連結され、前記読み取りイネーブル信号に対する反転信号である反転読み取りイネーブル信号によってスイッチングされる第１読み取りスイッチと、
前記第２ノードと第３ノードとの間に連結され、バイアス信号によってスイッチングされ、前記第２ノードに読み取り電流を提供するバイアス部と、
前記第３ノードと前記接地電圧端子との間に連結され、前記読み取りイネーブル信号によってスイッチングされる第２読み取りスイッチと、を含むことを特徴とする請求項２１に記載の論理回路。
【請求項２３】
前記読み取り部は、前記第２ノードの電圧を、互いに異なる電圧レベルを有する複数の基準電圧と比較することによって、前記マルチレベル・データを読み取る感知増幅部をさらに含むことを特徴とする請求項２２に記載の論理回路。
【請求項２４】
前記バイアス部は、バイアス・スイッチを含み、前記バイアス・スイッチのサイズは、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないように決定されることを特徴とする請求項２２に記載の論理回路。
【請求項２５】
前記書き込みイネーブル信号及び前記読み取りイネーブル信号は、クロック信号に同期化されることを特徴とする請求項３に記載の論理回路。
【請求項２６】
前記少なくとも１つの可変抵抗素子は、メモリスタ及び抵抗型メモリ素子のうち少なくともいずれか一つを含むことを特徴とする請求項１に記載の論理回路。
【請求項２７】
書き込みイネーブル信号及び読み取りイネーブル信号を生成する制御部と、
前記書き込みイネーブル信号を受信する書き込み部、及び前記読み取りイネーブル信号を受信する読み取り部を含む論理回路と、を含み、
前記書き込み部は、入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、前記書き込みイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に、前記抵抗レベルを書き込み、
前記読み取り部は、前記読み取りイネーブル信号を基にして、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに対応するマルチレベル・データを読み取ることを特徴とする集積回路。
【請求項２８】
前記制御部は、クロック信号に同期するように、前記書き込みイネーブル信号及び前記読み取りイネーブル信号を生成することを特徴とする請求項２７に記載の集積回路。
【請求項２９】
入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、前記抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含む論理回路の動作方法であり、
書き込みイネーブル信号が活性化されれば、前記書き込み信号の電圧及び電流のうち少なくともいずれか一つによる前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階と、
読み取りイネーブル信号が活性化されれば、前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルを感知することによって、前記抵抗レベルに対応するマルチレベル・データを読み取る段階と、を含む論理回路の動作方法。
【請求項３０】
前記抵抗レベルを、前記少なくとも１つの可変抵抗素子に書き込む段階は、
前記書き込み信号の電圧及び電流のうち少なくともいずれか一つを基にして決定される書き込み電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含むことを特徴とする請求項２９に記載の論理回路の動作方法。
【請求項３１】
前記抵抗レベルに対応する前記マルチレベル・データを読み取る段階は、
前記少なくとも１つの可変抵抗素子に書き込まれた前記抵抗レベルに影響を及ぼさないほどに決定された読み取り電流を、前記少なくとも１つの可変抵抗素子に提供する段階を含むことを特徴とする請求項２９に記載の論理回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１７５７００（Ｐ２０１２−１７５７００Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１２−１８８９（Ｐ２０１２−１８８９）
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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