【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】電流駆動能力がより小さなクロック信号生成回路を適用することが可能な半導体装置を提供する。
【解決手段】ｎチャネル型トランジスタで構成されるスイッチ及び論理回路を有し、スイッチは導通状態又は非導通状態がクロック信号によって選択され、論理回路は、ブートストラップ回路と、入力信号が入力される入力端子と、反転入力端子と、出力端子とを有し、高電源線と出力端子との接続を反転入力端子に入力される信号によって制御し、低電源線と出力端子との接続を入力端子に入力される信号によって制御することによって、入力信号がローレベル電位の場合には、ブートストラップ回路を用いて出力端子の電位を上昇させることにより出力端子から高電源電位を出力し、トランジスタは、チャネルが形成される半導体層と、半導体層を挟んで上下に設けられた一対のゲート電極とを有し、一対のゲート電極の他方はソースと接続される。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更し、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成する。 （もっと読む）

【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】同期ラッチング機能を持つ多値論理手段を提供する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１等が構成する判別手段、この判別結果信号に基づき動作する、トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成するオン・オフ駆動手段及び、このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ３、４が構成する双方向性プル・スイッチング手段が新・多値論理フージ（Ｈｏｏｊｉ）代数を実現した多値論理回路を構成する。前記判別手段と前記オン・オフ駆動手段の間でやり取りする信号は２値信号と同様な為、その間に２値同期型フリップ・フロップ手段として同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段が供給する同期信号に基づき動作するＤ型フリップ・フロップ２７を挿入・接続する。 （もっと読む）

【課題】少部品点数、簡単な構成、低製造コストの多値バッファー手段を提供する。
【解決手段】電源線Ｖ０〜Ｖ５の各電位が番号順に高くなり、その全入力端子を入力端子Ｉｎに接続した２値ＮＯＴ手段５個を１つずつ、その電位の高さで隣り同士となる前記電源線２つの各間に接続し、前記２値ＮＯＴ手段ごとに、その出力端子にノーマリィー・オフのＮＭＯＳとＰＭＯＳの両ゲートを接続し、そのマイナス側電源線に前記ＮＭＯＳのソースとバックゲートを接続し、そのＰＭＯＳ５個の全ドレインを出力端子Ｏｕｔに接続し、その電位の高さで隣り同士となる前記２値ＮＯＴ手段２つごとに、その低電位側２値ＮＯＴ手段のＰＭＯＳのソースとバックゲートと、その高電位側２値ＮＯＴ手段のＮＭＯＳのドレインを接続し、出力端子Ｏｕｔにその残りのＮＭＯＳのドレインを接続し、電源線Ｖ５にその残りのＰＭＯＳのソースとバックゲートを接続する。 （もっと読む）

【課題】再構成可能な論理装置を提供する。
【解決手段】第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロック；第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線と、を含むグローバル配線グループ；複数の第１グローバル配線と、複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子を含み、論理装置の動作をリアルタイムで再構成するために、複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部；を含む再構成可能な論理装置である。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 （もっと読む）

準安定性強化格納回路は、少なくとも１つの反転回路を含む。反転回路は、論理入力を有している。反転回路の論理入力は、一対の物理入力に分割される。第一の反転回路を含み、該第一の反転回路は、一対の物理入力に分割される論理入力を有している、準安定性強化格納回路。１つの例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理入力に分割される論理入力を有している。
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【課題】ソフトエラーに対する耐性向上と回路規模の縮小を両立させることができない。
【解決手段】クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比
率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。インバータ６はクロック調整回路７の出力を極性反転する。マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。スレーブラッチ２−１〜２−３の出力は３入力多数決回路３で多数決をとられた後に出力信号Ｑとなる。 （もっと読む）

【課題】従来のプログラマブルな半導体装置であるＦＰＧＡやＭＰＬＤはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。
【解決手段】メモリと、アドレス−データ対を有する複数のＭＬＵＴから構成されるＭＬＵＴブロックにフリップフロップを内蔵した。また隣接するＭＬＵＴ間の近距離配線には交互配置配線を導入し、隣接していないＭＬＵＴ間の配線には専用の離間配線、更にはトーラス配線網を設けた。 （もっと読む）

【課題】プログラマブルロジックデバイス上に、遅延ユニット毎の遅延時間のばらつきの少ないパルス遅延回路を構成する。
【解決手段】ＦＰＧＡには、１列に配置された複数のロジックセルからなるセル列が多数設けられており、同一のセル列に属する二つのロジックセル間の伝送（以下「同セル列内伝送」という）と、異なるセル列に属する二つのロジックセル間の伝送（以下「異セル列間伝送」という）とでは、遅延が異なったものとなる。ストレートディレイラインを構成する遅延ユニットＲ１〜ＲｎをＦＰＧＡに実装する際にマニュアルで配置する。具体的には、遅延ユニットＲ１〜Ｒｎを隣接するｎ個のセル列ＣＣ１〜ＣＣｎに一つずつ割り当て、しかも、遅延ユニットＲ１〜Ｒｎが、その接続順に並ぶように、セル列ＣＣｉ（ｉ＝１，２，…，ｎ）に遅延ユニットＲｉを割り当る。 （もっと読む）

【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。
【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。 （もっと読む）

【課題】 集積回路内の故障耐性を定めるシステム及び方法を提供する。
【解決手段】 集積回路内の故障耐性を定めるシステムは、集積回路によって保持されるプログラム可能論理デバイスを含むことができる。本システムはまた、プログラム可能論理デバイスによって保持される設定可能メモリを含んで、プログラム可能論理デバイスの一部分の機能及び／又は接続を制御することができる。本システムは、プログラム可能論理デバイスにより保持され、ユーザ及び／又は設定可能メモリと通信するユーザ論理をさらに含むことができる。ユーザ論理は、ユーザ要求の変化に基づいて設定可能メモリ内の破損データを識別することができる。 （もっと読む）

【課題】消費電力の少ない電子回路を提供する。
【解決手段】第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第１ラッチ回路１１と、第１ラッチ回路１１に従属接続され、第１ラッチ回路１１と逆の動作特性により第１内部クロック信号ＣＬＫ１の論理値に応じて信号を通過または保持する第２ラッチ回路１２とを有する第１ラッチ回路群１３と、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とを比較し、第１ラッチ回路１１の信号入力端における信号の論理値と第２ラッチ回路１２の信号出力端における信号の論理値とが同一の場合は一定の論理値信号を第１内部クロック信号ＣＬＫ１として出力し、異なる場合はクロック信号ＣＬＫを第１内部クロック信号ＣＬＫ１として出力する第１クロック制御手段１４とを具備している。 （もっと読む）