プログラマブルロジックデバイス
【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。
【発明の詳細な説明】
【技術分野】
【０００１】
電源の供給が停止しても結線形態の保持が可能なプログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、製品出荷後にユーザーによる内部の論理回路の設計変更が可能なことから、試作品から量産品に至るまで利用が進んでいる。
【０００３】
ＰＬＤとしては、代表的にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がある。ＦＰＧＡは複数の論理回路を有し、メモリ部に格納されたデータ（コンフィギュレーションデータ）により、論理回路間の結線状態を切り替えるスイッチのオン又はオフを制御することで、製造後における内部の論理状態の変更を可能にしている。
【０００４】
近年では、電源電圧が停止しても、論理回路の結線状態を保持可能なプログラマブルロジックデバイスについて、研究開発が非常に活発である（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の構成では、プログラマブルロジックデバイスにおいてコンフィグレーションデータを保持するメモリ部に、強誘電体材料を用いた記憶素子が用いられている。
【０００７】
しかしながら、強誘電体材料を用いた記憶素子は、コンフィグレーションデータの書き込み時において構造の変化を促す必要があり、書き換え回数に限度がある。従って、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化が問題となる。
【０００８】
そこで本発明の一態様では、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化を低減でき、且つ電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスを提供することを課題の一とする。
【０００９】
また本発明の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおける、処理速度の向上及び低消費電力化を図ることのできるプログラマブルロジックデバイスを提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、演算回路のコンフィグレーションデータを書き換えることで論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の記憶データを記憶する状態記憶回路と、記憶データをもとに、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間には、切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、切り替えトランジスタのゲートにコンフィグレーションデータを保持するプログラマブルロジックデバイスである。
【００１１】
本発明の一態様は、コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、演算回路のコンフィグレーションデータを書き換えることで論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路のコンフィグレーション状態、電源状態、使用頻度及び最終使用時を記憶する状態記憶回路と、コンフィグレーション状態、電源状態、使用頻度及び最終使用時をもとに、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間には、切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、切り替えトランジスタのゲートにコンフィグレーションデータを保持するプログラマブルロジックデバイスである。
【００１２】
本発明の一態様において、最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されるプログラマブルロジックデバイスが好ましい。
【００１３】
本発明の一態様において、コンフィグレーション状態切り替え回路は、コンフィグレーション状態をもとに複数の演算回路の論理状態を検索し、該検索の結果をもとにコンフィグレーションデータを書き換えるプログラマブルロジックデバイスが好ましい。
【００１４】
本発明の一態様において、電源制御回路は、電源状態をもとに複数の演算回路の電源状態を検索し、該検索の結果をもとに演算回路への電源電圧の供給を制御するプログラマブルロジックデバイスが好ましい。
【００１５】
本発明の一態様において、コンフィグレーション状態切り替え回路は、使用頻度及び最終使用時をもとに、コンフィグレーションデータを書き換えるプログラマブルロジックデバイスが好ましい。
【００１６】
本発明の一態様において、電源制御回路は、使用頻度及び最終使用時をもとに、演算回路への電源電圧の供給を制御するプログラマブルロジックデバイスが好ましい。
【発明の効果】
【００１７】
本発明の一態様により、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化を低減できる。また、電源電圧の供給を停止しても論理回路の結線状態を保持できる。
【００１８】
また本発明の一態様により、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】記憶回路のブロック図。
【図２】演算状態制御回路のブロック図。
【図３】状態記憶回路のブロック図。
【図４】コンフィグレーション状態切り替え回路のブロック図。
【図５】電源制御回路のブロック図。
【図６】記憶回路の回路構成を説明する図。
【図７】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図８】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図９】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図１０】プログラマブルロジックデバイスの作製工程を示す図。
【図１１】プログラマブルロジックデバイスの作製工程を示す図。
【図１２】プログラマブルロジックデバイスの作製工程を示す図。
【図１３】プログラマブルロジックデバイスの作製工程を示す図。
【図１４】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１５】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１７】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２１】計算に用いたトランジスタの断面構造を説明する図。
【図２２】測定に用いたトランジスタの断面構造を説明する図。
【図２３】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２４】試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。
【図２５】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２６】Ｉｄｓ及び電界効果移動度のＶｇｓ依存性を示す図。
【図２７】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回路構成について、図１乃至図５を参照して説明する。
【００２５】
図１（Ａ）にプログラマブルロジックデバイスの構成を示す。プログラマブルロジックデバイス１００は、演算状態制御回路１０１、状態記憶回路１０２、コンフィグレーション状態切り替え回路１０３、電源制御回路１０４及び演算回路部１０５を有する。
【００２６】
演算状態制御回路１０１は、コマンドデコーダ回路１０６からの命令信号（コマンド信号）及び状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための回路である。なおコマンドデコーダ回路１０６は、プログラマブルロジックデバイス１００の外部からの信号を解析して、演算状態制御回路１０１に送信する回路である。
【００２７】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９（ＡＬＵ回路ともいう。ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ）が状態を記憶するための回路である。例えば複数の演算回路１０９のそれぞれにおけるコンフィグレーション状態、電源状態、使用頻度及び最終使用時に関する状態を記憶データとして記憶する回路である。
【００２８】
なおコンフィグレーション状態とは、演算回路１０９に書き込まれたコンフィグレーションデータに基づく回路の論理状態のことをいう。また電源状態とは、各演算回路１０９に電源電圧が供給されているか否かに関する状態のことをいう。また使用頻度とは、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いて演算がなされた回数をカウントしたカウント数をいう。また最終使用時に関する状態は、演算回路１０９の論理状態が切り替わってから該演算回路１０９を最後に用いた時間を記憶するものである。
【００２９】
コンフィグレーション状態切り替え回路１０３は、各演算回路１０９に書き込むコンフィグレーションデータを演算状態制御回路１０１の制御に応じて書き換えるための回路である。具体的にコンフィグレーション状態切り替え回路１０３は、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶しておき演算状態制御回路１０１の制御信号に応じて必要なコンフィグレーションデータを所定の演算回路に出力するための回路である。
【００３０】
電源制御回路１０４は、電源回路１０７からの電源電圧を演算状態制御回路１０１の制御に応じて、各演算回路１０９に供給するか停止するかを制御するための回路である。なお電源電圧を供給するか停止するかについては、状態記憶回路１０２の記憶データに応じて切り替えが制御されることとなる。
【００３１】
演算回路部１０５には、データ入出力バス１０８を介して入力データ及び出力データが入出力される。また演算回路部１０５は複数の演算回路１０９を有する。複数の演算回路１０９は、コンフィグレーション状態切り替え回路１０３からのコンフィグレーションデータを各演算回路１０９に入力するためのコンフィグレーションデータバス１１０に接続されている。また複数の演算回路１０９は、電源制御回路１０４からの電源電圧を各演算回路１０９に入力するための電源電圧バス１１１に接続されている。
【００３２】
演算回路１０９は、コンフィグレーションデータを記憶可能な記憶回路１１２、及び記憶回路１１２に記憶されたコンフィグレーションデータに応じて導通状態が切替可能な切り替えトランジスタにより、論理状態が切り替え可能な切替演算回路１１３を有する。
【００３３】
なお演算回路１０９はマトリクス状に設けられ、複数の演算回路の間を行方向または列方向に延設してコンフィグレーションデータバス１１０及び電源電圧バス１１１を設ける構成とすればよい。なお、演算回路１０９は必ずしもマトリクス状に設ける必要はなく、例えば、行方向または列方向に隣接させて設け、コンフィグレーションデータバス１１０及び電源電圧バス１１１を行方向または列方向に延設して設けても良い。
【００３４】
次いで図１（Ｂ）に図１（Ａ）に示した演算回路１０９の詳細な構成について示す。図１（Ｂ）に示す演算回路１０９は、複数の記憶回路１１２及び複数の切替演算回路１１３を有する。図１（Ｂ）では、記憶回路１１２＿１及び記憶回路１１２＿２並びに切替演算回路１１３＿１及び切替演算回路１１３＿２を有する構成について示している。またコンフィグレーションデータバス１１０は、記憶回路１１２＿１及び記憶回路１１２＿２毎に異なるコンフィグレーションデータが入力されるよう複数の配線を有する。また切替演算回路１１３＿１及び切替演算回路１１３＿２には、データ入出力バス１０８を介して入力データが入力され、切替演算回路１１３＿１及び切替演算回路１１３＿２による論理状態に応じた出力データを出力する。
【００３５】
記憶回路１１２＿１及び記憶回路１１２＿２は、酸化物半導体層にチャネル形成領域が形成されるトランジスタ１２１を有している。また切替演算回路１１３＿１及び切替演算回路１１３＿２は、複数の論理回路１２２、及びトランジスタ１２１毎に設けられた切り替えトランジスタ１２３を有する。切り替えトランジスタ１２３は、導通状態を制御することで論理回路１２２間の結線状態を制御することができる。結線状態を制御することで、切替演算回路１１３＿１及び切替演算回路１１３＿２は論理状態を切り替えることができる。
【００３６】
なお記憶回路１１２＿１及び記憶回路１１２＿２が有するトランジスタ１２１は、トランジスタのオフ電流を低減することにより、切り替えトランジスタ１２３のゲート電位の保持が可能となる。従って図１（Ｂ）の構成により、電源電圧の供給を停止しても論理回路１２２間の結線状態を保持できる。
【００３７】
また図１（Ｂ）の構成では、トランジスタのオフ電流を低減することで切り替えトランジスタのゲート電位を保持する構成とすることにより、電位を保持することでコンフィグレーションデータの保持を可能にするものである。従って図１（Ｂ）のトランジスタの導通状態と非導通状態を切り替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【００３８】
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００３９】
本実施の形態では、記憶回路１１２＿１及び記憶回路１１２＿２が有するトランジスタ１２１のオフ電流を極力低減するための構成として、酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いる。なお図面において、図１（Ｂ）に示すように、トランジスタ１２１には、酸化物半導体層にチャネル形成領域が形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００４０】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００４２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００４３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００４４】
これらに限られず、必要とする半導体特性（移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４６】
酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、アモルファスより高い電界効果移動度が見込める多結晶であることが好ましい。また非単結晶の場合、アモルファスでも良い。また、アモルファス中に結晶性を有する部分を含む構造でもよい。すなわち、酸化物半導体は、アモルファスでも良く、トランジスタにおける電界効果移動度の向上や信頼性を高めるためには酸化物半導体中に結晶成分を含む非アモルファスであることがより好ましい。
【００４７】
なお酸化物半導体は、表面が平坦であることが好ましい。表面が平坦である酸化物半導体膜を用いてトランジスタを作製した際、界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４８】
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４９】
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
【００５０】
【数１】
【００５１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００５２】
酸化物半導体内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネル形成領域が形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、トランジスタ１２１が非導通状態である時、切り替えトランジスタ１２３のゲート電位を長期間にわたり保持することができる。
【００５３】
なお、酸化物半導体において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【００５４】
また、酸化物半導体には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００５５】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、切り替えトランジスタ１２３のゲート電位の保持を実現する構成としてもよい。
【００５６】
次いで図２に図１（Ａ）に示した演算状態制御回路１０１の詳細な構成について示す。図２に示す演算状態制御回路１０１は、入出力部１３１、制御回路部１３２、タイマー回路１３３及び状態記憶回路読み出し書き込み制御回路１３４を有する。
【００５７】
入出力部１３１は、コマンドデコーダ回路１０６からの命令信号が入力され、制御回路部１３２に命令信号を出力する回路である。
【００５８】
制御回路部１３２は、入出力部１３１からの命令信号、及び状態記憶回路読み出し書き込み制御回路１３４を介した状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための回路である。例えば制御回路部１３２は、命令信号が入力データの論理和を出力データとして出力する命令である場合、状態記憶回路１０２の記憶データをもとに該当する論理和の演算が可能な演算回路１０９が演算回路部１０５にあるか、該演算回路に電源電圧が供給されているか等の記憶データと併せて、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御する回路である。
【００５９】
タイマー回路１３３は、各演算回路１０９が最後に演算を行った時間についての最終使用時を検出するための回路である。タイマー回路１３３はカウンター回路等を用いて構成すればよい。
【００６０】
状態記憶回路読み出し書き込み制御回路１３４は、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための記憶データを状態記憶回路１０２から読み出し、且つ命令信号に応じた演算回路１０９での最終使用時をタイマー回路１３３をもとに書き込むための回路である。
【００６１】
次いで図３に図１（Ａ）に示した状態記憶回路１０２の詳細な構成について示す。図３に示す状態記憶回路１０２は、入出力部１４１、及び複数の記憶回路１４２＿１乃至１４２＿Ｎ（Ｎは自然数）を有する。なお図３では複数の記憶回路１４２＿１乃至１４２＿Ｎに分けて示しているが、一つの記憶回路内の記憶領域を複数の領域に分けて複数の記憶回路１４２＿１乃至１４２＿Ｎと同様の機能を得る構成であってもよい。
【００６２】
入出力部１４１は、制御回路部１３２からの書き込み信号が入力され、制御回路部１３２に記憶データを出力するための回路である。
【００６３】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９の状態を記憶するため、複数の記憶回路１４２＿１乃至１４２＿Ｎを複数の演算回路１０９に対応して有している。複数の記憶回路１４２＿１乃至１４２＿Ｎは、それぞれ複数の演算回路１０９のコンフィグレーション状態を記憶する領域１４３、電源状態を記憶する領域１４４、使用頻度を記憶する領域１４５、及び最終使用時に関する情報を記憶する領域１４６を有する。各領域１４３乃至領域１４６に記憶される情報は、記憶データとして演算状態制御回路１０１より書き込まれ、演算状態制御回路１０１に読み出される。
【００６４】
なおコンフィグレーション状態を記憶する領域１４３には、演算回路１０９に書き込まれたコンフィグレーションデータに基づく回路の論理状態の情報が記憶される。また電源状態を記憶する領域１４４には、各演算回路１０９に電源電圧が供給されているか否かに関する情報が記憶される。また使用頻度を記憶する領域１４５には、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いて演算がなされた回数をカウントしたカウント数に関する情報が記憶される。また最終使用時に関する情報を記憶する領域１４６は、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いた時間に関する情報が記憶される。
【００６５】
次いで図４に図１（Ａ）に示したコンフィグレーション状態切り替え回路１０３の詳細な構成について示す。図４に示すコンフィグレーション状態切り替え回路１０３は、入出力部１５１、コンフィグレーションデータ書込制御回路１５２及びコンフィグレーションデータ記憶回路１５３を有する。
【００６６】
入出力部１５１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号をコンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００６７】
コンフィグレーションデータ書込制御回路１５２は、演算状態制御回路１０１からの制御信号に応じて、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶するコンフィグレーションデータ記憶回路１５３よりコンフィグレーションデータを読み出し、演算回路部１０５の所定の演算回路１０９にコンフィグレーションデータバス１１０を介して出力する回路である。
【００６８】
コンフィグレーションデータ記憶回路１５３は、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶するための記憶領域１５４を有する回路である。そしてコンフィグレーションデータ記憶回路１５３は、コンフィグレーションデータ書込制御回路１５２の制御に応じて所定のコンフィグレーションデータの読み出し、コンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００６９】
次いで図５に図１（Ａ）に示した電源制御回路１０４の詳細な構成について示す。図５に示す電源制御回路１０４は、入出力部１６１及び電源切替回路１６２を有する。
【００７０】
入出力部１６１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号を電源切替回路１６２に出力する回路である。
【００７１】
電源切替回路１６２は、演算状態制御回路１０１の制御信号に応じて電源回路１０７からの電源電圧を演算回路部１０５が有する各演算回路１０９に供給するか停止するかを制御するための回路である。電源切替回路１６２は、各演算回路１０９に供給する電源電圧を個別に制御するためのスイッチ等の導通状態を切り替え、電源電圧バス１１１を介して電源電圧の供給または停止を制御することとなる。
【００７２】
次いで図６（Ａ）に図１（Ｂ）に示した記憶回路１１２＿１及び切替演算回路１１３＿１の演算回路部１０５の具体的な構成について示す。
【００７３】
図６（Ａ）に示す一例では、切替演算回路１１３＿１が有する切り替えトランジスタ１２３としてアナログスイッチを有するセレクタ回路１２３＿１乃至１２３＿４を設ける構成とする。そして各セレクタ回路内のアナログスイッチの導通状態を制御するための信号は、３組のトランジスタ１２１を設け、それぞれコンフィグレーションデータとしてＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２として供給される例を説明する。またトランジスタ１２１の導通状態を制御するための信号としてゲート選択制御信号ＧＳＥが供給される例を説明する。
【００７４】
なおコンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２、並びにゲート選択制御信号ＧＳＥは、図１（Ａ）で説明したコンフィグレーションデータバス１１０を介して供給される信号である。なおいずれの信号もＨレベルの電位による信号（Ｈ信号）またはＬレベルの電位の信号（Ｌ信号）が供給される。なおＬ信号はグラウンド電位の信号であることが好ましい。
【００７５】
図６（Ｂ）にはセレクタ回路１２３＿１の回路構成例を示している。図６（Ｂ）に示すセレクタ回路１２３＿１はアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２を有する。アナログスイッチ１７１＿１及びアナログスイッチ１７１＿２はｎチャネル型トランジスタ及びｐチャネル型を組み合わせて構成される。そのため図６（Ａ）に示す一例では、記憶回路１１２＿１にはセレクタ回路１２３＿１に、１組のトランジスタ１２１を設ける構成となる。そしてトランジスタ１２１のソース及びドレインの一方よりコンフィグレーションデータＤ０及びＤＢ０が供給され、アナログスイッチ１７１＿１またはアナログスイッチ１７１＿２を導通状態とすることで入力端子ＩＮ１または入力端子ＩＮ２の信号を出力端子ＯＵＴに出力する。
【００７６】
また図６（Ａ）に示す一例では、切替演算回路１１３＿１が有する論理回路として、論理積を演算する論理回路１２２＿１、論理和を演算する論理回路１２２＿２、排他的論理和を演算する論理回路１２２＿３、加算演算する論理回路１２２＿４を有する例を示す。また図６（Ａ）に示す一例では、論理回路１２２＿４の入力端子側にはインバータ回路１７０を設け論理回路１２２＿４で減算演算する構成について示している。なお論理回路１２２＿４に入力される信号Ｃｉｎは加算演算の際の桁上がりによる信号であり、桁上がりがあれば、信号Ｃｏｕｔを出力するものとして示している。
【００７７】
図６（Ａ）に示す一例では、コンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２を表１のように切り替えて、結線状態を切り替えることで論理状態を切り替えることができる。なお表１において、「１」はＨ信号、「０」はＬ信号を表す。表１に示すようにコンフィグレーションデータを切り替えることで切り替えトランジスタとなるセレクタ回路の導通状態を切り替え、論理状態を切り替えることができる。そして入力端子Ａ，Ｂからの入力データを出力端子Ｙからの出力データとして得ることができる。
【００７８】
【表１】
【００７９】
なお図６（Ｂ）で示したアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２が有するトランジスタ（例えばｎチャネル型トランジスタ及びｐチャネル型トランジスタ）をトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂとすると、トランジスタ１２１は図６（Ｃ）に示すようにトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲートに接続される。上述したように本実施の形態においては、記憶回路１１２＿１が有するトランジスタ１２１として、トランジスタのオフ電流を低減したトランジスタを用いる。そのため図６（Ｃ）に示すトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位の保持（図６（Ｃ）中のノード１７２）が可能となる。従って図６（Ａ）の構成により、電源電圧の供給が停止した状態であっても、トランジスタ１２１を非導通状態とすることで、論理回路１２２間の結線状態を保持できる。
【００８０】
また図６（Ｃ）の構成では、トランジスタ１２１のオフ電流を低減することでトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位を保持する構成とすることにより、電位を保持することでコンフィグレーションデータの保持を可能にするものである。従って図６（Ａ）のトランジスタの導通状態と非導通状態を切り替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【００８１】
次いで図１（Ａ）に示すプログラマブルロジックデバイス１００の動作について、図７乃至図９のフローチャートを用いて説明する。図７に示すフローチャートでは、使用頻度が低い演算回路１０９の電源電圧の供給を停止して、低消費電力化を図る動作について説明する。
【００８２】
なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を行わないことをいう。また本明細書における信号または電源電圧の供給の復帰とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を停止していた状態から再度供給を再開することをいう。
【００８３】
まず、状態記憶回路１０２中に記憶された演算回路１０９に関する使用頻度数、及び最終使用時について検索する（ステップ８０１）。
【００８４】
次いで検索した演算回路１０９に関する使用頻度数、及び最終使用時が、任意のしきい値以下であるか判断する（ステップ８０２）。なおしきい値は演算回路部１０５の使用状況に応じて可変する構成であってもよい。該しきい値は、使用頻度の低いまたは使用頻度が間欠的である演算回路を検出し、当該演算回路の電源電圧を停止するためのものである。
【００８５】
次いでステップ８０２で該当する演算回路１０９がある場合、該演算回路１０９の電源電圧を停止する（ステップ８０３）。なおステップ８０２で該当する演算回路１０９がない場合、終了する。
【００８６】
次いでステップ８０２で該当する演算回路１０９の電源状態について、状態記憶回路１０２中の記憶データを書き換える処理を行う（ステップ８０４）。
【００８７】
以上が、プログラマブルロジックデバイスにおける、使用頻度が低い演算回路１０９の電源電圧の供給を停止する動作の説明である。本実施の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、低消費電力化を図ることができる。
【００８８】
次に図８に示すフローチャートでは、電源電圧が供給された演算回路１０９、電源電圧の供給が停止した演算回路１０９が演算回路部１０５に混在する状態で所定の演算処理を行うための動作について説明する。
【００８９】
まず、状態記憶回路１０２中に記憶された記憶データから、演算回路１０９のコンフィグレーション状態（図８中、コンフィグ状態と略記）を検索する（ステップ８１１）。
【００９０】
次いで該当するコンフィグレーション状態が演算回路１０９から検出されたかを判断する（ステップ８１２）。なおステップ８１２は、例えば入力データを論理和で演算したい場合に、演算回路１０９中に論理和の結線状態にある演算回路１０９があるか否かを検出するためのステップである。従って該当するコンフィグレーション状態が演算回路１０９から検出されるか否かにより処理が分岐する。
【００９１】
まずステップ８１２で該当するコンフィグレーション状態が演算回路１０９から検出された場合について説明する。この場合、状態記憶回路１０２中の記憶データから、該演算回路１０９の電源状態に関する記憶データを検索する（ステップ８１３）。
【００９２】
次いで該当する演算回路１０９の電源電圧の供給状態が供給されているか否かを判断する（ステップ８１４）。なおステップ８１４で、該当する演算回路１０９の電源電圧の供給状態が供給されていない場合は、状態記憶回路１０２中の該当する演算回路１０９の電源状態を供給状態に変更し（ステップ８１５）、該当する演算回路１０９に電源電圧を供給する（ステップ８１６）。
【００９３】
該当する演算回路１０９に電源電圧が供給された状態として、次いで状態記憶回路１０２中の該当する演算回路１０９の使用頻度をインクリメントし、最終使用時を更新する（ステップ８１７）。
【００９４】
次いで該当する演算回路に入力データを入力し、所定の演算処理を行う（ステップ８１８）。
【００９５】
またステップ８１２で該当する演算回路１０９が検出されない場合について説明する。この場合、状態記憶回路１０２中の演算回路１０９に関する使用頻度数、及び最終使用時を検索し、使用頻度が小さいまたは最終使用時からの時間の経過が長い演算回路１０９を検索する（ステップ８１９）。
【００９６】
次いでステップ８１９で該当する演算回路１０９の電源電圧の供給状態が供給されているか否かを判断する（ステップ８２０）。なおステップ８２０で、該当する演算回路１０９の電源電圧の供給状態が供給されていない場合は、状態記憶回路１０２中の該当する演算回路１０９の電源状態を供給状態に変更し（ステップ８２１）、該当する演算回路１０９に電源電圧を供給する（ステップ８２２）。
【００９７】
ステップ８１９で該当する演算回路１０９に電源電圧が供給された状態として、次いで状態記憶回路１０２中の該当する演算回路１０９のコンフィグレーション状態に関する記憶データを、ステップ８１１に該当するコンフィグレーション状態に変更する（ステップ８２３）。ステップ８２３でコンフィグレーション状態を変更した演算回路１０９は、状態記憶回路１０２中の該当する演算回路１０９に関する使用頻度及び最終使用時をリセットする（ステップ８２４）。
【００９８】
次いでステップ８１９で該当する演算回路１０９を、ステップ８１１に該当するコンフィグレーション状態にするためのコンフィグレーションデータを書き込む（ステップ８２５）。
【００９９】
次いで該当する演算回路に入力データを入力し、所定の演算処理を行う（ステップ８１８）。
【０１００】
以上が、プログラマブルロジックデバイスにおける、電源電圧が供給された演算回路１０９、電源電圧の供給が停止した演算回路１０９が演算回路部１０５に混在する状態で所定の演算処理を行うための動作の説明である。本実施の一態様は、電源電圧の供給を停止と電源電圧の供給の復帰とを切り替えて効率的に演算処理を行うことができ、低消費電力化を図ることができる。
【０１０１】
次に図９に示すフローチャートでは、同じ演算処理が繰り返し行われる場合、同じコンフィグレーション状態の演算回路１０９を構成することで演算処理を並列化し、処理速度の向上を計る動作について説明する。
【０１０２】
まず、状態記憶回路１０２中に記憶された演算回路１０９に関する使用頻度数、及び最終使用時について検索し、使用頻度が大きいまたは最終使用時が短い演算回路１０９について検出する（ステップ８３１）。
【０１０３】
次いでステップ８３１で該当する演算回路１０９が存在すると判断される場合と、ステップ８３１で該当する演算回路が存在しないと判断される場合に分岐する（ステップ８３２）。なお該当する演算回路１０９が存在しないと判断される場合には、処理は終了となる。
【０１０４】
次いでステップ８３１で該当する演算回路１０９が存在すると判断される場合、状態記憶回路１０２中の演算回路１０９に関する使用頻度数、及び最終使用時を検索し、使用頻度が小さいまたは最終使用時からの時間の経過が長い演算回路１０９を検索する（ステップ８３３）。
【０１０５】
次いでステップ８３３で該当する演算回路１０９が存在すると判断される場合と、ステップ８３３で該当する演算回路が存在しないと判断される場合に分岐する（ステップ８３４）。なお該当する演算回路１０９が存在しないと判断される場合には、処理は終了となる。
【０１０６】
次いでステップ８３４で該当する演算回路１０９が存在する場合、ステップ８３２で該当する演算回路１０９のコンフィグレーション状態を、ステップ８３３で該当する演算回路１０９のコンフィグレーション状態にコピーする（ステップ８３５）。
【０１０７】
次いでステップ８３５でコンフィグレーション状態を変更した演算回路１０９は、状態記憶回路１０２中の該当する演算回路１０９に関する使用頻度及び最終使用時をリセットする（ステップ８３６）。
【０１０８】
次いでステップ８３５でコンフィグレーション状態を変更した演算回路１０９を、ステップ８３２に該当するコンフィグレーション状態にするためのコンフィグレーションデータを書き込む（ステップ８３７）。
【０１０９】
以上が、プログラマブルロジックデバイスにおける、同じ演算処理が繰り返し行われる場合、同じコンフィグレーション状態の演算回路１０９を構成することで演算処理を並列化し、処理速度の向上を計る動作の説明である。本実施の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上を図ることができる。
【０１１０】
以上説明したように、本発明の一態様は、電源電圧の供給の停止と電源電圧の供給を復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることができる。
【０１１１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１１２】
（実施の形態２）
本実施の形態においては、実施の形態１に示すプログラマブルロジックデバイスが有する各トランジスタの作製方法について、図１０乃至図１３を用いて説明する。例として図６（Ｃ）に示す、トランジスタ１２１、トランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂの作製方法について説明する。なお、図１０乃至図１３において、Ａ−Ｂに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ１２１、ｎ型チャネル型のトランジスタ１７１＿Ａ及びｐ型チャネル型のトランジスタ１７１＿Ｂが形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ１２１のソース電極またはドレイン電極の一方とｎチャネル型のトランジスタ１７１＿Ａのゲート電極とが接続されたノード１７２における断面図に相当する。なお、本実施の形態では、直接図示しないが、図６（Ｃ）に示すようにｐチャネル型のトランジスタ１７１＿Ｂのゲート電極もノード１７２と接続される。
【０１１３】
まず、図１０（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１１４】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【０１１５】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【０１１６】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１１７】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にホウ素等のｐ型を付与する不純物元素を添加して、形成される。
【０１１８】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１１９】
次に、図１０（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂを形成する。
【０１２０】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７ａ及びゲート絶縁膜２０７ｂを形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７ａ及びゲート絶縁膜２０７ｂを形成する。
【０１２１】
ゲート電極２０９ａ及びゲート電極２０９ｂは、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９ａ及びゲート電極２０９ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１２２】
ゲート電極２０９ａ及びゲート電極２０９ｂは、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１２３】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂを形成する。
【０１２４】
なお、高集積化を実現するためには、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を設けることもできる。
【０１２５】
次に、図１０（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５に添加する。
【０１２６】
また、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂとは異なる不純物濃度の不純物領域を形成することができる。
【０１２７】
次に、図１０（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５及び絶縁膜２１７を形成する。
【０１２８】
絶縁膜２１５及び絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【０１２９】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１３０】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂに添加された不純物元素を活性化するための熱処理を行う。
【０１３１】
以上の工程により、図１０（Ｄ）に示すように、ｎチャネル型のトランジスタ１７１＿Ａ及びｐチャネル型のトランジスタ１７１＿Ｂを作製することができる。
【０１３２】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。
【０１３３】
コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むことで形成される。
【０１３４】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａ乃至配線２２３ｃを形成する（図１１（Ａ）参照）。
【０１３５】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１３６】
配線２２３ａ乃至配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１３７】
平坦化された絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃを用いることで、後に形成する酸化物半導体にチャネル形成領域を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体にチャネル形成領域を有するトランジスタを形成することができる。
【０１３８】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１３９】
次に、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１４０】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０１４１】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
【０１４２】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
【０１４３】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した水素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
【０１４４】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱及び排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
【０１４５】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１４６】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜２２７を形成する（図１１（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
【０１４７】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１５０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５１】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１５２】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１５３】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１５４】
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
【０１５５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
【０１５７】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
【０１５８】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５９】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）（モル数比に換算するとＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）（モル数比に換算するとＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）などとすればよい。このような原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６０】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２（＝１／５：２／５：２／５）、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６１】
酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚｎ酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１６３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１６４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１６５】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１６６】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１６７】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０１６８】
また、酸化物半導体膜２２７として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
【０１６９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１７０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１７１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１７２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１７３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１７４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１４乃至図１６を用いて詳細に説明する。なお、特に断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７５】
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１４（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。
【０１７６】
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１４（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。図１４（Ｂ）に示す小グループは電荷が０である。
【０１７７】
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。
【０１７８】
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。
【０１７９】
図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グループは電荷が−１となる。
【０１８０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１８１】
ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１４（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１８３】
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８４】
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８５】
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８６】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８７】
具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１８９】
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１９０】
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１９１】
図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１９３】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１６（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９４】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜２２７を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とすることができる。
【０１９５】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。
【０１９６】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることができる。
【０１９７】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理などで兼ねることも可能である。
【０１９８】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１９９】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０２００】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０２０１】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０２０２】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０２０３】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図１２（Ａ）参照）。
【０２０４】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２０５】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２０６】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２０７】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２０８】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２０９】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【０２１０】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２１１】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【０２１２】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０２１３】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
【０２１４】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２１５】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１２（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０２１６】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２１７】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２１８】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０２１９】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２２０】
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０２２１】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２２２】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２２３】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
【０２２４】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２２５】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２２６】
次に、図１２（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０２２７】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２２８】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２２９】
まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２３０】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２３１】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２３２】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２３３】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａ乃至配線２２３ｃと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
【０２３４】
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０２３５】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【０２３６】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
【０２３７】
次に、図１３（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２３８】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２３９】
以上の工程により、図１３（Ａ）に示すように、酸化物半導体にチャネル形成領域を有するトランジスタ１２１を作製することができる。なお、上記トランジスタ１２１は、ｉ型（真性半導体）またはｉ型に限りなく近い領域２３５ａを含む酸化物半導体膜２３５を有するため、極めて優れた特性を示す。
【０２４０】
なお、本実施の形態でトランジスタ１２１をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１２１は、一対の電極２４１ａ及び電極２４１ｂが、一対の第２の領域２３５ｂ及び第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂ及び第２の領域２３５ｃが、一対の電極２４１ａ及び電極２４１ｂの少なくとも一部と接する構成としても良い。
【０２４１】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９ａ、電極２４１ａ及び電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ａに接して配線２４９を、電極２４１ｂに接して配線２５０を形成する。配線２４９及び配線２５０は、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄに示す材料を適宜用いることができる。
【０２４２】
以上の工程により、トランジスタ１２１、トランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂを作成することができる。
【０２４３】
以上に示すように、トランジスタ１２１のオフ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半導体を、記憶回路のトランジスタに用いることにより、電源電圧の供給を停止してもコンフィギュレーションデータを保持することができる。
【０２４４】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
【０２４５】
（実施の形態３）
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を導出する。
【０２４６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２４７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（２）で表現できる。
【０２４８】
【数２】
【０２４９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、次の式（３）で表現できる。
【０２５０】
【数３】
【０２５１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、次の式（４）で表現できる。
【０２５２】
【数４】
【０２５３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、次の式（５）となる。
【０２５４】
【数５】
【０２５５】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２５６】
このようにして求めた欠陥密度等をもとに式（２）及び式（３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２５７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、次の式（６）で表現できる。
【０２５８】
【数６】
【０２５９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２６０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１７に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２６１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２６２】
図１７で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２６３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１８乃至図２０に示す。なお、計算に用いたトランジスタの断面構造を図２１に示す。図２１に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する第２の領域１１０３ｂ及び第２の領域１１０３ｃを有する。第２の領域１１０３ｂ及び第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２６４】
図２１（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
【０２６５】
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。また、第２の領域１１０３ｂ及び第２の領域１１０３ｃに接して、ソース電極１１０８ａ及びドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２６６】
図２１（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａ及びドレイン電極１１０８ｂを有する点で図２１（Ａ）に示すトランジスタと同じである。
【０２６７】
図２１（Ａ）に示すトランジスタと図２１（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電型である。図２１（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の領域１１０３ｂ及び第２の領域１１０３ｃであるが、図２１（Ｂ）に示すトランジスタでは、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６ｂ）の幅と同じである。
【０２６８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１８は、図２１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２６９】
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２７０】
図１９は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０２７１】
また、図２０は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
【０２７２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２７３】
なお、移動度μのピークは、図１８では８０ｃｍ２／Ｖｓ程度であるが、図１９では６０ｃｍ２／Ｖｓ程度、図２０では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実施の形態で示した記憶回路のトランジスタとして用いることにより、コンフィギュレーションデータの書き込みを高速でおこなうことができる。
【０２７４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体にチャネル形成領域を有するトランジスタについて説明する。
【０２７５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２７６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。以下、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体にチャネル形成領域を有するトランジスタを作製して各種測定を行った結果について説明する。
【０２７７】
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２２を用いて説明する。図２２（Ａ）は、当該トランジスタの平面図であり、図２２（Ｂ）は図２２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２７８】
図２２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６及び一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８及びゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８及び層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６及び配線６１８を覆って設けられた保護膜６２０と、を有する。ここで、一対の電極６１４は、当該トランジスタのソース電極及びドレイン電極として機能する。
【０２７９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０２８０】
なお、図２２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０２８１】
図２３（Ａ）〜図２３（Ｃ）は、図２２に示すトランジスタにおいて、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２８２】
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２８３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２８４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２８５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２８６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
【０２８７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２８８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２８９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２９０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２９１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２９２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２９３】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２９４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２９５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２９６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２９７】
図２４に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２９８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２９９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３００】
図２５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３０１】
具体的には、図２５に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０３０２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３０３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３０４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３０５】
図２６に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３０６】
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３０７】
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３０８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。
【０３０９】
このようにオフ電流の低いトランジスタを、先の実施の形態で示した記憶回路が有するトランジスタとして用いることにより、電源電圧の供給が停止したときでもコンフィギュレーションデータを保持することが可能となる。これにより、電源投入後のコンフィギュレーションデータの書き込みを省略することが可能となるので、演算回路の起動時間を短くすることができる。よって、ノーマリーオフの駆動方法を用いて、低消費電力化を図ることができるプログラマブルロジックデバイスを提供することができる。
【０３１０】
また、このように移動度の高いトランジスタを、先の実施の形態で示した記憶回路が有するトランジスタとして用いることにより、コンフィギュレーションデータの書き込みを高速でおこなうことができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブルロジックデバイスを提供することができる。
【０３１１】
ところで、不揮発性の記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶素子とは原理が全く異なっている。表２はＭＴＪ素子と、本実施の形態に係る記憶素子との対比を示す。
【０３１２】
【表２】
【０３１３】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０３１４】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０３１５】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【０３１６】
一方、本実施の形態で示す酸化物半導体を用いた記憶素子は、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いた記憶素子は磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【符号の説明】
【０３１７】
１００ プログラマブルロジックデバイス
１０１ 演算状態制御回路
１０２ 状態記憶回路
１０３ コンフィグレーション状態切り替え回路
１０４ 電源制御回路
１０５ 演算回路部
１０６ コマンドデコーダ回路
１０７ 電源回路
１０８ データ入出力バス
１０９ 演算回路
１１０ コンフィグレーションデータバス
１１１ 電源電圧バス
１１２ 記憶回路
１１２＿１ 記憶回路
１１２＿２ 記憶回路
１１３ 切替演算回路
１１３＿１ 切替演算回路
１１３＿２ 切替演算回路
１２１ トランジスタ
１２２ 論理回路
１２２＿１ 論理回路
１２２＿２ 論理回路
１２２＿３ 論理回路
１２２＿４ 論理回路
１２３ 切り替えトランジスタ
１２３＿１ セレクタ回路
１２３＿２ セレクタ回路
１２３＿３ セレクタ回路
１２３＿４ セレクタ回路
１３１ 入出力部
１３２ 制御回路部
１３３ タイマー回路
１３４ 制御回路
１４１ 入出力部
１４２ 記憶回路
１４２＿１ 記憶回路
１４３ 領域
１４４ 領域
１４５ 領域
１４６ 領域
１５１ 入出力部
１５２ コンフィグレーションデータ書込制御回路
１５３ コンフィグレーションデータ記憶回路
１５４ 記憶領域
１６１ 入出力部
１６２ 電源切替回路
１７０ インバータ回路
１７１ トランジスタ
１７１＿１ アナログスイッチ
１７１＿２ アナログスイッチ
１７１＿Ａ トランジスタ
１７１＿Ｂ トランジスタ
１７２ ノード
２０１ 半導体基板
２０３ 素子分離領域
２０５ ｐウェル領域
２１５ 絶縁膜
２１７ 絶縁膜
２２１ 絶縁膜
２２５ 絶縁膜
２２７ 酸化物半導体膜
２２９ 酸化物半導体膜
２３１ 絶縁膜
２３３ ゲート電極
２３５ 酸化物半導体膜
２３７ サイドウォール絶縁膜
２３９ ゲート絶縁膜
２４３ 絶縁膜
２４５ 絶縁膜
２４９ 配線
２５０ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
８０１ ステップ
８０２ ステップ
８０３ ステップ
８０４ ステップ
８１１ ステップ
８１２ ステップ
８１３ ステップ
８１４ ステップ
８１５ ステップ
８１６ ステップ
８１７ ステップ
８１８ ステップ
８１９ ステップ
８２０ ステップ
８２１ ステップ
８２２ ステップ
８２３ ステップ
８２４ ステップ
８２５ ステップ
８３１ ステップ
８３２ ステップ
８３３ ステップ
８３４ ステップ
８３５ ステップ
８３６ ステップ
８３７ ステップ
１１０１ 下地絶縁膜
１１０２ 絶縁物
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０７ 絶縁物
２０７ａ ゲート絶縁膜
２０７ｂ ゲート絶縁膜
２０９ａ ゲート電極
２０９ｂ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１９ａ コンタクトプラグ
２１９ｄ コンタクトプラグ
２２３ａ 配線
２２３ｃ 配線
２３５ａ 領域
２３５ｂ 領域
２３５ｃ 領域
２４１ａ 電極
２４１ｂ 電極
１１０３ａ 領域
１１０３ｂ 領域
１１０３ｃ 領域
１１０６ａ サイドウォール絶縁膜
１１０６ｂ サイドウォール絶縁膜
１１０８ａ ソース電極
１１０８ｂ ドレイン電極
【技術分野】
【０００１】
電源の供給が停止しても結線形態の保持が可能なプログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、製品出荷後にユーザーによる内部の論理回路の設計変更が可能なことから、試作品から量産品に至るまで利用が進んでいる。
【０００３】
ＰＬＤとしては、代表的にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）がある。ＦＰＧＡは複数の論理回路を有し、メモリ部に格納されたデータ（コンフィギュレーションデータ）により、論理回路間の結線状態を切り替えるスイッチのオン又はオフを制御することで、製造後における内部の論理状態の変更を可能にしている。
【０００４】
近年では、電源電圧が停止しても、論理回路の結線状態を保持可能なプログラマブルロジックデバイスについて、研究開発が非常に活発である（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の構成では、プログラマブルロジックデバイスにおいてコンフィグレーションデータを保持するメモリ部に、強誘電体材料を用いた記憶素子が用いられている。
【０００７】
しかしながら、強誘電体材料を用いた記憶素子は、コンフィグレーションデータの書き込み時において構造の変化を促す必要があり、書き換え回数に限度がある。従って、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化が問題となる。
【０００８】
そこで本発明の一態様では、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化を低減でき、且つ電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスを提供することを課題の一とする。
【０００９】
また本発明の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおける、処理速度の向上及び低消費電力化を図ることのできるプログラマブルロジックデバイスを提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、演算回路のコンフィグレーションデータを書き換えることで論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の記憶データを記憶する状態記憶回路と、記憶データをもとに、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間には、切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、切り替えトランジスタのゲートにコンフィグレーションデータを保持するプログラマブルロジックデバイスである。
【００１１】
本発明の一態様は、コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、演算回路のコンフィグレーションデータを書き換えることで論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路のコンフィグレーション状態、電源状態、使用頻度及び最終使用時を記憶する状態記憶回路と、コンフィグレーション状態、電源状態、使用頻度及び最終使用時をもとに、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間には、切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、切り替えトランジスタのゲートにコンフィグレーションデータを保持するプログラマブルロジックデバイスである。
【００１２】
本発明の一態様において、最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されるプログラマブルロジックデバイスが好ましい。
【００１３】
本発明の一態様において、コンフィグレーション状態切り替え回路は、コンフィグレーション状態をもとに複数の演算回路の論理状態を検索し、該検索の結果をもとにコンフィグレーションデータを書き換えるプログラマブルロジックデバイスが好ましい。
【００１４】
本発明の一態様において、電源制御回路は、電源状態をもとに複数の演算回路の電源状態を検索し、該検索の結果をもとに演算回路への電源電圧の供給を制御するプログラマブルロジックデバイスが好ましい。
【００１５】
本発明の一態様において、コンフィグレーション状態切り替え回路は、使用頻度及び最終使用時をもとに、コンフィグレーションデータを書き換えるプログラマブルロジックデバイスが好ましい。
【００１６】
本発明の一態様において、電源制御回路は、使用頻度及び最終使用時をもとに、演算回路への電源電圧の供給を制御するプログラマブルロジックデバイスが好ましい。
【発明の効果】
【００１７】
本発明の一態様により、コンフィグレーションデータの繰り返しの書き換えに伴う記憶素子の劣化を低減できる。また、電源電圧の供給を停止しても論理回路の結線状態を保持できる。
【００１８】
また本発明の一態様により、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】記憶回路のブロック図。
【図２】演算状態制御回路のブロック図。
【図３】状態記憶回路のブロック図。
【図４】コンフィグレーション状態切り替え回路のブロック図。
【図５】電源制御回路のブロック図。
【図６】記憶回路の回路構成を説明する図。
【図７】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図８】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図９】プログラマブルロジックデバイスの動作を説明するフローチャート図。
【図１０】プログラマブルロジックデバイスの作製工程を示す図。
【図１１】プログラマブルロジックデバイスの作製工程を示す図。
【図１２】プログラマブルロジックデバイスの作製工程を示す図。
【図１３】プログラマブルロジックデバイスの作製工程を示す図。
【図１４】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１５】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１７】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２１】計算に用いたトランジスタの断面構造を説明する図。
【図２２】測定に用いたトランジスタの断面構造を説明する図。
【図２３】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２４】試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。
【図２５】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２６】Ｉｄｓ及び電界効果移動度のＶｇｓ依存性を示す図。
【図２７】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回路構成について、図１乃至図５を参照して説明する。
【００２５】
図１（Ａ）にプログラマブルロジックデバイスの構成を示す。プログラマブルロジックデバイス１００は、演算状態制御回路１０１、状態記憶回路１０２、コンフィグレーション状態切り替え回路１０３、電源制御回路１０４及び演算回路部１０５を有する。
【００２６】
演算状態制御回路１０１は、コマンドデコーダ回路１０６からの命令信号（コマンド信号）及び状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための回路である。なおコマンドデコーダ回路１０６は、プログラマブルロジックデバイス１００の外部からの信号を解析して、演算状態制御回路１０１に送信する回路である。
【００２７】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９（ＡＬＵ回路ともいう。ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ）が状態を記憶するための回路である。例えば複数の演算回路１０９のそれぞれにおけるコンフィグレーション状態、電源状態、使用頻度及び最終使用時に関する状態を記憶データとして記憶する回路である。
【００２８】
なおコンフィグレーション状態とは、演算回路１０９に書き込まれたコンフィグレーションデータに基づく回路の論理状態のことをいう。また電源状態とは、各演算回路１０９に電源電圧が供給されているか否かに関する状態のことをいう。また使用頻度とは、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いて演算がなされた回数をカウントしたカウント数をいう。また最終使用時に関する状態は、演算回路１０９の論理状態が切り替わってから該演算回路１０９を最後に用いた時間を記憶するものである。
【００２９】
コンフィグレーション状態切り替え回路１０３は、各演算回路１０９に書き込むコンフィグレーションデータを演算状態制御回路１０１の制御に応じて書き換えるための回路である。具体的にコンフィグレーション状態切り替え回路１０３は、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶しておき演算状態制御回路１０１の制御信号に応じて必要なコンフィグレーションデータを所定の演算回路に出力するための回路である。
【００３０】
電源制御回路１０４は、電源回路１０７からの電源電圧を演算状態制御回路１０１の制御に応じて、各演算回路１０９に供給するか停止するかを制御するための回路である。なお電源電圧を供給するか停止するかについては、状態記憶回路１０２の記憶データに応じて切り替えが制御されることとなる。
【００３１】
演算回路部１０５には、データ入出力バス１０８を介して入力データ及び出力データが入出力される。また演算回路部１０５は複数の演算回路１０９を有する。複数の演算回路１０９は、コンフィグレーション状態切り替え回路１０３からのコンフィグレーションデータを各演算回路１０９に入力するためのコンフィグレーションデータバス１１０に接続されている。また複数の演算回路１０９は、電源制御回路１０４からの電源電圧を各演算回路１０９に入力するための電源電圧バス１１１に接続されている。
【００３２】
演算回路１０９は、コンフィグレーションデータを記憶可能な記憶回路１１２、及び記憶回路１１２に記憶されたコンフィグレーションデータに応じて導通状態が切替可能な切り替えトランジスタにより、論理状態が切り替え可能な切替演算回路１１３を有する。
【００３３】
なお演算回路１０９はマトリクス状に設けられ、複数の演算回路の間を行方向または列方向に延設してコンフィグレーションデータバス１１０及び電源電圧バス１１１を設ける構成とすればよい。なお、演算回路１０９は必ずしもマトリクス状に設ける必要はなく、例えば、行方向または列方向に隣接させて設け、コンフィグレーションデータバス１１０及び電源電圧バス１１１を行方向または列方向に延設して設けても良い。
【００３４】
次いで図１（Ｂ）に図１（Ａ）に示した演算回路１０９の詳細な構成について示す。図１（Ｂ）に示す演算回路１０９は、複数の記憶回路１１２及び複数の切替演算回路１１３を有する。図１（Ｂ）では、記憶回路１１２＿１及び記憶回路１１２＿２並びに切替演算回路１１３＿１及び切替演算回路１１３＿２を有する構成について示している。またコンフィグレーションデータバス１１０は、記憶回路１１２＿１及び記憶回路１１２＿２毎に異なるコンフィグレーションデータが入力されるよう複数の配線を有する。また切替演算回路１１３＿１及び切替演算回路１１３＿２には、データ入出力バス１０８を介して入力データが入力され、切替演算回路１１３＿１及び切替演算回路１１３＿２による論理状態に応じた出力データを出力する。
【００３５】
記憶回路１１２＿１及び記憶回路１１２＿２は、酸化物半導体層にチャネル形成領域が形成されるトランジスタ１２１を有している。また切替演算回路１１３＿１及び切替演算回路１１３＿２は、複数の論理回路１２２、及びトランジスタ１２１毎に設けられた切り替えトランジスタ１２３を有する。切り替えトランジスタ１２３は、導通状態を制御することで論理回路１２２間の結線状態を制御することができる。結線状態を制御することで、切替演算回路１１３＿１及び切替演算回路１１３＿２は論理状態を切り替えることができる。
【００３６】
なお記憶回路１１２＿１及び記憶回路１１２＿２が有するトランジスタ１２１は、トランジスタのオフ電流を低減することにより、切り替えトランジスタ１２３のゲート電位の保持が可能となる。従って図１（Ｂ）の構成により、電源電圧の供給を停止しても論理回路１２２間の結線状態を保持できる。
【００３７】
また図１（Ｂ）の構成では、トランジスタのオフ電流を低減することで切り替えトランジスタのゲート電位を保持する構成とすることにより、電位を保持することでコンフィグレーションデータの保持を可能にするものである。従って図１（Ｂ）のトランジスタの導通状態と非導通状態を切り替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【００３８】
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００３９】
本実施の形態では、記憶回路１１２＿１及び記憶回路１１２＿２が有するトランジスタ１２１のオフ電流を極力低減するための構成として、酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いる。なお図面において、図１（Ｂ）に示すように、トランジスタ１２１には、酸化物半導体層にチャネル形成領域が形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００４０】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００４２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００４３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００４４】
これらに限られず、必要とする半導体特性（移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４６】
酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、アモルファスより高い電界効果移動度が見込める多結晶であることが好ましい。また非単結晶の場合、アモルファスでも良い。また、アモルファス中に結晶性を有する部分を含む構造でもよい。すなわち、酸化物半導体は、アモルファスでも良く、トランジスタにおける電界効果移動度の向上や信頼性を高めるためには酸化物半導体中に結晶成分を含む非アモルファスであることがより好ましい。
【００４７】
なお酸化物半導体は、表面が平坦であることが好ましい。表面が平坦である酸化物半導体膜を用いてトランジスタを作製した際、界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４８】
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４９】
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
【００５０】
【数１】
【００５１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００５２】
酸化物半導体内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネル形成領域が形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、トランジスタ１２１が非導通状態である時、切り替えトランジスタ１２３のゲート電位を長期間にわたり保持することができる。
【００５３】
なお、酸化物半導体において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【００５４】
また、酸化物半導体には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００５５】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、切り替えトランジスタ１２３のゲート電位の保持を実現する構成としてもよい。
【００５６】
次いで図２に図１（Ａ）に示した演算状態制御回路１０１の詳細な構成について示す。図２に示す演算状態制御回路１０１は、入出力部１３１、制御回路部１３２、タイマー回路１３３及び状態記憶回路読み出し書き込み制御回路１３４を有する。
【００５７】
入出力部１３１は、コマンドデコーダ回路１０６からの命令信号が入力され、制御回路部１３２に命令信号を出力する回路である。
【００５８】
制御回路部１３２は、入出力部１３１からの命令信号、及び状態記憶回路読み出し書き込み制御回路１３４を介した状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための回路である。例えば制御回路部１３２は、命令信号が入力データの論理和を出力データとして出力する命令である場合、状態記憶回路１０２の記憶データをもとに該当する論理和の演算が可能な演算回路１０９が演算回路部１０５にあるか、該演算回路に電源電圧が供給されているか等の記憶データと併せて、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御する回路である。
【００５９】
タイマー回路１３３は、各演算回路１０９が最後に演算を行った時間についての最終使用時を検出するための回路である。タイマー回路１３３はカウンター回路等を用いて構成すればよい。
【００６０】
状態記憶回路読み出し書き込み制御回路１３４は、コンフィグレーション状態切り替え回路１０３及び電源制御回路１０４を制御するための記憶データを状態記憶回路１０２から読み出し、且つ命令信号に応じた演算回路１０９での最終使用時をタイマー回路１３３をもとに書き込むための回路である。
【００６１】
次いで図３に図１（Ａ）に示した状態記憶回路１０２の詳細な構成について示す。図３に示す状態記憶回路１０２は、入出力部１４１、及び複数の記憶回路１４２＿１乃至１４２＿Ｎ（Ｎは自然数）を有する。なお図３では複数の記憶回路１４２＿１乃至１４２＿Ｎに分けて示しているが、一つの記憶回路内の記憶領域を複数の領域に分けて複数の記憶回路１４２＿１乃至１４２＿Ｎと同様の機能を得る構成であってもよい。
【００６２】
入出力部１４１は、制御回路部１３２からの書き込み信号が入力され、制御回路部１３２に記憶データを出力するための回路である。
【００６３】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９の状態を記憶するため、複数の記憶回路１４２＿１乃至１４２＿Ｎを複数の演算回路１０９に対応して有している。複数の記憶回路１４２＿１乃至１４２＿Ｎは、それぞれ複数の演算回路１０９のコンフィグレーション状態を記憶する領域１４３、電源状態を記憶する領域１４４、使用頻度を記憶する領域１４５、及び最終使用時に関する情報を記憶する領域１４６を有する。各領域１４３乃至領域１４６に記憶される情報は、記憶データとして演算状態制御回路１０１より書き込まれ、演算状態制御回路１０１に読み出される。
【００６４】
なおコンフィグレーション状態を記憶する領域１４３には、演算回路１０９に書き込まれたコンフィグレーションデータに基づく回路の論理状態の情報が記憶される。また電源状態を記憶する領域１４４には、各演算回路１０９に電源電圧が供給されているか否かに関する情報が記憶される。また使用頻度を記憶する領域１４５には、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いて演算がなされた回数をカウントしたカウント数に関する情報が記憶される。また最終使用時に関する情報を記憶する領域１４６は、演算回路１０９の論理状態が切り替わってから該演算回路１０９を用いた時間に関する情報が記憶される。
【００６５】
次いで図４に図１（Ａ）に示したコンフィグレーション状態切り替え回路１０３の詳細な構成について示す。図４に示すコンフィグレーション状態切り替え回路１０３は、入出力部１５１、コンフィグレーションデータ書込制御回路１５２及びコンフィグレーションデータ記憶回路１５３を有する。
【００６６】
入出力部１５１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号をコンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００６７】
コンフィグレーションデータ書込制御回路１５２は、演算状態制御回路１０１からの制御信号に応じて、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶するコンフィグレーションデータ記憶回路１５３よりコンフィグレーションデータを読み出し、演算回路部１０５の所定の演算回路１０９にコンフィグレーションデータバス１１０を介して出力する回路である。
【００６８】
コンフィグレーションデータ記憶回路１５３は、演算回路１０９がとりえる論理状態に切替可能なコンフィグレーションデータを記憶するための記憶領域１５４を有する回路である。そしてコンフィグレーションデータ記憶回路１５３は、コンフィグレーションデータ書込制御回路１５２の制御に応じて所定のコンフィグレーションデータの読み出し、コンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００６９】
次いで図５に図１（Ａ）に示した電源制御回路１０４の詳細な構成について示す。図５に示す電源制御回路１０４は、入出力部１６１及び電源切替回路１６２を有する。
【００７０】
入出力部１６１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号を電源切替回路１６２に出力する回路である。
【００７１】
電源切替回路１６２は、演算状態制御回路１０１の制御信号に応じて電源回路１０７からの電源電圧を演算回路部１０５が有する各演算回路１０９に供給するか停止するかを制御するための回路である。電源切替回路１６２は、各演算回路１０９に供給する電源電圧を個別に制御するためのスイッチ等の導通状態を切り替え、電源電圧バス１１１を介して電源電圧の供給または停止を制御することとなる。
【００７２】
次いで図６（Ａ）に図１（Ｂ）に示した記憶回路１１２＿１及び切替演算回路１１３＿１の演算回路部１０５の具体的な構成について示す。
【００７３】
図６（Ａ）に示す一例では、切替演算回路１１３＿１が有する切り替えトランジスタ１２３としてアナログスイッチを有するセレクタ回路１２３＿１乃至１２３＿４を設ける構成とする。そして各セレクタ回路内のアナログスイッチの導通状態を制御するための信号は、３組のトランジスタ１２１を設け、それぞれコンフィグレーションデータとしてＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２として供給される例を説明する。またトランジスタ１２１の導通状態を制御するための信号としてゲート選択制御信号ＧＳＥが供給される例を説明する。
【００７４】
なおコンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２、並びにゲート選択制御信号ＧＳＥは、図１（Ａ）で説明したコンフィグレーションデータバス１１０を介して供給される信号である。なおいずれの信号もＨレベルの電位による信号（Ｈ信号）またはＬレベルの電位の信号（Ｌ信号）が供給される。なおＬ信号はグラウンド電位の信号であることが好ましい。
【００７５】
図６（Ｂ）にはセレクタ回路１２３＿１の回路構成例を示している。図６（Ｂ）に示すセレクタ回路１２３＿１はアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２を有する。アナログスイッチ１７１＿１及びアナログスイッチ１７１＿２はｎチャネル型トランジスタ及びｐチャネル型を組み合わせて構成される。そのため図６（Ａ）に示す一例では、記憶回路１１２＿１にはセレクタ回路１２３＿１に、１組のトランジスタ１２１を設ける構成となる。そしてトランジスタ１２１のソース及びドレインの一方よりコンフィグレーションデータＤ０及びＤＢ０が供給され、アナログスイッチ１７１＿１またはアナログスイッチ１７１＿２を導通状態とすることで入力端子ＩＮ１または入力端子ＩＮ２の信号を出力端子ＯＵＴに出力する。
【００７６】
また図６（Ａ）に示す一例では、切替演算回路１１３＿１が有する論理回路として、論理積を演算する論理回路１２２＿１、論理和を演算する論理回路１２２＿２、排他的論理和を演算する論理回路１２２＿３、加算演算する論理回路１２２＿４を有する例を示す。また図６（Ａ）に示す一例では、論理回路１２２＿４の入力端子側にはインバータ回路１７０を設け論理回路１２２＿４で減算演算する構成について示している。なお論理回路１２２＿４に入力される信号Ｃｉｎは加算演算の際の桁上がりによる信号であり、桁上がりがあれば、信号Ｃｏｕｔを出力するものとして示している。
【００７７】
図６（Ａ）に示す一例では、コンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２を表１のように切り替えて、結線状態を切り替えることで論理状態を切り替えることができる。なお表１において、「１」はＨ信号、「０」はＬ信号を表す。表１に示すようにコンフィグレーションデータを切り替えることで切り替えトランジスタとなるセレクタ回路の導通状態を切り替え、論理状態を切り替えることができる。そして入力端子Ａ，Ｂからの入力データを出力端子Ｙからの出力データとして得ることができる。
【００７８】
【表１】
【００７９】
なお図６（Ｂ）で示したアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２が有するトランジスタ（例えばｎチャネル型トランジスタ及びｐチャネル型トランジスタ）をトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂとすると、トランジスタ１２１は図６（Ｃ）に示すようにトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲートに接続される。上述したように本実施の形態においては、記憶回路１１２＿１が有するトランジスタ１２１として、トランジスタのオフ電流を低減したトランジスタを用いる。そのため図６（Ｃ）に示すトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位の保持（図６（Ｃ）中のノード１７２）が可能となる。従って図６（Ａ）の構成により、電源電圧の供給が停止した状態であっても、トランジスタ１２１を非導通状態とすることで、論理回路１２２間の結線状態を保持できる。
【００８０】
また図６（Ｃ）の構成では、トランジスタ１２１のオフ電流を低減することでトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位を保持する構成とすることにより、電位を保持することでコンフィグレーションデータの保持を可能にするものである。従って図６（Ａ）のトランジスタの導通状態と非導通状態を切り替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【００８１】
次いで図１（Ａ）に示すプログラマブルロジックデバイス１００の動作について、図７乃至図９のフローチャートを用いて説明する。図７に示すフローチャートでは、使用頻度が低い演算回路１０９の電源電圧の供給を停止して、低消費電力化を図る動作について説明する。
【００８２】
なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を行わないことをいう。また本明細書における信号または電源電圧の供給の復帰とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を停止していた状態から再度供給を再開することをいう。
【００８３】
まず、状態記憶回路１０２中に記憶された演算回路１０９に関する使用頻度数、及び最終使用時について検索する（ステップ８０１）。
【００８４】
次いで検索した演算回路１０９に関する使用頻度数、及び最終使用時が、任意のしきい値以下であるか判断する（ステップ８０２）。なおしきい値は演算回路部１０５の使用状況に応じて可変する構成であってもよい。該しきい値は、使用頻度の低いまたは使用頻度が間欠的である演算回路を検出し、当該演算回路の電源電圧を停止するためのものである。
【００８５】
次いでステップ８０２で該当する演算回路１０９がある場合、該演算回路１０９の電源電圧を停止する（ステップ８０３）。なおステップ８０２で該当する演算回路１０９がない場合、終了する。
【００８６】
次いでステップ８０２で該当する演算回路１０９の電源状態について、状態記憶回路１０２中の記憶データを書き換える処理を行う（ステップ８０４）。
【００８７】
以上が、プログラマブルロジックデバイスにおける、使用頻度が低い演算回路１０９の電源電圧の供給を停止する動作の説明である。本実施の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、低消費電力化を図ることができる。
【００８８】
次に図８に示すフローチャートでは、電源電圧が供給された演算回路１０９、電源電圧の供給が停止した演算回路１０９が演算回路部１０５に混在する状態で所定の演算処理を行うための動作について説明する。
【００８９】
まず、状態記憶回路１０２中に記憶された記憶データから、演算回路１０９のコンフィグレーション状態（図８中、コンフィグ状態と略記）を検索する（ステップ８１１）。
【００９０】
次いで該当するコンフィグレーション状態が演算回路１０９から検出されたかを判断する（ステップ８１２）。なおステップ８１２は、例えば入力データを論理和で演算したい場合に、演算回路１０９中に論理和の結線状態にある演算回路１０９があるか否かを検出するためのステップである。従って該当するコンフィグレーション状態が演算回路１０９から検出されるか否かにより処理が分岐する。
【００９１】
まずステップ８１２で該当するコンフィグレーション状態が演算回路１０９から検出された場合について説明する。この場合、状態記憶回路１０２中の記憶データから、該演算回路１０９の電源状態に関する記憶データを検索する（ステップ８１３）。
【００９２】
次いで該当する演算回路１０９の電源電圧の供給状態が供給されているか否かを判断する（ステップ８１４）。なおステップ８１４で、該当する演算回路１０９の電源電圧の供給状態が供給されていない場合は、状態記憶回路１０２中の該当する演算回路１０９の電源状態を供給状態に変更し（ステップ８１５）、該当する演算回路１０９に電源電圧を供給する（ステップ８１６）。
【００９３】
該当する演算回路１０９に電源電圧が供給された状態として、次いで状態記憶回路１０２中の該当する演算回路１０９の使用頻度をインクリメントし、最終使用時を更新する（ステップ８１７）。
【００９４】
次いで該当する演算回路に入力データを入力し、所定の演算処理を行う（ステップ８１８）。
【００９５】
またステップ８１２で該当する演算回路１０９が検出されない場合について説明する。この場合、状態記憶回路１０２中の演算回路１０９に関する使用頻度数、及び最終使用時を検索し、使用頻度が小さいまたは最終使用時からの時間の経過が長い演算回路１０９を検索する（ステップ８１９）。
【００９６】
次いでステップ８１９で該当する演算回路１０９の電源電圧の供給状態が供給されているか否かを判断する（ステップ８２０）。なおステップ８２０で、該当する演算回路１０９の電源電圧の供給状態が供給されていない場合は、状態記憶回路１０２中の該当する演算回路１０９の電源状態を供給状態に変更し（ステップ８２１）、該当する演算回路１０９に電源電圧を供給する（ステップ８２２）。
【００９７】
ステップ８１９で該当する演算回路１０９に電源電圧が供給された状態として、次いで状態記憶回路１０２中の該当する演算回路１０９のコンフィグレーション状態に関する記憶データを、ステップ８１１に該当するコンフィグレーション状態に変更する（ステップ８２３）。ステップ８２３でコンフィグレーション状態を変更した演算回路１０９は、状態記憶回路１０２中の該当する演算回路１０９に関する使用頻度及び最終使用時をリセットする（ステップ８２４）。
【００９８】
次いでステップ８１９で該当する演算回路１０９を、ステップ８１１に該当するコンフィグレーション状態にするためのコンフィグレーションデータを書き込む（ステップ８２５）。
【００９９】
次いで該当する演算回路に入力データを入力し、所定の演算処理を行う（ステップ８１８）。
【０１００】
以上が、プログラマブルロジックデバイスにおける、電源電圧が供給された演算回路１０９、電源電圧の供給が停止した演算回路１０９が演算回路部１０５に混在する状態で所定の演算処理を行うための動作の説明である。本実施の一態様は、電源電圧の供給を停止と電源電圧の供給の復帰とを切り替えて効率的に演算処理を行うことができ、低消費電力化を図ることができる。
【０１０１】
次に図９に示すフローチャートでは、同じ演算処理が繰り返し行われる場合、同じコンフィグレーション状態の演算回路１０９を構成することで演算処理を並列化し、処理速度の向上を計る動作について説明する。
【０１０２】
まず、状態記憶回路１０２中に記憶された演算回路１０９に関する使用頻度数、及び最終使用時について検索し、使用頻度が大きいまたは最終使用時が短い演算回路１０９について検出する（ステップ８３１）。
【０１０３】
次いでステップ８３１で該当する演算回路１０９が存在すると判断される場合と、ステップ８３１で該当する演算回路が存在しないと判断される場合に分岐する（ステップ８３２）。なお該当する演算回路１０９が存在しないと判断される場合には、処理は終了となる。
【０１０４】
次いでステップ８３１で該当する演算回路１０９が存在すると判断される場合、状態記憶回路１０２中の演算回路１０９に関する使用頻度数、及び最終使用時を検索し、使用頻度が小さいまたは最終使用時からの時間の経過が長い演算回路１０９を検索する（ステップ８３３）。
【０１０５】
次いでステップ８３３で該当する演算回路１０９が存在すると判断される場合と、ステップ８３３で該当する演算回路が存在しないと判断される場合に分岐する（ステップ８３４）。なお該当する演算回路１０９が存在しないと判断される場合には、処理は終了となる。
【０１０６】
次いでステップ８３４で該当する演算回路１０９が存在する場合、ステップ８３２で該当する演算回路１０９のコンフィグレーション状態を、ステップ８３３で該当する演算回路１０９のコンフィグレーション状態にコピーする（ステップ８３５）。
【０１０７】
次いでステップ８３５でコンフィグレーション状態を変更した演算回路１０９は、状態記憶回路１０２中の該当する演算回路１０９に関する使用頻度及び最終使用時をリセットする（ステップ８３６）。
【０１０８】
次いでステップ８３５でコンフィグレーション状態を変更した演算回路１０９を、ステップ８３２に該当するコンフィグレーション状態にするためのコンフィグレーションデータを書き込む（ステップ８３７）。
【０１０９】
以上が、プログラマブルロジックデバイスにおける、同じ演算処理が繰り返し行われる場合、同じコンフィグレーション状態の演算回路１０９を構成することで演算処理を並列化し、処理速度の向上を計る動作の説明である。本実施の一態様は、電源電圧の供給の停止と電源電圧の供給の復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上を図ることができる。
【０１１０】
以上説明したように、本発明の一態様は、電源電圧の供給の停止と電源電圧の供給を復帰とを切り替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることができる。
【０１１１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１１２】
（実施の形態２）
本実施の形態においては、実施の形態１に示すプログラマブルロジックデバイスが有する各トランジスタの作製方法について、図１０乃至図１３を用いて説明する。例として図６（Ｃ）に示す、トランジスタ１２１、トランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂの作製方法について説明する。なお、図１０乃至図１３において、Ａ−Ｂに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ１２１、ｎ型チャネル型のトランジスタ１７１＿Ａ及びｐ型チャネル型のトランジスタ１７１＿Ｂが形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体にチャネル形成領域を有するトランジスタ１２１のソース電極またはドレイン電極の一方とｎチャネル型のトランジスタ１７１＿Ａのゲート電極とが接続されたノード１７２における断面図に相当する。なお、本実施の形態では、直接図示しないが、図６（Ｃ）に示すようにｐチャネル型のトランジスタ１７１＿Ｂのゲート電極もノード１７２と接続される。
【０１１３】
まず、図１０（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１１４】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【０１１５】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【０１１６】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１１７】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にホウ素等のｐ型を付与する不純物元素を添加して、形成される。
【０１１８】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１１９】
次に、図１０（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂを形成する。
【０１２０】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７ａ及びゲート絶縁膜２０７ｂを形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７ａ及びゲート絶縁膜２０７ｂを形成する。
【０１２１】
ゲート電極２０９ａ及びゲート電極２０９ｂは、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９ａ及びゲート電極２０９ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１２２】
ゲート電極２０９ａ及びゲート電極２０９ｂは、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１２３】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂを形成する。
【０１２４】
なお、高集積化を実現するためには、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を設けることもできる。
【０１２５】
次に、図１０（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５に添加する。
【０１２６】
また、ゲート電極２０９ａ及びゲート電極２０９ｂの側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂとは異なる不純物濃度の不純物領域を形成することができる。
【０１２７】
次に、図１０（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａ及びゲート電極２０９ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５及び絶縁膜２１７を形成する。
【０１２８】
絶縁膜２１５及び絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【０１２９】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１３０】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂに添加された不純物元素を活性化するための熱処理を行う。
【０１３１】
以上の工程により、図１０（Ｄ）に示すように、ｎチャネル型のトランジスタ１７１＿Ａ及びｐチャネル型のトランジスタ１７１＿Ｂを作製することができる。
【０１３２】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。
【０１３３】
コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むことで形成される。
【０１３４】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａ乃至配線２２３ｃを形成する（図１１（Ａ）参照）。
【０１３５】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１３６】
配線２２３ａ乃至配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１３７】
平坦化された絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃを用いることで、後に形成する酸化物半導体にチャネル形成領域を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体にチャネル形成領域を有するトランジスタを形成することができる。
【０１３８】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１３９】
次に、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１４０】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０１４１】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
【０１４２】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
【０１４３】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した水素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
【０１４４】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱及び排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
【０１４５】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１４６】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜２２７を形成する（図１１（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
【０１４７】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１５０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５１】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１５２】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１５３】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１５４】
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
【０１５５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
【０１５７】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
【０１５８】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５９】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）（モル数比に換算するとＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）（モル数比に換算するとＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）などとすればよい。このような原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６０】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２（＝１／５：２／５：２／５）、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６１】
酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えばＩｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚｎ酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１６２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１６３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１６４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１６５】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１６６】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１６７】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０１６８】
また、酸化物半導体膜２２７として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
【０１６９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１７０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１７１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１７２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１７３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１７４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１４乃至図１６を用いて詳細に説明する。なお、特に断りがない限り、図１４乃至図１６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７５】
図１４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１４（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１４（Ａ）に示す小グループは電荷が０である。
【０１７６】
図１４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１４（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１４（Ｂ）に示す構造をとりうる。図１４（Ｂ）に示す小グループは電荷が０である。
【０１７７】
図１４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１４（Ｃ）に示す小グループは電荷が０である。
【０１７８】
図１４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１４（Ｄ）に示す小グループは電荷が＋１となる。
【０１７９】
図１４（Ｅ）に、２個のＺｎを含む小グループを示す。図１４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１４（Ｅ）に示す小グループは電荷が−１となる。
【０１８０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１８１】
ここで、これらの小グループ同士が結合する規則について説明する。図１４（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１４（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１４（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１８３】
図１５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８４】
図１５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１５（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８５】
図１５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８６】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８７】
具体的には、図１５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１８９】
例えば、図１６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１９０】
図１６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１９１】
図１６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１９３】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１６（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９４】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜２２７を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とすることができる。
【０１９５】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。
【０１９６】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることができる。
【０１９７】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理などで兼ねることも可能である。
【０１９８】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１９９】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０２００】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０２０１】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０２０２】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０２０３】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図１２（Ａ）参照）。
【０２０４】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２０５】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２０６】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２０７】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２０８】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２０９】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【０２１０】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２１１】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【０２１２】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０２１３】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
【０２１４】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２１５】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１２（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０２１６】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２１７】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２１８】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０２１９】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２２０】
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０２２１】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２２２】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２２３】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
【０２２４】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２２５】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２２６】
次に、図１２（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０２２７】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２２８】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２２９】
まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２３０】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２３１】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２３２】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２３３】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａ乃至配線２２３ｃと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
【０２３４】
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０２３５】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【０２３６】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
【０２３７】
次に、図１３（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２３８】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２３９】
以上の工程により、図１３（Ａ）に示すように、酸化物半導体にチャネル形成領域を有するトランジスタ１２１を作製することができる。なお、上記トランジスタ１２１は、ｉ型（真性半導体）またはｉ型に限りなく近い領域２３５ａを含む酸化物半導体膜２３５を有するため、極めて優れた特性を示す。
【０２４０】
なお、本実施の形態でトランジスタ１２１をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１２１は、一対の電極２４１ａ及び電極２４１ｂが、一対の第２の領域２３５ｂ及び第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂ及び第２の領域２３５ｃが、一対の電極２４１ａ及び電極２４１ｂの少なくとも一部と接する構成としても良い。
【０２４１】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９ａ、電極２４１ａ及び電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ａに接して配線２４９を、電極２４１ｂに接して配線２５０を形成する。配線２４９及び配線２５０は、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄに示す材料を適宜用いることができる。
【０２４２】
以上の工程により、トランジスタ１２１、トランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂを作成することができる。
【０２４３】
以上に示すように、トランジスタ１２１のオフ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半導体を、記憶回路のトランジスタに用いることにより、電源電圧の供給を停止してもコンフィギュレーションデータを保持することができる。
【０２４４】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
【０２４５】
（実施の形態３）
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を導出する。
【０２４６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２４７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（２）で表現できる。
【０２４８】
【数２】
【０２４９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、次の式（３）で表現できる。
【０２５０】
【数３】
【０２５１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、次の式（４）で表現できる。
【０２５２】
【数４】
【０２５３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、次の式（５）となる。
【０２５４】
【数５】
【０２５５】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２５６】
このようにして求めた欠陥密度等をもとに式（２）及び式（３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２５７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、次の式（６）で表現できる。
【０２５８】
【数６】
【０２５９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２６０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１７に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２６１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２６２】
図１７で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２６３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１８乃至図２０に示す。なお、計算に用いたトランジスタの断面構造を図２１に示す。図２１に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する第２の領域１１０３ｂ及び第２の領域１１０３ｃを有する。第２の領域１１０３ｂ及び第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２６４】
図２１（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
【０２６５】
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。また、第２の領域１１０３ｂ及び第２の領域１１０３ｃに接して、ソース電極１１０８ａ及びドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２６６】
図２１（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａ及びドレイン電極１１０８ｂを有する点で図２１（Ａ）に示すトランジスタと同じである。
【０２６７】
図２１（Ａ）に示すトランジスタと図２１（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電型である。図２１（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の領域１１０３ｂ及び第２の領域１１０３ｃであるが、図２１（Ｂ）に示すトランジスタでは、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６ｂ）の幅と同じである。
【０２６８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１８は、図２１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２６９】
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２７０】
図１９は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０２７１】
また、図２０は、図２１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
【０２７２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２７３】
なお、移動度μのピークは、図１８では８０ｃｍ２／Ｖｓ程度であるが、図１９では６０ｃｍ２／Ｖｓ程度、図２０では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実施の形態で示した記憶回路のトランジスタとして用いることにより、コンフィギュレーションデータの書き込みを高速でおこなうことができる。
【０２７４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体にチャネル形成領域を有するトランジスタについて、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体にチャネル形成領域を有するトランジスタについて説明する。
【０２７５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２７６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。以下、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体にチャネル形成領域を有するトランジスタを作製して各種測定を行った結果について説明する。
【０２７７】
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２２を用いて説明する。図２２（Ａ）は、当該トランジスタの平面図であり、図２２（Ｂ）は図２２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２７８】
図２２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６及び一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８及びゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８及び層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６及び配線６１８を覆って設けられた保護膜６２０と、を有する。ここで、一対の電極６１４は、当該トランジスタのソース電極及びドレイン電極として機能する。
【０２７９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０２８０】
なお、図２２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０２８１】
図２３（Ａ）〜図２３（Ｃ）は、図２２に示すトランジスタにおいて、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２８２】
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２８３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２８４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２８５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２８６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
【０２８７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２８８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２８９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２９０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２９１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２９２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２９３】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２９４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２９５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２９６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２９７】
図２４に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２９８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２９９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３００】
図２５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３０１】
具体的には、図２５に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０３０２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３０３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３０４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３０５】
図２６に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３０６】
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３０７】
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３０８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。
【０３０９】
このようにオフ電流の低いトランジスタを、先の実施の形態で示した記憶回路が有するトランジスタとして用いることにより、電源電圧の供給が停止したときでもコンフィギュレーションデータを保持することが可能となる。これにより、電源投入後のコンフィギュレーションデータの書き込みを省略することが可能となるので、演算回路の起動時間を短くすることができる。よって、ノーマリーオフの駆動方法を用いて、低消費電力化を図ることができるプログラマブルロジックデバイスを提供することができる。
【０３１０】
また、このように移動度の高いトランジスタを、先の実施の形態で示した記憶回路が有するトランジスタとして用いることにより、コンフィギュレーションデータの書き込みを高速でおこなうことができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブルロジックデバイスを提供することができる。
【０３１１】
ところで、不揮発性の記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶素子とは原理が全く異なっている。表２はＭＴＪ素子と、本実施の形態に係る記憶素子との対比を示す。
【０３１２】
【表２】
【０３１３】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０３１４】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０３１５】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【０３１６】
一方、本実施の形態で示す酸化物半導体を用いた記憶素子は、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いた記憶素子は磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【符号の説明】
【０３１７】
１００ プログラマブルロジックデバイス
１０１ 演算状態制御回路
１０２ 状態記憶回路
１０３ コンフィグレーション状態切り替え回路
１０４ 電源制御回路
１０５ 演算回路部
１０６ コマンドデコーダ回路
１０７ 電源回路
１０８ データ入出力バス
１０９ 演算回路
１１０ コンフィグレーションデータバス
１１１ 電源電圧バス
１１２ 記憶回路
１１２＿１ 記憶回路
１１２＿２ 記憶回路
１１３ 切替演算回路
１１３＿１ 切替演算回路
１１３＿２ 切替演算回路
１２１ トランジスタ
１２２ 論理回路
１２２＿１ 論理回路
１２２＿２ 論理回路
１２２＿３ 論理回路
１２２＿４ 論理回路
１２３ 切り替えトランジスタ
１２３＿１ セレクタ回路
１２３＿２ セレクタ回路
１２３＿３ セレクタ回路
１２３＿４ セレクタ回路
１３１ 入出力部
１３２ 制御回路部
１３３ タイマー回路
１３４ 制御回路
１４１ 入出力部
１４２ 記憶回路
１４２＿１ 記憶回路
１４３ 領域
１４４ 領域
１４５ 領域
１４６ 領域
１５１ 入出力部
１５２ コンフィグレーションデータ書込制御回路
１５３ コンフィグレーションデータ記憶回路
１５４ 記憶領域
１６１ 入出力部
１６２ 電源切替回路
１７０ インバータ回路
１７１ トランジスタ
１７１＿１ アナログスイッチ
１７１＿２ アナログスイッチ
１７１＿Ａ トランジスタ
１７１＿Ｂ トランジスタ
１７２ ノード
２０１ 半導体基板
２０３ 素子分離領域
２０５ ｐウェル領域
２１５ 絶縁膜
２１７ 絶縁膜
２２１ 絶縁膜
２２５ 絶縁膜
２２７ 酸化物半導体膜
２２９ 酸化物半導体膜
２３１ 絶縁膜
２３３ ゲート電極
２３５ 酸化物半導体膜
２３７ サイドウォール絶縁膜
２３９ ゲート絶縁膜
２４３ 絶縁膜
２４５ 絶縁膜
２４９ 配線
２５０ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
８０１ ステップ
８０２ ステップ
８０３ ステップ
８０４ ステップ
８１１ ステップ
８１２ ステップ
８１３ ステップ
８１４ ステップ
８１５ ステップ
８１６ ステップ
８１７ ステップ
８１８ ステップ
８１９ ステップ
８２０ ステップ
８２１ ステップ
８２２ ステップ
８２３ ステップ
８２４ ステップ
８２５ ステップ
８３１ ステップ
８３２ ステップ
８３３ ステップ
８３４ ステップ
８３５ ステップ
８３６ ステップ
８３７ ステップ
１１０１ 下地絶縁膜
１１０２ 絶縁物
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０７ 絶縁物
２０７ａ ゲート絶縁膜
２０７ｂ ゲート絶縁膜
２０９ａ ゲート電極
２０９ｂ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１９ａ コンタクトプラグ
２１９ｄ コンタクトプラグ
２２３ａ 配線
２２３ｃ 配線
２３５ａ 領域
２３５ｂ 領域
２３５ｃ 領域
２４１ａ 電極
２４１ｂ 電極
１１０３ａ 領域
１１０３ｂ 領域
１１０３ｃ 領域
１１０６ａ サイドウォール絶縁膜
１１０６ｂ サイドウォール絶縁膜
１１０８ａ ソース電極
１１０８ｂ ドレイン電極
【特許請求の範囲】
【請求項１】
コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路の記憶データを記憶する状態記憶回路と、
前記記憶データをもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。
【請求項２】
コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路のコンフィグレーション状態、電源状態、使用頻度及び最終使用時を記憶する状態記憶回路と、
前記コンフィグレーション状態、前記電源状態、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。
【請求項３】
請求項２において、前記最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されるプログラマブルロジックデバイス。
【請求項４】
請求項２または請求項３において、前記コンフィグレーション状態切り替え回路は、前記コンフィグレーション状態をもとに前記複数の演算回路の論理状態を検索し、該検索の結果をもとに前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
【請求項５】
請求項２乃至請求項４のいずれか一において、前記電源制御回路は、前記電源状態をもとに前記複数の演算回路の電源状態を検索し、該検索の結果をもとに前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
【請求項６】
請求項２乃至請求項５のいずれか一において、前記コンフィグレーション状態切り替え回路は、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
【請求項７】
請求項２乃至請求項６のいずれか一において、前記電源制御回路は、前記使用頻度及び前記最終使用時をもとに、前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
【請求項１】
コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路の記憶データを記憶する状態記憶回路と、
前記記憶データをもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。
【請求項２】
コンフィグレーションデータにより切り替えトランジスタの導通状態を切り替えることで、論理状態を切り替え可能な、複数の演算回路と、
前記演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
複数の前記演算回路のコンフィグレーション状態、電源状態、使用頻度及び最終使用時を記憶する状態記憶回路と、
前記コンフィグレーション状態、前記電源状態、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持するプログラマブルロジックデバイス。
【請求項３】
請求項２において、前記最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されるプログラマブルロジックデバイス。
【請求項４】
請求項２または請求項３において、前記コンフィグレーション状態切り替え回路は、前記コンフィグレーション状態をもとに前記複数の演算回路の論理状態を検索し、該検索の結果をもとに前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
【請求項５】
請求項２乃至請求項４のいずれか一において、前記電源制御回路は、前記電源状態をもとに前記複数の演算回路の電源状態を検索し、該検索の結果をもとに前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
【請求項６】
請求項２乃至請求項５のいずれか一において、前記コンフィグレーション状態切り替え回路は、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーションデータを書き換えるプログラマブルロジックデバイス。
【請求項７】
請求項２乃至請求項６のいずれか一において、前記電源制御回路は、前記使用頻度及び前記最終使用時をもとに、前記演算回路への電源電圧の供給を制御するプログラマブルロジックデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図１５】
【図１６】
【公開番号】特開２０１３−１３０６７（Ｐ２０１３−１３０６７Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１２−１１４２００（Ｐ２０１２−１１４２００）
【出願日】平成２４年５月１８日（２０１２．５．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２４年５月１８日（２０１２．５．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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