【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも１つの可変抵抗素子を含み、少なくとも１つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。 （もっと読む）

【課題】耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供する。
【解決手段】制御回路２４は、記憶回路２３の次の読出しアドレスを先に記憶回路２３から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能である。正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 （もっと読む）

【課題】動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。
【解決手段】ルックアップテーブル回路１は、入力信号に基づいて複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する抵抗変化回路２と、抵抗変化回路２の最大抵抗値と最小抵抗値との間の抵抗値を有する参照回路４と、抵抗変化回路２の他端にソースが接続された第１のｎチャネルＭＯＳＦＥＴ６と、参照回路の他端にソースが接続された第２のｎチャネルＭＯＳＦＥＴ８と、第１のｎチャネルＭＯＳＦＥＴ６のドレインを通して抵抗変化回路２に電流を供給する第１の電流供給回路１０と、第２のｎチャネルＭＯＳＦＥＴ８のドレインを通して参照回路４に電流を供給する第２の電流供給回路１２と、第１のｎチャネルＭＯＳＦＥＴ６のドレイン電位と第２のｎチャネルＭＯＳＦＥＴ８のドレイン電位を比較する比較器１４と、を備える。 （もっと読む）

【課題】単純な回路構成により演算実行のレイテンシを吸収できるリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数のデータが全て同時に有効状態になると複数のデータに対して演算を実行し、複数のデータが全て同時に有効状態である間、演算により得られた演算結果を示す有効状態のデータを出力し続ける演算器を、複数個含むデータ演算部と、演算器間を再構成可能に接続するデータ選択部と、一連の演算を実行するようにデータ選択部により接続された一連の演算器に入力されるデータを入力データして保持するデータ入力部とを含み、データの有効及び無効状態は該データに対として付随する有効及び無効を示す信号により示され、一連の演算を実行する間はデータ入力部からデータ演算部に供給されている入力データを有効状態の同一データに固定しておく。 （もっと読む）

【課題】情報処理を停止することなく、故障前と同じ情報処理を継続して実行する情報処理装置を得ること。
【解決手段】ＦＰＧＡで構成されるとともに外部入力された入力情報に対して同じ情報処理を行う多重化された第１〜第３の処理系統１１Ａ〜１１Ｃと、各処理系統から出力される処理結果の多数決を行なう多数決判定論理部１５と、故障の発生した処理系統を検出する故障系統検出回路２０と、故障が検出された際に、故障の発生した処理系統と同じ機能を有した処理系統をＦＰＧＡに再構成して新規な処理系統を形成する再構成部２８と、を備え、各処理系統は、自身の回路状態を記憶する記憶部をそれぞれ有し、再構成部２８は、故障が発生した際に、正常動作中の処理系統の記憶部に記憶させる回路状態と同じ情報を新規な処理系統の記憶部に入力し、その後、新規な処理系統に正常動作中の処理系統と同じ情報処理を行なわせる。 （もっと読む）

【課題】コンフィグレーション方法及びコンフィグレーション制御回路において、ＦＰＧＡ回路のクロック周波数やスルーレート等のコンフィグレーションデータを自動調整可能にすることを目的とする。
【解決手段】ＦＰＧＡ回路のコンフィグレーションを行うコンフィグレーション方法において、コンフィグレーション回路からＦＰＧＡ回路にコンフィグレーションデータを設定するコンフィグレーションが失敗した回数をＦＰＧＡ回路内でカウントし、前記回数が上限値以下であると前記コンフィグレーションが失敗した時の前記コンフィグレーションデータを予め設定されているルールに従ってＦＰＧＡ回路内で調整してコンフィグレーションを再実行し、前記コンフィグレーションが成功すると、成功した時点のコンフィグレーションデータをＦＰＧＡ回路からコンフィグレーション回路に設定するように構成する。 （もっと読む）

【課題】被監視回路の動作を監視し故障している可能性がある場合にアラーム信号を出力する構成とする場合に、監視機能の喪失を招来する共通原因故障が発生しにくい監視回路を備えた半導体集積回路を提供すること。
【解決手段】処理経路に少なくとも１つ以上のフリップフロップ回路が存在する被監視回路と、処理経路に前記被監視回路のフリップフロップ回路に対応するフリップフロップ回路を有し、前記被監視回路の動作を模擬する模擬回路、および前記被監視回路の出力と前記模擬回路の出力とを比較し、比較結果に基づきアラーム信号を出力する比較回路を有する監視回路とを備え、前記被監視回路および前記模擬回路において互いに対応する前記各フリップフロップ回路は、同一のタイミングで動作するとともに、互いに論理を反転した信号をそれぞれ対応する後続回路へ出力するように制御されることを特徴とする。 （もっと読む）

【課題】信頼性の極めて高い通信を簡素な配線システムによって実現できる通信回路、通信ネットワークおよび連結装置を提供する。
【解決手段】３本以上の信号ライン２ａ，２ｂ，２ｃからなる信号線２と、この信号線２の一端側に接続されて入力端子３ｉに入力された信号を各信号ライン２ａ，２ｂ，２ｃに分配送信する信号分配部４と、前記信号線２の他端側に接続されて各信号ライン２ａ，２ｂ，２ｃを介して受信する複数の受信信号を比較して一致数の多い受信信号を真として選択受信し出力端子３ｏに出力する多数決選択受信回路５とを備える。 （もっと読む）

【課題】同一装置内の同一品種のＦＰＧＡへの誤コンフィギュレーションを回避する。
【解決手段】ＦＰＧＡ特定用外部ピンとして同一品種でデバイスＩＤが同一の各ＦＰＧＡの外部ピンＫ〜外部ピンＮの４本の外部ピンが選択されている。ＦＰＧＡ１及びＦＰＧＡ２は、外部ピンＫ〜外部ピンＮの状態設定によって識別される。ＦＰＧＡ１及びＦＰＧＡ２に対し、それぞれのコンフィグデータはＦＰＧＡ特定情報として「外部ピンＫ＝“０”、外部ピンＬ＝“０”、外部ピンＭ＝“０”、外部ピンＮ＝“０”」、「外部ピンＫ＝“０”、外部ピンＬ＝“０”、外部ピンＭ＝“０”、外部ピンＮ＝“１”」の情報を含んでいる。このため、各ＦＰＧＡのコンフィグデータでそれぞれコンフィギュレーションする場合、ＦＰＧＡ特定情報の一致により、対象とするＦＰＧＡに対応する正しいコンフィグデータをコンフィギュレーションすることが出来る。 （もっと読む）

【課題】 部品点数が少なく、簡単な回路で構成でき、複数の楽音信号を１本の信号経路で送信又は受信できる楽音信号送信装置及び楽音信号受信装置を提供する。
【解決手段】 １ビットＡ／Ｄ変換部１Ｌ及び１Ｒにより、電子楽器などから入力された複数のアナログ楽音信号は各々１ビットデジタル信号に変換され、重み付け部２Ｌ及び２Ｒによりこれらの各１ビットデジタル信号は重み付け加算されて、出力部３により出力されることになると共に、受信部４により受信された重み付け加算信号は、分離部５により各１ビットデジタル信号に分離変換され、さらにＤ／Ａ変換部６により、アナログ信号に復調されることになる。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】 冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。
【解決手段】 ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。 （もっと読む）

【課題】 高速シリアルデータ受信回路のアイ開口マージン評価として、クロック相を固定せず、クロックデータリカバリー回路の動作を含んだアイ開口マージン評価回路を提供する。また、位相情報にオフセットを与えることでジッタ成分を付加し、受信データエラー加速試験を可能にする。
【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201（SerDes）と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202（Ref_SerDes）とを有し、シリアライザ・デシリアライザ回路201（SerDes）は、参照シリアライザ・デシリアライザ回路202（SerDes）の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】速度と歩留まりを向上させた半導体デバイスを実現する。
【解決手段】本発明の半導体デバイス１は、マトリックス状に配置された複数個のＣＬＢ３ａ〜３ｏと、ＳＢ４と、複数本のトラック５と配線経路変更部６とを備える。スイッチブロック４は、隣接する２個のＣＬＢ３間のトラック５のうちの１本と、隣接する他の２個のＣＬＢ間のトラック５のうちの１本とを接続し、スイッチブロック４の配線自由度は６である。 （もっと読む）

【課題】ラダープログラムファイルのデータに未定義のデータタイプが含まれている場合でも、画面表示プログラムファイルに読み込んで取り込めるようにする。
【解決手段】プログラマブル表示器のための画面表示プログラムファイルを作画エディタで作成する際に、ＰＬＣのためラダーエディタで作成したラダープログラムファイルのタグデータを上記画面表示プログラムファイルにインポートする方法であり、上記タグデータのデータタイプをプレデファインファイルで定義しそのプレデファインファイルを作画エディタのメモリに予め登録しておき、ラダープログラムファイルからタグデータを画面表示プログラムファイルにインポートするに際して上記プレデファインファイルを参照してインポートすることができるようにした。 （もっと読む）

【課題】高集積化が可能なリコンフィギュラブル論理回路を提供する。
【解決手段】それぞれが個別の制御データを送信可能な複数の制御線と、ソースおよびドレインが磁性体を含む複数のスピンＭＯＳＦＥＴと、複数のスピンＭＯＳＦＥＴの中から１つのスピンＭＯＳＦＥＴを選択する選択部と、を有するマルチプレクサと、マルチプレクサによって選択されたスピンＭＯＳＦＥＴのソースおよびドレインにおける磁性体の磁化が第１状態か第２状態かを判別する判別回路と、選択されたスピンＭＯＳＦＥＴに書き込み電流を流し、選択されたスピンＭＯＳＦＥＴにおける磁性体の磁化を第２状態にする第１の書き込み回路と、マルチプレクサによって選択されたスピンＭＯＳＦＥＴに書き込み電流を流し、選択されたスピンＭＯＳＦＥＴにおける磁性体の磁化を第１状態にする第２の書き込み回路と、を備えている。 （もっと読む）

【課題】 信号配線数を増大させることなく、微細化等に伴う電源電圧の引き下げによる伝送品質への影響を低減できる信号伝送システムを提供する。
【解決手段】 送信回路１０が、多値伝送データＤＣの値別に伝送データ用電流値を規定した信号変換条件に基づいて、送信対象の複数の２値電圧データを伝送データ用電流値の多値伝送データＤＣに変換し出力する多値伝送データ生成出力回路を備え、伝送データ用電流値の夫々が単位伝送データ用電流値の整数倍で規定され、多値伝送データ生成出力回路が、信号配線に対し単位伝送データ用電流値の電流を供給可能な単位電流駆動回路１３０を複数備えたデータ出力回路１３と、複数の２値電圧データを多値電流データに変換した後の多値電流データの伝送データ用電流値に基づいて、単位電流駆動回路１３０別に、電流供給を行うか否かを設定するための駆動制御信号を生成する駆動制御信号生成回路と、を備える。 （もっと読む）