ラッチ型コンパレータ及びこれを用いた多値論理復調回路
【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ型コンパレータに係り、特にオフセット補正機能を有するラッチ型コンパレータ及びこれを用いた多値論理復調回路に関するものである。
【背景技術】
【０００２】
半導体集積回路においてはアナログ・デジタルを問わず、微小な差を有する２つの入力電圧の大小を検出するコンパレータが重要な役割を果たしている。
例えば、デジタルＣＭＯＳ集積回路においては、高速動作、低消費電力、及び低雑音を実現するため、小振幅の差動信号バスが賞用されているが、その差動信号のレシーバとしてコンパレータが必須になる。
【０００３】
そのようなコンパレータとしては、ラッチ型とアンプ型があり、ラッチ型はアンプ型よりも高速動作が可能であるが、コンパレータを構成するトランジスタの閾値等のバラツキに起因するオフセットの補正がアンプ型よりも困難であった。
【０００４】
図１に、従来の典型的なラッチ型ＣＭＯＳコンパレータの等価回路図を模式的に示す。
第１のＰＭＯＳトランジスタＴｐ（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて第１のインバータを構成し、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて第２のインバータを構成し、第１、第２のインバータがクロスカップルされてフリップフロップを構成している。
【０００５】
Ｔｐ１、Ｔｐ２のソースは共通接続され、Ｔｐ３を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは共通接続され、Ｔｎ３を介して接地Ｖｓｓに接続されている。
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、フリップフロップの差動出力ＱＰ、ＱＮに接続されている。
さらに、差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰはＴｐ３、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮはＴｎ３、Ｔｐ５、及びＴｐ６のゲートに接続されている。
【０００６】
なお、前記Ｔｐ１とＴｐ２、前記Ｔｎ１とＴｎ２、前記Ｔｐ５とＴｐ６、前記Ｔｎ５とＴｎ６は各々、設計上同形であり、なるべく対称配置にして、少なくとも特性の名目値を揃えることは言うまでも無い。
【０００７】
図２に、図１の回路の動作を示す。
最初の段階では差動クロックＣｋＰ、ＣｋＮの電位は各々、Ｈ（ロジカル・ハイ、即ち理想的には電源Ｖｄｄに等しい電位）、Ｌ（ロジカル・ロー、即ち理想的には接地Ｖｓｓに等しい電位）であり、Ｔｎ５及びＴｐ５、Ｔｎ６及びＴｐ６は全てオン状態にある。
差動入力ＩｎＰ、ＩｎＮは一般に微小な差を含む任意の差を有しているが、各々、オン状態にあるＴｎ５及びＴｐ５、Ｔｎ６及びＴｐ６を介してフリップフロップに接続されているので、差動出力ＱＰ、ＱＮは各々、差動入力ＩｎＰ、ＩｎＮに等しい。
【０００８】
フリップフロップ自身は、ＴｐＰ、ＴｎＮがオフされているので、電源Ｖｄｄ、接地Ｖｓｓから切断されている。
次の段階で、差動クロックＣｋＰ、ＣｋＮの電位が逆転すると、Ｔｎ５及びＴｐ５、Ｔｎ６及びＴｐ６が全てオフされると同時に、Ｔｐ３、Ｔｎ３がオンし、差動出力ＱＰ、ＱＮは、その当初の任意の電位差が増幅されてＨ又はＬになる。即ち、任意の電位差を有する差動入力の大小が検出されたことになる。
【０００９】
ここで、差動クロックＣｋＰ、ＣｋＮの電位が逆転すると同時にフリップフロップ内で正帰還がかかるので、差動出力ＱＰ、ＱＮは極めて高速に最終状態（Ｈ又はＬ）に到達する。即ち、このようにラッチ型コンパレータは高速動作が可能である。
【００１０】
反面、フリップフロップの各トランジスタの閾値・ゲイン等の特性が、特にＴｐ１とＴｐ２、又はＴｎ１とＴｎ２の間で一致せずバラツキがあると、差動入力に対してオフセットを生じる。
これらの素子はレイアウト上同形にとり、なるべく特性が同一になるように設計してあるが、それでもこの種の特性バラツキは製造プロセス上不可避であり、従来のラッチ型コンパレータでは、差動入力に対するオフセットを回避又は低減するためには製造プロセスのマージンを削るしかなく、製造コスト増を招いていた。
【００１１】
例えば、特許文献１には、バックゲートを利用する駆動方式による差動バスシステムの一部に「ラッチ回路９３」として、この従来方式のラッチ型コンパレータが使われている。
また、特許文献２には、ＤＲＡＭのセンスアンプ系の一部として、この従来方式のラッチ型コンパレータが使われている。
【特許文献１】特開平０９−１９１２４３号
【特許文献２】特開平１０−２６９７７４号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする課題は、製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータを提供することである。
【００１３】
本発明が解決しようとする課題は、上記のラッチ型コンパレータを応用して、製造プロセスのマージンを削ることなく、オフセットの補正が可能な多値論理の復調回路を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明の一実施形態によるラッチ型コンパレータは、
第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて構成した第１のインバータ、及び、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて構成した第２のインバータをクロスカップルして構成したフリップフロップを含み、
前記Ｔｐ１、Ｔｐ２のソースは各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続され、
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、前記フリップフロップの差動出力ＱＰ、ＱＮに接続され、
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは前記Ｔｐ３、Ｔｐ４、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮは前記Ｔｎ３、Ｔｎ４、Ｔｐ５、及びＴｐ６のゲートに接続され、
前記Ｔｐ３とＲ１の接続節点及び前記Ｔｐ４とＲ２の接続節点は、いずれか一方が選択可能なように第１のスイッチを介して、第１の、設定電流値が可変な定電流源に接続され、
前記Ｔｎ３とＲ３の接続節点及び前記Ｔｎ４とＲ４の接続節点は、いずれか一方が選択可能なように第２のスイッチを介して、第２の、設定電流値が可変な定電流源に接続され、
ていることを特徴とする。
【００１５】
上記課題を解決するための本発明の一実施形態によるラッチ型コンパレータは好ましくは、その動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の実動作モードとを含み、前記オフセット調整モードにおいては、
前記差動入力ＩｎＰ、ＩｎＮを同電位Ｉｎ０とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置のうち、前記設定電流値が共に０の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる２つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
【００１６】
上記課題を解決するための本発明の他の実施形態による多値論理復調回路は、第１〜第Ｎの論理レベル電圧と、前記隣接する論理レベル電圧に対応する第１〜第Ｎ−１の閾値を備える多値論理（Ｎは３以上の整数）に対応し、上記本発明の一実施形態によるラッチ型コンパレータを複数個含み、前記複数個のラッチ型コンパレータの差動入力を並列に接続して差動多値入力とし、前記複数個のラッチ型コンパレータのオフセット値は各々、前記差動多値入力の異なる閾値に対応するように補正される、
ことを特徴とする。
【００１７】
上記課題を解決するための本発明の他の実施形態による多値論理回路は好ましくは、その動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵する前記ラッチ型コンパレータを一斉に稼動する実動作モードとを含み、前記オフセット調整モードは、内蔵する前記ラッチ型コンパレータごとに実行され、
対応する前記閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、前記差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、前記第１の論理レベル電圧とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第２の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、定電流源の設定電流値及びスイッチの投入位置により、オフセット量を自由に補正できるので、製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータを提供できる。
【００１９】
また本発明によれば、オフセット量を有限の値に自由に設定できるので、異なる有限の値のオフセットを有する複数個のラッチ型コンパレータを並列に接続して、製造プロセスのマージンを削ることなく、オフセットの補正が可能な多値論理の復調回路を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
また、以下便宜上、端子（節点）の名称、信号の名称、信号の電位に対して、原則として共通の記号（信号の名称）を使う。（例えば、「ＩｎＰ」はプラス側の差動入力端子（節点）名であり、その節点の信号の名称であり、その信号の時間の関数としての電位を表すものとする。）
［実施の形態１］
【００２１】
図３は本発明の一実施形態に係るラッチ型コンパレータの等価回路図である。
フリップフロップ及び、差動入力ＩｎＰ、ＩｎＮとフリップフロップの差動出力ＱＰ、ＱＮとの接続構成は上記従来技術による場合（図１）と同様である。
【００２２】
即ち、第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて第１のインバータを構成し、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて第２のインバータを構成し、第１、第２のインバータがクロスカップルされてフリップフロップを構成している。
【００２３】
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、フリップフロップの差動出力ＱＰ、ＱＮに接続されている。
さらに、差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰはＴｎ５、Ｔｎ６のゲートに接続され、ＣｋＮはＴｐ５、Ｔｐ６のゲートに接続されている。
【００２４】
本発明と従来技術の相違点は、フリップフロップと電源・接地との接続部分にあり、本実施例の場合、フリップフロップを構成する第１、第２のＰＭＯＳトランジスタＴｐ１、Ｔｐ２のソースは個別に各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、他方、フリップフロップを構成する第１、第２のＮＭＯＳトランジスタＴｎ１、Ｔｎ２のソースは個別に各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続される。
【００２５】
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは、さらにＴｐ３、Ｔｐ４のゲートに接続され、ＣｋＮはＴｎ３、Ｔｎ４のゲートに接続される。
別途第２の差動クロック入力ＣｋＰ２、ＣｋＮ２を用意し、ＣｋＰ２をＴｐ３、Ｔｐ４のゲートに接続し、ＣｋＮ２をＴｎ３、Ｔｎ４のゲートに接続してもよい。
例えば第２の差動クロック入力ＣｋＰ２、ＣｋＮ２を、差動クロック入力ＣｋＰ、ＣｋＮとオーバラップさせることで、フリップフロップの動作をより確実にできる。
Ｔｐ３とＲ１の接続節点及びＴｐ４とＲ２の接続節点は、第１のスイッチを介して、いずれか一方が選択可能に第１の定電流源に接続され、
Ｔｎ３とＲ３の接続節点及びＴｎ４とＲ４の接続節点は、第２のスイッチを介して、いずれか一方が選択可能に第２の定電流源に接続される。
【００２６】
なお、Ｔｐ１とＴｐ２、Ｔｎ１とＴｎ２、Ｔｐ３とＴｐ４、Ｔｎ３とＴｎ４、Ｒ１とＲ２、Ｒ３とＲ４、Ｔｐ５とＴｐ６、Ｔｎ５とＴｎ６は各々、設計上同形であり、少なくとも特性の名目値を揃え、なるべく目合わせズレに対する特性のズレ量が同一になるようにチップ上で配置することは言うまでもない。
そこで、以下において、Ｔｐ１とＴｐ２の共通の閾値を−Ｖｔｈｐ（負値）、共通のトランスコンダクタンス（ｇｍ）値をｇｍｐ、Ｔｎ１とＴｎ２の共通の閾値をＶｔｈｎ（正値）、共通のｇｍ値をｇｍｎ、抵抗Ｒ１とＲ２の共通の抵抗値をＲｐ、抵抗Ｒ３とＲ４の共通の抵抗値をＲｎとする。
【００２７】
抵抗値Ｒｐ、ＲｎがフリップフロップＴｐ１〜Ｔｎ２のラッチ動作に実質的に不都合な影響を与えないように、Ｒｐは１／（３×ｇｍｐ）程度以内に、Ｒｎは１／（３×ｇｍｎ）程度以内に選ぶ。例えば、ｇｍｐ＝０．５ｍＳ、ｇｍｎ＝１ｍＳの場合、Ｒｐ＝７００Ω、Ｒｎ＝３５０Ω程度とする。
【００２８】
回路動作のモードは、オフセット調整モードと、オフセット調整後の実動作モードからなり、オフセット調整モードでオフセットを補正し、その後の実動作モードでは通常の差動入力を印加してコンパレータとして動作する。
従って、ここでは専らオフセット調整モードを説明する。
【００２９】
第１、第２の定電流源Ｉｏｆｆｐ、Ｉｏｆｆｎは各々、シンク電流出力型、ソース電流出力型の定電流源で、その調節可能な定電流値を各々、Ｉｏｆｆｐ、−Ｉｏｆｆｎとする（ＶｄｄからＶｓｓに流れる方向を正値とする）と、差動入力ＩｎＰ、ＩｎＮの差動電圧ＩｎＰ−ＩｎＮに対するオフセット補正量Ｖｏｆｆは、抵抗Ｒ１〜Ｒ４と定電流値Ｉｏｆｆｐ、Ｉｏｆｆｎとの積、及びＴｐ１〜Ｔｎ２のｇｍに依存して変更できる。
【００３０】
より定量的に表すと、
第１、第２の定電流源を各々、抵抗Ｒ１、Ｒ４側に選択接続した（図３で、２つのスイッチ「Ｓ」を共に「Ｐ」側に接続）場合、
Ｖｏｆｆ＝ Ｉｏｆｆｐ×Ｒｐ×ｋｐ ＋ Ｉｏｆｆｎ×Ｒｎ×ｋｎ、
第１、第２の定電流源を各々、抵抗Ｒ２、Ｒ３側に選択接続した（図３で、２つのスイッチ「Ｓ」を共に「Ｎ」側に接続）場合、
Ｖｏｆｆ＝−Ｉｏｆｆｐ×Ｒｐ×ｋｐ − Ｉｏｆｆｎ×Ｒｎ×ｋｎ、
となる。
ただし、ここで、ｋｐ、ｋｎは各々、ｇｍｐ／（ｇｍｐ＋ｇｍｎ）、ｇｍｎ／（ｇｍｐ＋ｇｍｎ）である。
オフセット補正のための調節可能なパラメータは一般にＩｏｆｆｐ（正負含む）、Ｉｏｆｆｎ（正負含む）の２種類あることになる。
【００３１】
さらに、第１、第２の定電流源を各々、共にＭビットのデジタル／アナログ変換回路（ＤＡＣ）で構成する。
例えばＭ＝５の場合、Ｉｏｆｆｐ、Ｉｏｆｆｎは各々６３段階の補正が可能となる。
簡単のため、フルスケールの定電流値をＩｏｆｆｐ＝Ｉｏｆｆｎ＝Ｉｏｆｆ０とし、Ｒｐ＝Ｒｎ＝Ｒ０の場合を考えると、
Ｖｏｆｆの補正の刻みΔＶ＝（Ｉｏｆｆ０／３２）×Ｒ０となり、例えば、刻みΔＶ＝２ｍＶであれば、±６２ｍＶの範囲の補正が２ｍＶ刻みで可能となる。
【００３２】
（ａ） Ｉｏｆｆｐ＝Ｉｏｆｆｎとする場合、同電位差動入力ＩｎＰ＝ＩｎＮ＝Ｉｎ０の任意の１点として、例えば、Ｉｎ０＝Ｖｄｄ／２（Ｈ、Ｌの中点電圧）を選んで、オフセット補正を実行できる。
【００３３】
（ｂ） Ｉｏｆｆｐ、Ｉｏｆｆｎを別々に調節する場合、Ｉｎ０の任意の２点として、例えば、Ｉｎ０＝（１／４）Ｖｄｄ、（３／４）Ｖｄｄを選んで、オフセット補正を実行できる。
【００３４】
（ｃ） Ｉｏｆｆｐ、Ｉｏｆｆｎを別々に調節する場合、Ｉｎ０の任意の２点として、例えば、Ｉｎ０＝Ｖｔｈｎ、Ｖｄｄ−Ｖｔｈｐを選んで、オフセット補正を実行できる。
この場合、Ｉｎ０＝Ｖｔｈｎではｇｍｎ＝０、Ｉｎ０＝Ｖｄｄ−Ｖｔｈｐではｇｍｐ＝０になるから、Ｖｏｆｆの決定式は簡略化されて各々、
Ｖｏｆｆ＝±Ｉｏｆｆｐ×Ｒｐ、
Ｖｏｆｆ＝±Ｉｏｆｆｎ×Ｒｎ
となる。
【００３５】
上記（ｃ）の場合の、オフセットの補正方法を説明する。
最初に差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝Ｖｔｈｎとした状態で、第１の定電流源の電流値を例えば−Ｉｏｆｆ０から＋Ｉｏｆｆ０まで刻みΔＶに対応する量だけ順次変更して、フリップフロップの差動出力ＱＰ、ＱＮが反転する点を探し、この反転点の直前又は直後の電流値に固定する。
次に、Ｉｎ０＝Ｖｄｄ−Ｖｔｈｐとした状態で、第２の定電流源の電流値を同様の手順で決定し固定する。
【００３６】
差動入力ＩｎＰ、ＩｎＮの変動範囲が、もともと、０（Ｖｓｓ）〜Ｖｔｈｎに限られている場合は、ｇｍｎは０になり、Ｒｎ＝０、従って、抵抗Ｒ３、Ｒ４及び第２の定電流源は不要になり、回路は簡略化できて、第１の定電流源の電流値を上記の方法で決定し固定すればよい。
同様に、差動入力ＩｎＰ、ＩｎＮの変動範囲が、もともと、Ｖｄｄ−Ｖｔｈｐ〜Ｖｄｄに限られている場合は、ｇｍｐは０になり、Ｒｐ＝０、従って、抵抗Ｒ１、Ｒ２及び第１の定電流源は不要になり、回路は簡略化できて、第２の定電流源の電流値を上記の方法で決定し固定すればよい。
【００３７】
上記（ａ）の場合のオフセットの補正方法としては、差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝Ｖｄｄ／２とした状態で、第１、第２の定電流源の共通の電流値を例えば−Ｉｏｆｆ０から＋Ｉｏｆｆ０まで刻みΔＶに対応する量だけで順次変更して、フリップフロップの差動出力ＱＰ、ＱＮが反転する点を探し、この反転点の直前又は直後の電流値に固定する。
【００３８】
上記（ｂ）の場合のオフセットの補正方法としては、第１に、差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝（１／４）Ｖｄｄとした状態で、第１、第２の定電流源の電流値Ｉｏｆｆｐ、Ｉｏｆｆｎを、刻みΔＶに対応する量だけを単位として各々、−３１〜＋３１の範囲でスキャンしながら、フリップフロップの差動出力ＱＰ、ＱＮの非反転、反転マップを測定し、非反転・反転の境界領域Ａを得る。
第２に、差動入力電位を第１と異なる同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝（３／４）Ｖｄｄとした状態で、フリップフロップの差動出力ＱＰ、ＱＮの非反転、反転マップを測定し、非反転・反転の境界領域Ｂを得る。
両マップの各々の非反転・反転の境界領域Ａ、Ｂの重なる部分から電流値の組を選び、固定する。
【００３９】
図５は、このようにして得られる非反転・反転境界領域の模式図である。
黒丸、白丸は各々、非反転・反転境界領域Ａ、Ｂを表わし、この場合各々はＩｏｆｆｐ、Ｉｏｆｆｎが「＋４」「＋６」の直線上に乗っている。
従って、両者を各々直線の交点である「＋４」、「＋６」に固定すればよい。
本図は、第１、第２の測定において各々、トランジスタＴｎ１・Ｔｎ２、又はトランジスタＴｐ１・Ｔｐ２のどちらかがオフしている場合である。
【００４０】
同電位差動入力の値Ｉｎ０を、ｐ型、ｎ型の両トランジスタがオンしているように選ぶと、非反転・反転境界領域Ａ、Ｂは各々、４５度に近づくように傾斜した直線になる。
また、領域Ａ、Ｂの形状は閾値のソース電圧依存性などによって、曲線になる場合がある。
さらに、測定時のノイズにより領域Ａ、Ｂが有限の幅を持つ場合は、各々最小２乗法などによる直線（曲線）近似化して交点を求める。特にノイズが大きい場合は、領域Ａ、Ｂの交叉領域の近傍を繰返し測定して統計的処理を行い、最尤交点を求める。
［実施の形態２］
【００４１】
上記実施例１は、差動入力に対する単一のコンパレータに係るものであったが、本実施例は、上記実施例１のコンパレータを複数個用意し、その差動入力を並列に接続し、それぞれに有限の異なるオフセットを持たせて多値論理の複数の閾値に対応させて、多値論理復調回路とするものである。
【００４２】
多値論理回路は一般にＮは３以上の整数として、第１〜第Ｎの論理レベル電圧と、隣接する、第１と第２の論理レベル電圧、第２と第３の論理レベル電圧、…に対応し、各々の対の中間に位置する第１〜第Ｎ−１の閾値を備える。
【００４３】
上記課題を解決するための本発明の他の実施形態による多値論理回路は、好ましくは、複数個のラッチ型コンパレータ各々の第１、第２の定電流源の設定電流値及び第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵するラッチ型コンパレータを一斉に稼動する実動作モードとを含み、オフセット調整モードは内蔵するラッチ型コンパレータごとに実行され、その後の実動作モードでは通常の多値差動入力を印加して多値論理復調回路として動作する。
従って、ここでは専らオフセット調整モードを説明する。
【００４４】
特定のラッチ型コンパレータに対しては、対応する閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、第１の論理レベル電圧とした状態で、第１、第２の定電流源の設定電流値の可変範囲及び第１、第２のスイッチの投入位置をスキャンしながら差動出力を測定し、次に第２の論理レベル電圧とした状態で同様の測定を行い、各々から差動出力が正判定になる領域を得る。そして、この２つの正判定領域の重なる領域の中央部から、設定電流値及びスイッチの投入位置の組を選んで決定する。
【００４５】
より詳細な決定方法を、４値論理の場合について説明する。
図４に示すように４値論理の場合は、差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮは、第１〜第４の論理レベル電圧ＨＨ、ＨＬ、ＬＨ、ＬＬのいずれかの値をとり、それらの間に第１〜第３の閾値ＴＨ１、ＴＨ０、ＴＨ１ｂが介在するので、各々に対応する第１〜第３のラッチ型コンパレータが用意される。
【００４６】
具体的数値例として、第１〜第４の論理レベル電圧ＨＨ、ＨＬ、ＬＨ、ＬＬに対応して差動入力の組（ＩｎＰ、ＩｎＮ）が４つの標準値（＋１５０ｍＶ、０ｍＶ）、（＋１００ｍＶ、＋５０ｍＶ）、（＋５０ｍＶ、＋１００ｍＶ）、（０ｍＶ、＋１５０ｍＶ）のいずれかを取る場合、差動入力の差電圧は各々、＋１５０ｍＶ、＋５０ｍＶ，−５０ｍＶ、−１５０ｍＶとなり、第１〜第３の閾値電圧ＴＨ１、ＴＨ０、ＴＨ１ｂは各々、＋１００ｍＶ、０ｍＶ、−１００ｍＶとなる場合を考察する。
【００４７】
第１の閾値電圧ＴＨ１＝＋１００ｍＶに対応する第１のラッチ型コンパレータについては、差動入力の組（ＩｎＰ、ＩｎＮ）に対して、まず第１の論理レベル電圧ＨＨを印加した状態で、第１、第２の定電流源の設定電流値の可変範囲及び第１、第２のスイッチの投入位置をスキャンしながら差動出力を測定し、差動出力が正判定になる領域Ａを得る。
第１の論理レベル電圧ＨＨとして標準値（＋１５０ｍＶ、０ｍＶ）の外に、閾値に近接する値、例えば（＋１３０ｍＶ、＋２０ｍＶ）を印加して差動出力が正判定になる領域Ａを限定できる。
【００４８】
次に、第２の論理レベル電圧ＨＬを印加した状態で同様の測定を行い、差動出力が正判定になる領域Ｂを得る。
領域Ａ、Ｂの重なる領域の中央部から、設定電流値及びスイッチの投入位置の組を選んで決定することができる。
【００４９】
なお、ここで、第１、第２の定電流源の設定電流値が等しい場合に限定するか、一方がゼロの場合に限定すると、領域Ａ、Ｂの重なる領域は第１（第２）の定電流源の設定電流値の上下限を与えるので、設定電流値は上下限の平均値として決定できる。
【００５０】
第２、第３の閾値電圧ＴＨ０＝−０ｍＶ、ＴＨ１ｂ＝−１００ｍＶ、に対応する第２、３のラッチ型コンパレータについても、各々、第２、第３の論理レベル電圧ＨＬ、ＬＨを印加した状態、及び第３、第４の論理レベル電圧ＬＨ、ＬＬを印加した状態で、同様の測定を行い、設定電流値及びスイッチの投入位置の組を選んで決定することができる。
【００５１】
以上の説明では、差動入力ＩｎＰ、ＩｎＮの変動範囲が電源Ｖｄｄと接地Ｖｓｓ（０Ｖ）間の全領域に及ぶ場合を想定したが、差動入力ＩｎＰ、ＩｎＮの変動範囲が限定されている場合、例えば０〜Ｖｄｄ／２に限定されている場合は、ＮＭＯＳトランジスタＴｎ１〜Ｔｎ６及びこれらに関連するクロックＣｋＮ，抵抗器Ｒ３、Ｒ４、第２の定電流源Ｉｏｆｆｎは不要になる。
逆に、例えばＶｄｄ／２〜Ｖｄｄに限定されている場合は、ＰＭＯＳトランジスタＴｐ１〜Ｔｐ６及びこれらに関連するクロックＣｋＰ，抵抗器Ｒ１、Ｒ２、第１の定電流源Ｉｏｆｆｐは不要になる。
いずれの場合も、オフセットの調整は、上述の実施の形態１の（ｃ）で述べた手順により、Ｉｏｆｆｐ又はＩｏｆｆｎを決定すればよい。
【図面の簡単な説明】
【００５２】
【図１】従来の典型的なラッチ型ＣＭＯＳコンパレータの等価回路図である。
【図２】図１の回路の動作を示す図である。
【図３】本発明の一の実施形態に係るラッチ型コンパレータの等価回路図である。
【図４】本発明の他の実施形態に係る多値論理復調回路の、４値論理の場合の等価回路ブロック図である。
【図５】本発明の一の実施形態に係る非反転・反転境界領域の模式図である。
【技術分野】
【０００１】
本発明は、ラッチ型コンパレータに係り、特にオフセット補正機能を有するラッチ型コンパレータ及びこれを用いた多値論理復調回路に関するものである。
【背景技術】
【０００２】
半導体集積回路においてはアナログ・デジタルを問わず、微小な差を有する２つの入力電圧の大小を検出するコンパレータが重要な役割を果たしている。
例えば、デジタルＣＭＯＳ集積回路においては、高速動作、低消費電力、及び低雑音を実現するため、小振幅の差動信号バスが賞用されているが、その差動信号のレシーバとしてコンパレータが必須になる。
【０００３】
そのようなコンパレータとしては、ラッチ型とアンプ型があり、ラッチ型はアンプ型よりも高速動作が可能であるが、コンパレータを構成するトランジスタの閾値等のバラツキに起因するオフセットの補正がアンプ型よりも困難であった。
【０００４】
図１に、従来の典型的なラッチ型ＣＭＯＳコンパレータの等価回路図を模式的に示す。
第１のＰＭＯＳトランジスタＴｐ（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて第１のインバータを構成し、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて第２のインバータを構成し、第１、第２のインバータがクロスカップルされてフリップフロップを構成している。
【０００５】
Ｔｐ１、Ｔｐ２のソースは共通接続され、Ｔｐ３を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは共通接続され、Ｔｎ３を介して接地Ｖｓｓに接続されている。
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、フリップフロップの差動出力ＱＰ、ＱＮに接続されている。
さらに、差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰはＴｐ３、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮはＴｎ３、Ｔｐ５、及びＴｐ６のゲートに接続されている。
【０００６】
なお、前記Ｔｐ１とＴｐ２、前記Ｔｎ１とＴｎ２、前記Ｔｐ５とＴｐ６、前記Ｔｎ５とＴｎ６は各々、設計上同形であり、なるべく対称配置にして、少なくとも特性の名目値を揃えることは言うまでも無い。
【０００７】
図２に、図１の回路の動作を示す。
最初の段階では差動クロックＣｋＰ、ＣｋＮの電位は各々、Ｈ（ロジカル・ハイ、即ち理想的には電源Ｖｄｄに等しい電位）、Ｌ（ロジカル・ロー、即ち理想的には接地Ｖｓｓに等しい電位）であり、Ｔｎ５及びＴｐ５、Ｔｎ６及びＴｐ６は全てオン状態にある。
差動入力ＩｎＰ、ＩｎＮは一般に微小な差を含む任意の差を有しているが、各々、オン状態にあるＴｎ５及びＴｐ５、Ｔｎ６及びＴｐ６を介してフリップフロップに接続されているので、差動出力ＱＰ、ＱＮは各々、差動入力ＩｎＰ、ＩｎＮに等しい。
【０００８】
フリップフロップ自身は、ＴｐＰ、ＴｎＮがオフされているので、電源Ｖｄｄ、接地Ｖｓｓから切断されている。
次の段階で、差動クロックＣｋＰ、ＣｋＮの電位が逆転すると、Ｔｎ５及びＴｐ５、Ｔｎ６及びＴｐ６が全てオフされると同時に、Ｔｐ３、Ｔｎ３がオンし、差動出力ＱＰ、ＱＮは、その当初の任意の電位差が増幅されてＨ又はＬになる。即ち、任意の電位差を有する差動入力の大小が検出されたことになる。
【０００９】
ここで、差動クロックＣｋＰ、ＣｋＮの電位が逆転すると同時にフリップフロップ内で正帰還がかかるので、差動出力ＱＰ、ＱＮは極めて高速に最終状態（Ｈ又はＬ）に到達する。即ち、このようにラッチ型コンパレータは高速動作が可能である。
【００１０】
反面、フリップフロップの各トランジスタの閾値・ゲイン等の特性が、特にＴｐ１とＴｐ２、又はＴｎ１とＴｎ２の間で一致せずバラツキがあると、差動入力に対してオフセットを生じる。
これらの素子はレイアウト上同形にとり、なるべく特性が同一になるように設計してあるが、それでもこの種の特性バラツキは製造プロセス上不可避であり、従来のラッチ型コンパレータでは、差動入力に対するオフセットを回避又は低減するためには製造プロセスのマージンを削るしかなく、製造コスト増を招いていた。
【００１１】
例えば、特許文献１には、バックゲートを利用する駆動方式による差動バスシステムの一部に「ラッチ回路９３」として、この従来方式のラッチ型コンパレータが使われている。
また、特許文献２には、ＤＲＡＭのセンスアンプ系の一部として、この従来方式のラッチ型コンパレータが使われている。
【特許文献１】特開平０９−１９１２４３号
【特許文献２】特開平１０−２６９７７４号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする課題は、製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータを提供することである。
【００１３】
本発明が解決しようとする課題は、上記のラッチ型コンパレータを応用して、製造プロセスのマージンを削ることなく、オフセットの補正が可能な多値論理の復調回路を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するための本発明の一実施形態によるラッチ型コンパレータは、
第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて構成した第１のインバータ、及び、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて構成した第２のインバータをクロスカップルして構成したフリップフロップを含み、
前記Ｔｐ１、Ｔｐ２のソースは各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続され、
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、前記フリップフロップの差動出力ＱＰ、ＱＮに接続され、
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは前記Ｔｐ３、Ｔｐ４、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮは前記Ｔｎ３、Ｔｎ４、Ｔｐ５、及びＴｐ６のゲートに接続され、
前記Ｔｐ３とＲ１の接続節点及び前記Ｔｐ４とＲ２の接続節点は、いずれか一方が選択可能なように第１のスイッチを介して、第１の、設定電流値が可変な定電流源に接続され、
前記Ｔｎ３とＲ３の接続節点及び前記Ｔｎ４とＲ４の接続節点は、いずれか一方が選択可能なように第２のスイッチを介して、第２の、設定電流値が可変な定電流源に接続され、
ていることを特徴とする。
【００１５】
上記課題を解決するための本発明の一実施形態によるラッチ型コンパレータは好ましくは、その動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の実動作モードとを含み、前記オフセット調整モードにおいては、
前記差動入力ＩｎＰ、ＩｎＮを同電位Ｉｎ０とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置のうち、前記設定電流値が共に０の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる２つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
【００１６】
上記課題を解決するための本発明の他の実施形態による多値論理復調回路は、第１〜第Ｎの論理レベル電圧と、前記隣接する論理レベル電圧に対応する第１〜第Ｎ−１の閾値を備える多値論理（Ｎは３以上の整数）に対応し、上記本発明の一実施形態によるラッチ型コンパレータを複数個含み、前記複数個のラッチ型コンパレータの差動入力を並列に接続して差動多値入力とし、前記複数個のラッチ型コンパレータのオフセット値は各々、前記差動多値入力の異なる閾値に対応するように補正される、
ことを特徴とする。
【００１７】
上記課題を解決するための本発明の他の実施形態による多値論理回路は好ましくは、その動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵する前記ラッチ型コンパレータを一斉に稼動する実動作モードとを含み、前記オフセット調整モードは、内蔵する前記ラッチ型コンパレータごとに実行され、
対応する前記閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、前記差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、前記第１の論理レベル電圧とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第２の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、定電流源の設定電流値及びスイッチの投入位置により、オフセット量を自由に補正できるので、製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータを提供できる。
【００１９】
また本発明によれば、オフセット量を有限の値に自由に設定できるので、異なる有限の値のオフセットを有する複数個のラッチ型コンパレータを並列に接続して、製造プロセスのマージンを削ることなく、オフセットの補正が可能な多値論理の復調回路を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において同様の参照符号は同様の構成要素を示す。
また、以下便宜上、端子（節点）の名称、信号の名称、信号の電位に対して、原則として共通の記号（信号の名称）を使う。（例えば、「ＩｎＰ」はプラス側の差動入力端子（節点）名であり、その節点の信号の名称であり、その信号の時間の関数としての電位を表すものとする。）
［実施の形態１］
【００２１】
図３は本発明の一実施形態に係るラッチ型コンパレータの等価回路図である。
フリップフロップ及び、差動入力ＩｎＰ、ＩｎＮとフリップフロップの差動出力ＱＰ、ＱＮとの接続構成は上記従来技術による場合（図１）と同様である。
【００２２】
即ち、第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて第１のインバータを構成し、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて第２のインバータを構成し、第１、第２のインバータがクロスカップルされてフリップフロップを構成している。
【００２３】
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、フリップフロップの差動出力ＱＰ、ＱＮに接続されている。
さらに、差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰはＴｎ５、Ｔｎ６のゲートに接続され、ＣｋＮはＴｐ５、Ｔｐ６のゲートに接続されている。
【００２４】
本発明と従来技術の相違点は、フリップフロップと電源・接地との接続部分にあり、本実施例の場合、フリップフロップを構成する第１、第２のＰＭＯＳトランジスタＴｐ１、Ｔｐ２のソースは個別に各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、他方、フリップフロップを構成する第１、第２のＮＭＯＳトランジスタＴｎ１、Ｔｎ２のソースは個別に各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続される。
【００２５】
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは、さらにＴｐ３、Ｔｐ４のゲートに接続され、ＣｋＮはＴｎ３、Ｔｎ４のゲートに接続される。
別途第２の差動クロック入力ＣｋＰ２、ＣｋＮ２を用意し、ＣｋＰ２をＴｐ３、Ｔｐ４のゲートに接続し、ＣｋＮ２をＴｎ３、Ｔｎ４のゲートに接続してもよい。
例えば第２の差動クロック入力ＣｋＰ２、ＣｋＮ２を、差動クロック入力ＣｋＰ、ＣｋＮとオーバラップさせることで、フリップフロップの動作をより確実にできる。
Ｔｐ３とＲ１の接続節点及びＴｐ４とＲ２の接続節点は、第１のスイッチを介して、いずれか一方が選択可能に第１の定電流源に接続され、
Ｔｎ３とＲ３の接続節点及びＴｎ４とＲ４の接続節点は、第２のスイッチを介して、いずれか一方が選択可能に第２の定電流源に接続される。
【００２６】
なお、Ｔｐ１とＴｐ２、Ｔｎ１とＴｎ２、Ｔｐ３とＴｐ４、Ｔｎ３とＴｎ４、Ｒ１とＲ２、Ｒ３とＲ４、Ｔｐ５とＴｐ６、Ｔｎ５とＴｎ６は各々、設計上同形であり、少なくとも特性の名目値を揃え、なるべく目合わせズレに対する特性のズレ量が同一になるようにチップ上で配置することは言うまでもない。
そこで、以下において、Ｔｐ１とＴｐ２の共通の閾値を−Ｖｔｈｐ（負値）、共通のトランスコンダクタンス（ｇｍ）値をｇｍｐ、Ｔｎ１とＴｎ２の共通の閾値をＶｔｈｎ（正値）、共通のｇｍ値をｇｍｎ、抵抗Ｒ１とＲ２の共通の抵抗値をＲｐ、抵抗Ｒ３とＲ４の共通の抵抗値をＲｎとする。
【００２７】
抵抗値Ｒｐ、ＲｎがフリップフロップＴｐ１〜Ｔｎ２のラッチ動作に実質的に不都合な影響を与えないように、Ｒｐは１／（３×ｇｍｐ）程度以内に、Ｒｎは１／（３×ｇｍｎ）程度以内に選ぶ。例えば、ｇｍｐ＝０．５ｍＳ、ｇｍｎ＝１ｍＳの場合、Ｒｐ＝７００Ω、Ｒｎ＝３５０Ω程度とする。
【００２８】
回路動作のモードは、オフセット調整モードと、オフセット調整後の実動作モードからなり、オフセット調整モードでオフセットを補正し、その後の実動作モードでは通常の差動入力を印加してコンパレータとして動作する。
従って、ここでは専らオフセット調整モードを説明する。
【００２９】
第１、第２の定電流源Ｉｏｆｆｐ、Ｉｏｆｆｎは各々、シンク電流出力型、ソース電流出力型の定電流源で、その調節可能な定電流値を各々、Ｉｏｆｆｐ、−Ｉｏｆｆｎとする（ＶｄｄからＶｓｓに流れる方向を正値とする）と、差動入力ＩｎＰ、ＩｎＮの差動電圧ＩｎＰ−ＩｎＮに対するオフセット補正量Ｖｏｆｆは、抵抗Ｒ１〜Ｒ４と定電流値Ｉｏｆｆｐ、Ｉｏｆｆｎとの積、及びＴｐ１〜Ｔｎ２のｇｍに依存して変更できる。
【００３０】
より定量的に表すと、
第１、第２の定電流源を各々、抵抗Ｒ１、Ｒ４側に選択接続した（図３で、２つのスイッチ「Ｓ」を共に「Ｐ」側に接続）場合、
Ｖｏｆｆ＝ Ｉｏｆｆｐ×Ｒｐ×ｋｐ ＋ Ｉｏｆｆｎ×Ｒｎ×ｋｎ、
第１、第２の定電流源を各々、抵抗Ｒ２、Ｒ３側に選択接続した（図３で、２つのスイッチ「Ｓ」を共に「Ｎ」側に接続）場合、
Ｖｏｆｆ＝−Ｉｏｆｆｐ×Ｒｐ×ｋｐ − Ｉｏｆｆｎ×Ｒｎ×ｋｎ、
となる。
ただし、ここで、ｋｐ、ｋｎは各々、ｇｍｐ／（ｇｍｐ＋ｇｍｎ）、ｇｍｎ／（ｇｍｐ＋ｇｍｎ）である。
オフセット補正のための調節可能なパラメータは一般にＩｏｆｆｐ（正負含む）、Ｉｏｆｆｎ（正負含む）の２種類あることになる。
【００３１】
さらに、第１、第２の定電流源を各々、共にＭビットのデジタル／アナログ変換回路（ＤＡＣ）で構成する。
例えばＭ＝５の場合、Ｉｏｆｆｐ、Ｉｏｆｆｎは各々６３段階の補正が可能となる。
簡単のため、フルスケールの定電流値をＩｏｆｆｐ＝Ｉｏｆｆｎ＝Ｉｏｆｆ０とし、Ｒｐ＝Ｒｎ＝Ｒ０の場合を考えると、
Ｖｏｆｆの補正の刻みΔＶ＝（Ｉｏｆｆ０／３２）×Ｒ０となり、例えば、刻みΔＶ＝２ｍＶであれば、±６２ｍＶの範囲の補正が２ｍＶ刻みで可能となる。
【００３２】
（ａ） Ｉｏｆｆｐ＝Ｉｏｆｆｎとする場合、同電位差動入力ＩｎＰ＝ＩｎＮ＝Ｉｎ０の任意の１点として、例えば、Ｉｎ０＝Ｖｄｄ／２（Ｈ、Ｌの中点電圧）を選んで、オフセット補正を実行できる。
【００３３】
（ｂ） Ｉｏｆｆｐ、Ｉｏｆｆｎを別々に調節する場合、Ｉｎ０の任意の２点として、例えば、Ｉｎ０＝（１／４）Ｖｄｄ、（３／４）Ｖｄｄを選んで、オフセット補正を実行できる。
【００３４】
（ｃ） Ｉｏｆｆｐ、Ｉｏｆｆｎを別々に調節する場合、Ｉｎ０の任意の２点として、例えば、Ｉｎ０＝Ｖｔｈｎ、Ｖｄｄ−Ｖｔｈｐを選んで、オフセット補正を実行できる。
この場合、Ｉｎ０＝Ｖｔｈｎではｇｍｎ＝０、Ｉｎ０＝Ｖｄｄ−Ｖｔｈｐではｇｍｐ＝０になるから、Ｖｏｆｆの決定式は簡略化されて各々、
Ｖｏｆｆ＝±Ｉｏｆｆｐ×Ｒｐ、
Ｖｏｆｆ＝±Ｉｏｆｆｎ×Ｒｎ
となる。
【００３５】
上記（ｃ）の場合の、オフセットの補正方法を説明する。
最初に差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝Ｖｔｈｎとした状態で、第１の定電流源の電流値を例えば−Ｉｏｆｆ０から＋Ｉｏｆｆ０まで刻みΔＶに対応する量だけ順次変更して、フリップフロップの差動出力ＱＰ、ＱＮが反転する点を探し、この反転点の直前又は直後の電流値に固定する。
次に、Ｉｎ０＝Ｖｄｄ−Ｖｔｈｐとした状態で、第２の定電流源の電流値を同様の手順で決定し固定する。
【００３６】
差動入力ＩｎＰ、ＩｎＮの変動範囲が、もともと、０（Ｖｓｓ）〜Ｖｔｈｎに限られている場合は、ｇｍｎは０になり、Ｒｎ＝０、従って、抵抗Ｒ３、Ｒ４及び第２の定電流源は不要になり、回路は簡略化できて、第１の定電流源の電流値を上記の方法で決定し固定すればよい。
同様に、差動入力ＩｎＰ、ＩｎＮの変動範囲が、もともと、Ｖｄｄ−Ｖｔｈｐ〜Ｖｄｄに限られている場合は、ｇｍｐは０になり、Ｒｐ＝０、従って、抵抗Ｒ１、Ｒ２及び第１の定電流源は不要になり、回路は簡略化できて、第２の定電流源の電流値を上記の方法で決定し固定すればよい。
【００３７】
上記（ａ）の場合のオフセットの補正方法としては、差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝Ｖｄｄ／２とした状態で、第１、第２の定電流源の共通の電流値を例えば−Ｉｏｆｆ０から＋Ｉｏｆｆ０まで刻みΔＶに対応する量だけで順次変更して、フリップフロップの差動出力ＱＰ、ＱＮが反転する点を探し、この反転点の直前又は直後の電流値に固定する。
【００３８】
上記（ｂ）の場合のオフセットの補正方法としては、第１に、差動入力電位を同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝（１／４）Ｖｄｄとした状態で、第１、第２の定電流源の電流値Ｉｏｆｆｐ、Ｉｏｆｆｎを、刻みΔＶに対応する量だけを単位として各々、−３１〜＋３１の範囲でスキャンしながら、フリップフロップの差動出力ＱＰ、ＱＮの非反転、反転マップを測定し、非反転・反転の境界領域Ａを得る。
第２に、差動入力電位を第１と異なる同電位、例えば、ＩｎＰ＝ＩｎＮ＝Ｉｎ０＝（３／４）Ｖｄｄとした状態で、フリップフロップの差動出力ＱＰ、ＱＮの非反転、反転マップを測定し、非反転・反転の境界領域Ｂを得る。
両マップの各々の非反転・反転の境界領域Ａ、Ｂの重なる部分から電流値の組を選び、固定する。
【００３９】
図５は、このようにして得られる非反転・反転境界領域の模式図である。
黒丸、白丸は各々、非反転・反転境界領域Ａ、Ｂを表わし、この場合各々はＩｏｆｆｐ、Ｉｏｆｆｎが「＋４」「＋６」の直線上に乗っている。
従って、両者を各々直線の交点である「＋４」、「＋６」に固定すればよい。
本図は、第１、第２の測定において各々、トランジスタＴｎ１・Ｔｎ２、又はトランジスタＴｐ１・Ｔｐ２のどちらかがオフしている場合である。
【００４０】
同電位差動入力の値Ｉｎ０を、ｐ型、ｎ型の両トランジスタがオンしているように選ぶと、非反転・反転境界領域Ａ、Ｂは各々、４５度に近づくように傾斜した直線になる。
また、領域Ａ、Ｂの形状は閾値のソース電圧依存性などによって、曲線になる場合がある。
さらに、測定時のノイズにより領域Ａ、Ｂが有限の幅を持つ場合は、各々最小２乗法などによる直線（曲線）近似化して交点を求める。特にノイズが大きい場合は、領域Ａ、Ｂの交叉領域の近傍を繰返し測定して統計的処理を行い、最尤交点を求める。
［実施の形態２］
【００４１】
上記実施例１は、差動入力に対する単一のコンパレータに係るものであったが、本実施例は、上記実施例１のコンパレータを複数個用意し、その差動入力を並列に接続し、それぞれに有限の異なるオフセットを持たせて多値論理の複数の閾値に対応させて、多値論理復調回路とするものである。
【００４２】
多値論理回路は一般にＮは３以上の整数として、第１〜第Ｎの論理レベル電圧と、隣接する、第１と第２の論理レベル電圧、第２と第３の論理レベル電圧、…に対応し、各々の対の中間に位置する第１〜第Ｎ−１の閾値を備える。
【００４３】
上記課題を解決するための本発明の他の実施形態による多値論理回路は、好ましくは、複数個のラッチ型コンパレータ各々の第１、第２の定電流源の設定電流値及び第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵するラッチ型コンパレータを一斉に稼動する実動作モードとを含み、オフセット調整モードは内蔵するラッチ型コンパレータごとに実行され、その後の実動作モードでは通常の多値差動入力を印加して多値論理復調回路として動作する。
従って、ここでは専らオフセット調整モードを説明する。
【００４４】
特定のラッチ型コンパレータに対しては、対応する閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、第１の論理レベル電圧とした状態で、第１、第２の定電流源の設定電流値の可変範囲及び第１、第２のスイッチの投入位置をスキャンしながら差動出力を測定し、次に第２の論理レベル電圧とした状態で同様の測定を行い、各々から差動出力が正判定になる領域を得る。そして、この２つの正判定領域の重なる領域の中央部から、設定電流値及びスイッチの投入位置の組を選んで決定する。
【００４５】
より詳細な決定方法を、４値論理の場合について説明する。
図４に示すように４値論理の場合は、差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮは、第１〜第４の論理レベル電圧ＨＨ、ＨＬ、ＬＨ、ＬＬのいずれかの値をとり、それらの間に第１〜第３の閾値ＴＨ１、ＴＨ０、ＴＨ１ｂが介在するので、各々に対応する第１〜第３のラッチ型コンパレータが用意される。
【００４６】
具体的数値例として、第１〜第４の論理レベル電圧ＨＨ、ＨＬ、ＬＨ、ＬＬに対応して差動入力の組（ＩｎＰ、ＩｎＮ）が４つの標準値（＋１５０ｍＶ、０ｍＶ）、（＋１００ｍＶ、＋５０ｍＶ）、（＋５０ｍＶ、＋１００ｍＶ）、（０ｍＶ、＋１５０ｍＶ）のいずれかを取る場合、差動入力の差電圧は各々、＋１５０ｍＶ、＋５０ｍＶ，−５０ｍＶ、−１５０ｍＶとなり、第１〜第３の閾値電圧ＴＨ１、ＴＨ０、ＴＨ１ｂは各々、＋１００ｍＶ、０ｍＶ、−１００ｍＶとなる場合を考察する。
【００４７】
第１の閾値電圧ＴＨ１＝＋１００ｍＶに対応する第１のラッチ型コンパレータについては、差動入力の組（ＩｎＰ、ＩｎＮ）に対して、まず第１の論理レベル電圧ＨＨを印加した状態で、第１、第２の定電流源の設定電流値の可変範囲及び第１、第２のスイッチの投入位置をスキャンしながら差動出力を測定し、差動出力が正判定になる領域Ａを得る。
第１の論理レベル電圧ＨＨとして標準値（＋１５０ｍＶ、０ｍＶ）の外に、閾値に近接する値、例えば（＋１３０ｍＶ、＋２０ｍＶ）を印加して差動出力が正判定になる領域Ａを限定できる。
【００４８】
次に、第２の論理レベル電圧ＨＬを印加した状態で同様の測定を行い、差動出力が正判定になる領域Ｂを得る。
領域Ａ、Ｂの重なる領域の中央部から、設定電流値及びスイッチの投入位置の組を選んで決定することができる。
【００４９】
なお、ここで、第１、第２の定電流源の設定電流値が等しい場合に限定するか、一方がゼロの場合に限定すると、領域Ａ、Ｂの重なる領域は第１（第２）の定電流源の設定電流値の上下限を与えるので、設定電流値は上下限の平均値として決定できる。
【００５０】
第２、第３の閾値電圧ＴＨ０＝−０ｍＶ、ＴＨ１ｂ＝−１００ｍＶ、に対応する第２、３のラッチ型コンパレータについても、各々、第２、第３の論理レベル電圧ＨＬ、ＬＨを印加した状態、及び第３、第４の論理レベル電圧ＬＨ、ＬＬを印加した状態で、同様の測定を行い、設定電流値及びスイッチの投入位置の組を選んで決定することができる。
【００５１】
以上の説明では、差動入力ＩｎＰ、ＩｎＮの変動範囲が電源Ｖｄｄと接地Ｖｓｓ（０Ｖ）間の全領域に及ぶ場合を想定したが、差動入力ＩｎＰ、ＩｎＮの変動範囲が限定されている場合、例えば０〜Ｖｄｄ／２に限定されている場合は、ＮＭＯＳトランジスタＴｎ１〜Ｔｎ６及びこれらに関連するクロックＣｋＮ，抵抗器Ｒ３、Ｒ４、第２の定電流源Ｉｏｆｆｎは不要になる。
逆に、例えばＶｄｄ／２〜Ｖｄｄに限定されている場合は、ＰＭＯＳトランジスタＴｐ１〜Ｔｐ６及びこれらに関連するクロックＣｋＰ，抵抗器Ｒ１、Ｒ２、第１の定電流源Ｉｏｆｆｐは不要になる。
いずれの場合も、オフセットの調整は、上述の実施の形態１の（ｃ）で述べた手順により、Ｉｏｆｆｐ又はＩｏｆｆｎを決定すればよい。
【図面の簡単な説明】
【００５２】
【図１】従来の典型的なラッチ型ＣＭＯＳコンパレータの等価回路図である。
【図２】図１の回路の動作を示す図である。
【図３】本発明の一の実施形態に係るラッチ型コンパレータの等価回路図である。
【図４】本発明の他の実施形態に係る多値論理復調回路の、４値論理の場合の等価回路ブロック図である。
【図５】本発明の一の実施形態に係る非反転・反転境界領域の模式図である。
【特許請求の範囲】
【請求項１】
第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて構成した第１のインバータ、及び、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて構成した第２のインバータをクロスカップルして構成したフリップフロップを含み、
前記Ｔｐ１、Ｔｐ２のソースは各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続され、
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、前記フリップフロップの差動出力ＱＰ、ＱＮに接続され、
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは前記Ｔｐ３、Ｔｐ４、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮは前記Ｔｎ３、Ｔｎ４、Ｔｐ５、及びＴｐ６のゲートに接続され、
前記Ｔｐ３とＲ１の接続節点及び前記Ｔｐ４とＲ２の接続節点は、いずれか一方が選択可能なように第１のスイッチを介して、第１の、設定電流値が可変な定電流源に接続され、
前記Ｔｎ３とＲ３の接続節点及び前記Ｔｎ４とＲ４の接続節点は、いずれか一方が選択可能なように第２のスイッチを介して、第２の、設定電流値が可変な定電流源に接続され、
ていることを特徴とするラッチ型コンパレータ
【請求項２】
動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の実動作モードとを含むラッチ型コンパレータであって、前記オフセット調整モードにおいては、
前記差動入力ＩｎＰ、ＩｎＮを同電位Ｉｎ０とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置のうち、前記設定電流値が共に０の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる２つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項１に記載のラッチ型コンパレータ。
【請求項３】
第１〜第Ｎの論理レベル電圧と、前記隣接する論理レベル電圧に対応する第１〜第Ｎ−１の閾値を備える多値論理（Ｎは３以上の整数）に対応し、請求項１に記載のラッチ型コンパレータを複数個含み、前記複数個のラッチ型コンパレータの差動入力を並列に接続して差動多値入力とし、前記複数個のラッチ型コンパレータのオフセット値は各々、前記差動多値入力の異なる閾値に対応するように補正されることを特徴とする多値論理復調回路。
【請求項４】
動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵する前記ラッチ型コンパレータを一斉に稼動する実動作モードとを含む多値論理復調回路であって、前記オフセット調整モードは、内蔵する前記ラッチ型コンパレータごとに実行され、
対応する前記閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、前記差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、前記第１の論理レベル電圧とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第２の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項３に記載の多値論理復調回路。
【請求項１】
第１のＰＭＯＳトランジスタＴｐ１（以下、単にＴｐ１、Ｔｐ２、…と略記する）と第１のＮＭＯＳトランジスタＴｎ１（以下、単にＴｎ１、Ｔｎ２、…と略記する）のゲートとドレーンが各々共通接続されて構成した第１のインバータ、及び、Ｔｐ２とＴｎ２のゲートとドレーンが各々共通接続されて構成した第２のインバータをクロスカップルして構成したフリップフロップを含み、
前記Ｔｐ１、Ｔｐ２のソースは各々、縦続接続されたＴｐ３と第１の抵抗Ｒ１（以下、単にＲ１、Ｒ２、…と略記する）、縦続接続されたＴｐ４とＲ２を介して電源Ｖｄｄに接続され、Ｔｎ１、Ｔｎ２のソースは各々、縦続接続されたＴｎ３とＲ３、縦続接続されたＴｐ４とＲ４を介して接地Ｖｓｓに接続され、
差動入力ＩｎＰ、ＩｎＮは各々、並列接続されたＴｎ５とＴｐ５、並列接続されたＴｎ６とＴｐ６を介して、前記フリップフロップの差動出力ＱＰ、ＱＮに接続され、
差動クロック入力ＣｋＰ、ＣｋＮのうちＣｋＰは前記Ｔｐ３、Ｔｐ４、Ｔｎ５、及びＴｎ６のゲートに接続され、ＣｋＮは前記Ｔｎ３、Ｔｎ４、Ｔｐ５、及びＴｐ６のゲートに接続され、
前記Ｔｐ３とＲ１の接続節点及び前記Ｔｐ４とＲ２の接続節点は、いずれか一方が選択可能なように第１のスイッチを介して、第１の、設定電流値が可変な定電流源に接続され、
前記Ｔｎ３とＲ３の接続節点及び前記Ｔｎ４とＲ４の接続節点は、いずれか一方が選択可能なように第２のスイッチを介して、第２の、設定電流値が可変な定電流源に接続され、
ていることを特徴とするラッチ型コンパレータ
【請求項２】
動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の実動作モードとを含むラッチ型コンパレータであって、前記オフセット調整モードにおいては、
前記差動入力ＩｎＰ、ＩｎＮを同電位Ｉｎ０とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置のうち、前記設定電流値が共に０の場合を含む範囲をスキャンしながら前記差動出力を測定し、異なる２つの前記同電位差動入力値に対して前記測定を行い、各々から得られた前記差動出力の反転・非反転の境界領域の重なる部分から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項１に記載のラッチ型コンパレータ。
【請求項３】
第１〜第Ｎの論理レベル電圧と、前記隣接する論理レベル電圧に対応する第１〜第Ｎ−１の閾値を備える多値論理（Ｎは３以上の整数）に対応し、請求項１に記載のラッチ型コンパレータを複数個含み、前記複数個のラッチ型コンパレータの差動入力を並列に接続して差動多値入力とし、前記複数個のラッチ型コンパレータのオフセット値は各々、前記差動多値入力の異なる閾値に対応するように補正されることを特徴とする多値論理復調回路。
【請求項４】
動作モードとして前記第１、第２の定電流源の設定電流値及び前記第１、第２のスイッチの投入位置を決定するオフセット調整モードと、オフセット調整後の内蔵する前記ラッチ型コンパレータを一斉に稼動する実動作モードとを含む多値論理復調回路であって、前記オフセット調整モードは、内蔵する前記ラッチ型コンパレータごとに実行され、
対応する前記閾値を挟む２つの論理レベル電圧（第１、第２とする）に対して、前記差動入力ＩｎＰ、ＩｎＮの差電圧ＩｎＰ−ＩｎＮを、前記第１の論理レベル電圧とした状態で、前記第１、第２の定電流源の設定電流値の可変範囲及び前記第１、第２のスイッチの投入位置をスキャンしながら前記差動出力を測定し、次に前記第２の論理レベル電圧とした状態で前記測定を行い、各々から得られた前記差動出力の正判定領域の重なる領域から前記設定電流値及び前記スイッチの投入位置の組を選んで決定する、
ことを特徴とする請求項３に記載の多値論理復調回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１４１６４６（Ｐ２０１０−１４１６４６Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１６５８０（Ｐ２００８−３１６５８０）
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（５０８２０３２０８）ソーバスメモリ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（５０８２０３２０８）ソーバスメモリ株式会社 (5)
【Ｆターム（参考）】
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