【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】同じタイプの特性量を有し、この特性量の値が相互に比例するいくつかの機能ブロックを備える電気回路をコンフィギュレーションする。
【解決手段】機能ブロックは、同様のタイプの少なくとも1組の電気素子(102a〜102d、104a〜104d)と、前記電気素子を互いに接続するおよび/もしくは電気回路100の残部に接続するための手段(106a〜106d、108a〜108d、110a〜110d)とにより構築され、テストされる1組の接続コンフィギュレーションのそれぞれに対して、電気回路のパラメータの値を測定するステップと、テストされる結合コンフィギュレーションの中から、測定されたパラメータの値が、少なくとも1対の機能ブロックの特性量の値間の不整合が最小の1つのコンフィギュレーションを選択するステップと、選択されたコンフィギュレーションに従って、接続する手段をポジショニングするステップとを含む。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】ＣＭＯＳ半導体集積回路において、パリティ検査等の高速化のために排他的論理和の多段接続回路を高速化する。
【解決手段】２入力排他的論理和が２段以上連続する部分の各々の排他的論理和を相補入出力排他的論理和、すなわち２組の相補信号入力と１組の相補信号出力を有するものとして実現し、かつ正と負の前記相補信号出力を生成するために各々１個ずつのＡＯＩ２２論理ゲートすなわちＡＮＤ−ＯＲ−ＮＯＴ複合論理ゲートまたはＯＡＩ２２論理ゲートすなわちＯＲ−ＡＮＤ−ＮＯＴ複合論理ゲートを用いることで、排他的論理和１段あたりのゲート段数を削減し高速化する。 （もっと読む）

【課題】回路構成が比較的簡単で、回路規模が小さく、消費電流の小さなフイールドバス用３値信号出力回路を実現すること。
【解決手段】直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするもの。 （もっと読む）

【課題】構成が簡素で高精度な判定性能を有する多数決回路を提供する。
【解決手段】本発明に係る多数決回路は、差動対をなす第一及び第二トランジスタを有する差動アンプと、一方の電極に第一デジタル信号のビット信号が印加されると共に他方の電極が前記第一トランジスタのゲートに共通接続された複数の第一キャパシタと、一方の電極に第二デジタル信号のビット信号が印加されると共に他方の電極が前記第二トランジスタのゲートに共通接続された複数の第二キャパシタとを備える。 （もっと読む）

【課題】低い伝送速度で大きな出力電圧振幅をもたらし且つ高い伝送速度で低い出力電圧振幅を単独のドライバでもたらすこと。
【解決手段】低電圧差動信号(LVDS)ドライバは、信号を駆動するよう動作する少なくとも２つのプログラマブルフィンガと、少なくとも２つのプレドライバとを含む。プレドライバの各々は１つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにする。イネーブルにされたプログラマブルフィンガは信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは信号を駆動せず且つ当該ドライバの容量負荷に寄与しない。 （もっと読む）

【課題】ゲート回路の待機時に、出力に接続したプルアップトランジスタを流れるゲートリーク電流を低減する半導体集積回路を提供する。
【解決手段】論理部１と、グランドＶＳＳと論理部１との間に接続され、論理部１へ電源電圧を供給するか否かの制御を行う制御信号ＭＴＥがゲート電極に入力されるスイッチトランジスタ２と、論理部１の出力端子と電源線ＶＤＤとの間に接続され、スイッチトランジスタ２のオン時はオフし、スイッチトランジスタ２のオフ時はオンするプルアップトランジスタ３と、スイッチトランジスタ２のゲート電極とプルアップトランジスタ３のゲート電極との間に接続され、ゲート電極がグランドに接続されているＰＭＯＳトランジスタを有するプルアップ制御部４と、を備える。 （もっと読む）

【課題】プログラマブルかつ最適制御可能な汎用論理モジュール及びそれを有する回路を提供する。
【解決手段】集積回路２９は、汎用論理モジュール２５と、結合部２６と、計算部２８とを具える。汎用論理モジュール２５は、二つの入出力制御部２３と、記憶部２４とを有し、設定及び制御情報が入力される。入出力制御部２３は、入出力端子２１に入力される情報及び入出力端子２２に入力される入出力制御情報の組合せ論理演算を行う。記憶部２４は、組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する。記憶部２４は、第１反転増幅器及びそれに交差結合した第２反転増幅器と、強誘電体又は強磁性体の記憶素子とを有する。 （もっと読む）

【課題】 サブスレッショルドリーク電流を低減した論理ゲートを提供する。
【解決手段】 ソースに第１の電圧が印加され、ゲートに第１の入力信号が入力され、ドレインから第１の出力信号を出力する第１のトランジスタと、ソースに第１の電圧よりも低い第２の電圧が印加され、ゲートに第２の入力信号が入力され、ドレインから第２の出力信号を出力する第２のトランジスタと、第１のトランジスタおよび第２のトランジスタのドレイン間に接続され、第１のトランジスタと第２のトランジスタを接続または切り離す接続切換部とを有する構成である。 （もっと読む）

【課題】 チップ内のバラツキに起因するインピーダンスの調整精度の低下を抑制できるインピーダンス調整回路及びこれを搭載した集積回路装置を提供する。
【解決手段】 ＮＭＯＳ用インピーダンス調整回路において、外部の基準抵抗及びＮＭＯＳアレイによる分圧電位Ｖｉｎと参照電位ＶＲＥＦｎとを比較する比較回路を設け、ＮＭＯＳアレイがこの比較結果に基づいて出力バッファ回路のインピーダンスをシミュレートするようにする。比較回路１４には差動回路Ｄ１乃至Ｄ３を設け、２入力のナンドゲートＮＡＮＤ２１乃至ＮＡＮＤ２３及び３入力のナンドゲートＮＡＮＤ２４が、差動回路Ｄ１乃至Ｄ３の出力値の多数決をとって比較回路１４から出力するようにする。 （もっと読む）

【課題】 ３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。
【解決手段】 二変数三値論理演算を行う三値論理関数回路は、第１の入力ａを構成する３つの論理値−１，０，１に応じて、一変数三値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３によって３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断し、第２の入力ｂに接続される３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３の出力を選択する。 （もっと読む）

【課題】 高速性を犠牲にせずに最小電源電圧を下げることができ、より低電圧（例えば１Ｖ以下）で動作する電流モード型の入力論理ゲート回路、ラッチ回路、フリップフロップ回路、分周回路、及びそれらを備えた携帯端末を提供する。
【解決手段】 ２信号入力基本論理ゲート回路２０は、ドレインがノードＸに接続され、ソースがノードＮ１に接続され、ゲート及びウエルに入力信号Ａを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタＭ１と、ドレインがノードＹに接続され、ソースがＮ１に接続され、ゲート及びウエルに入力信号Ｂを入力する、ゲート及びウエルが互いに接続されたＮＭＯＳトランジスタＭ２と、ノードＸと電源端との間に接続された抵抗素子Ｒ１と、ノードＹと電源端との間に接続された抵抗素子Ｒ２と、ノードＮ１と接地端との間に接続された定電流源ＣＳ１とを備えている。 （もっと読む）

【課題】 ＬＶＤＳインターフェース回路及びＣＭＯＳインターフェース回路を併用する。
【解決手段】 ＬＶＤＳ信号と、第１のＣＭＯＳ信号のいずれか一方を選択する第１の選択回路２１と、ＬＶＤＳ信号及びこの第２のＣＭＯＳのいずれか一方を選択する第２の選択回路２２と、この第１の選択回路２１の出力信号を夫々のゲートに供給する第１のＰチャンネルＭＯＳトランジスタ２５Ｐ及び第１のＮチャンネルＭＯＳトランジスタ２５Ｎと、この第２の選択回路２２の出力信号を短絡スイッチ２６ａ付きインバータ回路２６を介して夫々、共通の定電流源２８、３０を有する２５Ｐと２５ＮからなるＣＭＯＳのゲート、及び２７Ｐ２７ＮからなるＣＭＯＳの２つＣＭＯＳのゲートを介して出力する。 （もっと読む）

選択可能なスルーレートおよび共通モードアイドル状態を有する送信ラインドライバは、ラインドライバ（１８４）およびプリドライバ（１８２）の間に結合される選択可能なキャパシタのキャパシタアレイ（１８６）を含み、選択可能なキャパシタによってスルーレートが選択されてもよい。共通モードアイドル状態は、選択可能なスイッチ（２１４、２１５）（記載される実施例におけるＭＯＳＦＥＴ）を、プリドライバにバイアス電流を与えるミラーデバイス（１９８）に結合することによって与えられ、スイッチによってバイアス電流が除去されるときに、プリドライバは回路に対する電源電圧に等しい出力信号を生成する。したがって、ラインドライバの差動対（２０２、２０４）はともにバイアスをかけられてオンにされ、共通モードアイドル状態を与える。共通モードアイドル状態は論理１に対する出力信号の大きさの半分に等しい。
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クロック発生をもたらすためのシステムおよび方法が開示される。一実施例によれば、構成可能でインシステムプログラマブルな、柔軟なスキュー制御アーキテクチャを含むクロックジェネレータチップが与えられる。クロックジェネレータチップはさらにプログラム可能な入力回路、プログラム可能な出力回路を与えることができ、ＪＴＡＧバウンダリスキャンを可能にし得る。
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