【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及
びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジ
スタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャ
ネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタ
のＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは
、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトラン
ジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス
信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】電源をオフしてもデータを保持することができ、退避動作と復帰動作が不要なレジスタ回路を提供する。
【解決手段】複数のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、オフ電流が小さい第２のトランジスタと、を有するレジスタ回路において、データ保持部を前記第１のトランジスタのソース及びドレインの一方に接続し、前記第２のトランジスタのソース及びドレインの一方に接続する。前記第１のトランジスタ及び前記第２のトランジスタはオフ電流が小さいので、データ保持部の電荷がリークせず、レジスタ回路の電源をオフしてもデータ保持部にデータが保持される。そのため、退避動作と復帰動作を行わなくてよい。 （もっと読む）

【課題】従来に比べて高速に動作する半導体集積回路装置を提供する。
【解決手段】実施形態の半導体集積回路装置は、遷移期間に出力ノードのレベルを遷移可能にし、遷移期間以外の期間に出力ノードのレベルを保持させるフリップフロップであって、プリチャージノードの充放電を行う第１の充電部及び放電部と、出力ノードの充放電を行ってプリチャージノードの状態に応じた正相出力又は反転出力を出力ノードに出力させる第２の充電部及び放電部と、を有し、入力信号に基づいて出力ノードの正相出力又は反転出力の状態を決定するフリップフロップを備えた半導体集積回路装置であって、第１の放電部の経路途中のノードを遷移期間の前の期間に放電させるよう構成された制御部を具備し、フリップフロップは、遷移期間以外の期間に出力ノードのレベルを保持させる状態保持回路と、遷移期間に、状態保持回路の保持動作を停止させる保持動作停止部とを有する。 （もっと読む）

【課題】スイッチングノイズを低減できるようにすると共に出力波形の立ち上がり時間を短縮できるようにする。
【解決手段】フリップフロップ回路１００は、ＣＭＬ回路３ａにおけるＭＯＳトランジスタＭ９のドレイン側と、このＣＭＬ回路３ａと逆位相で動作するＣＭＬ回路３ｃにおけるＭＯＳトランジスタＭ１１のドレイン側とが、充放電動作を行う容量素子Ｃ１_addを介在させて接続されている。この構成によって、容量素子Ｃ１_addは、電流経路切り替え時に発生するＭＯＳトランジスタＭ９の放電電流Ｉ_CaをＯＮ状態のＭＯＳトランジスタＭ１１に電流Ｉ１_caddとして流すことができる。これにより、逆流する放電電流Ｉ_Caにより消費される電流を低減できるので、スイッチングノイズを低減できると共に波形の立ち上がりの遅延を防止できる。 （もっと読む）

【課題】微細化してもスケーラビリティーに優れ、膨大な書き換え耐性が不要となることを可能にする。
【解決手段】入力信号の取り込みまたは遮断を制御する第１ゲート部と、第１入力端子および第１制御信号を受ける第２入力端子を有し、第１制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第１論理ゲートと、第１論理ゲートの出力を受ける第１入力端子および第１制御信号を受ける第２入力端子を有し、第１制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第２論理ゲートと、第２論理ゲートの出力を第１論理ゲートの第１入力端子に送出する第２ゲート部と、電流の流れる方向によって抵抗が変化する第１および第２抵抗素子と、第１および第２データ書き込み信号線と、第２論理回路の出力を第１出力ノードと、第１論理回路の出力の反転信号として出力する第２出力ノードと、を備えている。 （もっと読む）

多数の入力を有する広帯域低電圧、低電力差動マラーＣ素子を使用する低電圧、低電力、広帯域直交３分割分周器は直交入力および直交出力信号で作動する。この分周器は周波数シンセサイザ内で使用することができ、かつ直交局部発振器発生器として使用することができる。
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【課題】 一導電型のＴＦＴによって構成し、かつ出力信号振幅を正常に得られる回路を提供する。
【解決手段】 ＴＦＴ１０１、１０３は、ＣＫ１にＨレベルが入力されてＯＮし、信号出力部(Ｏｕｔ)の電位がＬレベルに確定される。次に、信号入力部(Ｉｎ)にパルスが入力されてＨレベルとなり、ＴＦＴ１０２のゲート電位は(ＶＤＤ−ＶｔｈＮ)まで上昇し、浮遊状態となる。これによりＴＦＴ１０２がＯＮする。次にＣＫ１がＬレベルとなり、ＴＦＴ１０１、１０３がＯＦＦする。同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤに等しくなる。ＳＰがＬｏ、ＣＫ３がＬｏ、ＣＫ１がＨレベルになると、信号出力部(Ｏｕｔ)の電位は再びＬレベルとなる。 （もっと読む）

【課題】 フリップフロップ回路の入出力端子の入力容量や駆動力が一定に保たれるようにする。
【解決手段】 フリップフロップ回路は、マスターラッチ部１０１と、スレーブラッチ部１０２と、データ出力選択部１０７とを有する。マスターラッチ部１０１は、トライステートインバータ１１１を含み、データ入力端子１０５は上記トライステートインバータ１１１に接続される。データ出力選択部１０７は、パスゲート１１７、パスゲート１１８、インバータ１１９によって構成され、上記インバータ１１９がデータ出力端子１０６に接続される。フリップフロップ回路の入力容量は、データ入力端子１０５が接続されるトライステートインバータ１１１のトランジスタのゲート容量によって定まり、駆動能力は、インバータ１１９の駆動能力によって定まるので、クロック信号などのタイミング信号の状態によって変化しない。 （もっと読む）