半導体装置
【課題】電源をオフしてもデータを保持することができ、退避動作と復帰動作が不要なレジスタ回路を提供する。
【解決手段】複数のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、オフ電流が小さい第２のトランジスタと、を有するレジスタ回路において、データ保持部を前記第１のトランジスタのソース及びドレインの一方に接続し、前記第２のトランジスタのソース及びドレインの一方に接続する。前記第１のトランジスタ及び前記第２のトランジスタはオフ電流が小さいので、データ保持部の電荷がリークせず、レジスタ回路の電源をオフしてもデータ保持部にデータが保持される。そのため、退避動作と復帰動作を行わなくてよい。
【解決手段】複数のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、オフ電流が小さい第２のトランジスタと、を有するレジスタ回路において、データ保持部を前記第１のトランジスタのソース及びドレインの一方に接続し、前記第２のトランジスタのソース及びドレインの一方に接続する。前記第１のトランジスタ及び前記第２のトランジスタはオフ電流が小さいので、データ保持部の電荷がリークせず、レジスタ回路の電源をオフしてもデータ保持部にデータが保持される。そのため、退避動作と復帰動作を行わなくてよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置及び記憶装置などには半導体素子がマトリクス状に配されている。マトリクス状に配された半導体素子は、周辺駆動回路によって制御される。周辺駆動回路を構成する回路の一つとして、レジスタ回路が挙げられる。
【０００５】
レジスタ回路にはデータが記録されるが、ノードなどにデータが記録されている場合には、電源をオフすると記録されていたデータが消失してしまう。そのため、レジスタ回路が動作していないときにもその電源をオフすることができず、レジスタ回路の低消費電力化を阻害しているという問題があった。
【０００６】
このように、動作に応じてレジスタ回路の電源をオフする場合には、電源をオフする前に不揮発性の記憶素子に当該データを書き込み（退避動作）、電源をオンした直後に不揮発性の記憶素子から当該データを読み出す（復帰動作）必要がある。
【０００７】
このように、退避動作と復帰動作が必要なレジスタ回路では、退避動作と復帰動作を制御するための回路が別途必要であり、退避動作と復帰動作に際して用いる不揮発性の記憶素子も必要である。そのため、レジスタ回路における退避動作と復帰動作が半導体装置の小型化、低消費電力化を阻害しているという問題があった。
【０００８】
本発明の一態様は、電源をオフしてもデータを保持することができ、さらには退避動作と復帰動作が不要なレジスタ回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方にはデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置である。
【００１０】
本発明の一態様は、第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、第ｎのレジスタ構成回路の第１の端子は、前記第ｎ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｎのレジスタ構成回路の第２の端子には第１のデータ信号が入力され、オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方には第２のデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置である。
【００１１】
前記構成において、オフ電流が小さい前記第１のトランジスタのソース及びドレインの前記一方と、オフ電流が小さい前記第２のトランジスタのソース及びドレインの前記一方の間には、データ保持部が形成されるとよい。
【００１２】
前記構成において、前記データ保持部にはオフ電流が小さい第３のトランジスタのソース及びドレインの一方が電気的に接続され、オフ電流が小さい前記第３のトランジスタのソース及びドレインの他方は定電位電源線に電気的に接続され、オフ電流が小さい前記第３のトランジスタのゲートにはリセット信号が入力されることが好ましい。
【発明の効果】
【００１３】
本発明の一態様によれば、レジスタ回路の電源をオフしてもデータを保持することができ、退避動作と復帰動作を不要とすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である半導体装置に搭載されるレジスタ構成回路を説明する図。
【図２】本発明の一態様である半導体装置に搭載されるレジスタ回路を説明する図。
【図３】図２のレジスタ回路の動作を説明する図。
【図４】図２のレジスタ回路の動作を説明する図。
【図５】図２のレジスタ回路の動作を説明する図。
【図６】本発明の一態様である半導体装置に搭載されるレジスタ回路の変形例。
【図７】本発明の一態様である半導体装置に搭載されるレジスタ構成回路の変形例。
【図８】本発明の一態様に適用可能なトランジスタの断面概略図。
【図９】図８に示すトランジスタの作製方法を説明する図。
【図１０】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１１】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１２】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】計算に用いたトランジスタの断面構造を説明する図。
【図１８】酸化物半導体膜を用いたトランジスタ特性を説明する図。
【図１９】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を説明する図。
【図２０】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄを説明する図。
【図２１】Ｉｄおよび電界効果移動度のＶｇ依存性を説明する図。
【図２２】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図。
【図２３】試料Ａおよび試料ＢのＸＲＤスペクトルを説明する図。
【図２４】トランジスタのオフ電流と測定時基板温度との関係を説明する図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
本発明の一態様であるレジスタ回路の一構成例について説明するが、まず、該レジスタ回路を構成する基本回路（レジスタ構成回路と呼ぶ。）について説明する。
【００１７】
図１には、本発明の一態様であるレジスタ回路を構成するレジスタ構成回路１００とその周辺部を示す。レジスタ構成回路１００は、ＮＯＲ回路１０２と、バッファ回路１０４と、オフ電流が小さいトランジスタ１０６と、容量素子１０８と、を有する。レジスタ構成回路１００に信号を入力または出力する端子としては、第１の端子１１０、第２の端子１１２、第３の端子１１４、第４の端子１１６及び第５の端子１１８が設けられている。
【００１８】
ＮＯＲ回路１０２は、広く知られたＮＯＲ回路（ＮＯＲゲートとも呼ばれる。）であり、ＮＯＲ回路１０２の入力端子は、第３の端子１１４と第４の端子１１６である。従って、第３の端子１１４から入力される信号及び第４の端子１１６から入力される信号の双方がＬ信号（または”０”）であるときにのみ、出力端子からＨ信号（または”１”）を出力する。
【００１９】
バッファ回路１０４は、データの読み出しに用いる回路である。
【００２０】
オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０は、チャネル幅が１０ｍｍで、ゲート電圧Ｖｇが−５Ｖ〜−２０Ｖにおけるオフ電流が１×１０−１３Ａ以下のｎ型トランジスタであればよい。好ましくは、室温（２５℃）における単位チャネル幅（１μｍ）あたりのオフ電流の値が、１００ｚＡ以下、更に好ましくは１０ｚＡ以下であるｎ型トランジスタであればよい。
【００２１】
このようなオフ電流が小さいトランジスタは、チャネル形成領域がバンドギャップの広い半導体材料（２．０ｅＶ〜３．５ｅＶ）により設けられたトランジスタであって、少数キャリアが実質的に存在しないものとみなせるトランジスタである。このようなトランジスタに用いられる半導体材料としては、真性キャリア密度がシリコンよりも低い炭化珪素若しくは窒化ガリウムなどの化合物半導体または酸化亜鉛などの酸化物半導体などが挙げられる。例えば、チャネル形成領域が酸化物半導体により設けられたトランジスタでは、少数キャリア密度が低く、少数キャリアが誘起されにくい。そのため、チャネル形成領域が酸化物半導体により設けられたトランジスタにおいては、トンネル電流が発生し難く、オフ電流が小さい。
【００２２】
容量素子１０８は、二の導電層により誘電層を挟持して設けられた容量素子であればよく、例えば、オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０のゲートとなる電極と同一の導電層と、ソース及びドレインとなる電極と同一の導電層と、によりゲート絶縁層を挟持して設けられていればよい。
【００２３】
第１の端子１１０は、バッファ回路１０４の出力端子である。
【００２４】
第２の端子１１２は、オフ電流が小さいトランジスタ１０６のソース及びドレインの一方に電気的に接続されている。
【００２５】
第３の端子１１４及び第４の端子１１６は、それぞれＮＯＲ回路１０２の入力端子である。なお、ＮＯＲ回路１０２の出力端子は、オフ電流が小さいトランジスタ１０６のゲートに電気的に接続されている。
【００２６】
第５の端子１１８は、オフ電流が小さいトランジスタ１０６のソース及びドレインの他方と、バッファ回路１０４の入力端子と、容量素子１０８の一方の電極と、に電気的に接続されている。なお、容量素子１０８の他方の電極は低電位電源線Ｖｓｓに電気的に接続されている。
【００２７】
なお、第５の端子１１８にはオフ電流が小さいトランジスタ１２０のソース及びドレインの一方が電気的に接続され、オフ電流が小さいトランジスタ１２０のゲートには第６の端子１２２が電気的に接続され、オフ電流が小さいトランジスタ１２０のソース及びドレインの他方には第７の端子１２４が電気的に接続されている。
【００２８】
データ保持部１２６は、第５の端子１１８とオフ電流が小さいトランジスタ１０６のソース及びドレインの他方の間のノードにより構成されている。オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０により、データ保持部１２６に保持された電荷のリークは最小限に抑えられる。
【００２９】
図２には、図１に示すレジスタ構成回路１００を複数組み合わせたレジスタ回路を示す。なお、第ｎのレジスタ構成回路をレジスタ構成回路１００（ｎ）と表記する。ここで、ｎは１、２、３、４のいずれかである。同様に、レジスタ構成回路１００（ｎ）に設けられた端子を第１の端子１１０（ｎ）、第２の端子１１２（ｎ）、第３の端子１１４（ｎ）、第４の端子１１６（ｎ）及び第５の端子１１８（ｎ）と表記する。
【００３０】
第１の端子１１０（ｎ）は、出力端子である。
【００３１】
第２の端子１１２（１）は第５の端子１１８（２）に電気的に接続され、第２の端子１１２（２）は第５の端子１１８（３）に電気的に接続され、第２の端子１１２（３）は第５の端子１１８（４）に電気的に接続されている。
【００３２】
第３の端子１１４（ｎ）には信号ＥＮ（ｎ）が入力される。
【００３３】
第４の端子１１６（ｎ）には信号Ｇが入力される。なお、信号Ｇはインバータ回路１３０にも入力されており、インバータ回路１３０の出力端子は第６の端子１２２に電気的に接続されている。
【００３４】
第５の端子１１８（１）は、オフ電流が小さいトランジスタ１２０のソース及びドレインの一方に電気的に接続されている。
【００３５】
第６の端子１２２は、オフ電流が小さいトランジスタ１２０のゲートに電気的に接続されている。
【００３６】
第７の端子１２４は、オフ電流が小さいトランジスタ１２０のソース及びドレインの他方に電気的に接続されており、第７の端子１２４には信号Ｄ１が入力される。そして、第２の端子１１２（４）には信号Ｄ２が入力される。
【００３７】
図２に示すレジスタ回路は、レジスタ構成回路１００を４つ組み合わせたものであるため、４ビットのレジスタとして使用することができる。
【００３８】
次に、図２に示すレジスタ回路の動作について説明する。
【００３９】
図３には、電源がオフされることなく、データ信号として信号Ｄ１が入力され、信号Ｄ２が入力されない場合についてのタイミングチャートを示す。図３において期間はｔ１〜ｔ９に分割されている。
【００４０】
なお、信号は２値としてＨレベルとＬレベルで表しているが、ＮＯＲ回路１０２及びインバータ回路１３０の駆動電圧、信号Ｇ及び信号ＥＮ（ｎ）の電位は、信号Ｄ１の電位よりもオフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０のしきい値電圧分だけ高くする。
【００４１】
なお、ＦＮはデータ保持部１２６の電位（ＨレベルであるかまたはＬレベルであるか）を示す。レジスタ構成回路１００（ｎ）が有するデータ保持部１２６の電位はＦＮ（ｎ）で表される。
【００４２】
期間ｔ１では、まず、ＦＮ（１）〜ＦＮ（４）はすべてＬレベルである状態とし、Ｄ１はＬレベル、ＧはＨレベル、ＥＮ（１）〜ＥＮ（３）はＬレベルとし、ＥＮ（４）はＨレベルとする。
【００４３】
期間ｔ２では、Ｄ１をＨレベルとし、ＧはＬレベルとなるため、ＦＮ（１）〜ＦＮ（４）はすべてＨレベルとなる。
【００４４】
期間ｔ３では、ＥＮ（３）はＨレベルとし、ＧはＨレベルとなる。ＦＮ（１）〜ＦＮ（４）はすべてＨレベルに維持される。
【００４５】
期間ｔ４では、Ｄ１はＬレベルとし、ＧはＬレベルとなる。ＦＮ（１）〜ＦＮ（３）はＬレベルとなり、ＦＮ（４）はＨレベルに維持される。
【００４６】
期間ｔ５では、Ｄ１はＬレベルに維持し、ＧはＨレベルとなり、ＥＮ（２）はＨレベルとする。ＦＮ（１）〜ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルに維持される。
【００４７】
期間ｔ６では、Ｄ１はＨレベルとし、ＧはＬレベルとなる。ＦＮ（１）及びＦＮ（２）はＨレベルとなり、ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルに維持される。
【００４８】
期間ｔ７では、Ｄ１はＨレベルに維持し、ＧはＨレベルとなり、ＥＮ（１）はＨレベルとする。ＦＮ（１）、ＦＮ（２）及びＦＮ（４）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持される。
【００４９】
期間ｔ８では、Ｄ１はＬレベルとし、ＧはＬレベルとなる。ＦＮ（１）はＬレベルとなり、ＦＮ（２）及びＦＮ（４）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持される。
【００５０】
期間ｔ９では、Ｄ１はＬレベルに維持し、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（３）はＬレベルに維持され、ＦＮ（２）及びＦＮ（４）はＨレベルに維持される。
【００５１】
図４には、電源がオフされることなく、データ信号として信号Ｄ１と信号Ｄ２の双方が入力される場合についてのタイミングチャートを示す。図４において期間はｔ１〜ｔ５に分割されている。また、信号を２値としてＨレベルとＬレベルで表す。
【００５２】
期間ｔ１では、まず、ＦＮ（１）〜ＦＮ（４）はすべてＬレベルである状態とし、Ｄ１及びＤ２はＬレベル、ＧはＨレベル、ＥＮ（１）、ＥＮ（３）及びＥＮ（４）はＬレベルとし、ＥＮ（２）はＨレベルとする。
【００５３】
期間ｔ２では、Ｄ１をＨレベルとし、Ｄ２はＬレベルに維持し、ＧはＬレベルとなるため、ＦＮ（１）及びＦＮ（２）はＨレベルとなる。
【００５４】
期間ｔ３では、Ｄ１はＨレベルに維持し、Ｄ２はＬレベルに維持し、ＥＮ（１）及びＥＮ（３）はＨレベルとし、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（２）はＨレベルに維持され、ＦＮ（３）及びＦＮ（４）はＬレベルに維持される。
【００５５】
期間ｔ４では、Ｄ１はＬレベルとし、Ｄ２はＨレベルとし、ＧはＬレベルとなる。ＦＮ（１）はＬレベルとなり、ＦＮ（２）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルとなる。
【００５６】
期間ｔ５では、Ｄ１はＬレベルに維持し、Ｄ２はＨレベルに維持し、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（３）はＬレベルに維持され、ＦＮ（２）及びＦＮ（４）はＨレベルに維持される。
【００５７】
図４に示すように、データ信号として信号Ｄ２も入力される場合には、図３のようにデータ信号として信号Ｄ１のみ入力される場合よりもデータを高速に書き込むことができる。
【００５８】
図５には、電源がオフされ、データ信号として信号Ｄ１のみ入力される場合についてのタイミングチャートを示す。図５において期間はＴ１〜Ｔ３に分割されている。また、信号を２値としてＨレベルとＬレベルで表す。
【００５９】
まず、電源をオフするまでの動作は図３の期間ｔ７の開始までと同様である（期間Ｔ１）。
【００６０】
電源をオフすると、ＥＮ（１）〜ＥＮ（４）がすべてＬレベルになる。さらには、Ｄ１及びＧもＬレベルになる。しかし、ＦＮ（１）〜ＦＮ（４）は電源をオフする前と同じレベルの電位に維持される（期間Ｔ２）。これは、データ保持部１２６が、第５の端子１１８とオフ電流が小さいトランジスタ１０６のソース及びドレインの他方の間のノードにより構成されており、オフ電流が小さいトランジスタ１０６とオフ電流が小さいトランジスタ１２０により、データ保持部１２６に保持された電荷のリークが最小限に抑えられているからである。
【００６１】
その後、電源をオンし、電源をオフする前にはＨレベルであったＤ１、Ｇ、ＥＮ（１）〜ＥＮ（４）をＨレベルとする。すなわち、図３の期間ｔ７の状態にすると、電源をオフする前と同様に動作する（期間Ｔ３）。その後は図３の期間ｔ８及び期間ｔ９と同様に動作する。
【００６２】
従って、図５に示すように、動作途中で電源をオフしても電源をオフする前と同様に動作するといえ、電源をオフしているときを除けば、図３と同様に動作するといえる。
【００６３】
ここで、図示しないが、電源がオフされ、データ信号として信号Ｄ１及び信号Ｄ２の双方から入力される場合にも、動作途中で電源をオフしても電源をオフする前と同様に動作し、電源をオフしているときを除けば、図４と同様に動作するといえる。
【００６４】
なお、本発明の一態様であるレジスタ構成回路及びレジスタ回路は図１及び図２に示す形態に限定されない。
【００６５】
例えば、ＦＮ信号を保持するデータ保持部１２６のそれぞれにソース及びドレインの一方が電気的に接続され、ソース及びドレインの他方が低電位電源線Ｖｓｓに電気的に接続され、ゲートにリセット信号Ｒが入力されるリセット用トランジスタを有する構成であるとよい（図６）。
【００６６】
図６には、リセット用トランジスタ１３０Ａ〜１３０Ｄが示されている。オフ電流が小さいトランジスタ１２０のソースまたはドレインとレジスタ構成回路１００（１）の間にはリセット用トランジスタ１３０Ａが電気的に接続され、レジスタ構成回路１００（１）とレジスタ構成回路１００（２）の間にはリセット用トランジスタ１３０Ｂが電気的に接続され、レジスタ構成回路１００（２）とレジスタ構成回路１００（３）の間にはリセット用トランジスタ１３０Ｃが電気的に接続され、レジスタ構成回路１００（３）とレジスタ構成回路１００（４）の間にはリセット用トランジスタ１３０Ｄが電気的に接続されている。すなわち、リセット用トランジスタの個数は、レジスタ構成回路の個数と等しくすればよい。
【００６７】
または、ＦＮ信号を保持するデータ保持部１２６のそれぞれに電気的に接続されたノードがソース及びドレインの一方に電気的に接続され、ソース及びドレインの他方が低電位電源線Ｖｓｓに電気的に接続され、ゲートにリセット信号Ｒが入力される一のリセット用トランジスタのみを有する構成であってもよい（図示しない）。
【００６８】
このように、リセット用トランジスタを有する構成とすることで、レジスタ回路の動作開始時にデータ保持部の信号をＬレベル（ここでは、低電位電源線の電位Ｖｓｓ）とすることができ、データ保持部の初期電位によるレジスタ回路の誤動作を防ぐことができる。
【００６９】
または、レジスタ構成回路１００が有する容量素子１０８が設けられていなくてもよい（図７）。なお、図７に示すレジスタ構成回路１００と図６に示すレジスタ回路を組み合わせてもよい。
【００７０】
上記説明したレジスタ回路は、電源をオフしてもデータを保持することができ、さらには退避動作と復帰動作が不要である。
【００７１】
上記説明したレジスタ回路において、オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０としては酸化物半導体トランジスタを用いることが好ましい。
【００７２】
ただし、本発明において、トランジスタは特定の構成のものに限定されず、様々な構成のものを用いることができる。従って、トランジスタは、多結晶シリコンにより構成されるトランジスタであってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられるトランジスタであってもよい。
【００７３】
なお、上記の説明では、トランジスタはｎチャネル型トランジスタとしたが、これに限定されず、適宜ｐチャネル型トランジスタを用いてもよい。
【００７４】
次に、本発明に適用することのできるオフ電流の小さいトランジスタについて説明する。オフ電流の小さいトランジスタとしては、半導体特性を示す金属酸化物により設けられたトランジスタが挙げられる。オフ電流の小さいトランジスタ以外のトランジスタとしては、半導体基板に設けられたトランジスタが挙げられる。
【００７５】
図８は、本発明に適用することのできるトランジスタの断面構造の概略の一例を示す図である。図８においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいトランジスタが形成されている。半導体基板に設けられたトランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けられていてもよい。
【００７６】
半導体基板に設けられたｐチャネル型トランジスタ及びｎチャネル型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたｐチャネル型トランジスタ及び半導体基板に設けられたｎチャネル型トランジスタを形成した後に、これらの上にオフ電流の小さいトランジスタを形成する。すなわち、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を被形成基板として、該基板上にオフ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化物半導体層にチャネル形成領域を有するトランジスタが挙げられる。
【００７７】
なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００は、ソース領域及びドレイン領域として機能する高濃度不純物領域２０１、低濃度不純物領域２０２、ゲート絶縁膜２０３、ゲート電極２０４、層間絶縁膜２０５を有する（図８）。
【００７８】
酸化物半導体層にチャネル形成領域を有するトランジスタ２１０は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００上に設けられた酸化物半導体層２１１と、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂと、酸化物半導体層２１１の少なくともチャネル形成領域上に設けられたゲート絶縁膜２１３と、酸化物半導体層２１１に重畳してゲート絶縁膜２１３上に設けられたゲート電極２１４ｂと、を有する（図９（Ｄ））。なお、図示していないが電極２１４ａとゲート電極２１４ｂは電気的に接続され、ゲート電極２０４と電極２１４ａは電気的に接続されている。
【００７９】
層間絶縁膜２０５は、酸化物半導体層２１１の下地絶縁膜としても機能する。
【００８０】
層間絶縁膜２０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜２０５に接する酸化物半導体膜に酸素を供給することができるためである。
【００８１】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜２０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【００８２】
なお、層間絶縁膜２０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜２０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【００８３】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【００８４】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、イオン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
【００８５】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のイオン強度と酸化物のイオン強度から、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αの式で求めることができる。
【００８６】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のイオン強度の時間積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のイオン強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【００８７】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【００８８】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【００８９】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【００９０】
層間絶縁膜２０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜２０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【００９１】
層間絶縁膜２０５を形成した後、酸化物半導体層２１１となる酸化物半導体膜を形成する前に、第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜２０５中に含まれる水及び水素を除去するための工程である。第１の加熱処理の温度は、層間絶縁膜２０５中に含まれる水及び水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の変質または変形する温度未満とするとよく、好ましくは４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
【００９２】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜２０５を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸化物半導体層２１１を形成した後に行ってもよい。
【００９３】
なお、第２の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層２１１が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
【００９５】
なお、第２の加熱処理に際して層間絶縁膜２０５は、酸素の供給源となる。
【００９６】
なお、酸化物半導体膜の被形成面である層間絶縁膜２０５の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【００９７】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００９８】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、下記の式（１）で与えられる。
【００９９】
【数１】
【０１００】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、下記の式（２）で与えられる。
【０１０１】
【数２】
【０１０２】
ここで、指定面は、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０１０３】
また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０１０４】
このように、層間絶縁膜２０５の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０１０５】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
【０１０６】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０１０７】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０１０８】
なお、層間絶縁膜２０５を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜２０５に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
【０１０９】
酸化物半導体層２１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【０１１０】
酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。さらには、ガリウム（Ｇａ）を有することが好ましい。ガリウム（Ｇａ）を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）が挙げられる。
【０１１１】
また、この他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。これらのいずれか一種または複数種を有してもよい。
【０１１２】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を例示することができる。
【０１１３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１１４】
例えば、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、原子数比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）のＩｎ−Ｓｎ−Ｚｎ系酸化物やその近傍の組成の酸化物を用いるとよい。
【０１１５】
しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性（半導体特性）に応じて、キャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。
【０１１６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１１７】
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
【０１１８】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【０１１９】
なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０１２０】
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
【０１２１】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０１２２】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０１２３】
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を増大させる原因となるからである。
【０１２４】
なお、酸化物半導体膜の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。５０ｎｍ以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると、短チャネル効果を抑制することができる。
【０１２５】
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴンガス）、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
【０１２６】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は９Ｎ（９９．９９９９９９９％）以上、露点は−１２１℃以下、水は０．１ｐｐｂ以下、水素は０．５ｐｐｂ以下とすればよい。酸素ガスにおいて、純度は８Ｎ（９９．９９９９９９％）以上、露点は−１１２℃以下、水は１ｐｐｂ以下、水素は１ｐｐｂ以下とすればよい。また、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱しつつ高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。ここで、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１２７】
また、酸化物半導体膜に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
【０１２８】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。結晶構造を有している場合の好ましい一態様として、ｃ軸方向に配向した結晶性の（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡＣ）酸化物半導体膜が挙げられる。酸化物半導体膜をＣＡＡＣ酸化物半導体膜とすることで、トランジスタの信頼性を高めることができる。
【０１２９】
なお、ＣＡＡＣ酸化物半導体膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【０１３０】
なお、広義には、ＣＡＡＣ酸化物半導体膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【０１３１】
なお、ＣＡＡＣ酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体膜は結晶化した部分（結晶部分）を含むが、一つの結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
【０１３２】
また、ＣＡＡＣ酸化物半導体膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体膜を支持する基板面またはＣＡＡＣ酸化物半導体膜の表面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面若しくは界面などに垂直な方向）であってもよい。
【０１３３】
なお、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【０１３４】
このようなＣＡＡＣ酸化物半導体膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【０１３５】
このようなＣＡＡＣ酸化物半導体膜に含まれる結晶構造の一例について図１０乃至図１２を用いて詳細に説明する。なお、原則として、図１０乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分または下半分という場合、ａｂ面を境界とする。また、図１０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１３６】
図１０（Ａ）には、１個の６配位のインジウム（以下Ｉｎ）と、Ｉｎに近接の６個の４配位の酸素（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素のみ示した構造を、ここではサブユニットと呼ぶ。図１０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１０（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１０（Ａ）に示すサブユニットは電荷が０である。
【０１３７】
図１０（Ｂ）には、１個の５配位のガリウム（以下Ｇａ）と、Ｇａに近接の３個の３配位の酸素（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１０（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１０（Ｂ）に示す構造をとりうる。図１０（Ｂ）に示すサブユニットは電荷が０である。
【０１３８】
図１０（Ｃ）には、１個の４配位の亜鉛（以下Ｚｎ）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１０（Ｃ）に示すサブユニットは電荷が０である。
【０１３９】
図１０（Ｄ）には、１個の６配位のスズ（以下Ｓｎ）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１０（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１４０】
図１０（Ｅ）には、２個のＺｎを含むサブユニットを示す。図１０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１０（Ｅ）に示すサブユニットは電荷が−１となる。
【０１４１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０１４２】
ここで、これらのサブユニット同士の結合する規則について説明する。図１０（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１４３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０１４４】
図１１（Ａ）には、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する１グループのモデル図を示す。図１１（Ｂ）には、３のグループで構成されるユニットを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１４５】
図１１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠３として示している。同様に、図１１（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠１として示している。また、同様に、図１１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎと、を示している。
【０１４６】
図１１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１４７】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１０（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４８】
また、Ｉｎは５配位および６配位のいずれもとることができる。具体的には、図１１（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の結晶の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
【０１４９】
また、このほかの金属酸化物を用いた場合も同様である。例えば、図１２（Ａ）には、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成する１グループのモデル図を示す。
【０１５０】
図１２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個の上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１５１】
図１２（Ｂ）には、３のグループで構成されるユニットを示す。なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１５２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）及びＧａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含むサブユニットでは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０１５３】
なお、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成するグループは、図１２（Ａ）に示したグループに限定されない。
【０１５４】
ここで、ＣＡＡＣ酸化物半導体膜の形成方法について説明する。
【０１５５】
まず、酸化物半導体膜をスパッタリング法などによって形成する。なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。
【０１５６】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時のｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、２００℃以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００自体が変質または変形しない程度の温度未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【０１５７】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水及び水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０１５８】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０１５９】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０１６０】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０１６１】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０１６２】
また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の形成には、例えば、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５のターゲットを用いればよい。
【０１６３】
以上説明したようにＣＡＡＣ酸化物半導体膜を形成することができる。
【０１６４】
ＣＡＡＣ酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ酸化物半導体膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０１６５】
従って、ＣＡＡＣ酸化物半導体膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０１６６】
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層２１１を形成する（図９（Ａ））。
【０１６７】
そして、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂを形成する（図９（Ｂ））。
【０１６８】
ソース電極２１２ａ及びドレイン電極２１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂは、信号線も構成する。
【０１６９】
次に、酸化物半導体層２１１の少なくともチャネル形成領域上にゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３の形成後に開口部を形成する（図９（Ｃ））。該開口部はゲート電極２０４と重畳する部分に形成する。
【０１７０】
ゲート絶縁膜２１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜２１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜２１３をスパッタリング法により形成すると、酸化物半導体層２１１に水素及び水分が混入することを防ぐことができる。また、ゲート絶縁膜２１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０１７１】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０１７２】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０１７３】
ゲート絶縁膜２１３は、少なくとも酸化物半導体層２１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜２０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜２１３の酸化物半導体層２１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層２１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１７４】
なお、ゲート絶縁膜２１３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜２１３を積層構造とする場合であっても、酸化物半導体層２１１に接する部分は、絶縁性酸化物であることが好ましい。
【０１７５】
ゲート絶縁膜２１３は、スパッタリング法により形成すればよい。また、ゲート絶縁膜２１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜２１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０１７６】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体層２１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜２１３を供給源として酸化物半導体層２１１に酸素を供給することができる。
【０１７７】
また、第３の加熱処理は、酸化物半導体層２１１上にゲート絶縁膜２１３を形成した後のみならず、電極２１４ａ及びゲート電極２１４ｂ、または電極２１４ａ及びゲート電極２１４ｂとなる導電膜を形成した後に行ってもよい。
【０１７８】
なお、ここで酸化物半導体層２１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。このように水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止することができる。
【０１７９】
なお、酸化物半導体層２１１のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくするとオフ電流を低く抑えることができる。
【０１８０】
次に、ゲート絶縁膜２１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、電極２１４ａ及びゲート電極２１４ｂを形成する。（図９（Ｄ））。なお、ゲート電極２１４ｂは少なくとも走査線を構成する。
【０１８１】
電極２１４ａ及びゲート電極２１４ｂは、ソース電極２１２ａ及びドレイン電極２１２ｂと同様の材料及び方法により形成すればよい。
【０１８２】
なお、図示していないが、ゲート電極２１４ｂをマスクとして、酸化物半導体層２１１にドーパントを添加して、酸化物半導体層２１１にソース領域及びドレイン領域を形成することが好ましい。
【０１８３】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはホウ素などを用いればよい。
【０１８４】
以上説明したように、図８に示す、半導体基板に設けられたトランジスタ上に酸化物半導体トランジスタを作製することができる。
【０１８５】
上記説明したように、酸化物半導体トランジスタには酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
【０１８６】
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥がある。Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１８７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、下記の式（３）で表現できる。
【０１８８】
【数３】
ここで、Ｅはポテンシャル障壁の高さ、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁は下記の式（４）で表される。
【０１８９】
【数４】
【０１９０】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１９１】
また、線形領域におけるドレイン電流Ｉｄは、下記の式（５）で表される。
【０１９２】
【数５】
【０１９３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍとしている。また、Ｖｄはドレイン電圧である。式（５）の両辺をＶｇで割り、更に両辺の対数をとると、下記の式（６）が得られる。
【０１９４】
【数６】
【０１９５】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１９６】
このようにして求めた欠陥密度などをもとに式（３）及び式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁膜の界面に欠陥がない場合の酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなる。
【０１９７】
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁膜との界面での散乱による影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、下記の式（７）で表される。
【０１９８】
【数７】
【０１９９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
【０２００】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１３に示す。なお、計算にはデバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅ（シノプシス社製）を使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースの仕事関数を４．６ｅＶ、ドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
【０２０１】
図１３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式（１）などを示して説明したように、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が好ましい。
【０２０２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図１４乃至図１６に示す。ここで、計算に用いたトランジスタの断面構造を図１７に示す。図１７に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域３０３ａ及び半導体領域３０３ｃを有する。計算において、半導体領域３０３ａ及び半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとした。
【０２０３】
図１７（Ａ）に示すトランジスタは、下地絶縁膜３０１と、下地絶縁膜３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜３０２の上に形成されており、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート３０５と、を有する。計算において、ゲート３０５の幅は３３ｎｍとした。
【０２０４】
ゲート３０５と半導体領域３０３ｂの間には、ゲート絶縁膜３０４を有し、また、ゲート３０５の両側面には側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂ、ゲート３０５の上部には、ゲート３０５と他の配線との短絡を防止するための絶縁膜３０７を有する。側壁絶縁物の幅は５ｎｍとした。また、半導体領域３０３ａおよび半導体領域３０３ｃに接して、ソース３０８ａおよびドレイン３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２０５】
図１７（Ｂ）に示すトランジスタは、下地絶縁膜３０１と、酸化アルミニウムよりなる埋め込み絶縁膜３０２の上に形成されており、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート絶縁膜３０４と、ゲート３０５と、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂと、絶縁膜３０７と、ソース３０８ａ及びドレイン３０８ｂと、を有する。
【０２０６】
図１７（Ａ）に示すトランジスタと図１７（Ｂ）に示すトランジスタは、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域の導電型が異なる。側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域は、図１７（Ａ）に示すトランジスタではｎ＋の導電型を呈する領域であるが、図１７（Ｂ）に示すトランジスタでは真性の半導体領域である。すなわち、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。オフセット長は、側壁絶縁物３０６ａ（側壁絶縁物３０６ｂ）の幅と同じである。
【０２０７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１４は、図１７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ：ソースを基準としたゲートとの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（Ｖｄ：ソースを基準としたドレインとの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２０８】
ゲート絶縁膜の厚さは、図１４（Ａ）では１５ｎｍとしており、図１４（Ｂ）では１０ｎｍとしており、図１４（Ｃ）は５ｎｍとしている。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２０９】
図１５は、図１７（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１５（Ａ）では１５ｎｍとしており、図１５（Ｂ）では１０ｎｍとしており、図１５（Ｃ）は５ｎｍとしている。
【０２１０】
図１６は、図１７（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１６（Ａ）では１５ｎｍとしており、図１６（Ｂ）では１０ｎｍとしており、図１６（Ｃ）は５ｎｍとしている。
【０２１１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２１２】
なお、移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度、図１６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２１３】
以上説明したように、酸化物半導体を用いた酸化物半導体トランジスタは非常に高い移動度とすることができる。
【０２１４】
なお、走査線及び信号線を構成する導電層の少なくとも一方を銅により形成すると、配線を低抵抗にすることができるため、好ましい。
【０２１５】
なお、ここで、酸化物半導体トランジスタとして説明したトランジスタは一例であり、酸化物半導体トランジスタはこれに限定されず、様々な形態とすることができる。
【０２１６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２１７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２１８】
例えば、図１８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２１９】
図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２２０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２２１】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２２２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２２３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１８（Ａ）と図１８（Ｂ）の対比からも確認することができる。
【０２２４】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２２５】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２２６】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２２７】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２２８】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０２２９】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０２３０】
試料１のプラスＢＴ試験の結果を図１９（Ａ）に、マイナスＢＴ試験の結果を図１９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２０（Ａ）に、マイナスＢＴ試験の結果を図２０（Ｂ）に示す。
【０２３１】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２３２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２３３】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２３４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２３５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２３６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２３７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２３８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２３９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２４０】
図２３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２４１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２４２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２４３】
図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２４４】
具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２４５】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２４６】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２４７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２４８】
図２１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２２（Ａ）に基板温度としきい値電圧の関係を、図２２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２４９】
図２２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２５０】
また、図２２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５１】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。
【符号の説明】
【０２５２】
１００ レジスタ構成回路
１０２ ＮＯＲ回路
１０４ バッファ回路
１０６ オフ電流が小さいトランジスタ
１０８ 容量素子
１１０ 第１の端子
１１２ 第２の端子
１１４ 第３の端子
１１６ 第４の端子
１１８ 第５の端子
１２０ オフ電流が小さいトランジスタ
１２２ 第６の端子
１２４ 第７の端子
１２６ データ保持部
２００ ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板
２０１ 高濃度不純物領域
２０２ 低濃度不純物領域
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ 層間絶縁膜
２１０ 酸化物半導体層にチャネル形成領域を有するトランジスタ
２１１ 酸化物半導体層
２１２ａ ソース電極
２１２ｂ ドレイン電極
２１３ ゲート絶縁膜
２１４ａ 電極
２１４ｂ ゲート電極
３０１ 下地絶縁膜
３０２ 埋め込み絶縁膜
３０３ａ 半導体領域
３０３ｂ 半導体領域
３０３ｃ 半導体領域
３０４ ゲート絶縁膜
３０５ ゲート
３０６ａ 側壁絶縁物
３０６ｂ 側壁絶縁物
３０７ 絶縁膜
３０８ａ ソース
３０８ｂ ドレイン
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置及び記憶装置などには半導体素子がマトリクス状に配されている。マトリクス状に配された半導体素子は、周辺駆動回路によって制御される。周辺駆動回路を構成する回路の一つとして、レジスタ回路が挙げられる。
【０００５】
レジスタ回路にはデータが記録されるが、ノードなどにデータが記録されている場合には、電源をオフすると記録されていたデータが消失してしまう。そのため、レジスタ回路が動作していないときにもその電源をオフすることができず、レジスタ回路の低消費電力化を阻害しているという問題があった。
【０００６】
このように、動作に応じてレジスタ回路の電源をオフする場合には、電源をオフする前に不揮発性の記憶素子に当該データを書き込み（退避動作）、電源をオンした直後に不揮発性の記憶素子から当該データを読み出す（復帰動作）必要がある。
【０００７】
このように、退避動作と復帰動作が必要なレジスタ回路では、退避動作と復帰動作を制御するための回路が別途必要であり、退避動作と復帰動作に際して用いる不揮発性の記憶素子も必要である。そのため、レジスタ回路における退避動作と復帰動作が半導体装置の小型化、低消費電力化を阻害しているという問題があった。
【０００８】
本発明の一態様は、電源をオフしてもデータを保持することができ、さらには退避動作と復帰動作が不要なレジスタ回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方にはデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置である。
【００１０】
本発明の一態様は、第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、第ｎのレジスタ構成回路の第１の端子は、前記第ｎ−１のレジスタ構成回路の第２の端子に電気的に接続され、前記第ｎのレジスタ構成回路の第２の端子には第１のデータ信号が入力され、オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方には第２のデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置である。
【００１１】
前記構成において、オフ電流が小さい前記第１のトランジスタのソース及びドレインの前記一方と、オフ電流が小さい前記第２のトランジスタのソース及びドレインの前記一方の間には、データ保持部が形成されるとよい。
【００１２】
前記構成において、前記データ保持部にはオフ電流が小さい第３のトランジスタのソース及びドレインの一方が電気的に接続され、オフ電流が小さい前記第３のトランジスタのソース及びドレインの他方は定電位電源線に電気的に接続され、オフ電流が小さい前記第３のトランジスタのゲートにはリセット信号が入力されることが好ましい。
【発明の効果】
【００１３】
本発明の一態様によれば、レジスタ回路の電源をオフしてもデータを保持することができ、退避動作と復帰動作を不要とすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である半導体装置に搭載されるレジスタ構成回路を説明する図。
【図２】本発明の一態様である半導体装置に搭載されるレジスタ回路を説明する図。
【図３】図２のレジスタ回路の動作を説明する図。
【図４】図２のレジスタ回路の動作を説明する図。
【図５】図２のレジスタ回路の動作を説明する図。
【図６】本発明の一態様である半導体装置に搭載されるレジスタ回路の変形例。
【図７】本発明の一態様である半導体装置に搭載されるレジスタ構成回路の変形例。
【図８】本発明の一態様に適用可能なトランジスタの断面概略図。
【図９】図８に示すトランジスタの作製方法を説明する図。
【図１０】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１１】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１２】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】計算に用いたトランジスタの断面構造を説明する図。
【図１８】酸化物半導体膜を用いたトランジスタ特性を説明する図。
【図１９】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を説明する図。
【図２０】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄを説明する図。
【図２１】Ｉｄおよび電界効果移動度のＶｇ依存性を説明する図。
【図２２】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図。
【図２３】試料Ａおよび試料ＢのＸＲＤスペクトルを説明する図。
【図２４】トランジスタのオフ電流と測定時基板温度との関係を説明する図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
本発明の一態様であるレジスタ回路の一構成例について説明するが、まず、該レジスタ回路を構成する基本回路（レジスタ構成回路と呼ぶ。）について説明する。
【００１７】
図１には、本発明の一態様であるレジスタ回路を構成するレジスタ構成回路１００とその周辺部を示す。レジスタ構成回路１００は、ＮＯＲ回路１０２と、バッファ回路１０４と、オフ電流が小さいトランジスタ１０６と、容量素子１０８と、を有する。レジスタ構成回路１００に信号を入力または出力する端子としては、第１の端子１１０、第２の端子１１２、第３の端子１１４、第４の端子１１６及び第５の端子１１８が設けられている。
【００１８】
ＮＯＲ回路１０２は、広く知られたＮＯＲ回路（ＮＯＲゲートとも呼ばれる。）であり、ＮＯＲ回路１０２の入力端子は、第３の端子１１４と第４の端子１１６である。従って、第３の端子１１４から入力される信号及び第４の端子１１６から入力される信号の双方がＬ信号（または”０”）であるときにのみ、出力端子からＨ信号（または”１”）を出力する。
【００１９】
バッファ回路１０４は、データの読み出しに用いる回路である。
【００２０】
オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０は、チャネル幅が１０ｍｍで、ゲート電圧Ｖｇが−５Ｖ〜−２０Ｖにおけるオフ電流が１×１０−１３Ａ以下のｎ型トランジスタであればよい。好ましくは、室温（２５℃）における単位チャネル幅（１μｍ）あたりのオフ電流の値が、１００ｚＡ以下、更に好ましくは１０ｚＡ以下であるｎ型トランジスタであればよい。
【００２１】
このようなオフ電流が小さいトランジスタは、チャネル形成領域がバンドギャップの広い半導体材料（２．０ｅＶ〜３．５ｅＶ）により設けられたトランジスタであって、少数キャリアが実質的に存在しないものとみなせるトランジスタである。このようなトランジスタに用いられる半導体材料としては、真性キャリア密度がシリコンよりも低い炭化珪素若しくは窒化ガリウムなどの化合物半導体または酸化亜鉛などの酸化物半導体などが挙げられる。例えば、チャネル形成領域が酸化物半導体により設けられたトランジスタでは、少数キャリア密度が低く、少数キャリアが誘起されにくい。そのため、チャネル形成領域が酸化物半導体により設けられたトランジスタにおいては、トンネル電流が発生し難く、オフ電流が小さい。
【００２２】
容量素子１０８は、二の導電層により誘電層を挟持して設けられた容量素子であればよく、例えば、オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０のゲートとなる電極と同一の導電層と、ソース及びドレインとなる電極と同一の導電層と、によりゲート絶縁層を挟持して設けられていればよい。
【００２３】
第１の端子１１０は、バッファ回路１０４の出力端子である。
【００２４】
第２の端子１１２は、オフ電流が小さいトランジスタ１０６のソース及びドレインの一方に電気的に接続されている。
【００２５】
第３の端子１１４及び第４の端子１１６は、それぞれＮＯＲ回路１０２の入力端子である。なお、ＮＯＲ回路１０２の出力端子は、オフ電流が小さいトランジスタ１０６のゲートに電気的に接続されている。
【００２６】
第５の端子１１８は、オフ電流が小さいトランジスタ１０６のソース及びドレインの他方と、バッファ回路１０４の入力端子と、容量素子１０８の一方の電極と、に電気的に接続されている。なお、容量素子１０８の他方の電極は低電位電源線Ｖｓｓに電気的に接続されている。
【００２７】
なお、第５の端子１１８にはオフ電流が小さいトランジスタ１２０のソース及びドレインの一方が電気的に接続され、オフ電流が小さいトランジスタ１２０のゲートには第６の端子１２２が電気的に接続され、オフ電流が小さいトランジスタ１２０のソース及びドレインの他方には第７の端子１２４が電気的に接続されている。
【００２８】
データ保持部１２６は、第５の端子１１８とオフ電流が小さいトランジスタ１０６のソース及びドレインの他方の間のノードにより構成されている。オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０により、データ保持部１２６に保持された電荷のリークは最小限に抑えられる。
【００２９】
図２には、図１に示すレジスタ構成回路１００を複数組み合わせたレジスタ回路を示す。なお、第ｎのレジスタ構成回路をレジスタ構成回路１００（ｎ）と表記する。ここで、ｎは１、２、３、４のいずれかである。同様に、レジスタ構成回路１００（ｎ）に設けられた端子を第１の端子１１０（ｎ）、第２の端子１１２（ｎ）、第３の端子１１４（ｎ）、第４の端子１１６（ｎ）及び第５の端子１１８（ｎ）と表記する。
【００３０】
第１の端子１１０（ｎ）は、出力端子である。
【００３１】
第２の端子１１２（１）は第５の端子１１８（２）に電気的に接続され、第２の端子１１２（２）は第５の端子１１８（３）に電気的に接続され、第２の端子１１２（３）は第５の端子１１８（４）に電気的に接続されている。
【００３２】
第３の端子１１４（ｎ）には信号ＥＮ（ｎ）が入力される。
【００３３】
第４の端子１１６（ｎ）には信号Ｇが入力される。なお、信号Ｇはインバータ回路１３０にも入力されており、インバータ回路１３０の出力端子は第６の端子１２２に電気的に接続されている。
【００３４】
第５の端子１１８（１）は、オフ電流が小さいトランジスタ１２０のソース及びドレインの一方に電気的に接続されている。
【００３５】
第６の端子１２２は、オフ電流が小さいトランジスタ１２０のゲートに電気的に接続されている。
【００３６】
第７の端子１２４は、オフ電流が小さいトランジスタ１２０のソース及びドレインの他方に電気的に接続されており、第７の端子１２４には信号Ｄ１が入力される。そして、第２の端子１１２（４）には信号Ｄ２が入力される。
【００３７】
図２に示すレジスタ回路は、レジスタ構成回路１００を４つ組み合わせたものであるため、４ビットのレジスタとして使用することができる。
【００３８】
次に、図２に示すレジスタ回路の動作について説明する。
【００３９】
図３には、電源がオフされることなく、データ信号として信号Ｄ１が入力され、信号Ｄ２が入力されない場合についてのタイミングチャートを示す。図３において期間はｔ１〜ｔ９に分割されている。
【００４０】
なお、信号は２値としてＨレベルとＬレベルで表しているが、ＮＯＲ回路１０２及びインバータ回路１３０の駆動電圧、信号Ｇ及び信号ＥＮ（ｎ）の電位は、信号Ｄ１の電位よりもオフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０のしきい値電圧分だけ高くする。
【００４１】
なお、ＦＮはデータ保持部１２６の電位（ＨレベルであるかまたはＬレベルであるか）を示す。レジスタ構成回路１００（ｎ）が有するデータ保持部１２６の電位はＦＮ（ｎ）で表される。
【００４２】
期間ｔ１では、まず、ＦＮ（１）〜ＦＮ（４）はすべてＬレベルである状態とし、Ｄ１はＬレベル、ＧはＨレベル、ＥＮ（１）〜ＥＮ（３）はＬレベルとし、ＥＮ（４）はＨレベルとする。
【００４３】
期間ｔ２では、Ｄ１をＨレベルとし、ＧはＬレベルとなるため、ＦＮ（１）〜ＦＮ（４）はすべてＨレベルとなる。
【００４４】
期間ｔ３では、ＥＮ（３）はＨレベルとし、ＧはＨレベルとなる。ＦＮ（１）〜ＦＮ（４）はすべてＨレベルに維持される。
【００４５】
期間ｔ４では、Ｄ１はＬレベルとし、ＧはＬレベルとなる。ＦＮ（１）〜ＦＮ（３）はＬレベルとなり、ＦＮ（４）はＨレベルに維持される。
【００４６】
期間ｔ５では、Ｄ１はＬレベルに維持し、ＧはＨレベルとなり、ＥＮ（２）はＨレベルとする。ＦＮ（１）〜ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルに維持される。
【００４７】
期間ｔ６では、Ｄ１はＨレベルとし、ＧはＬレベルとなる。ＦＮ（１）及びＦＮ（２）はＨレベルとなり、ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルに維持される。
【００４８】
期間ｔ７では、Ｄ１はＨレベルに維持し、ＧはＨレベルとなり、ＥＮ（１）はＨレベルとする。ＦＮ（１）、ＦＮ（２）及びＦＮ（４）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持される。
【００４９】
期間ｔ８では、Ｄ１はＬレベルとし、ＧはＬレベルとなる。ＦＮ（１）はＬレベルとなり、ＦＮ（２）及びＦＮ（４）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持される。
【００５０】
期間ｔ９では、Ｄ１はＬレベルに維持し、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（３）はＬレベルに維持され、ＦＮ（２）及びＦＮ（４）はＨレベルに維持される。
【００５１】
図４には、電源がオフされることなく、データ信号として信号Ｄ１と信号Ｄ２の双方が入力される場合についてのタイミングチャートを示す。図４において期間はｔ１〜ｔ５に分割されている。また、信号を２値としてＨレベルとＬレベルで表す。
【００５２】
期間ｔ１では、まず、ＦＮ（１）〜ＦＮ（４）はすべてＬレベルである状態とし、Ｄ１及びＤ２はＬレベル、ＧはＨレベル、ＥＮ（１）、ＥＮ（３）及びＥＮ（４）はＬレベルとし、ＥＮ（２）はＨレベルとする。
【００５３】
期間ｔ２では、Ｄ１をＨレベルとし、Ｄ２はＬレベルに維持し、ＧはＬレベルとなるため、ＦＮ（１）及びＦＮ（２）はＨレベルとなる。
【００５４】
期間ｔ３では、Ｄ１はＨレベルに維持し、Ｄ２はＬレベルに維持し、ＥＮ（１）及びＥＮ（３）はＨレベルとし、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（２）はＨレベルに維持され、ＦＮ（３）及びＦＮ（４）はＬレベルに維持される。
【００５５】
期間ｔ４では、Ｄ１はＬレベルとし、Ｄ２はＨレベルとし、ＧはＬレベルとなる。ＦＮ（１）はＬレベルとなり、ＦＮ（２）はＨレベルに維持され、ＦＮ（３）はＬレベルに維持され、ＦＮ（４）はＨレベルとなる。
【００５６】
期間ｔ５では、Ｄ１はＬレベルに維持し、Ｄ２はＨレベルに維持し、ＧはＨレベルとなる。ＦＮ（１）及びＦＮ（３）はＬレベルに維持され、ＦＮ（２）及びＦＮ（４）はＨレベルに維持される。
【００５７】
図４に示すように、データ信号として信号Ｄ２も入力される場合には、図３のようにデータ信号として信号Ｄ１のみ入力される場合よりもデータを高速に書き込むことができる。
【００５８】
図５には、電源がオフされ、データ信号として信号Ｄ１のみ入力される場合についてのタイミングチャートを示す。図５において期間はＴ１〜Ｔ３に分割されている。また、信号を２値としてＨレベルとＬレベルで表す。
【００５９】
まず、電源をオフするまでの動作は図３の期間ｔ７の開始までと同様である（期間Ｔ１）。
【００６０】
電源をオフすると、ＥＮ（１）〜ＥＮ（４）がすべてＬレベルになる。さらには、Ｄ１及びＧもＬレベルになる。しかし、ＦＮ（１）〜ＦＮ（４）は電源をオフする前と同じレベルの電位に維持される（期間Ｔ２）。これは、データ保持部１２６が、第５の端子１１８とオフ電流が小さいトランジスタ１０６のソース及びドレインの他方の間のノードにより構成されており、オフ電流が小さいトランジスタ１０６とオフ電流が小さいトランジスタ１２０により、データ保持部１２６に保持された電荷のリークが最小限に抑えられているからである。
【００６１】
その後、電源をオンし、電源をオフする前にはＨレベルであったＤ１、Ｇ、ＥＮ（１）〜ＥＮ（４）をＨレベルとする。すなわち、図３の期間ｔ７の状態にすると、電源をオフする前と同様に動作する（期間Ｔ３）。その後は図３の期間ｔ８及び期間ｔ９と同様に動作する。
【００６２】
従って、図５に示すように、動作途中で電源をオフしても電源をオフする前と同様に動作するといえ、電源をオフしているときを除けば、図３と同様に動作するといえる。
【００６３】
ここで、図示しないが、電源がオフされ、データ信号として信号Ｄ１及び信号Ｄ２の双方から入力される場合にも、動作途中で電源をオフしても電源をオフする前と同様に動作し、電源をオフしているときを除けば、図４と同様に動作するといえる。
【００６４】
なお、本発明の一態様であるレジスタ構成回路及びレジスタ回路は図１及び図２に示す形態に限定されない。
【００６５】
例えば、ＦＮ信号を保持するデータ保持部１２６のそれぞれにソース及びドレインの一方が電気的に接続され、ソース及びドレインの他方が低電位電源線Ｖｓｓに電気的に接続され、ゲートにリセット信号Ｒが入力されるリセット用トランジスタを有する構成であるとよい（図６）。
【００６６】
図６には、リセット用トランジスタ１３０Ａ〜１３０Ｄが示されている。オフ電流が小さいトランジスタ１２０のソースまたはドレインとレジスタ構成回路１００（１）の間にはリセット用トランジスタ１３０Ａが電気的に接続され、レジスタ構成回路１００（１）とレジスタ構成回路１００（２）の間にはリセット用トランジスタ１３０Ｂが電気的に接続され、レジスタ構成回路１００（２）とレジスタ構成回路１００（３）の間にはリセット用トランジスタ１３０Ｃが電気的に接続され、レジスタ構成回路１００（３）とレジスタ構成回路１００（４）の間にはリセット用トランジスタ１３０Ｄが電気的に接続されている。すなわち、リセット用トランジスタの個数は、レジスタ構成回路の個数と等しくすればよい。
【００６７】
または、ＦＮ信号を保持するデータ保持部１２６のそれぞれに電気的に接続されたノードがソース及びドレインの一方に電気的に接続され、ソース及びドレインの他方が低電位電源線Ｖｓｓに電気的に接続され、ゲートにリセット信号Ｒが入力される一のリセット用トランジスタのみを有する構成であってもよい（図示しない）。
【００６８】
このように、リセット用トランジスタを有する構成とすることで、レジスタ回路の動作開始時にデータ保持部の信号をＬレベル（ここでは、低電位電源線の電位Ｖｓｓ）とすることができ、データ保持部の初期電位によるレジスタ回路の誤動作を防ぐことができる。
【００６９】
または、レジスタ構成回路１００が有する容量素子１０８が設けられていなくてもよい（図７）。なお、図７に示すレジスタ構成回路１００と図６に示すレジスタ回路を組み合わせてもよい。
【００７０】
上記説明したレジスタ回路は、電源をオフしてもデータを保持することができ、さらには退避動作と復帰動作が不要である。
【００７１】
上記説明したレジスタ回路において、オフ電流が小さいトランジスタ１０６及びオフ電流が小さいトランジスタ１２０としては酸化物半導体トランジスタを用いることが好ましい。
【００７２】
ただし、本発明において、トランジスタは特定の構成のものに限定されず、様々な構成のものを用いることができる。従って、トランジスタは、多結晶シリコンにより構成されるトランジスタであってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられるトランジスタであってもよい。
【００７３】
なお、上記の説明では、トランジスタはｎチャネル型トランジスタとしたが、これに限定されず、適宜ｐチャネル型トランジスタを用いてもよい。
【００７４】
次に、本発明に適用することのできるオフ電流の小さいトランジスタについて説明する。オフ電流の小さいトランジスタとしては、半導体特性を示す金属酸化物により設けられたトランジスタが挙げられる。オフ電流の小さいトランジスタ以外のトランジスタとしては、半導体基板に設けられたトランジスタが挙げられる。
【００７５】
図８は、本発明に適用することのできるトランジスタの断面構造の概略の一例を示す図である。図８においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいトランジスタが形成されている。半導体基板に設けられたトランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けられていてもよい。
【００７６】
半導体基板に設けられたｐチャネル型トランジスタ及びｎチャネル型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたｐチャネル型トランジスタ及び半導体基板に設けられたｎチャネル型トランジスタを形成した後に、これらの上にオフ電流の小さいトランジスタを形成する。すなわち、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を被形成基板として、該基板上にオフ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化物半導体層にチャネル形成領域を有するトランジスタが挙げられる。
【００７７】
なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００は、ソース領域及びドレイン領域として機能する高濃度不純物領域２０１、低濃度不純物領域２０２、ゲート絶縁膜２０３、ゲート電極２０４、層間絶縁膜２０５を有する（図８）。
【００７８】
酸化物半導体層にチャネル形成領域を有するトランジスタ２１０は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００上に設けられた酸化物半導体層２１１と、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂと、酸化物半導体層２１１の少なくともチャネル形成領域上に設けられたゲート絶縁膜２１３と、酸化物半導体層２１１に重畳してゲート絶縁膜２１３上に設けられたゲート電極２１４ｂと、を有する（図９（Ｄ））。なお、図示していないが電極２１４ａとゲート電極２１４ｂは電気的に接続され、ゲート電極２０４と電極２１４ａは電気的に接続されている。
【００７９】
層間絶縁膜２０５は、酸化物半導体層２１１の下地絶縁膜としても機能する。
【００８０】
層間絶縁膜２０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜２０５に接する酸化物半導体膜に酸素を供給することができるためである。
【００８１】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜２０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【００８２】
なお、層間絶縁膜２０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜２０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【００８３】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【００８４】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、イオン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
【００８５】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のイオン強度と酸化物のイオン強度から、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αの式で求めることができる。
【００８６】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のイオン強度の時間積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のイオン強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【００８７】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【００８８】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【００８９】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【００９０】
層間絶縁膜２０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜２０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【００９１】
層間絶縁膜２０５を形成した後、酸化物半導体層２１１となる酸化物半導体膜を形成する前に、第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜２０５中に含まれる水及び水素を除去するための工程である。第１の加熱処理の温度は、層間絶縁膜２０５中に含まれる水及び水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の変質または変形する温度未満とするとよく、好ましくは４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
【００９２】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜２０５を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸化物半導体層２１１を形成した後に行ってもよい。
【００９３】
なお、第２の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９４】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層２１１が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
【００９５】
なお、第２の加熱処理に際して層間絶縁膜２０５は、酸素の供給源となる。
【００９６】
なお、酸化物半導体膜の被形成面である層間絶縁膜２０５の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【００９７】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００９８】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、下記の式（１）で与えられる。
【００９９】
【数１】
【０１００】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、下記の式（２）で与えられる。
【０１０１】
【数２】
【０１０２】
ここで、指定面は、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０１０３】
また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０１０４】
このように、層間絶縁膜２０５の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０１０５】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
【０１０６】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０１０７】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０１０８】
なお、層間絶縁膜２０５を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜２０５に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
【０１０９】
酸化物半導体層２１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【０１１０】
酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。さらには、ガリウム（Ｇａ）を有することが好ましい。ガリウム（Ｇａ）を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）が挙げられる。
【０１１１】
また、この他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。これらのいずれか一種または複数種を有してもよい。
【０１１２】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を例示することができる。
【０１１３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１１４】
例えば、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、原子数比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）のＩｎ−Ｓｎ−Ｚｎ系酸化物やその近傍の組成の酸化物を用いるとよい。
【０１１５】
しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性（半導体特性）に応じて、キャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。
【０１１６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１１７】
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
【０１１８】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【０１１９】
なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０１２０】
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
【０１２１】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０１２２】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０１２３】
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を増大させる原因となるからである。
【０１２４】
なお、酸化物半導体膜の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。５０ｎｍ以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると、短チャネル効果を抑制することができる。
【０１２５】
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴンガス）、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
【０１２６】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は９Ｎ（９９．９９９９９９９％）以上、露点は−１２１℃以下、水は０．１ｐｐｂ以下、水素は０．５ｐｐｂ以下とすればよい。酸素ガスにおいて、純度は８Ｎ（９９．９９９９９９％）以上、露点は−１１２℃以下、水は１ｐｐｂ以下、水素は１ｐｐｂ以下とすればよい。また、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱しつつ高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。ここで、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１２７】
また、酸化物半導体膜に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
【０１２８】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。結晶構造を有している場合の好ましい一態様として、ｃ軸方向に配向した結晶性の（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡＣ）酸化物半導体膜が挙げられる。酸化物半導体膜をＣＡＡＣ酸化物半導体膜とすることで、トランジスタの信頼性を高めることができる。
【０１２９】
なお、ＣＡＡＣ酸化物半導体膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【０１３０】
なお、広義には、ＣＡＡＣ酸化物半導体膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【０１３１】
なお、ＣＡＡＣ酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体膜は結晶化した部分（結晶部分）を含むが、一つの結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
【０１３２】
また、ＣＡＡＣ酸化物半導体膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体膜を支持する基板面またはＣＡＡＣ酸化物半導体膜の表面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面若しくは界面などに垂直な方向）であってもよい。
【０１３３】
なお、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【０１３４】
このようなＣＡＡＣ酸化物半導体膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【０１３５】
このようなＣＡＡＣ酸化物半導体膜に含まれる結晶構造の一例について図１０乃至図１２を用いて詳細に説明する。なお、原則として、図１０乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分または下半分という場合、ａｂ面を境界とする。また、図１０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１３６】
図１０（Ａ）には、１個の６配位のインジウム（以下Ｉｎ）と、Ｉｎに近接の６個の４配位の酸素（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素のみ示した構造を、ここではサブユニットと呼ぶ。図１０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１０（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１０（Ａ）に示すサブユニットは電荷が０である。
【０１３７】
図１０（Ｂ）には、１個の５配位のガリウム（以下Ｇａ）と、Ｇａに近接の３個の３配位の酸素（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１０（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１０（Ｂ）に示す構造をとりうる。図１０（Ｂ）に示すサブユニットは電荷が０である。
【０１３８】
図１０（Ｃ）には、１個の４配位の亜鉛（以下Ｚｎ）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１０（Ｃ）に示すサブユニットは電荷が０である。
【０１３９】
図１０（Ｄ）には、１個の６配位のスズ（以下Ｓｎ）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１０（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１４０】
図１０（Ｅ）には、２個のＺｎを含むサブユニットを示す。図１０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１０（Ｅ）に示すサブユニットは電荷が−１となる。
【０１４１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０１４２】
ここで、これらのサブユニット同士の結合する規則について説明する。図１０（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１４３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０１４４】
図１１（Ａ）には、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する１グループのモデル図を示す。図１１（Ｂ）には、３のグループで構成されるユニットを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１４５】
図１１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠３として示している。同様に、図１１（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠１として示している。また、同様に、図１１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎと、を示している。
【０１４６】
図１１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１４７】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１０（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４８】
また、Ｉｎは５配位および６配位のいずれもとることができる。具体的には、図１１（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の結晶の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
【０１４９】
また、このほかの金属酸化物を用いた場合も同様である。例えば、図１２（Ａ）には、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成する１グループのモデル図を示す。
【０１５０】
図１２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個の上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１５１】
図１２（Ｂ）には、３のグループで構成されるユニットを示す。なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１５２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）及びＧａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含むサブユニットでは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０１５３】
なお、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成するグループは、図１２（Ａ）に示したグループに限定されない。
【０１５４】
ここで、ＣＡＡＣ酸化物半導体膜の形成方法について説明する。
【０１５５】
まず、酸化物半導体膜をスパッタリング法などによって形成する。なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。
【０１５６】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時のｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、２００℃以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００自体が変質または変形しない程度の温度未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【０１５７】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水及び水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０１５８】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０１５９】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０１６０】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０１６１】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０１６２】
また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の形成には、例えば、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５のターゲットを用いればよい。
【０１６３】
以上説明したようにＣＡＡＣ酸化物半導体膜を形成することができる。
【０１６４】
ＣＡＡＣ酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ酸化物半導体膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０１６５】
従って、ＣＡＡＣ酸化物半導体膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０１６６】
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層２１１を形成する（図９（Ａ））。
【０１６７】
そして、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂを形成する（図９（Ｂ））。
【０１６８】
ソース電極２１２ａ及びドレイン電極２１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂは、信号線も構成する。
【０１６９】
次に、酸化物半導体層２１１の少なくともチャネル形成領域上にゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３の形成後に開口部を形成する（図９（Ｃ））。該開口部はゲート電極２０４と重畳する部分に形成する。
【０１７０】
ゲート絶縁膜２１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜２１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜２１３をスパッタリング法により形成すると、酸化物半導体層２１１に水素及び水分が混入することを防ぐことができる。また、ゲート絶縁膜２１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０１７１】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０１７２】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０１７３】
ゲート絶縁膜２１３は、少なくとも酸化物半導体層２１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜２０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜２１３の酸化物半導体層２１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層２１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１７４】
なお、ゲート絶縁膜２１３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜２１３を積層構造とする場合であっても、酸化物半導体層２１１に接する部分は、絶縁性酸化物であることが好ましい。
【０１７５】
ゲート絶縁膜２１３は、スパッタリング法により形成すればよい。また、ゲート絶縁膜２１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜２１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０１７６】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体層２１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜２１３を供給源として酸化物半導体層２１１に酸素を供給することができる。
【０１７７】
また、第３の加熱処理は、酸化物半導体層２１１上にゲート絶縁膜２１３を形成した後のみならず、電極２１４ａ及びゲート電極２１４ｂ、または電極２１４ａ及びゲート電極２１４ｂとなる導電膜を形成した後に行ってもよい。
【０１７８】
なお、ここで酸化物半導体層２１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。このように水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止することができる。
【０１７９】
なお、酸化物半導体層２１１のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくするとオフ電流を低く抑えることができる。
【０１８０】
次に、ゲート絶縁膜２１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、電極２１４ａ及びゲート電極２１４ｂを形成する。（図９（Ｄ））。なお、ゲート電極２１４ｂは少なくとも走査線を構成する。
【０１８１】
電極２１４ａ及びゲート電極２１４ｂは、ソース電極２１２ａ及びドレイン電極２１２ｂと同様の材料及び方法により形成すればよい。
【０１８２】
なお、図示していないが、ゲート電極２１４ｂをマスクとして、酸化物半導体層２１１にドーパントを添加して、酸化物半導体層２１１にソース領域及びドレイン領域を形成することが好ましい。
【０１８３】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはホウ素などを用いればよい。
【０１８４】
以上説明したように、図８に示す、半導体基板に設けられたトランジスタ上に酸化物半導体トランジスタを作製することができる。
【０１８５】
上記説明したように、酸化物半導体トランジスタには酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
【０１８６】
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥がある。Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１８７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、下記の式（３）で表現できる。
【０１８８】
【数３】
ここで、Ｅはポテンシャル障壁の高さ、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁は下記の式（４）で表される。
【０１８９】
【数４】
【０１９０】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１９１】
また、線形領域におけるドレイン電流Ｉｄは、下記の式（５）で表される。
【０１９２】
【数５】
【０１９３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍとしている。また、Ｖｄはドレイン電圧である。式（５）の両辺をＶｇで割り、更に両辺の対数をとると、下記の式（６）が得られる。
【０１９４】
【数６】
【０１９５】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１９６】
このようにして求めた欠陥密度などをもとに式（３）及び式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁膜の界面に欠陥がない場合の酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなる。
【０１９７】
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁膜との界面での散乱による影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、下記の式（７）で表される。
【０１９８】
【数７】
【０１９９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
【０２００】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１３に示す。なお、計算にはデバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅ（シノプシス社製）を使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースの仕事関数を４．６ｅＶ、ドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
【０２０１】
図１３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式（１）などを示して説明したように、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が好ましい。
【０２０２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図１４乃至図１６に示す。ここで、計算に用いたトランジスタの断面構造を図１７に示す。図１７に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域３０３ａ及び半導体領域３０３ｃを有する。計算において、半導体領域３０３ａ及び半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとした。
【０２０３】
図１７（Ａ）に示すトランジスタは、下地絶縁膜３０１と、下地絶縁膜３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁膜３０２の上に形成されており、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート３０５と、を有する。計算において、ゲート３０５の幅は３３ｎｍとした。
【０２０４】
ゲート３０５と半導体領域３０３ｂの間には、ゲート絶縁膜３０４を有し、また、ゲート３０５の両側面には側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂ、ゲート３０５の上部には、ゲート３０５と他の配線との短絡を防止するための絶縁膜３０７を有する。側壁絶縁物の幅は５ｎｍとした。また、半導体領域３０３ａおよび半導体領域３０３ｃに接して、ソース３０８ａおよびドレイン３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２０５】
図１７（Ｂ）に示すトランジスタは、下地絶縁膜３０１と、酸化アルミニウムよりなる埋め込み絶縁膜３０２の上に形成されており、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート絶縁膜３０４と、ゲート３０５と、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂと、絶縁膜３０７と、ソース３０８ａ及びドレイン３０８ｂと、を有する。
【０２０６】
図１７（Ａ）に示すトランジスタと図１７（Ｂ）に示すトランジスタは、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域の導電型が異なる。側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域は、図１７（Ａ）に示すトランジスタではｎ＋の導電型を呈する領域であるが、図１７（Ｂ）に示すトランジスタでは真性の半導体領域である。すなわち、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。オフセット長は、側壁絶縁物３０６ａ（側壁絶縁物３０６ｂ）の幅と同じである。
【０２０７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１４は、図１７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ：ソースを基準としたゲートとの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（Ｖｄ：ソースを基準としたドレインとの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２０８】
ゲート絶縁膜の厚さは、図１４（Ａ）では１５ｎｍとしており、図１４（Ｂ）では１０ｎｍとしており、図１４（Ｃ）は５ｎｍとしている。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２０９】
図１５は、図１７（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１５（Ａ）では１５ｎｍとしており、図１５（Ｂ）では１０ｎｍとしており、図１５（Ｃ）は５ｎｍとしている。
【０２１０】
図１６は、図１７（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１６（Ａ）では１５ｎｍとしており、図１６（Ｂ）では１０ｎｍとしており、図１６（Ｃ）は５ｎｍとしている。
【０２１１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２１２】
なお、移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度、図１６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２１３】
以上説明したように、酸化物半導体を用いた酸化物半導体トランジスタは非常に高い移動度とすることができる。
【０２１４】
なお、走査線及び信号線を構成する導電層の少なくとも一方を銅により形成すると、配線を低抵抗にすることができるため、好ましい。
【０２１５】
なお、ここで、酸化物半導体トランジスタとして説明したトランジスタは一例であり、酸化物半導体トランジスタはこれに限定されず、様々な形態とすることができる。
【０２１６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２１７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２１８】
例えば、図１８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２１９】
図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２２０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２２１】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２２２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２２３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１８（Ａ）と図１８（Ｂ）の対比からも確認することができる。
【０２２４】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２２５】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２２６】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２２７】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２２８】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０２２９】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０２３０】
試料１のプラスＢＴ試験の結果を図１９（Ａ）に、マイナスＢＴ試験の結果を図１９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２０（Ａ）に、マイナスＢＴ試験の結果を図２０（Ｂ）に示す。
【０２３１】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２３２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２３３】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２３４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２３５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２３６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２３７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２３８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２３９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２４０】
図２３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２４１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２４２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２４３】
図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２４４】
具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２４５】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２４６】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２４７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２４８】
図２１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２２（Ａ）に基板温度としきい値電圧の関係を、図２２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２４９】
図２２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２５０】
また、図２２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５１】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。
【符号の説明】
【０２５２】
１００ レジスタ構成回路
１０２ ＮＯＲ回路
１０４ バッファ回路
１０６ オフ電流が小さいトランジスタ
１０８ 容量素子
１１０ 第１の端子
１１２ 第２の端子
１１４ 第３の端子
１１６ 第４の端子
１１８ 第５の端子
１２０ オフ電流が小さいトランジスタ
１２２ 第６の端子
１２４ 第７の端子
１２６ データ保持部
２００ ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板
２０１ 高濃度不純物領域
２０２ 低濃度不純物領域
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ 層間絶縁膜
２１０ 酸化物半導体層にチャネル形成領域を有するトランジスタ
２１１ 酸化物半導体層
２１２ａ ソース電極
２１２ｂ ドレイン電極
２１３ ゲート絶縁膜
２１４ａ 電極
２１４ｂ ゲート電極
３０１ 下地絶縁膜
３０２ 埋め込み絶縁膜
３０３ａ 半導体領域
３０３ｂ 半導体領域
３０３ｃ 半導体領域
３０４ ゲート絶縁膜
３０５ ゲート
３０６ａ 側壁絶縁物
３０６ｂ 側壁絶縁物
３０７ 絶縁膜
３０８ａ ソース
３０８ｂ ドレイン
【特許請求の範囲】
【請求項１】
第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、
前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、
前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、
前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、
前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、
オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、
前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、
第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方にはデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項２】
第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、
前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、
前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、
前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、
前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、
オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、
前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、
第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、
第ｎのレジスタ構成回路の第１の端子は、前記第ｎ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｎのレジスタ構成回路の第２の端子には第１のデータ信号が入力され、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方には第２のデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項３】
請求項１または請求項２において、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの前記一方と、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの前記一方の間には、
データ保持部が形成されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項４】
請求項３において、
前記データ保持部には第３のトランジスタのソース及びドレインの一方が電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は定電位電源線に電気的に接続され、
前記第３のトランジスタのゲートにはリセット信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項１】
第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、
前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、
前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、
前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、
前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、
オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、
前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、
第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方にはデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項２】
第１乃至第ｎ（ｎは自然数）のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、を有するレジスタ回路を搭載した半導体装置であって、
前記レジスタ構成回路のそれぞれは、第１の端子と、第２の端子と、ＮＯＲ回路と、オフ電流が小さい第２のトランジスタと、バッファ回路と、を有し、
前記ＮＯＲ回路は、第１のＮＯＲ入力端子、第２のＮＯＲ入力端子及びＮＯＲ出力端子を有し、
前記第１のＮＯＲ入力端子では、前記レジスタ構成回路のすべてに同一の信号が入力され、
前記ＮＯＲ出力端子は、オフ電流が小さい前記第２のトランジスタのゲートに電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの一方は、前記バッファ回路の入力端子と前記第１の端子に電気的に接続され、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの他方は、前記第２の端子に電気的に接続されており、
オフ電流が小さい前記第１のトランジスタのゲートには前記第１のＮＯＲ入力端子の信号が反転された信号が入力され、
前記第１のレジスタ構成回路の第１の端子は、オフ電流が小さい前記第１のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のレジスタ構成回路の第２の端子は、第２のレジスタ構成回路の第１の端子に電気的に接続され、
第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第１の端子は、前記第ｋ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｋ（ｋは自然数且つｋ＜ｎ）のレジスタ構成回路の第２の端子は、前記第ｋ＋１のレジスタ構成回路の第１の端子に電気的に接続され、
第ｎのレジスタ構成回路の第１の端子は、前記第ｎ−１のレジスタ構成回路の第２の端子に電気的に接続され、
前記第ｎのレジスタ構成回路の第２の端子には第１のデータ信号が入力され、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの他方には第２のデータ信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項３】
請求項１または請求項２において、
オフ電流が小さい前記第１のトランジスタのソース及びドレインの前記一方と、
オフ電流が小さい前記第２のトランジスタのソース及びドレインの前記一方の間には、
データ保持部が形成されることを特徴とするレジスタ回路を搭載した半導体装置。
【請求項４】
請求項３において、
前記データ保持部には第３のトランジスタのソース及びドレインの一方が電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は定電位電源線に電気的に接続され、
前記第３のトランジスタのゲートにはリセット信号が入力されることを特徴とするレジスタ回路を搭載した半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１１】
【図１２】
【公開番号】特開２０１２−２５７２１０（Ｐ２０１２−２５７２１０Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１０５３４２（Ｐ２０１２−１０５３４２）
【出願日】平成２４年５月２日（２０１２．５．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月２日（２０１２．５．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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