【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】電源の遮断時／起動時におけるレジスタデータの退避／復帰を簡易な構成で実現し、通常時のパフォーマンスが低下しないデータ処理装置を提供する。
【解決手段】ＣＰＵ１０１、揮発性ＲＡＭ１０２、不揮発性ＦｅＲＡＭ１０３、ＲＯＭ１０４、ＣＰＵ１０１のアクセス対象を選択する選択器１０５を有する。選択器１０５は、通常動作時においてはＲＡＭ１０２を選択し、データ処理装置１００の電源遮断処理が開始され、且つＨＡＬＴ可能な状態に移行した段階で、ＦｅＲＡＭ１０３を選択する。これにより、電源遮断時において、ＣＰＵ１０１が保持しているレジスタ１１１のデータをＦｅＲＡＭ１０３に記録できるようにする。また選択器１０５は、データ処理装置１００の電源起動処理が開始され、且つＦｅＲＡＭ１０３に記録されているレジスタデータをＣＰＵ１０１が読み出してレジスタ１１１に格納した段階で、ＲＡＭ１０２を選択する。 （もっと読む）

【課題】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、処理内容に応じて常時記憶方式と終了時記憶方式のいずれかを選択し、ラッチ型メモリが搭載されたＣＰＵの消費電力を低減する。
【解決手段】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、電源のオンオフの繰り返し動作が多い場合には常時記憶方式とし、電源のオンオフの繰り返し動作が少ない場合には終了時記憶方式とする。常時記憶方式と終了時記憶方式のどちらを選択するかは、消費電力に応じて決定したしきい値をもとにして決定する。 （もっと読む）

【課題】消費電力を抑えることができる信号処理装置を提供する。
【解決手段】信号処理装置が有する記憶回路に、酸化物半導体にチャネルが形成されるトランジスタを適用することで、電力の供給を停止している間もデータの保持（記憶）を可能とする。記憶回路に記憶されているデータは、信号処理装置への電力の供給を停止している間も、破壊すること無く読み出すことができる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置を提供する。
【解決手段】揮発性の第１の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタを有する不揮発性の第２の記憶回路と、を有し、高周波数で駆動する場合、電源電圧が供給されている期間では、第１の記憶回路にデータ信号を書き込み及び当該データ信号を出力し、電源電圧の供給が停止する前の期間である、電源電圧が供給されている期間の一部では、第２の記憶回路にデータ信号を書き込み、低周波数で駆動する場合、電源電圧が供給されている期間では、第２の記憶回路にデータ信号を書き込み、第２の記憶回路に書き込まれたデータ信号を第１の記憶回路に書き込み、第１の記憶回路に書き込まれたデータ信号を出力する記憶装置に関する。 （もっと読む）

【課題】電源をオフしてもデータを保持することができ、退避動作と復帰動作が不要なレジスタ回路を提供する。
【解決手段】複数のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、オフ電流が小さい第２のトランジスタと、を有するレジスタ回路において、データ保持部を前記第１のトランジスタのソース及びドレインの一方に接続し、前記第２のトランジスタのソース及びドレインの一方に接続する。前記第１のトランジスタ及び前記第２のトランジスタはオフ電流が小さいので、データ保持部の電荷がリークせず、レジスタ回路の電源をオフしてもデータ保持部にデータが保持される。そのため、退避動作と復帰動作を行わなくてよい。 （もっと読む）

【課題】処理実行中に電源をオフしてもデータが保持され、且つ従来よりも占有面積が小さいＤフリップフロップ回路を有する半導体装置を提供する。
【解決手段】入力端子が、第１のトランスミッションゲートの第１の端子に電気的に接続され、第１のトランスミッションゲートの第２の端子が、第１のインバータの第１の端子及び機能回路の第２の端子に電気的に接続され、第１のインバータの第２の端子及び機能回路の第１の端子が、第２のトランスミッションゲートの第１の端子に電気的に接続され、第２のトランスミッションゲートの第２の端子が第２のインバータの第１の端子及びクロックドインバータの第２の端子に電気的に接続され、第２のインバータの第２の端子及びクロックドインバータの第１の端子は出力端子に電気的に接続されており、機能回路にはオフ電流が小さいトランジスタと容量素子との間にデータ保持部を有する半導体装置とする。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】消費電力を抑えることができる半導体装置とその駆動方法を提供する。
【解決手段】インバータなどを用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチング素子とを設ける。容量用スイッチング素子は、オフ電流が十分に低くなるように設計する。そのため、容量素子にデータに応じた電荷を保持した後、インバータの電源を停止しても長時間にわたってデータを保持できる。データを回復するには、インバータの出力および入力の電位をプリチャージ電位とし、その後、容量素子の電荷を放出し、インバータに電源を供給する。プリチャージ電位を供給するためのスイッチング素子を設けてもよい。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶回路の提供、消費電力の低減可能な信号処理回路を提供する。
【解決手段】記憶回路は、トランジスタと、容量素子と、第１の演算回路と、第２の演算回路と、第３の演算回路と、スイッチと、を有し、第１の演算回路の出力端子は、第２の演算回路の入力端子と電気的に接続され、第２の演算回路の入力端子は、スイッチを介して第３の演算回路の出力端子と電気的に接続され、第２の演算回路の出力端子は、第１の演算回路の入力端子と電気的に接続され、第１の演算回路の入力端子は、トランジスタのソース及びドレインの一方と電気的に接続され、トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方、及び第３の演算回路の入力端子と電気的に接続され、トランジスタのチャネルは酸化物半導体層に形成される。 （もっと読む）

【課題】半導体集積回路装置におけるマイクロコンピュータ周辺装置の高速起動。
【解決手段】マイクロコンピュータ周辺装置は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して機能回路部に出力し、初期設定を行う。ここで、レジスタにおける設定信号のデータをＭＴＪ素子等の不揮発性記憶素子を用いた保持回路で記憶しておく。電源再投入時には、保持回路に記憶された設定信号のデータで初期設定を行う。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有している。 （もっと読む）

【課題】電源電圧が一時的に大きく低下した場合でも、電源電圧が低下する以前の論理データを保持することが可能なデータ保持回路を提供する。
【解決手段】データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。 （もっと読む）

【課題】 外付けの大容量のコンデンサを使用することなく電源瞬断時にデータを喪失しないように対策を施すことができるようにする。
【解決手段】 電圧保持回路Ｈがバッテリ電源電圧＋Ｂが低下したときにラッチ回路Ｒに供給される電源電圧を保持しているため、電源瞬断が発生したとしてもデータを喪失することなく対策を施すことができる。 （もっと読む）