データ保持回路
【課題】電源電圧が一時的に大きく低下した場合でも、電源電圧が低下する以前の論理データを保持することが可能なデータ保持回路を提供する。
【解決手段】データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。
【解決手段】データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のロジック回路に属し、特に電源制御用ＩＣ等の電源変動による誤動作が許容されない特殊用途ＩＣ分野におけるデータ保持回路に関する。
【背景技術】
【０００２】
ノートパソコンや携帯電話等の携帯機器に用いられている電池には充放電を制御する保護用ＩＣが必要であり、これらの電池保護用ＩＣは従来はアナログ回路で構成されていたが、アナログ回路で構成すると外付け部品が必要である。近年機器の小型化要求からこれらの外付け部品の削減が望まれ、それに伴い外付け部品を必要としないデジタル回路での構成が増えている。
【０００３】
電池保護用ＩＣの機能上、データ保持回路が必要であるが、これらの回路は一般的にラッチ回路やフリップフロップ回路で構成される。
【０００４】
ＣＭＯＳアーキテクチャのラッチ回路やフリップフロップ回路で構成されたデータ保持回路は、入力信号に変化がない限り電流を消費せず、電圧が印加されていればデータを保持することが可能である。
【０００５】
近年、電子機器の高機能化、回路規模増大に伴い、消費電力が増加し、一時的に大電流が流れる場合がある。携帯機器等に搭載される電池は内部抵抗が存在し、この内部抵抗により、大電流が流れると著しい電圧低下が生じる。この電圧低下が生じた場合でも以前の論理を保持しておくことが可能なデータ保持回路が必要とされている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＣＭＯＳ−ＩＣとＦＥＴ《電子科学シリーズ》２７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＣＭＯＳアーキテクチャのラッチ回路やフリップフロップ回路で構成されたデータ保持回路は、電源−ＧＮＤ間に設けられていたため、電源電圧が一時的にデータ保持回路の保持可能最低電圧を下回るとデータを保持できなかった。電源電圧が復帰しても、出力されるデータは、電源電圧が低下する以前のデータとは無関係のデータとなっていた。
【０００８】
本発明は上記課題に鑑みてなされたものであり、電源電圧が一時的に非常に低下した場合でも電源電圧低下以前の論理を保持しておくことが可能なデータ保持回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のデータ保持回路は、データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。
【発明の効果】
【００１０】
本発明のデータ保持回路は、上述したような回路構成を採ることにより、電源電圧が一時的に非常に低下しても、電源電圧が再び正常な電圧に復帰した際に、電源電圧低下前のデータを出力することが可能になり、引き続き正常な論理動作が可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施例のデータ保持回路の接続例を示す回路図である。
【図２】第２の実施例のデータ保持回路の接続例を示す回路図である。
【図３】第１の実施例のデータ保持回路を示す回路図である。
【図４】第２の実施例のデータ保持回路を示す回路図である。
【図５】第１の実施例のデータ保持回路の動作波形である。
【図６】第２の実施例のデータ保持回路動作波形である。
【図７】第１の実施例のデータ保持回路の詳細な回路図である。
【図８】第２の実施例のデータ保持回路の詳細な回路図である。
【発明を実施するための形態】
【００１２】
データ保持回路と並列に接続された容量素子と、容量素子から電流が流出しないよう接続されたダイオードとで電圧維持回路を構成し、電源電圧が一時的に非常に低下した場合でもデータを保持し続けることを可能とし、電源電圧が通常の電圧に復帰した際に、電源電圧低下前のデータを出力する。
【実施例１】
【００１３】
図１は、第１の実施例のデータ保持回路の接続例を示す回路図である。電源ＶＤＤ１１の電圧は、ダイオードＤ１を介して容量Ｃｈｏｌｄ１に蓄えられ、電圧ＶＤＤ１２としてデータ保持回路ＨＬＤＣＫＴ１に供給される。ダイオードＤ１と容量Ｃｈｏｌｄ１は、電源電圧維持回路を構成する。データ保持回路ＨＬＤＣＫＴ１は、入力端子Ｓ１１と、リセット端子Ｓ１２と、出力端子Ｓ１３を備えている。
【００１４】
図３は、第１の実施例のデータ保持回路を示す回路図である。図１のダイオードＤ１と容量Ｃｈｏｌｄ１を含めて示している。データ保持回路ＨＬＤＣＫＴ１は、入力端子Ｓ１１、リセット端子Ｓ１２及び出力端子Ｓ１３に設けられたレベルシフト回路ＬＳ１１、ＬＳ１２，ＬＳ１３と、データを保持する論理回路であるＮＯＲ回路１１及び１２とを備える。データ保持回路ＨＬＤＣＫＴ１の論理回路は、電圧ＶＤＤ１２で動作するよう構成されている。
【００１５】
次に、第１の実施例のデータ保持回路ＨＬＤＣＫＴ１の動作を説明する。図５は、第１の実施例のデータ保持回路の動作波形である。
【００１６】
データ保持回路ＨＬＤＣＫＴ１は、Ｈパルスが入力された時にのみ動作する回路構成となっている。通常動作時は、入力信号の切り替わりに応じて電流が流れるため、ノードＮ１１の電圧ＶＤＤ１２は電源電圧ＶＤＤ１１よりダイオードＤ１のバンドギャップ電圧ＶＦ１分だけ下がった電圧に保たれている。
【００１７】
電源電圧ＶＤＤ１１の電圧が低下した場合、ダイオードＤ１にかかる電圧は逆バイアスとなり、電流が流れない。そのため、容量Ｃｈｏｌｄ１に蓄積された電荷は保持され、ノードＮ１１の電圧ＶＤＤ１２は電圧低下以前の電圧を保持し続ける。
【００１８】
このとき、データ保持回路ＨＬＤＣＫＴ１への入力データが変化すると、入力信号の切り替わりに応じて電流が流れるため、データ保持回路ＨＬＤＣＫＴ１は容量Ｃｈｏｌｄ１に蓄積した電荷を消費する。しかし、電源電圧ＶＤＤ１１が非常に低下している時は、データ保持回路へ入力信号を出力する回路が動作できないので、入力データが変化することはない。すなわち、データ保持回路ＨＬＤＣＫＴ１は容量Ｃｈｏｌｄ１に蓄積した電荷を消費することはない。
【００１９】
従ってデータ保持回路ＨＬＤＣＫＴ１は、電源電圧ＶＤＤ１１の電圧が低下したとしてもデータを保持することが可能であり、電源電圧ＶＤＤ１１の電圧が復帰すると電源電圧低下前のデータを出力することが出来る。
【００２０】
図７に、一例として第１の実施例のデータ保持回路の詳細な回路図を示す。
【００２１】
なお、データ保持回路ＨＬＤＣＫＴ１を構成するＰチャネル型ＭＯＳトランジスタは、バックゲートをノードＮＶＤＤ１１に接続していると、電源電圧ＶＤＤ１１が低くなった際、寄生ダイオードを通じて電流が流れてしまう。従って、容量Ｃｈｏｌｄ１に蓄積された電荷が消費されてしまう。このため、データ保持回路ＨＬＤＣＫＴ１を構成するＰチャネル型ＭＯＳトランジスタは、バックゲートをノードＮ１１に接続する必要がある。
【実施例２】
【００２２】
図２は、第２の実施例のデータ保持回路の接続例を示す回路図である。電源ＶＤＤ２１の電圧は、容量Ｃｈｏｌｄ２に蓄えられ、電圧ＶＤＤ１２としてデータ保持回路ＨＬＤＣＫＴ２に供給される。データ保持回路ＨＬＤＣＫＴ２と容量Ｃｈｏｌｄ２は、ダイオードＤ２を介して接地されている。ダイオードＤ２と容量Ｃｈｏｌｄ２は、電源電圧維持回路を構成する。データ保持回路ＨＬＤＣＫＴ２は、入力端子Ｓ２１と、リセット端子Ｓ２２と、出力端子Ｓ２３を備えている。
【００２３】
図４は、第２の実施例のデータ保持回路を示す回路図である。図２のダイオードＤ２と容量Ｃｈｏｌｄ２を含めて示している。データ保持回路ＨＬＤＣＫＴ２は、入力端子Ｓ２１、リセット端子Ｓ２２及び出力端子Ｓ２３に設けられたレベルシフト回路ＬＳ２１、ＬＳ２２，ＬＳ２３と、データを保持する論理回路であるＮＡＮＤ回路２１及び２２とを備える。データ保持回路ＨＬＤＣＫＴ２の論理回路は、電圧ＶＤＤ２２で動作するよう構成されている。
【００２４】
次に、第２の実施例のデータ保持回路ＨＬＤＣＫＴ２の動作を説明する。図６は、第２の実施例のデータ保持回路の動作波形である。
【００２５】
データ保持回路ＨＬＤＣＫＴ２は、Ｌパルスが入力された時にのみ動作する回路構成となっている。通常動作時は、入力信号の切り替わりに応じて電流が流れるため、ノードＮ２１の電圧はＧＮＤよりダイオードＤ２のバンドギャップ電圧ＶＦ２分だけ上がった電圧に保たれている。
【００２６】
電源電圧ＶＤＤ２１の電圧が低下した場合、ダイオードＤ２にかかる電圧は逆バイアスとなり、電流が流れない。そのため、容量Ｃｈｏｌｄ２に蓄積された電荷は保持され、ノードＮ２１の電圧ＶＤＤ２２は電源電圧ＶＤＤ２１低下以前の電圧を保持し続ける。
【００２７】
このとき、データ保持回路への入力データが変化すると、入力信号の切り替わりに応じて電流が流れるため、データ保持回路ＨＬＤＣＫＴ２は容量Ｃｈｏｌｄ２に蓄積した電荷を消費する。しかし、電源電圧ＶＤＤ２１が非常に低下している時は、データ保持回路ＨＬＤＣＫＴ２へ入力信号を出力する回路が動作できないので、入力データが変化することはない。すなわち、データ保持回路ＨＬＤＣＫＴ２は容量Ｃｈｏｌｄ２に蓄積した電荷を消費することはない。
【００２８】
従ってデータ保持回路ＨＬＤＣＫＴ２は、電源電圧ＶＤＤ２１の電圧が低下したとしてもデータを保持することが可能であり、電源電圧ＶＤＤ２１の電圧が復帰すると電源電圧低下前のデータを出力することが出来る。
【００２９】
図８に、一例として第１の実施例のデータ保持回路の詳細な回路図を示す。
【００３０】
なお、データ保持回路ＨＬＤＣＫＴ２を構成するＮチャネル型ＭＯＳトランジスタは、バックゲートをＧＮＤに接続していると、電源電圧ＶＤＤ２１が低くなった際、寄生ダイオードを通じて電流が流れてしまう。従って、容量Ｃｈｏｌｄ２に蓄積された電荷が消費されてしまう。このため、データ保持回路ＨＬＤＣＫＴ２を構成するＮチャネル型ＭＯＳトランジスタは、バックゲートをノードＮ２１に接続する必要がある。
【符号の説明】
【００３１】
ＨＬＤＣＫＴ１、ＨＬＤＣＫＴ２ データ保持回路
Ｓ１１、Ｓ２１ 入力端子
Ｓ１２、Ｓ２２ リセット端子
Ｓ１３、Ｓ２３ 出力端子
ＬＳ１１、ＬＳ１２、ＬＳ１３、ＬＳ２１、ＬＳ２２、ＬＳ２３ レベルシフタ
ＮＯＲ１１、ＮＯＲ１２ ＮＯＲ回路
ＮＡＤ２１、ＮＡＤ２２ ＮＡＮＤ回路
【技術分野】
【０００１】
本発明は半導体集積回路のロジック回路に属し、特に電源制御用ＩＣ等の電源変動による誤動作が許容されない特殊用途ＩＣ分野におけるデータ保持回路に関する。
【背景技術】
【０００２】
ノートパソコンや携帯電話等の携帯機器に用いられている電池には充放電を制御する保護用ＩＣが必要であり、これらの電池保護用ＩＣは従来はアナログ回路で構成されていたが、アナログ回路で構成すると外付け部品が必要である。近年機器の小型化要求からこれらの外付け部品の削減が望まれ、それに伴い外付け部品を必要としないデジタル回路での構成が増えている。
【０００３】
電池保護用ＩＣの機能上、データ保持回路が必要であるが、これらの回路は一般的にラッチ回路やフリップフロップ回路で構成される。
【０００４】
ＣＭＯＳアーキテクチャのラッチ回路やフリップフロップ回路で構成されたデータ保持回路は、入力信号に変化がない限り電流を消費せず、電圧が印加されていればデータを保持することが可能である。
【０００５】
近年、電子機器の高機能化、回路規模増大に伴い、消費電力が増加し、一時的に大電流が流れる場合がある。携帯機器等に搭載される電池は内部抵抗が存在し、この内部抵抗により、大電流が流れると著しい電圧低下が生じる。この電圧低下が生じた場合でも以前の論理を保持しておくことが可能なデータ保持回路が必要とされている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＣＭＯＳ−ＩＣとＦＥＴ《電子科学シリーズ》２７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＣＭＯＳアーキテクチャのラッチ回路やフリップフロップ回路で構成されたデータ保持回路は、電源−ＧＮＤ間に設けられていたため、電源電圧が一時的にデータ保持回路の保持可能最低電圧を下回るとデータを保持できなかった。電源電圧が復帰しても、出力されるデータは、電源電圧が低下する以前のデータとは無関係のデータとなっていた。
【０００８】
本発明は上記課題に鑑みてなされたものであり、電源電圧が一時的に非常に低下した場合でも電源電圧低下以前の論理を保持しておくことが可能なデータ保持回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のデータ保持回路は、データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。
【発明の効果】
【００１０】
本発明のデータ保持回路は、上述したような回路構成を採ることにより、電源電圧が一時的に非常に低下しても、電源電圧が再び正常な電圧に復帰した際に、電源電圧低下前のデータを出力することが可能になり、引き続き正常な論理動作が可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施例のデータ保持回路の接続例を示す回路図である。
【図２】第２の実施例のデータ保持回路の接続例を示す回路図である。
【図３】第１の実施例のデータ保持回路を示す回路図である。
【図４】第２の実施例のデータ保持回路を示す回路図である。
【図５】第１の実施例のデータ保持回路の動作波形である。
【図６】第２の実施例のデータ保持回路動作波形である。
【図７】第１の実施例のデータ保持回路の詳細な回路図である。
【図８】第２の実施例のデータ保持回路の詳細な回路図である。
【発明を実施するための形態】
【００１２】
データ保持回路と並列に接続された容量素子と、容量素子から電流が流出しないよう接続されたダイオードとで電圧維持回路を構成し、電源電圧が一時的に非常に低下した場合でもデータを保持し続けることを可能とし、電源電圧が通常の電圧に復帰した際に、電源電圧低下前のデータを出力する。
【実施例１】
【００１３】
図１は、第１の実施例のデータ保持回路の接続例を示す回路図である。電源ＶＤＤ１１の電圧は、ダイオードＤ１を介して容量Ｃｈｏｌｄ１に蓄えられ、電圧ＶＤＤ１２としてデータ保持回路ＨＬＤＣＫＴ１に供給される。ダイオードＤ１と容量Ｃｈｏｌｄ１は、電源電圧維持回路を構成する。データ保持回路ＨＬＤＣＫＴ１は、入力端子Ｓ１１と、リセット端子Ｓ１２と、出力端子Ｓ１３を備えている。
【００１４】
図３は、第１の実施例のデータ保持回路を示す回路図である。図１のダイオードＤ１と容量Ｃｈｏｌｄ１を含めて示している。データ保持回路ＨＬＤＣＫＴ１は、入力端子Ｓ１１、リセット端子Ｓ１２及び出力端子Ｓ１３に設けられたレベルシフト回路ＬＳ１１、ＬＳ１２，ＬＳ１３と、データを保持する論理回路であるＮＯＲ回路１１及び１２とを備える。データ保持回路ＨＬＤＣＫＴ１の論理回路は、電圧ＶＤＤ１２で動作するよう構成されている。
【００１５】
次に、第１の実施例のデータ保持回路ＨＬＤＣＫＴ１の動作を説明する。図５は、第１の実施例のデータ保持回路の動作波形である。
【００１６】
データ保持回路ＨＬＤＣＫＴ１は、Ｈパルスが入力された時にのみ動作する回路構成となっている。通常動作時は、入力信号の切り替わりに応じて電流が流れるため、ノードＮ１１の電圧ＶＤＤ１２は電源電圧ＶＤＤ１１よりダイオードＤ１のバンドギャップ電圧ＶＦ１分だけ下がった電圧に保たれている。
【００１７】
電源電圧ＶＤＤ１１の電圧が低下した場合、ダイオードＤ１にかかる電圧は逆バイアスとなり、電流が流れない。そのため、容量Ｃｈｏｌｄ１に蓄積された電荷は保持され、ノードＮ１１の電圧ＶＤＤ１２は電圧低下以前の電圧を保持し続ける。
【００１８】
このとき、データ保持回路ＨＬＤＣＫＴ１への入力データが変化すると、入力信号の切り替わりに応じて電流が流れるため、データ保持回路ＨＬＤＣＫＴ１は容量Ｃｈｏｌｄ１に蓄積した電荷を消費する。しかし、電源電圧ＶＤＤ１１が非常に低下している時は、データ保持回路へ入力信号を出力する回路が動作できないので、入力データが変化することはない。すなわち、データ保持回路ＨＬＤＣＫＴ１は容量Ｃｈｏｌｄ１に蓄積した電荷を消費することはない。
【００１９】
従ってデータ保持回路ＨＬＤＣＫＴ１は、電源電圧ＶＤＤ１１の電圧が低下したとしてもデータを保持することが可能であり、電源電圧ＶＤＤ１１の電圧が復帰すると電源電圧低下前のデータを出力することが出来る。
【００２０】
図７に、一例として第１の実施例のデータ保持回路の詳細な回路図を示す。
【００２１】
なお、データ保持回路ＨＬＤＣＫＴ１を構成するＰチャネル型ＭＯＳトランジスタは、バックゲートをノードＮＶＤＤ１１に接続していると、電源電圧ＶＤＤ１１が低くなった際、寄生ダイオードを通じて電流が流れてしまう。従って、容量Ｃｈｏｌｄ１に蓄積された電荷が消費されてしまう。このため、データ保持回路ＨＬＤＣＫＴ１を構成するＰチャネル型ＭＯＳトランジスタは、バックゲートをノードＮ１１に接続する必要がある。
【実施例２】
【００２２】
図２は、第２の実施例のデータ保持回路の接続例を示す回路図である。電源ＶＤＤ２１の電圧は、容量Ｃｈｏｌｄ２に蓄えられ、電圧ＶＤＤ１２としてデータ保持回路ＨＬＤＣＫＴ２に供給される。データ保持回路ＨＬＤＣＫＴ２と容量Ｃｈｏｌｄ２は、ダイオードＤ２を介して接地されている。ダイオードＤ２と容量Ｃｈｏｌｄ２は、電源電圧維持回路を構成する。データ保持回路ＨＬＤＣＫＴ２は、入力端子Ｓ２１と、リセット端子Ｓ２２と、出力端子Ｓ２３を備えている。
【００２３】
図４は、第２の実施例のデータ保持回路を示す回路図である。図２のダイオードＤ２と容量Ｃｈｏｌｄ２を含めて示している。データ保持回路ＨＬＤＣＫＴ２は、入力端子Ｓ２１、リセット端子Ｓ２２及び出力端子Ｓ２３に設けられたレベルシフト回路ＬＳ２１、ＬＳ２２，ＬＳ２３と、データを保持する論理回路であるＮＡＮＤ回路２１及び２２とを備える。データ保持回路ＨＬＤＣＫＴ２の論理回路は、電圧ＶＤＤ２２で動作するよう構成されている。
【００２４】
次に、第２の実施例のデータ保持回路ＨＬＤＣＫＴ２の動作を説明する。図６は、第２の実施例のデータ保持回路の動作波形である。
【００２５】
データ保持回路ＨＬＤＣＫＴ２は、Ｌパルスが入力された時にのみ動作する回路構成となっている。通常動作時は、入力信号の切り替わりに応じて電流が流れるため、ノードＮ２１の電圧はＧＮＤよりダイオードＤ２のバンドギャップ電圧ＶＦ２分だけ上がった電圧に保たれている。
【００２６】
電源電圧ＶＤＤ２１の電圧が低下した場合、ダイオードＤ２にかかる電圧は逆バイアスとなり、電流が流れない。そのため、容量Ｃｈｏｌｄ２に蓄積された電荷は保持され、ノードＮ２１の電圧ＶＤＤ２２は電源電圧ＶＤＤ２１低下以前の電圧を保持し続ける。
【００２７】
このとき、データ保持回路への入力データが変化すると、入力信号の切り替わりに応じて電流が流れるため、データ保持回路ＨＬＤＣＫＴ２は容量Ｃｈｏｌｄ２に蓄積した電荷を消費する。しかし、電源電圧ＶＤＤ２１が非常に低下している時は、データ保持回路ＨＬＤＣＫＴ２へ入力信号を出力する回路が動作できないので、入力データが変化することはない。すなわち、データ保持回路ＨＬＤＣＫＴ２は容量Ｃｈｏｌｄ２に蓄積した電荷を消費することはない。
【００２８】
従ってデータ保持回路ＨＬＤＣＫＴ２は、電源電圧ＶＤＤ２１の電圧が低下したとしてもデータを保持することが可能であり、電源電圧ＶＤＤ２１の電圧が復帰すると電源電圧低下前のデータを出力することが出来る。
【００２９】
図８に、一例として第１の実施例のデータ保持回路の詳細な回路図を示す。
【００３０】
なお、データ保持回路ＨＬＤＣＫＴ２を構成するＮチャネル型ＭＯＳトランジスタは、バックゲートをＧＮＤに接続していると、電源電圧ＶＤＤ２１が低くなった際、寄生ダイオードを通じて電流が流れてしまう。従って、容量Ｃｈｏｌｄ２に蓄積された電荷が消費されてしまう。このため、データ保持回路ＨＬＤＣＫＴ２を構成するＮチャネル型ＭＯＳトランジスタは、バックゲートをノードＮ２１に接続する必要がある。
【符号の説明】
【００３１】
ＨＬＤＣＫＴ１、ＨＬＤＣＫＴ２ データ保持回路
Ｓ１１、Ｓ２１ 入力端子
Ｓ１２、Ｓ２２ リセット端子
Ｓ１３、Ｓ２３ 出力端子
ＬＳ１１、ＬＳ１２、ＬＳ１３、ＬＳ２１、ＬＳ２２、ＬＳ２３ レベルシフタ
ＮＯＲ１１、ＮＯＲ１２ ＮＯＲ回路
ＮＡＤ２１、ＮＡＤ２２ ＮＡＮＤ回路
【特許請求の範囲】
【請求項１】
電源の正極端子とアノードを接続したダイオードと、
前記ダイオードのカソードと接地の間に接続した容量と、
前記ダイオードのカソードの電圧で動作するデータ保持回路と、を備え、
前記データ保持回路は、
入力信号を前記電源の電圧から前記ダイオードのカソードの電圧に変換するレベルシフト回路と、
前記ダイオードのカソードの電圧で動作し、データを保持する論理回路と、
前記論理回路の出力信号を前記電源の電圧に変換するレベルシフト回路と、
を備え、前記入力信号が前記電源の正極端子の電圧のときにデータが変化する、ことを特徴とするデータ保持回路。
【請求項２】
電源の負極端子とカソードを接続したダイオードと、
前記電源の正極端子と前記ダイオードのアノードの間に接続した容量と、
前記電源の正極端子と前記ダイオードのアノードの間の電圧で動作するデータ保持回路と、を備え、
前記データ保持回路は、
入力信号を前記電源の電圧から前記電源の正極端子と前記ダイオードのアノードの間の電圧に変換するレベルシフト回路と、
前記電源の正極端子と前記ダイオードのアノードの間の電圧で動作するデータを保持する論理回路と、
前記論理回路の出力信号を前記電源の電圧に変換するレベルシフト回路と、
を備え、前記入力信号が前記電源の負極端子の電圧のときにデータが変化する、ことを特徴とするデータ保持回路。
【請求項１】
電源の正極端子とアノードを接続したダイオードと、
前記ダイオードのカソードと接地の間に接続した容量と、
前記ダイオードのカソードの電圧で動作するデータ保持回路と、を備え、
前記データ保持回路は、
入力信号を前記電源の電圧から前記ダイオードのカソードの電圧に変換するレベルシフト回路と、
前記ダイオードのカソードの電圧で動作し、データを保持する論理回路と、
前記論理回路の出力信号を前記電源の電圧に変換するレベルシフト回路と、
を備え、前記入力信号が前記電源の正極端子の電圧のときにデータが変化する、ことを特徴とするデータ保持回路。
【請求項２】
電源の負極端子とカソードを接続したダイオードと、
前記電源の正極端子と前記ダイオードのアノードの間に接続した容量と、
前記電源の正極端子と前記ダイオードのアノードの間の電圧で動作するデータ保持回路と、を備え、
前記データ保持回路は、
入力信号を前記電源の電圧から前記電源の正極端子と前記ダイオードのアノードの間の電圧に変換するレベルシフト回路と、
前記電源の正極端子と前記ダイオードのアノードの間の電圧で動作するデータを保持する論理回路と、
前記論理回路の出力信号を前記電源の電圧に変換するレベルシフト回路と、
を備え、前記入力信号が前記電源の負極端子の電圧のときにデータが変化する、ことを特徴とするデータ保持回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−７７７１６（Ｐ２０１１−７７７１６Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２５４６１（Ｐ２００９−２２５４６１）
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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