【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及
びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジ
スタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャ
ネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタ
のＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは
、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトラン
ジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス
信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】トランジスタのリーク電流を低減し、論理回路の誤動作を抑制する。
【解決手段】チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル幅１
μｍあたりのオフ電流が１×１０^−１３Ａ以下であるトランジスタを有し、入力信号とし
て、第１の信号、第２の信号、及びクロック信号である第３の信号が入力され、入力され
た第１の信号乃至第３の信号に応じて電圧状態が設定された第４の信号及び第５の信号を
出力信号として出力する構成とする。 （もっと読む）

【課題】 ストアとリコールを容易かつ安定に行える不揮発性フリップフロップを提供する。
【解決手段】 不揮発性記憶部２＿１は、スレーブラッチ部１Ｓ＿１のインバータ２０８の出力ノードと共通ノードＣＮとの間のＮチャネルトランジスタ２０９および抵抗変化型素子２２４と、スレーブラッチ部１Ｓ＿１のインバータ２０７の出力ノードと共通ノードＮＳとの間のＮチャネルトランジスタ２１０および抵抗変化型素子２２３と、共通ノードＮＳと接地との間のＮチャネルトランジスタ２１１を有する。ストア時は、Ｎチャネルトランジスタ２０９、２１０がＯＮ、Ｎチャネルトランジスタ２１１がＯＦＦとされ、スレーブラッチ部１Ｓ＿１の記憶データに応じた大小関係が抵抗変化型素子２２４および２１０の各抵抗値間に生じる。リコール時は、Ｎチャネルトランジスタ２０９〜２１１をＯＮとし、揮発性フリップフロップ部１＿１に対する電源電圧を立ち上げる。 （もっと読む）

【課題】所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供する。
【解決手段】フリップフロップ回路と、選択回路と、選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置。 （もっと読む）

【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及
びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジ
スタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャ
ネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタ
のＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは
、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトラン
ジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス
信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジス
タを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、出力端子と接続するノード
を構成するトランジスタのチャネル長を、出力端子として機能するトランジスタのチャネ
ル長よりも大きくする。これによって、該ノードからの電流のリークを抑制して、長期間
にわたって安定して電位を保持することが可能となり、パルス信号出力回路の誤作動を防
止することができる。 （もっと読む）

【課題】Ｄラッチ回路またはＤフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるＤラッチ回路またはＤフリップフロップの誤動作を防止する。
【解決手段】内部信号出力回路３２０は、内部透過開始タイミングから内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力する。内部信号出力回路３２０は、内部透過終了タイミングから内部透過開始タイミングまでの間においては所定値に値を固定した信号を内部信号として出力する。ｎＭＯＳトランジスタ３３０は、保持指示遅延タイミングからデータの透過が指示されるまでの間に内部透過終了タイミングが含まれるように前記出力された内部信号を遅延させる。 （もっと読む）

【課題】反転クロック信号を用いないフリップフロップ回路及びシフトレジスタ回路では、信号の遅延期間中に書き換えを行う場合があるが、充電を阻害する電流が流れてしまい、書き換えに時間がかかり、充電が完了せず動作が不安定になる可能性がある。そこで、反転クロック信号を用いない安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することを目的とする。
【解決手段】書き換え時に充電を阻害する電流が流れるノードの、充電を阻害する電流をトランジスタで遮断することで書き換えをすばやく行い、安定性の高いフリップフロップ回路及びシフトレジスタ回路を提供することができる。 （もっと読む）

【課題】しきい値が従来例では動作しないような値でも動作させることが可能な半導体装置である。
【解決手段】第１乃至第３のＮ型トランジスタと、第１乃至第３のＰ型トランジスタと、アナログスイッチと、容量手段とを有し、容量手段の一方は、アナログスイッチ、第３のＮ型トランジスタのソース又はドレインの他方、及び第３のＰ型トランジスタのソース又はドレインの他方と電気的に接続され、容量手段の容量は、第１のＰ型トランジスタ及び第１のＮ型トランジスタで発生する容量より大きく、アナログスイッチには、第１のラッチ信号、第２のラッチ信号、及びデータ信号が入力され、第１のラッチ信号は、第２のＰ型トランジスタのゲート、及び第３のＮ型トランジスタのゲートに入力され、第２のラッチ信号は、第２のＮ型トランジスタのゲート、及び第３のＰ型トランジスタのゲートに入力される半導体装置である。 （もっと読む）

【課題】アクティブマトリクス型表示装置の誤動作を抑制する。
【解決手段】駆動回路に対してデータ信号が入力される期間（取り込み期間）前の期間（リセット期間）に、当該データ信号の反転信号を当該駆動回路に入力する。例えば、データ信号がＨレベルの電位（３Ｖ）である場合には、それが入力される前にＬレベルの電位（０Ｖ）の電位を入力する。これにより、駆動回路内のノードの電位変動が大きくなり、当該駆動回路が正確に動作しやすくなる。 （もっと読む）

【課題】センスアンプを構成するＭＯＳ型トランジスタのボディ電位を整える。
【解決手段】センスアンプ回路は、第１及び第２のラッチ回路と伝達制御部４９０５を備えている。伝達制御部４９０５を有することで、第１のラッチ回路と第２のラッチ回路とを電気的に接続したり、切り離したりすることが可能となる。例えば、第１のラッチ回路によって増幅・ラッチされた信号を第２のラッチ回路で受けて、その後に伝達制御部４９０５を用いて、第１、第２のラッチ回路を電気的に切り離すことで、第１のラッチ回路を構成するＭＯＳ型トランジスタ４９０１にステップ波形電圧５００３を印加してボディ電位を整えると同時に、第２のラッチ回路受けた信号を、第２のラッチ回路で増幅・ラッチ動作させ、その出力信号を利用することが可能となる。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力が第２の素子の入力に電気的に接続され、第２の素子の出力が第１の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有している。 （もっと読む）

【課題】電源電圧が一時的に大きく低下した場合でも、電源電圧が低下する以前の論理データを保持することが可能なデータ保持回路を提供する。
【解決手段】データ保持回路と電源の間に、ダイオードと容量で構成した電源電圧維持回路を挿入し、データ保持回路を入力端子にダイオードによって遮断された側の電圧が入力されたときにデータが変化する構成とした。 （もっと読む）

【課題】回路動作の安定性の向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置を提供する。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。 （もっと読む）

【課題】回路動作の安定性を高め、消費電力の低減を可能とした半導体装置を提供する。
【解決手段】フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２６を有する分周回路を備え、この分周回路の動作時は、ＭＯＳＦＥＴ２２、２３，２４、２６の各ゲート（Ｇ）に固定電圧が印加されてＭＯＳＦＥＴ２２、２４がオンすると共に、ＭＯＳＦＥＴ２３、２６がオフする。また、ＭＯＳＦＥＴ２１、２５の各ゲート（Ｇ）に振幅電圧が印加されて、ＭＯＳＦＥＴ２１、２５がオン、オフを繰り返す。このように動作する分周回路において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値は、例えばチャネルドープにより、ＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも大きく設定されている。 （もっと読む）

【課題】トランジスタと容量によって情報を記憶し、リフレッシュを必要としないＲＦＩＤタグを提供する。
【解決手段】第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有するＲＦＩＤタグであり、第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続される。 （もっと読む）

【課題】不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路を提供する。
【解決手段】ラッチ回路は、インバーター回路１１０，１２０と、インバーター回路１１０の出力とインバーター回路１２０の入力とを接続するスイッチ１６２と、インバーター回路１２０の出力とインバーター回路１１０の入力とを接続するスイッチ１６４と、インバーター回路１１０の入力に一端が接続されかつインバーター回路１１０の出力に他端が接続された強誘電体キャパシター１３２と、インバーター回路１２０の入力に一端が接続されかつインバーター回路１２０の出力に他端が接続された強誘電体キャパシター１３４と、インバーター回路１１０の入力と強誘電体キャパシターの一端との間のノードに一端が接続されたキャパシター１４２と、インバーター回路１２０の入力と強誘電体キャパシター１３４の一端との間のノードに一端が接続されたキャパシター１４４とを含む。 （もっと読む）

【課題】データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにする。
【解決手段】例えば選択信号Ｓ０によりＨのデータＤ０が選択されていた場合、第１ノードＮ１がＬとなり、第２ダイナミック回路１Ｂの第２ノードＮ２はＨとなっており、出力信号ＱはＨレベルである。この状態において、選択信号Ｓ０〜Ｓ２によって複数のデータＤ０〜Ｄ２の何れもが選択されなくなった際には、第１ノードＮ１がＨとなり、前記第２ノードＮ２は、その電荷が放電されて、出力信号ＱはＬレベルに誤動作する状況となる。しかし、この場合には、出力ノードＮ３がＨとなり、第４ノードＮ４がＬとなって、前記第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６がオフして、第２ノードＮ２の放電を阻止する。 （もっと読む）

【課題】通常時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、どのような電源電圧を必要とするデバイスにも好適に組み込むことが可能なデータ保持装置を提供する。
【解決手段】データ保持装置において、ループ状に接続された論理ゲートを用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭは、互いに異なる電源電圧ＶＤＤ１、ＶＤＤ２の供給を別個に受けて駆動されるものであり、両者を電気的に分離する回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとの間でやり取りされるデータの電圧レベルを変換するレベルシフタ（ＩＮＶ６、ＩＮＶ７）を有して成る。 （もっと読む）

【課題】誤動作を防止することのできる半導体集積回路及び方法を提供する。
【解決手段】入力端からの信号を論理的に反転させて出力端に出力する第１インバータ回路２０と、第１インバータ回路の出力信号を反転する第２インバータ回路３０と、ラッチ時に、第２インバータ回路の出力端と第１インバータ回路の入力端とを接続し、スルー時に、第２インバータ回路の出力端と第１インバータ回路の入力端とを遮断する、スルー・ラッチ切替回路群１０と、第１端と第２端とを有し、第１端が第１インバータ回路の出力端における電荷容量を増加させ、第２端が第２インバータ回路の出力端における電荷容量を増加させる、容量素子群５０と、ラッチ時に、第１端及び第２端をそれぞれ第１インバータ回路の出力端及び第２インバータ回路の出力端に接続し、スルー時に第１端と第２端とを電圧が平均化されるように接続する、誤動作防止切替回路群４０とを具備する。 （もっと読む）