分周回路及び半導体装置
【課題】回路動作の安定性の向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置を提供する。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路及び半導体装置に関する。
【背景技術】
【０００２】
従来から、ＳＯＩ構造（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を有するＭＯＳＦＥＴが知られている（例えば、特許文献１を参照。）。ここで、ＳＯＩ構造とは、絶縁膜上にシリコン薄膜（ＳＯＩ層）を積層した構造であり、ＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴともいう。）とは、このＳＯＩ層に形成されたＭＯＳＦＥＴのことである。ＳＯＩ−ＭＯＳＦＥＴは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、低消費電力による動作が要求される各種回路を実現する技術として注目されている。このようなＳＯＩ−ＭＯＳＦＥＴには、チャネルに相当する領域として、シリコン層からなるボディ領域が形成されている。このボディ領域に、多数キャリアが存在する中性領域があるか否かによって、ＳＯＩ−ＭＯＳＦＥＴの特性は異なったものとなる。ここで、ボディ領域に中性領域が存在するものは部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）と呼ばれ、中性領域が存在しないものは完全空乏型（ＦＤ：Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と呼ばれている。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、バルク型と比べてＳ値が小さいため、オフリーク電流（漏れ電流）を増加させずに閾値電圧を低く設定することができ、低消費電力化に適している。その反面、ＳＯＩ層に要求される薄膜化が厳しく、膜厚の均一化が難しいため、閾値電圧がばらつき易いというデメリットがある。これに対して、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、ＳＯＩ層の膜厚に関して製造上のマージンを容易に確保することができ、バルク型と同じプロセスを用いて形成することができる、という大きな利点がある。また、完全空乏型と同様、接合容量も低いため、高速動作、低消費電力が可能である。
【０００４】
さらに、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴには、ボディ領域をソース領域に電気的に接続してその電位を固定したもの（いわゆる、ボディタイ型）と、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたもの（いわゆる、フローティングボディ型）とがある。ボディタイ型はキャリアの逃げ場があるので空乏層が拡がりやすく、その特性はバルク型に近いものとなる。一方、フローティングボディ型（以下、ＦＢ型ともいう。）はキャリアの逃げ場がないので空乏層は拡がりにくく、その特性は完全空乏型に近いものとなる。さらに、ＦＢ型は、素子端子数が少なく、占有面積が小さくて済むため、ＭＯＳＦＥＴの小型化と低コスト化が可能である。
【０００５】
また、ＦＢ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）を、分周回路を含むデジタル回路に適用することが知られている（例えば、特許文献１、２参照。）。ここで、分周回路とは、周波数を分周する回路のことであり、例えば発振回路で生成した高い周波数のクロック信号を整数で分割し、低い周波数のクロック信号に変換する回路のことである。このような分周回路では、通常、複数個のフリップフロップ回路（以下、ＦＦ回路ともいう。）を使用して周波数を低くする。
【０００６】
例えば、ウォッチ用ＩＣでは、水晶発振器から３２ｋＨｚのクロック信号が発生し、分周回路においては、１個のＦＦ回路で周波数を１／２にする。この場合、ＦＦ回路を１５段に亘って連ねることにより、３２ｋＨｚのクロック信号から１Ｈｚのクロック信号を得ることができ、１秒の時間刻みを作っている（例えば、特許文献３参照。）。ここで、ウォッチのような携帯機器では、直接交流電源に接続することができないため、ＩＣは、ボタン電池や自然エネルギーで動作する。そのため、長時間の動作を維持するためには、消費電力を極力削減することが重要になる。なお、分周回路では、発振回路に近い前段のＦＦ回路は高い周波数（例えば、３２ｋＨｚ）で動作し、後段のＦＦ回路や、秒針の時間制御を行う制御回路は、低い周波数（例えば、１〜８Ｈｚ）で動作する。
【０００７】
このような分周回路において、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴを採用すれば、デザインルール上最小のＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。即ち、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、素子端子が少なく、ＭＯＳＦＥＴ面積が小さく、低コスト製造が可能になり、また、駆動電流のオン／オフ比が大きく、拡散容量が小さい。このため、集積回路の高速化と、低パワー化に優れている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１１１００５号公報
【特許文献２】特開２００２−１１１００６号公報
【特許文献３】特開２００１−２３５５６７号公報
【特許文献４】特開２００１−４４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層の基板浮遊効果のため、その電気的特性に不安定性がある。即ち、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴのうち、ボディタイ型のＩｄ−Ｖｇ特性はヒステリシスを示さないが、フローティングボディ型のＩｄ−Ｖｇ特性はヒステリシスを示す。ここで、Ｉｄとはソース領域とドレイン領域との間に流れる電流（即ち、ドレイン電流）のことであり、Ｖｇとはゲート電極に印加される電圧（即ち、ゲート電圧）のことである。Ｉｄ−Ｖｇ特性は、電流−電圧特性、又は、伝達特性とも呼ばれている。また、ヒステリシス（即ち、ヒストリー効果）とは、ＭＯＳＦＥＴの状態が、現在印加されている電圧だけでなく、過去に印加された電圧に依存して変化する性質のことである。
【００１０】
このように、ヒステリシスを示すＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、従来、分周回路などのロジック回路に適用されてはいたものの、回路を構成する個々のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいて、個々のＳＯＩ層基盤浮遊状態の違いを考慮した回路設計はなされていなかった。言い方を代えると、ＦＦ回路が複数段に亘って連なる分周回路において、全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、Ｐチャネル毎、Ｎチャネル毎に各々、同一条件で且つ同一パターンに設計されており、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性の不安定性は、その分周回路内での位置付けに依らず、全て同じであることを前提として、回路設計がなされていた。
【００１１】
例えば、分周回路において高い周波数で動作する前段のＦＦ回路でも、低い周波数で動作する後段のＦＦ回路でも、秒針の時間制御を行う制御回路でも、これらに含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、Ｐチャネル型、Ｎチャネル型毎に各々、同一条件で且つ同一パターンに設計されていた。
そして、従来の技術では、例えば分周回路に含まれる全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいて、ボディ電位が不安定になること前提に、そのヒステリシス特性が最悪のケースとなるときに合わせて、回路を設計し、駆動電圧と消費電流マージンを大きく確保していた（例えば、特許文献４参照。）。例えば、分周回路のスタンドバイ電流を低減したいときは、最悪のケース、即ち、オフリーク電流が想定し得る範囲で最大となるときのＩ−Ｖ特性を前提に、分周回路を構成する全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧の絶対値を高めの値に設定していた。
【００１２】
しかしながら、この場合、発振開始までの初期値設定時と、その後の発振継続時とでは、個々のＳＯＩ層基盤浮遊状態が異なってくることにより、同一条件で且つ同一パターンに形成されたＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴであっても、その電気特性はそれぞれ異なる値を示す。このため、消費電力の低減等を目的に駆動電圧を下げておくと、分周回路の動作マージンが不足し、特に高い周波数で動作するＦＦ回路においては、発振開始時や発振継続時における分周抜け等が発生してしまう可能性があった。一方、低電圧でも動作できるように、分周回路を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧の絶対値を低めの値に設定すると、オフリーク電流が増え、分周回路全体の消費電流が増大してしまう可能性があった。
そこで、本発明の幾つかの態様はこのような事情に鑑みてなされたものであって、回路動作の安定性を向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係る分周回路は、発振回路に対して複数個のフリップフロップ回路が複数段に亘って連なる分周回路であって、前記発振回路に近い前段の側にあって高い周波数で動作する第１のフリップフロップ回路と、前記発振回路から遠い後段の側にあって低い周波数で動作する第２のフリップフロップ回路と、を備え、前記第１のフリップフロップ回路は、絶縁層上の半導体層に形成された第１のトランジスターを有し、前記第１のトランジスターは、フローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第２のフリップフロップ回路は、前記絶縁層上の前記半導体層に形成された第２のトランジスターを有し、前記第２のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第１のトランジスターの閾値電圧の絶対値を│Ｖｔｈ１│とし、前記第２のトランジスターの閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されていることを特徴とするものである。
【００１４】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「フローティングボディ型の部分空乏型トランジスター」とは、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が電気的に浮遊し、且つゲート電極に閾値電圧が印加されたときに前記ボディ領域が部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、トランジスターの閾値電圧の設定（調整）は、例えばボディ領域への不純物の導入により行われる。このような不純物の導入は、例えばチャネルドープとも呼ばれる。
【００１５】
このような構成であれば、発振回路に近い前段の側にある第１のフリップフロップ回路では、第１のトランジスターの閾値電圧の絶対値│Ｖｔｈ１│が低いため、低電圧でも大きなオン（Ｏｎ）電流を得ることができる。これにより、第１のフリップフロップ回路では、例えばインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができるため、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、第２のフリップフロップ回路では、発振回路から遠い後段の側にある第２のトランジスターの閾値電圧の絶対値│Ｖｔｈ２│が高いため、オフリーク電流を低減することができる。ここで、第２のフリップフロップ回路では、オフリーク電流だけでなくオン電流も低減されてしまうが、第２のフリップフロップ回路は低い周波数で動作するため、高い周波数で動作する場合と比べて、分周抜けなどの動作不良は生じ難い。従って、回路動作の安定性を向上させると共に、消費電力を低減することが可能である。
【００１６】
また、上記の分周回路において、前記第１のトランジスターは、第１のＮ型トランジスターと、第１のＰ型トランジスターと、を含み、前記第１のＮ型トランジスターのゲート長をＬ１（Ｎ）とし、前記第１のＮ型トランジスターのゲート幅をＷ１（Ｎ）とし、前記第１のＮ型トランジスターの閾値電圧をＶｔｈ１（Ｎ）と、一方、前記第１のＰ型トランジスターのゲート長をＬ１（Ｐ）とし、前記第１のＰ型トランジスターのゲート幅をＷ１（Ｐ）とし、前記第１のＰ型トランジスターの閾値電圧をＶｔｈ１（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ１（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）、Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定されていることを特徴とするものである。
【００１７】
また、上記の分周回路において、前記第２のトランジスターは、第２のＮ型トランジスターと、第２のＰ型トランジスターと、を含み、前記第２のＮ型トランジスターのゲート長をＬ２（Ｎ）とし、前記第２のＮ型トランジスターのゲート幅をＷ２（Ｎ）とし、前記第２のＮ型トランジスターの閾値電圧をＶｔｈ２（Ｎ）とし、一方、前記第２のＰ型トランジスターのゲート長をＬ２（Ｐ）とし、前記第２のＰ型トランジスターのゲート幅をＷ２（Ｐ）とし、前記第２のＰ型トランジスターの閾値電圧をＶｔｈ２（Ｐ）としたとき、Ｌ２（Ｎ）＝Ｌ２（Ｐ）、Ｗ２（Ｎ）＝Ｗ２（Ｐ）、Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定されていることを特徴とするものである。
【００１８】
また、上記の分周回路において、前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第３のトランジスター、を有し、前記第３のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オフのトランジスターであり、前記第３のトランジスターの閾値電圧の絶対値を│Ｖｔｈ３│としたとき、│Ｖｔｈ２│≦│Ｖｔｈ３│に設定されていることを特徴とするものである。このような構成であれば、第１のフリップフロップ回路又は第２のフリップフロップ回路において、第３のトランジスターの抵抗成分を高めることができる。これにより、フリップフロップ内でのオフリーク電流をさらに低減することができるので、分周回路の消費電力をさらに低減することが可能となる。
【００１９】
また、上記の分周回路において、前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第４のトランジスター、を有し、前記第４のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オンのトランジスターであり、前記第４のトランジスターの閾値電圧の絶対値を│Ｖｔｈ４│としたとき、│Ｖｔｈ４│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。このような構成であれば、第１のフリップフロップ回路又は第２のフリップフロップ回路において、第４のトランジスターの抵抗成分を低くすることができる。これにより、フリップフロップ内でのオン電流をさらに増やすことができるので、分周回路の動作安定性をさらに高めることが可能となる。
【００２０】
本発明の別の態様に係る半導体装置は、上記の分周回路と、前記発振回路と前記分周回路との間に配置され、前記発振回路から出力される振幅電圧を波形整形して前記分周回路に供給する波形整形回路と、を具備し、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第５のトランジスター、を有し、前記第５のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第５のトランジスターの閾値電圧の絶対値を│Ｖｔｈ５│としたとき、│Ｖｔｈ５│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。
【００２１】
このような構成であれば、半導体装置の回路動作の安定性を向上させると共に、消費電力を低減することが可能である。また特に、波形整形回路では、第５のトランジスターの閾値電圧の絶対値│Ｖｔｈ５│が低いため、低電圧でも大きなオン電流を得ることができる。これにより、波形整形回路でも、例えばインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができる。
【００２２】
また、上記の半導体装置において、前記第５のトランジスターは、第５のＮ型トランジスターと、第５のＰ型トランジスターと、を含み、前記第５のＮ型トランジスターのゲート長をＬ５（Ｎ）とし、前記第５のＮ型トランジスターのゲート幅をＷ５（Ｎ）とし、前記第５のＮ型トランジスターの閾値電圧の絶対値をＶｔｈ５（Ｎ）とし、一方、前記第５のＰ型トランジスターのゲート長をＬ５（Ｐ）とし、前記第５のＰ型トランジスターのゲート幅をＷ５（Ｐ）とし、前記第５のＰ型トランジスターの閾値電圧をＶｔｈ５（Ｐ）としたとき、Ｌ５（Ｎ）＝Ｌ５（Ｐ）、Ｗ５（Ｎ）＝Ｗ５（Ｐ）、Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定されていることを特徴とするものである。
【００２３】
また、上記の半導体装置において、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第６のトランジスター、を有し、前記第６のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オフのトランジスターであり、前記第６のトランジスターの閾値電圧の絶対値を│Ｖｔｈ６│としたとき、│Ｖｔｈ２│≦│Ｖｔｈ６│に設定されていることを特徴とするものである。
このような構成であれば、波形整形回路において、第６のトランジスターの抵抗成分を高めることができる。これにより、波形整形回路のオフリーク電流をさらに低減することができるので、半導体装置の消費電力をさらに低減することが可能となる。
【００２４】
また、上記の半導体装置において、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第７のトランジスター、を有し、前記第７のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オンのトランジスターであり、前記第７のトランジスターの閾値電圧の絶対値を│Ｖｔｈ７│としたとき、│Ｖｔｈ７│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。このような構成であれば、波形整形回路において、第７のトランジスターの抵抗成分を低くすることができる。これにより、波形形成回路内でのオン電流をさらに増やすことができるので、半導体装置の動作安定性をさらに高めることが可能となる。
なお、上記の分周回路又は半導体装置は、例えば、小型・軽量のバッテリで長時間の動作が要求される時計（ウォッチ）、携帯電話、モバイルパソコン等の携帯型電子機器に適用して極めて好適である。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る分周回路５０の構成例を示す図。
【図２】第１実施形態に係るＦＦ回路１０の構成例と動作例を示す図。
【図３】ＦＦ回路１０を論理回路の符号を用いて示した図。
【図４】クロックドインバーター１の構成例とその動作例を示す図。
【図５】インバーター２の構成例を示す図。
【図６】インバーター２の他の構成例を示す図。
【図７】第２実施形態に係る半導体装置１００の構成例を示す図。
【図８】発振回路４０の構成例を示す図。
【図９】ＮＡＮＤ回路９０の構成例を示す図。
【図１０】第１〜第３実施形態に係る閾値電圧の絶対値の大小関係を示す図。
【図１１】ボディ領域６６の状態変化を示す図（その１）。
【図１２】ボディ領域６６の状態変化を示す図（その２）。
【図１３】ＭＯＳＦＥＴ２１をオン／オフさせたときの実測結果を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るに係る分周回路５０の構成例を示す図である。
図１に示すように、分周回路５０は、ｎ個のフリップフロップ回路１０がｎ段に亘って連なる構造（即ち、ｎ個のフリップフロップ回路１０が直列にｎ段接続された構造）を有する。フリップフロップ回路１０は、例えば、準スタティック型Ｔフリップフロップ回路である。この分周回路５０では、１段目のフリップフロップ回路（ＦＦ回路）１０の入力端子Ｃ１が例えば発振回路に接続され、１段目のＦＦ回路１０の出力端子Ｑ１が２段目のＦＦ回路１０の入力端子Ｃ２に接続されている。同様に、ｎが３以上の場合は、ｎ−１段目のＦＦ回路１０の出力端子Ｑｎ−１がｎ番目のＦＦ回路１０の入力端子Ｃｎに接続され、ｎ−１段目のＦＦ回路１０の出力端子ＸＱｎ−１が、ｎ番目のＦＦ回路１０の出力端子ＸＱｎにそれぞれ接続されている。
【００２７】
これにより、例えば発振回路から与えられるクロック信号に同期して、分周回路５０の出力端子ＱｎからＱｎ出力信号が出力されると共に、出力端子ＸＱｎからＸＱｎ出力信号が出力される。ここで、Ｑｎ出力信号は、クロック信号であるＣ１入力信号と比べて周期が２ｎ倍（即ち、周波数が１／２）の信号であり、ＸＱｎ出力信号はＱｎ出力信号のハイ（Ｈｉｇｈ：以下、単にＨともいう。）とロウ（Ｌｏｗ：以下、単にＬともいう。）とを反転させた信号である。
【００２８】
図２（ａ）及び（ｂ）は、本発明の第１実施形態に係るＦＦ回路１０の構成例を示す回路図と、その動作例を示すタイミングチャートである。
図２（ａ）に示すように、このＦＦ回路１０は、クロックドインバーター１、３、４、５と、インバーター２、６とを有する。クロックドインバーター１、３、４、５には、それぞれＣ入力端子又はＸＣ入力端子の一方、又は両方が設けられている。ここで、Ｃ入力端子に入力される信号（即ち、Ｃ入力信号ともいう。）は、クロック信号であり、一定の間隔でＨとＬとを繰り返す信号である。また、ＸＣ入力端子に入力される信号（即ち、ＸＣ入力信号）は、Ｃ入力信号のＨとＬとを反転させた信号である。また、インバーター２、６には、セット端子とリセット端子（図示せず）とがそれぞれ設けられている。
【００２９】
クロックドインバーター１、３、４、５と、インバーター２、６との接続関係を説明すると、図２（ａ）に示すように、クロックドインバーター１の出力端子は、インバーター２の入力端子と、クロックドインバーター３の出力端子とに接続されている。また、インバーター２の出力端子と、クロックドインバーター３の入力端子は、クロックドインバーター４の入力端子に接続されている。さらに、クロックドインバーター４の出力端子は、クロックドインバーター５の出力端子と、インバーター６の入力端子と、クロックドインバーター１の入力端子と、Ｑ出力端子とに接続されている。また、クロックドインバーター５の入力端子とインバーター６の出力端子は、ＸＱ出力端子に接続されている。
【００３０】
これにより、Ｃ入力信号に同期して、Ｑ出力端子からＱ出力信号が出力されると共に、ＸＱ出力端子からＸＱ出力信号が出力される。図２（ｂ）に示すように、Ｑ出力信号はＣ入力信号と比べて周期が２倍（即ち、周波数が１／２）の信号であり、ＸＱ出力信号はＱ出力信号のＨとＬとを反転させた信号である。
図３は、図２（ａ）及び（ｂ）に示したＦＦ回路１０を論理回路の符号を用いて示した図である。図３に示すように、このＦＦ回路１０は、例えば、クロックドインバーター１、３、４、５と、インバーター２、６とを含む。これらの中で、インバーター２、６は、例えば、１つのＡＮＤ回路と１つのＮＯＲ回路との組み合わせによりそれぞれ構成され、ＡＮＤ回路の入力端子にはリセット（ＸＲ）端子が接続され、ＮＯＲ回路の入力端子にはセット（Ｓ）端子が接続されている。本発明において、これらインバーター１〜６を構成している各トランジスターは、フローティングボディ型の部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（即ち、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ）からなる。
【００３１】
ところで、図２（ａ）及び（ｂ）に示したように、分周回路５０は、高い周波数のクロック信号を各段のＦＦ回路１０で順次分周して、低い周波数の信号に変換する。 このため、発振回路からみて近い側（即ち、前段）のＦＦ回路１０に含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは高い周波数のクロック信号で動作し、発振回路からみて遠い側（即ち、後段）のＦＦ回路１０に含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは低い周波数のクロック信号で動作する。
【００３２】
例えば、発振回路から３２ｋＨｚの入力信号が供給され、各ＦＦ回路１０は入力信号を２分周（つまり、周波数を１／２に変換）して出力する。ＦＦ回路１０を例えば１５段接続すると、３２ｋＨｚの信号は最終的に１Ｈｚとなる。このとき、１段目のＦＦ回路１０を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは例えば３２ＫＨｚの信号で動作し、１５段目のＦＦ回路１０を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは例えば１Ｈｚの信号で動作する。
【００３３】
図４（ａ）及び（ｂ）は、クロックドインバーター１の構成例を示す回路図と、その動作例を示すタイミングチャートである。図４（ａ）に示すように、クロックドインバーター１は、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１、１２と、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１３、１４と、を有する。これらの中で、ＭＯＳＦＥＴ１１、１３はインバーター本体を構成しており、ＭＯＳＦＥＴ１１のソースは例えば接地電位（又は、レギュレータ電位Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ１３のドレインは例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ１１、１３のゲートはそれぞれクロックドインバーター１の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ１２はＭＯＳＦＥＴ１１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ１４はＭＯＳＦＥＴ１３と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ１２のゲートはＣ入力端子に接続され、ＭＯＳＦＥＴ１４のゲートはＸＣ入力端子に接続されている。
【００３４】
図４（ａ）及び（ｂ）に示すように、このクロックドインバーター１では、Ｃ入力信号がＨ（即ち、ＸＣ入力信号がＬ）のときは、ＭＯＳＦＥＴ１２、１４が共にオンするため、クロックドインバーター１は、その名のとおりインバーター（即ち、入力信号がＨであればＬを出力し、入力信号がＬであればＨを出力する素子）として機能する。一方、Ｃ入力信号がＬ（即ち、ＸＣ入力信号がＨ）のときは、ＭＯＳＦＥＴ１２、１４が共にオフするため、ＭＯＳＦＥＴ１１のドレインと出力端子Ｂとの間が電気的に分離される共に、ＭＯＳＦＥＴ１３のソースと出力端子Ｂとの間が電気的に分離される。従って、出力端子Ｂの電位はそのままの状態に保持される。
【００３５】
ここで、分周回路５０の動作時は通常、前段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４が高い周波数で動作（即ち、高い周波数に同期してオン、オフ）する。また、後段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４が低い周波数で動作する。なお、図１に示した他のクロックドインバーター３、４、５も、例えば、図４（ａ）及び（ｂ）に示したクロックドインバーター１と同じ構成を有する。
【００３６】
図５は、インバーター２の構成例を示す回路図である。図５に示すように、このインバーター２は、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２３と、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２４〜２６と、を有する。これらの中で、ＭＯＳＦＥＴ２１、２５はインバーター本体を構成しており、ＭＯＳＦＥＴ２１のソースは例えば接地電位（又は、Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ２５のドレインは例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ２１、２５のゲートはそれぞれインバーター２の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ２２はＭＯＳＦＥＴ２１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２４はＭＯＳＦＥＴ２５と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ２２のゲートはリセット（ＸＲ）端子に接続され、ＭＯＳＦＥＴ２４のゲートはセット（Ｓ）端子に接続されている。さらに、ＭＯＳＦＥＴ２３は接地電位（又は、Ｖｒｅｇ）と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２６は電源電位ＶｄｄとＭＯＳＦＥＴ２４との間に接続されている（即ち、ＭＯＳＦＥＴ２５と並列に接続されている。）。また、ＭＯＳＦＥＴ２３のゲートはＳ入力端子に接続され、ＭＯＳＦＥＴ２６のゲートはＸＲ入力端子に接続されている。
【００３７】
図５に示すように、このインバーター２では、Ｓ入力端子に入力される信号がＬで、且つ、ＸＲ入力端子に入力される信号がＨのときは、ＭＯＳＦＥＴ２２、２４がオンし、ＭＯＳＦＥＴ２３、２６がオフするため、インバーター２は、その名のとおりインバーターとして機能する。一方、Ｓ入力端子に入力される信号がＨで、且つ、ＸＲ入力端子に入力される信号がＬのときは、ＭＯＳＦＥＴ２２、２４がオフし、ＭＯＳＦＥＴ２３、２６がオンするため、出力端子Ｂの電位は入力端子Ａに入力される信号のＨ、Ｌに依存せずに、接地電位（又は、Ｖｒｅｇ）となる。従って、Ｂ電位の初期設定が可能になる。
【００３８】
ここで、分周回路５０の動作時は通常、前段のＦＦ回路１０では、ＭＯＳＦＥＴ２１、２５が高い周波数で動作（即ち、高い周波数に同期してオン、オフ）し、ＭＯＳＦＥＴ２２、２４はオンになり、ＭＯＳＦＥＴ２３、２６はオフになる。後段のＦＦ回路１０では、ＭＯＳＦＥＴ２１、２５が低い周波数で動作し、ＭＯＳＦＥＴ２２、２４はオンになり、ＭＯＳＦＥＴ２３、２６はオフになる。
【００３９】
即ち、図示しない発振回路がその発振動作を開始した後、この発振回路に接続された分周回路５０内のＦＦ回路１０では、インバーター２に繋がるセット（Ｓ）端子の電位がＬに固定され、リセット（ＸＲ）端子の電位がＨに固定される。これにより、図５に示したＮチャネル型のＭＯＳＦＥＴ２３と、Ｐチャネル型のＭＯＳＦＥＴ２６がオフになり、Ｎチャネル型のＭＯＳＦＥＴ２２と、Ｐチャネル型のＭＯＳＦＥＴ２４がオンになる。また、Ｎチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５とにより、インバーター本体が構成される。前段のＦＦ回路１０では、これらＭＯＳＦＥＴ２１、２５が高い周波数でオン／オフを繰り返し、後段のＦＦ回路１０では、これらＭＯＳＦＥＴ２１、２５が低い周波数でオン／オフを繰り返す。
【００４０】
ところで、ＦＢ−ＰＤ−ＳＯＩ―ＭＯＳＦＥＴのゲート電極に、一定の間隔でＨとＬとが入れ替わる入力信号（即ち、振幅電圧）を繰り返し印加すると、数秒後には、オン電流とオフリーク電流は、その動作周波数に依らず安定した値を取る。つまり、分周回路５０を構成する個々のＭＯＳＦＥＴのボディ電位にはそれぞれ安定状態がある。
この点について、図５に示したインバーター２を例に説明する。図５において、セット（Ｓ）端子の電位がＬに固定され、リセット（ＸＲ）端子の電位がＨに固定されると、ＭＯＳＦＥＴ２２、２３、２４、２６の各ボディ領域（中性領域）の電位（即ち、ボディ電位）は、各々のソース領域の電位（以下、ソース電位ともいう。）で安定するようになる（例えば、後述の図１１（ｂ）の過程Ｉ、ＩＩを参照。）。即ち、Ｎチャネル型のＭＯＳＦＥＴ２２、２３ボディ電位はＬに固定され、Ｐチャネル型のＭＯＳＦＥＴ２４、２６のボディ電位はＨに固定され、それぞれ安定する。
【００４１】
一方、インバーターを構成するＮチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５のそれぞれのボディ電位は、入力端子Ａに印加される入力信号（振幅電圧）の振幅に伴い振動はするものの、Ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、ソース電位（Ｌ）とソース電位から閾値電圧分だけ低い電位との間で安定振動し、Ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位はソース電位（Ｈ）とソース電位から閾値電圧分だけ高い電位との間で安定して振動する（例えば、後述の図１２（ｂ）の過程ＩＩＩ、ＩＶを参照）。即ち、Ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、そのソース電位よりも低い領域で固定電位差間を安定して振動し、Ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位は、そのソース電位よりも高い領域で固定電位差間を安定して振動する。
【００４２】
このように、同じチャネル型のＭＯＳＦＥＴであっても、ＭＯＳＦＥＴ２１のボディ電位は振動し、ＭＯＳＦＥＴ２２、２３のボディ電位は固定されるため、ＭＯＳＦＥＴ２１と、ＭＯＳＦＥＴ２２、２３とでは異なる電気的特性を示す。同様に、Ｐチャネル型でも、ＭＯＳＦＥＴ２５のボディ電位は振動し、ＭＯＳＦＥＴ２４、２６のボディ電位は固定されるため、ＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ２４、２６とでは異なる電気的特性を示す。
【００４３】
例えば、後述の図１３（ａ）及び（ｂ）に示すように、Ｎチャネル型のＭＯＳＦＥＴ２１では、ゲート電極の電位（以下、ゲート電位ともいう。）が振幅してオン／オフ駆動を開始すると、オン電流／オフリーク電流は徐々に小さくなるが、数秒後には、オン電流／オフリーク電流がそれぞれ安定した値となり、安定した伝達特性が示されるようになる。一方、Ｎチャネル型のＭＯＳＦＥＴ２２では、ゲート電位が固定されているため、ボディ電位がソース電位と一致した状態で安定する。このとき、ボディ電位の違いから、ＭＯＳＦＥＴ２２の閾値電圧は、ＭＯＳＦＥＴ２１の閾値電圧よりも見かけ上小さくなり、ＭＯＳＦＥＴ２２のオン電流値は、ＭＯＳＦＥＴ２１のオン電流値と比べて増加する。同様に、Ｐチャネル型でも、ボディ電位の違いから、ＭＯＳＦＥＴ２４の閾値電圧の絶対値は、ＭＯＳＦＥＴ２５の閾値電圧の絶対値よりも見かけ上小さくなり、ＭＯＳＦＥＴ２４のオン電流値は、ＭＯＳＦＥＴ２５のオン電流値と比べて増加する。
【００４４】
そこで、本発明では、このようなボディ電位の安定状態の違いを考慮すると共に、分周回路５０における各ＭＯＳＦＥＴの位置付けを考慮して、分周回路５０に含まれる各ＭＯＳＦＥＴの閾値電圧を最適化した回路設計を行う。
具体的には、発振回路に近い前段（少なくとも１段目を含む。）のＦＦ回路１０に含まれるＭＯＳＦＥＴのうち、高い周波数でオン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５を閾値電圧の絶対値が低いＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴで構成する。また、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴのうち、低い周波数でオン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５を閾値電圧の絶対値が高いＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴで構成する。即ち、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定する。│Ｖｔｈ１│と│Ｖｔｈ２│の差は、例えば０．０５〜０．１Ｖ程度にする。
【００４５】
即ち、高い周波数で動作する前段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ１１、１２、２１の閾値電圧をＶｔｈ１（Ｎ）とし、前段のＦＦ回路１０に含まれるＰチャネル型のＭＯＳＦＥＴ１３、１４、２６の閾値電圧をＶｔｈ１（Ｐ）とする。また、低い周波数で動作する後段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ１１、１２、２１の閾値電圧をＶｔｈ２（Ｎ）とし、後段のＦＦ回路１０に含まれるＰチャネル型のＭＯＳＦＥＴ１３、１４、２６の閾値電圧をＶｔｈ２（Ｐ）とする。このとき、Ｖｔｈ１（Ｎ）＜Ｖｔｈ２（Ｎ）に設定すると共に、│Ｖｔｈ１（Ｐ）│＜│Ｖｔｈ２（Ｐ）│に設定する。これにより、前段のＦＦ回路１０ではオン電流を増やすことができ、後段のＦＦ回路１０ではオフリーク電流を減らすことができる。
【００４６】
また、初期値セット・リセットの役割を担い、通常オフの固定ゲート電圧を有するＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値を、前段及び後段のＦＦ回路１０において（つまり、分周回路５０に含まれる全てのＦＦ回路１０において）全て同じ値に揃え、これを│Ｖｔｈ３│とする。このとき、│Ｖｔｈ２│≦│Ｖｔｈ３│に設定することが好ましい。これにより、前段及び後段のＦＦ回路１０において、通常オフであるＭＯＳＦＥＴ２３、２６の抵抗成分を高めることができ、オフリーク電流をさらに低減することができる。同様に、初期値セット・リセットの役割をし、通常オンの固定ゲート電圧を有するＭＯＳＦＥＴ２２、２４の閾値電圧の絶対値を、前段及び後段のＦＦ回路１０において全て同じ値に揃え、これを│Ｖｔｈ４│とする。このとき、│Ｖｔｈ４│≦│Ｖｔｈ１│に設定することが好ましい。これにより、前段及び後段のＦＦ回路１０において、通常オンであるＭＯＳＦＥＴ２２、２４の抵抗成分を低くすることができ、オン電流をさらに増大させることができる。
【００４７】
また、前段及び後段のＦＦ回路１０において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値が│Ｖｔｈ３│に揃えられ、ＭＯＳＦＥＴ２２、２４の閾値電圧の絶対値が│Ｖｔｈ４│に揃えられることにより、前段のＦＦ回路１０と後段のＦＦ回路１０とを、同じ条件（例えば、同じ電圧値）でセット・リセットすることができる。
また、本発明では上記の設定に加えて、各段のＦＦ回路１０において、同一の役割を担うＮチャネル型のＭＯＳＦＥＴと、Ｐチャネル型のＭＯＳＦＥＴの各閾値電圧の絶対値を、同一の値に設定することが好ましい。例えば、Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定することが好ましく、また、Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定することが好ましい。これにより、各ＦＦ回路１０において、Ｎチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５とを同じ条件（例えば、同じ電圧値）で、同じタイミングで、オン、オフさせることができる。
【００４８】
さらに、本発明では上記の設定に加えて、各段のＦＦ回路１０において、同一の役割を担うＮチャネル型のＭＯＳＦＥＴと、Ｐチャネル型のＭＯＳＦＥＴの各サイズを、同一の値に設定することが好ましい。例えば、高い周波数で動作する前段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ２１のゲート長をＬ１（Ｎ）、ゲート幅をＷ１（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ１３、１４、２６のゲート長をＬ１（Ｐ）、ゲート幅をＷ１（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ１（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）であることが好ましい。同様に、低い周波数で動作する後段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ２１のゲート長をＬ２（Ｎ）、ゲート幅をＷ２（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ２６のゲート長をＬ２（Ｐ）、ゲート幅をＷ２（Ｐ）としたとき、Ｌ２（Ｎ）＝Ｌ２（Ｐ）で、Ｗ２（Ｎ）＝Ｗ２（Ｐ）であることが好ましい。これにより、閾値電圧あるいは閾値電圧以下のサブスレショルド電流を用いる回路において、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流のバランスが良くなる。なぜなら、サブスレショルド領域のスイングＳ値は、ＰチャネルとＮチャネルの各トランジスターがともに理想値に近い同程度の値を取り、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流比がほぼ等しくなるからである。また、ＰチャネルとＮチャネルの各トランジスターの寸法を、同じ最小寸法に取れば、回路を縮小化・素子を高集積化することができる。
【００４９】
このように、本発明の第１実施形態によれば、前段のＦＦ回路１０のＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が、後段のＦＦ回路１０のＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値よりも低い値に設定されている。これにより、前段のＦＦ回路１０では低電圧でも大きなオン電流を得ることができ、例えばインバーター１〜６の動作速度を高める（即ち、遅延時間を減らす）ことができる。
【００５０】
このため、高周波で動作する前段のＦＦ回路１０において、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、前段のＦＦ回路１０では、オン電流の増大とトレードオフで、オフリーク電流が増大してしまうものの、例えばウォッチ等においては、発振回路に接続される１〜５段目のＦＦ回路１０のＭＯＳＦＥＴ数は数個〜数十個と少ない。それゆえ、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１〜２６として、例えばオフリーク電流が０．０１〜０．１ｎＡのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴを使用したとしても、充放電電流以外の静止電流を１〜１０ｎＡ以内に抑制することができる。従って、消費電流をほとんど増加させること無く、前段のＦＦ回路１０を安定動作させることが可能である。
【００５１】
一方、後段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が（前段と比べて）高い値に設定されるため、オフリーク電流を例えば０．００１〜０．０１ｎＡ以下に抑えることができる。このため、例えば、後段のＦＦ回路１０が十数段に亘って連なる場合や、後段のＦＦ回路１０の後に制御回路が連なる場合など、数千以上の多数のＭＯＳＦＥＴからなる回路においてさえ、充放電電流以外の静止電流を１〜１０ｎＡ以内に抑制することができる。また、後段のＦＦ回路１０では、オフリーク電流の抑制とトレードオフで、オン電流が低くなってしまうが、後段は動作周波数が低いため、ＦＦ回路１０の動作不良を回避することができる。これにより、例えば、０．５Ｖ以下の超低電圧駆動が可能になる。
【００５２】
この第１実施形態では、前段のＦＦ回路１０に含まれＭＯＳＦＥＴ１１〜１４、２１、２５が本発明の「第１のトランジスター」に対応し、後段のＦＦ回路１０に含まれＭＯＳＦＥＴ１１〜１４、２１、２５が本発明の「第２のトランジスター」に対応している。また、ＭＯＳＦＥＴ２３、２６が本発明の「第３のトランジスター」に対応し、ＭＯＳＦＥＴ２２、２４が本発明の「第４のトランジスター」に対応している。また、前段のＦＦ回路１０が本発明の「第１のフリップフロップ回路」に対応し、後段のＦＦ回路１０が本発明の「第２のフリップフロップ回路」に対応している。
【００５３】
なお、この第１実施形態では、インバーター２、６がセット（Ｓ）端子とリセット（ＸＲ）端子の両方を有する場合について説明したが、本発明はこれに限られることはない。例えば、図６に示すように、インバーター２は、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１、２２、２５、２６と、リセット（ＸＲ）端子と、入力端子Ａ、Ｂのみを有する構成であっても良い。即ち、セット（Ｓ）端子は無くても良い。インバーター６についても同様である。このような構成であっても、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値を、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも低くすることにより、上記の第１実施形態と同様の効果を得ることができる。
【００５４】
（２）第２実施形態
図７は、本発明の第２実施形態に係る半導体装置１００の構成例を示すブロック図である。図７に示す半導体装置１００は、例えばウォッチに内蔵される半導体装置１００であり、発振回路４０と、分周回路５０と、制御回路６０と、検出回路７０と、電源回路８０と、を有する。発振回路４０と、電源回路８０と、検出回路７０はアナログ回路であり、分周回路５０と、制御回路６０はデジタル回路である。
【００５５】
図８は、発振回路４０の構成例を示す回路図である。図８に示すように、この発振回路４０は、発振インバーター４１と、水晶発振子４２と、抵抗器４３と、キャパシタ４４〜４６と、を含む。この発振回路４０では、水晶発振子４２とキャパシタ４４、４５とにより共振回路が構成されており、この共振回路に発振インバーター４１が接続されることにより、特定の周波数（例えば、３２ｋＨｚ）を発振するようになっている。また、この発振回路４０の出力端子には、波形整形用のＮＡＮＤ回路９０が接続されている。
【００５６】
図９は、ＮＡＮＤ回路９０の構成例を示す回路図である。
図９に示すように、このＮＡＮＤ回路９０は、例えば、Ｎチャネル型のＭＯＳＦＥＴ９１、９２と、Ｐチャネル型のＭＯＳＦＥＴ９３、９４と、を有する。例えば、ＭＯＳＦＥＴ９１のソースは例えば接地電位（又は、Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ９１のドレインはＭＯＳＦＥＴ９２のソースに接続されている。また、ＭＯＳＦＥＴ９２〜９４の各ドレインは出力端子Ｙに接続されている。さらに、ＭＯＳＦＥＴ９３、９４の各ソースは電源電位ＶＤＤに接続されている。また、ＭＯＳＦＥＴ９１、９４の各ゲートは入力端子Ａに接続され、ＭＯＳＦＥＴ９２、９３の各ゲートは入力端子Ｂに接続されている。
【００５７】
このＮＡＮＤ回路９０では、例えば入力端子Ａが図８に示した発振回路４０の出力端子に接続されており、入力端子Ａに特定の周波数（例えば、３２ｋＨｚ）の振幅電圧が印加されるようになっている。これにより、入力端子Ａにゲートが接続されたＭＯＳＦＥＴ９１、９４は、高い周波数で動作（即ち、高い周波数に同期してオン、オフ）する。また、入力端子Ｂには、例えば信号ＴとしてＨが印加され、ＭＯＳＦＥＴ９２がオンし、ＭＯＳＦＥＴ９３がオフする。つまり、ＭＯＳＦＥＴ９２が通常オンであり、ＭＯＳＦＥＴ９３が通常オフである。
【００５８】
ところで、この第２実施形態では、ＮＡＮＤ回路９０に含まれる全てのＭＯＳＦＥＴ９１〜９４は、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴからなる。そして、高い周波数で動作するＭＯＳＦＥＴ９１、９４の閾値電圧の絶対値を│Ｖｔｈ５│とし、通常オフのＭＯＳＦＥＴ９３の閾値電圧の絶対値を│Ｖｔｈ６│とし、通常オンのＭＯＳＦＥＴ９２の閾値電圧の絶対値を│Ｖｔｈ７│としたとき、各値を例えば、│Ｖｔｈ５│≦│Ｖｔｈ１│、│Ｖｔｈ６│＝│Ｖｔｈ３│、│Ｖｔｈ７│＝│Ｖｔｈ４│に設定する。これにより、ＮＡＮＤ回路９０において、オン電流を増やすことができ、オフリーク電流を減らすことができる。
【００５９】
また、本発明では上記の設定に加えて、高い周波数で動作するＮチャネル型のＭＯＳＦＥＴ９１の閾値電圧と、Ｐチャネル型のＭＯＳＦＥＴ９４の閾値電圧の絶対値とを、同一の値に設定することが好ましい。即ち、Ｎチャネル型のＭＯＳＦＥＴ９１の閾値電圧をＶｔｈ５（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ９４の閾値電圧をＶｔｈ５（Ｐ）としたとき、Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定することが好ましい。これにより、Ｎチャネル型のＭＯＳＦＥＴ９１と、Ｐチャネル型のＭＯＳＦＥＴ９４とを同じ条件（例えば、同じ電圧値）で、同じタイミングで、オン、オフさせることができる。
【００６０】
さらに、本発明では上記の設定に加えて、ＭＯＳＦＥＴ９１、９４の各サイズを、同一の値に設定することが好ましい。即ち、Ｎチャネル型のＭＯＳＦＥＴ９１のゲート長をＬ５（Ｎ）、ゲート幅をＷ５（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ９４のゲート長をＬ５（Ｐ）、ゲート幅をＷ５（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ５（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）であることが好ましい。これにより、閾値電圧あるいは閾値電圧以下のサブスレショルド電流を用いる回路において、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流のバランスが良くなる。なぜなら、サブスレショルド領域のスイングＳ値は、ＰチャネルとＮチャネルの各トランジスターがともに理想値に近い同程度の値を取り、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流比がほぼ等しくなるからである。また、ＰチャネルとＮチャネルの各トランジスターの寸法を、同じ最小寸法に取れば、回路を縮小化・素子を高集積化することができる。
【００６１】
このように、本発明の第２実施形態によれば、発振回路４０に最も近いＮＡＮＤ回路９０では、高い周波数で動作するＭＯＳＦＥＴ９１、９４の閾値電圧の絶対値が、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５と少なくとも同じ、又はそれよりも低い値に設定されるため、低電圧でも大きなオン電流を得ることができ、ＭＯＳＦＥＴ９１、９４からなるインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができる。これにより、半導体装置において、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、低スタンドバイ電流と例えば０．５Ｖ以下の超低電圧駆動を両立することができる。
この第２実施形態では、ＭＯＳＦＥＴ９１、９４が本発明の「第５のトランジスター」に対応し、ＭＯＳＦＥＴ９３が本発明の「第６のトランジスター」に対応し、ＭＯＳＦＥＴ９２が本発明の「第７のトランジスター」に対応している。また、ＮＡＮＤ回路９０が本発明の「波形整形回路」に対応している。その他の対応関係は、第１実施形態と同じである。
【００６２】
（３）第３実施形態
上記の第１、第２実施形態では、例えば、図１０（ａ）に示すように、分周回路５０を前段と後段とに区分し、分周回路５０が動作している通常時に、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を、ＮＡＮＤ回路９０と、前段のＦＦ回路１０と、後段のＦＦ回路１０とで差別化することについて説明した。しかしながら、本発明はこれに限られることはない。
【００６３】
例えば図１０（ｂ）に示すように、分周回路５０を前段と、中段と、後段と、に区分し、この区分に従って閾値電圧の絶対値を差別化しても良い。ここで、中段とは、発振回路４０からの距離が、前段より遠く且つ後段よりも近い位置のことであり、前段と後段の間の位置のことである。中断のＦＦ回路１０において、分周回路５０が動作している通常時に、オン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ８│としたとき、この値を│Ｖｔｈ１│＜│Ｖｔｈ８│＜│Ｖｔｈ２│に設定する。
或いは、分周回路５０を前段と、中段と、後段の３段ではなく、４段又はそれ以上の段数にさらに細かく区分し、発振回路４０から離れるほどＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が高くなるように設定しても良い。これにより、分周回路５０における回路動作の安定性と、省電力性をより細かに調整することができる。
【００６４】
（４）ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴについて
次に、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性について説明する。
ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、例えば交流電圧又はパルス電圧のように、一定の間隔でＨとＬとが入れ替わる入力信号（即ち、振幅電圧）が印加されるとき、その起動初期の数秒間、閾値電圧の絶対値が低く、時間の経過と共に、閾値電圧の絶対値が高くなる傾向がある。このような閾値電圧の変動は、起動初期の数秒間は、ボディ領域のうちの中性領域とソース領域との間に順方向のバイアスが働き、ソース領域の多数キャリアが中性領域に移動して、ボディ中性領域の多数キャリアを消滅させるため、ボディ領域全体の電位が不安定となることに起因している。この点について、例えば、Ｎチャネル型のＭＯＳＦＥＴ２１を例に用いて説明する。
【００６５】
図１１（ａ）〜図１２（ｂ）はボディ領域６６の状態変化を示す図であり、これらのうちの各図（ａ）は空乏層６６ａと中性領域６６ｂの広がり具合を示す概念図であり、各図（ｂ）はボディ領域６６をソース端表面から深さ方向に切断したときの切断面におけるポテンシャルエネルギー分布を深さ方向に沿って示した図である。図１１（ｂ）及び図１２（ｂ）において、横軸はポテンシャルエネルギーを示し、縦軸はボディ領域６６の表面からの深さを示している。φ０は電圧が加わっていない初期のＭＯＳＦＥＴ２１の表面ポテンシャルである。φｆはボディ領域のフェルミレベルＥｆの関数で、ｑ・Φｆ＝Ｅｆ−Ｅｉである。ここでＥｉはイントリンジックシリコンフェルミレベル、ｑは電子の電荷量である。２φｆは閾値電圧に相当する。
【００６６】
まず、図１１（ａ）において、ゲート電極６３にゲート電圧Ｖｇを印加すると共に、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄを印加する。ゲート電圧Ｖｇとドレイン電圧Ｖｄは共に、直流電圧（即ち、周期的に方向が変化しない電圧）である。一例として、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄ＝０．４［Ｖ］を印加し、この状態でゲート電圧Ｖｇを例えば０［Ｖ］から０．４［Ｖ］にする。なお、ドレイン電圧Ｖｄは、図５に示した電源電位Ｖｄｄと、接地電位（又は、Ｖｒｅｇ）の差に相当する。また、閾値電圧がゲート印加電圧０．４Ｖより小さい場合について説明する。
【００６７】
すると、図１１（ａ）に示すように、ボディ領域６６において空乏層６６ａは徐々に大きく下方へ広がり、その分だけ中性領域６６ｂは（破線の領域から実線の領域まで）小さくなる。これを図１１（ｂ）に示す。Ｖｇを０Ｖから０．４Ｖに上げると、空乏層はすぐには広がらないため、ボディ領域６６のポテンシャルエネルギー（即ち、電位）も全体的に上昇する（過程Ｉ)。
【００６８】
また、この過程Ｉでは、ボディ領域６６の電位はソース領域６４の電位よりも高い。このため、図１１（ａ）及び（ｂ）において、Ｐ型であるボディ領域６６とＮ型であるソース領域６４との間には順方向のバイアスが働き、ソース領域６４から中性領域６６ｂに電子ｅが流れ込む。その結果、中性領域６６ｂにおいて多数キャリアであるホールｈと電子ｅとが再結合してホールｈが減少し、中性領域６６ｂが小さくなる（即ち、空乏層６６ａが拡がる）ため、中性領域６６ｂの電位が徐々に下がる（過程ＩＩ）。この中性領域６６ｂへの電子ｅの流れ込みは、中性領域６６ｂの電位がソース領域６４の電位とほぼ同じ大きさになるまで続く。中性領域６６ｂの電位とソース領域６４の電位がほぼ同じ大きさになると、順方向のバイアスが働かなくなるので電子ｅの流れ込みが止まり、中性領域６６ｂの縮小も止まる。つまり、ソース領域６４とボディ領域（空乏層６６ａと中性領域６６ｂ）とが平衡状態となり、ボディ領域６６の電位（多数キャリア数）が安定する。起動初期の数秒間において、Ｎチャネル型のＭＯＳＦＥＴ２１がオンしている間は、過程Ｉと過程ＩＩとが並行して進む。
【００６９】
そして、中性領域６６ｂの多数キャリア数が安定すると、図１２（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせてボディ領域６６の電位は全体的にシフトするようになる（過程ＩＩＩ、ＩＶ）。これらの過程ＩＩＩ、ＩＶでは、中性領域６６ｂの電位はソース領域６４の電位よりも低くなり、ボディ領域６６とソース領域６４との間には逆方向のバイアスが働くので、ソース領域６４と中性領域６６ｂとの間で電荷の移動は生じにくい。そのため、中性領域６６ｂの大きさ（すなわち、多数キャリア数）はほとんど変化しない。空乏層６６ａと中性領域６６ｂとが平衡状態を維持したまま、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせて、ボディ領域６６の電位は全体的に下降、上昇を繰り返す。
【００７０】
図１３（ａ）及び（ｂ）は、ＭＯＳＦＥＴ２１を連続してオン／オフさせたときのオン電流とオフリーク電流を実際に測定した結果を示す図である。図１３（ａ）の横軸は時間を示し、縦軸はオン電流を示す。また、図１３（ｂ）の横軸は時間を示し、縦軸はオフリーク電流を示す。ここでは、ゲート電極６３とドレイン領域６５とを電気的に接続（即ち、短絡）すると共に、ゲート・ソース間に電圧Ｖｇｓ＝０．４Ｖを５００ｍｓｅｃ間隔で印加した。
【００７１】
図１３（ａ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オン電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オン電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。同様に、図１３（ｂ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オフリーク電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。つまり、ＭＯＳＦＥＴ２１のオン／オフ駆動を開始してから約１０秒が経過すると、ヒステリシスが無くなり、そのオン／オフ比はＦＤ−ＳＯＩ−ＭＯＳＦＥＴの理想特性に近いものとなった。
【００７２】
このように、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１は、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフリーク電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。その理由は、起動時においては、中性領域６６ｂの電位はソース領域６４の電位よりも高く、見かけ上の閾値電圧の絶対値が小さくなるからである。また、安定時においては、中性領域６６ｂの電位はソース領域６４の電位よりも小さくなり、見かけ上の閾値電圧の絶対値は大きくなる。また、ソースとボディ間では逆方向のバイアスが加わり、ソース領域６４から中性領域６６ｂに電子ｅが流れ込みにくくなり、中性領域６６ｂ及び空乏層６６ａの大きさがほとんど変化しなくなる。このため、ゲート電位は、空乏層を広げることなく、ソースとチャネル間の電位障壁にほとんど１００％作用し、急峻なサブスレショルド電流特性を示す。
【００７３】
また、このような特性は、Ｎチャネル型だけでなく、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでも見られる。即ち、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフリーク電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。図示しないが、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの起動時は、中性領域の電位はソース領域の電位よりも低く、順方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込んで中性領域が小さくなる。また、安定時においては、中性領域の電位はソース領域の電位よりも大きくなり、逆方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込みにくくなっている。これにより、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいては、起動時の閾値電圧の絶対値は、安定時の閾値電圧の絶対値よりも低い値となっている。
【００７４】
なお、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電圧Ｖｇの絶対値、ドレイン電圧Ｖｄの絶対値、又は、ゲート・ソース間電圧Ｖｇｓの絶対値、がそれぞれ０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下に設定されていることが好ましい。即ち、上記のＭＯＳＦＥＴ１１〜１４、２１〜２６では、その駆動電圧の絶対値が０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下であることが好ましい。これにより、ボディ領域において、インパクトイオナイゼーションによるペアクリエーション（即ち、電子−ホール対の生成）をそれぞれ抑制することができ、各ボディ領域の電位が意図しない方向にそれぞれ変動してしまうことを防ぐことができるので、分周回路の特性の安定化に寄与することができる。なお、駆動電圧の絶対値が０．８［Ｖ］を超えると、ボディ領域においてペアクリエーションが発生しやすくなる。
【００７５】
なお、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧は、その測定方法に依存して変化する。このため、閾値電圧の大小を比較する際は、その測定方法を定義する必要がある。つまり、Ｎチャネル型、Ｐチャネル型毎に、その測定方法を一通りに決めておく必要がある。例えば、Ｎチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧以上の電圧を印加した後で、この印加電圧を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を０．４［Ｖ］から０［Ｖ］まで下降させ、この下降の際に測定される伝達特性に基づいて、Ｎチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。この時、ソースとドレイン間の電圧は、インパクトイオナイゼーションが発生しない低電圧に設定する。また、Ｐチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧の絶対値以上の電圧を印加した後で、この印加電圧の絶対値を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝−０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を−０．４［Ｖ］から０［Ｖ］まで上昇させ、この上昇の際に測定される伝達特性に基づいて、Ｐチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。
【符号の説明】
【００７６】
１、３、４、５ クロックドインバーター、２、６ インバーター、１０ 準スタティック型Ｔフリップフロップ回路（ＦＦ回路）、１１〜１４、２１〜２６、９１〜９４ ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ、４０ 発振回路、４１ 発振インバーター、４２ 水晶発振子、４３ 抵抗器、４４〜４６ キャパシタ、５０ 分周回路、６０ 制御回路、６３ ゲート電極、６４ ソース領域、６５ ドレイン領域、６６ ボディ領域、６６ａ 空乏層、６６ｂ 中性領域、７０ 検出回路、８０ 電源回路、９０ ＮＡＮＤ回路、１００ 分周回路
【技術分野】
【０００１】
本発明は、分周回路及び半導体装置に関する。
【背景技術】
【０００２】
従来から、ＳＯＩ構造（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を有するＭＯＳＦＥＴが知られている（例えば、特許文献１を参照。）。ここで、ＳＯＩ構造とは、絶縁膜上にシリコン薄膜（ＳＯＩ層）を積層した構造であり、ＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴともいう。）とは、このＳＯＩ層に形成されたＭＯＳＦＥＴのことである。ＳＯＩ−ＭＯＳＦＥＴは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、低消費電力による動作が要求される各種回路を実現する技術として注目されている。このようなＳＯＩ−ＭＯＳＦＥＴには、チャネルに相当する領域として、シリコン層からなるボディ領域が形成されている。このボディ領域に、多数キャリアが存在する中性領域があるか否かによって、ＳＯＩ−ＭＯＳＦＥＴの特性は異なったものとなる。ここで、ボディ領域に中性領域が存在するものは部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）と呼ばれ、中性領域が存在しないものは完全空乏型（ＦＤ：Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）と呼ばれている。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、バルク型と比べてＳ値が小さいため、オフリーク電流（漏れ電流）を増加させずに閾値電圧を低く設定することができ、低消費電力化に適している。その反面、ＳＯＩ層に要求される薄膜化が厳しく、膜厚の均一化が難しいため、閾値電圧がばらつき易いというデメリットがある。これに対して、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、ＳＯＩ層の膜厚に関して製造上のマージンを容易に確保することができ、バルク型と同じプロセスを用いて形成することができる、という大きな利点がある。また、完全空乏型と同様、接合容量も低いため、高速動作、低消費電力が可能である。
【０００４】
さらに、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴには、ボディ領域をソース領域に電気的に接続してその電位を固定したもの（いわゆる、ボディタイ型）と、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたもの（いわゆる、フローティングボディ型）とがある。ボディタイ型はキャリアの逃げ場があるので空乏層が拡がりやすく、その特性はバルク型に近いものとなる。一方、フローティングボディ型（以下、ＦＢ型ともいう。）はキャリアの逃げ場がないので空乏層は拡がりにくく、その特性は完全空乏型に近いものとなる。さらに、ＦＢ型は、素子端子数が少なく、占有面積が小さくて済むため、ＭＯＳＦＥＴの小型化と低コスト化が可能である。
【０００５】
また、ＦＢ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）を、分周回路を含むデジタル回路に適用することが知られている（例えば、特許文献１、２参照。）。ここで、分周回路とは、周波数を分周する回路のことであり、例えば発振回路で生成した高い周波数のクロック信号を整数で分割し、低い周波数のクロック信号に変換する回路のことである。このような分周回路では、通常、複数個のフリップフロップ回路（以下、ＦＦ回路ともいう。）を使用して周波数を低くする。
【０００６】
例えば、ウォッチ用ＩＣでは、水晶発振器から３２ｋＨｚのクロック信号が発生し、分周回路においては、１個のＦＦ回路で周波数を１／２にする。この場合、ＦＦ回路を１５段に亘って連ねることにより、３２ｋＨｚのクロック信号から１Ｈｚのクロック信号を得ることができ、１秒の時間刻みを作っている（例えば、特許文献３参照。）。ここで、ウォッチのような携帯機器では、直接交流電源に接続することができないため、ＩＣは、ボタン電池や自然エネルギーで動作する。そのため、長時間の動作を維持するためには、消費電力を極力削減することが重要になる。なお、分周回路では、発振回路に近い前段のＦＦ回路は高い周波数（例えば、３２ｋＨｚ）で動作し、後段のＦＦ回路や、秒針の時間制御を行う制御回路は、低い周波数（例えば、１〜８Ｈｚ）で動作する。
【０００７】
このような分周回路において、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴを採用すれば、デザインルール上最小のＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。即ち、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、素子端子が少なく、ＭＯＳＦＥＴ面積が小さく、低コスト製造が可能になり、また、駆動電流のオン／オフ比が大きく、拡散容量が小さい。このため、集積回路の高速化と、低パワー化に優れている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１１１００５号公報
【特許文献２】特開２００２−１１１００６号公報
【特許文献３】特開２００１−２３５５６７号公報
【特許文献４】特開２００１−４４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、ＳＯＩ層の基板浮遊効果のため、その電気的特性に不安定性がある。即ち、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴのうち、ボディタイ型のＩｄ−Ｖｇ特性はヒステリシスを示さないが、フローティングボディ型のＩｄ−Ｖｇ特性はヒステリシスを示す。ここで、Ｉｄとはソース領域とドレイン領域との間に流れる電流（即ち、ドレイン電流）のことであり、Ｖｇとはゲート電極に印加される電圧（即ち、ゲート電圧）のことである。Ｉｄ−Ｖｇ特性は、電流−電圧特性、又は、伝達特性とも呼ばれている。また、ヒステリシス（即ち、ヒストリー効果）とは、ＭＯＳＦＥＴの状態が、現在印加されている電圧だけでなく、過去に印加された電圧に依存して変化する性質のことである。
【００１０】
このように、ヒステリシスを示すＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、従来、分周回路などのロジック回路に適用されてはいたものの、回路を構成する個々のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいて、個々のＳＯＩ層基盤浮遊状態の違いを考慮した回路設計はなされていなかった。言い方を代えると、ＦＦ回路が複数段に亘って連なる分周回路において、全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、Ｐチャネル毎、Ｎチャネル毎に各々、同一条件で且つ同一パターンに設計されており、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性の不安定性は、その分周回路内での位置付けに依らず、全て同じであることを前提として、回路設計がなされていた。
【００１１】
例えば、分周回路において高い周波数で動作する前段のＦＦ回路でも、低い周波数で動作する後段のＦＦ回路でも、秒針の時間制御を行う制御回路でも、これらに含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、Ｐチャネル型、Ｎチャネル型毎に各々、同一条件で且つ同一パターンに設計されていた。
そして、従来の技術では、例えば分周回路に含まれる全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいて、ボディ電位が不安定になること前提に、そのヒステリシス特性が最悪のケースとなるときに合わせて、回路を設計し、駆動電圧と消費電流マージンを大きく確保していた（例えば、特許文献４参照。）。例えば、分周回路のスタンドバイ電流を低減したいときは、最悪のケース、即ち、オフリーク電流が想定し得る範囲で最大となるときのＩ−Ｖ特性を前提に、分周回路を構成する全てのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧の絶対値を高めの値に設定していた。
【００１２】
しかしながら、この場合、発振開始までの初期値設定時と、その後の発振継続時とでは、個々のＳＯＩ層基盤浮遊状態が異なってくることにより、同一条件で且つ同一パターンに形成されたＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴであっても、その電気特性はそれぞれ異なる値を示す。このため、消費電力の低減等を目的に駆動電圧を下げておくと、分周回路の動作マージンが不足し、特に高い周波数で動作するＦＦ回路においては、発振開始時や発振継続時における分周抜け等が発生してしまう可能性があった。一方、低電圧でも動作できるように、分周回路を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧の絶対値を低めの値に設定すると、オフリーク電流が増え、分周回路全体の消費電流が増大してしまう可能性があった。
そこで、本発明の幾つかの態様はこのような事情に鑑みてなされたものであって、回路動作の安定性を向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係る分周回路は、発振回路に対して複数個のフリップフロップ回路が複数段に亘って連なる分周回路であって、前記発振回路に近い前段の側にあって高い周波数で動作する第１のフリップフロップ回路と、前記発振回路から遠い後段の側にあって低い周波数で動作する第２のフリップフロップ回路と、を備え、前記第１のフリップフロップ回路は、絶縁層上の半導体層に形成された第１のトランジスターを有し、前記第１のトランジスターは、フローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第２のフリップフロップ回路は、前記絶縁層上の前記半導体層に形成された第２のトランジスターを有し、前記第２のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第１のトランジスターの閾値電圧の絶対値を│Ｖｔｈ１│とし、前記第２のトランジスターの閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されていることを特徴とするものである。
【００１４】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「フローティングボディ型の部分空乏型トランジスター」とは、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が電気的に浮遊し、且つゲート電極に閾値電圧が印加されたときに前記ボディ領域が部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、トランジスターの閾値電圧の設定（調整）は、例えばボディ領域への不純物の導入により行われる。このような不純物の導入は、例えばチャネルドープとも呼ばれる。
【００１５】
このような構成であれば、発振回路に近い前段の側にある第１のフリップフロップ回路では、第１のトランジスターの閾値電圧の絶対値│Ｖｔｈ１│が低いため、低電圧でも大きなオン（Ｏｎ）電流を得ることができる。これにより、第１のフリップフロップ回路では、例えばインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができるため、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、第２のフリップフロップ回路では、発振回路から遠い後段の側にある第２のトランジスターの閾値電圧の絶対値│Ｖｔｈ２│が高いため、オフリーク電流を低減することができる。ここで、第２のフリップフロップ回路では、オフリーク電流だけでなくオン電流も低減されてしまうが、第２のフリップフロップ回路は低い周波数で動作するため、高い周波数で動作する場合と比べて、分周抜けなどの動作不良は生じ難い。従って、回路動作の安定性を向上させると共に、消費電力を低減することが可能である。
【００１６】
また、上記の分周回路において、前記第１のトランジスターは、第１のＮ型トランジスターと、第１のＰ型トランジスターと、を含み、前記第１のＮ型トランジスターのゲート長をＬ１（Ｎ）とし、前記第１のＮ型トランジスターのゲート幅をＷ１（Ｎ）とし、前記第１のＮ型トランジスターの閾値電圧をＶｔｈ１（Ｎ）と、一方、前記第１のＰ型トランジスターのゲート長をＬ１（Ｐ）とし、前記第１のＰ型トランジスターのゲート幅をＷ１（Ｐ）とし、前記第１のＰ型トランジスターの閾値電圧をＶｔｈ１（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ１（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）、Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定されていることを特徴とするものである。
【００１７】
また、上記の分周回路において、前記第２のトランジスターは、第２のＮ型トランジスターと、第２のＰ型トランジスターと、を含み、前記第２のＮ型トランジスターのゲート長をＬ２（Ｎ）とし、前記第２のＮ型トランジスターのゲート幅をＷ２（Ｎ）とし、前記第２のＮ型トランジスターの閾値電圧をＶｔｈ２（Ｎ）とし、一方、前記第２のＰ型トランジスターのゲート長をＬ２（Ｐ）とし、前記第２のＰ型トランジスターのゲート幅をＷ２（Ｐ）とし、前記第２のＰ型トランジスターの閾値電圧をＶｔｈ２（Ｐ）としたとき、Ｌ２（Ｎ）＝Ｌ２（Ｐ）、Ｗ２（Ｎ）＝Ｗ２（Ｐ）、Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定されていることを特徴とするものである。
【００１８】
また、上記の分周回路において、前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第３のトランジスター、を有し、前記第３のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オフのトランジスターであり、前記第３のトランジスターの閾値電圧の絶対値を│Ｖｔｈ３│としたとき、│Ｖｔｈ２│≦│Ｖｔｈ３│に設定されていることを特徴とするものである。このような構成であれば、第１のフリップフロップ回路又は第２のフリップフロップ回路において、第３のトランジスターの抵抗成分を高めることができる。これにより、フリップフロップ内でのオフリーク電流をさらに低減することができるので、分周回路の消費電力をさらに低減することが可能となる。
【００１９】
また、上記の分周回路において、前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第４のトランジスター、を有し、前記第４のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オンのトランジスターであり、前記第４のトランジスターの閾値電圧の絶対値を│Ｖｔｈ４│としたとき、│Ｖｔｈ４│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。このような構成であれば、第１のフリップフロップ回路又は第２のフリップフロップ回路において、第４のトランジスターの抵抗成分を低くすることができる。これにより、フリップフロップ内でのオン電流をさらに増やすことができるので、分周回路の動作安定性をさらに高めることが可能となる。
【００２０】
本発明の別の態様に係る半導体装置は、上記の分周回路と、前記発振回路と前記分周回路との間に配置され、前記発振回路から出力される振幅電圧を波形整形して前記分周回路に供給する波形整形回路と、を具備し、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第５のトランジスター、を有し、前記第５のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常、オン、オフを繰り返すトランジスターであり、前記第５のトランジスターの閾値電圧の絶対値を│Ｖｔｈ５│としたとき、│Ｖｔｈ５│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。
【００２１】
このような構成であれば、半導体装置の回路動作の安定性を向上させると共に、消費電力を低減することが可能である。また特に、波形整形回路では、第５のトランジスターの閾値電圧の絶対値│Ｖｔｈ５│が低いため、低電圧でも大きなオン電流を得ることができる。これにより、波形整形回路でも、例えばインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができる。
【００２２】
また、上記の半導体装置において、前記第５のトランジスターは、第５のＮ型トランジスターと、第５のＰ型トランジスターと、を含み、前記第５のＮ型トランジスターのゲート長をＬ５（Ｎ）とし、前記第５のＮ型トランジスターのゲート幅をＷ５（Ｎ）とし、前記第５のＮ型トランジスターの閾値電圧の絶対値をＶｔｈ５（Ｎ）とし、一方、前記第５のＰ型トランジスターのゲート長をＬ５（Ｐ）とし、前記第５のＰ型トランジスターのゲート幅をＷ５（Ｐ）とし、前記第５のＰ型トランジスターの閾値電圧をＶｔｈ５（Ｐ）としたとき、Ｌ５（Ｎ）＝Ｌ５（Ｐ）、Ｗ５（Ｎ）＝Ｗ５（Ｐ）、Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定されていることを特徴とするものである。
【００２３】
また、上記の半導体装置において、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第６のトランジスター、を有し、前記第６のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オフのトランジスターであり、前記第６のトランジスターの閾値電圧の絶対値を│Ｖｔｈ６│としたとき、│Ｖｔｈ２│≦│Ｖｔｈ６│に設定されていることを特徴とするものである。
このような構成であれば、波形整形回路において、第６のトランジスターの抵抗成分を高めることができる。これにより、波形整形回路のオフリーク電流をさらに低減することができるので、半導体装置の消費電力をさらに低減することが可能となる。
【００２４】
また、上記の半導体装置において、前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第７のトランジスター、を有し、前記第７のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オンのトランジスターであり、前記第７のトランジスターの閾値電圧の絶対値を│Ｖｔｈ７│としたとき、│Ｖｔｈ７│≦│Ｖｔｈ１│に設定されていることを特徴とするものである。このような構成であれば、波形整形回路において、第７のトランジスターの抵抗成分を低くすることができる。これにより、波形形成回路内でのオン電流をさらに増やすことができるので、半導体装置の動作安定性をさらに高めることが可能となる。
なお、上記の分周回路又は半導体装置は、例えば、小型・軽量のバッテリで長時間の動作が要求される時計（ウォッチ）、携帯電話、モバイルパソコン等の携帯型電子機器に適用して極めて好適である。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る分周回路５０の構成例を示す図。
【図２】第１実施形態に係るＦＦ回路１０の構成例と動作例を示す図。
【図３】ＦＦ回路１０を論理回路の符号を用いて示した図。
【図４】クロックドインバーター１の構成例とその動作例を示す図。
【図５】インバーター２の構成例を示す図。
【図６】インバーター２の他の構成例を示す図。
【図７】第２実施形態に係る半導体装置１００の構成例を示す図。
【図８】発振回路４０の構成例を示す図。
【図９】ＮＡＮＤ回路９０の構成例を示す図。
【図１０】第１〜第３実施形態に係る閾値電圧の絶対値の大小関係を示す図。
【図１１】ボディ領域６６の状態変化を示す図（その１）。
【図１２】ボディ領域６６の状態変化を示す図（その２）。
【図１３】ＭＯＳＦＥＴ２１をオン／オフさせたときの実測結果を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るに係る分周回路５０の構成例を示す図である。
図１に示すように、分周回路５０は、ｎ個のフリップフロップ回路１０がｎ段に亘って連なる構造（即ち、ｎ個のフリップフロップ回路１０が直列にｎ段接続された構造）を有する。フリップフロップ回路１０は、例えば、準スタティック型Ｔフリップフロップ回路である。この分周回路５０では、１段目のフリップフロップ回路（ＦＦ回路）１０の入力端子Ｃ１が例えば発振回路に接続され、１段目のＦＦ回路１０の出力端子Ｑ１が２段目のＦＦ回路１０の入力端子Ｃ２に接続されている。同様に、ｎが３以上の場合は、ｎ−１段目のＦＦ回路１０の出力端子Ｑｎ−１がｎ番目のＦＦ回路１０の入力端子Ｃｎに接続され、ｎ−１段目のＦＦ回路１０の出力端子ＸＱｎ−１が、ｎ番目のＦＦ回路１０の出力端子ＸＱｎにそれぞれ接続されている。
【００２７】
これにより、例えば発振回路から与えられるクロック信号に同期して、分周回路５０の出力端子ＱｎからＱｎ出力信号が出力されると共に、出力端子ＸＱｎからＸＱｎ出力信号が出力される。ここで、Ｑｎ出力信号は、クロック信号であるＣ１入力信号と比べて周期が２ｎ倍（即ち、周波数が１／２）の信号であり、ＸＱｎ出力信号はＱｎ出力信号のハイ（Ｈｉｇｈ：以下、単にＨともいう。）とロウ（Ｌｏｗ：以下、単にＬともいう。）とを反転させた信号である。
【００２８】
図２（ａ）及び（ｂ）は、本発明の第１実施形態に係るＦＦ回路１０の構成例を示す回路図と、その動作例を示すタイミングチャートである。
図２（ａ）に示すように、このＦＦ回路１０は、クロックドインバーター１、３、４、５と、インバーター２、６とを有する。クロックドインバーター１、３、４、５には、それぞれＣ入力端子又はＸＣ入力端子の一方、又は両方が設けられている。ここで、Ｃ入力端子に入力される信号（即ち、Ｃ入力信号ともいう。）は、クロック信号であり、一定の間隔でＨとＬとを繰り返す信号である。また、ＸＣ入力端子に入力される信号（即ち、ＸＣ入力信号）は、Ｃ入力信号のＨとＬとを反転させた信号である。また、インバーター２、６には、セット端子とリセット端子（図示せず）とがそれぞれ設けられている。
【００２９】
クロックドインバーター１、３、４、５と、インバーター２、６との接続関係を説明すると、図２（ａ）に示すように、クロックドインバーター１の出力端子は、インバーター２の入力端子と、クロックドインバーター３の出力端子とに接続されている。また、インバーター２の出力端子と、クロックドインバーター３の入力端子は、クロックドインバーター４の入力端子に接続されている。さらに、クロックドインバーター４の出力端子は、クロックドインバーター５の出力端子と、インバーター６の入力端子と、クロックドインバーター１の入力端子と、Ｑ出力端子とに接続されている。また、クロックドインバーター５の入力端子とインバーター６の出力端子は、ＸＱ出力端子に接続されている。
【００３０】
これにより、Ｃ入力信号に同期して、Ｑ出力端子からＱ出力信号が出力されると共に、ＸＱ出力端子からＸＱ出力信号が出力される。図２（ｂ）に示すように、Ｑ出力信号はＣ入力信号と比べて周期が２倍（即ち、周波数が１／２）の信号であり、ＸＱ出力信号はＱ出力信号のＨとＬとを反転させた信号である。
図３は、図２（ａ）及び（ｂ）に示したＦＦ回路１０を論理回路の符号を用いて示した図である。図３に示すように、このＦＦ回路１０は、例えば、クロックドインバーター１、３、４、５と、インバーター２、６とを含む。これらの中で、インバーター２、６は、例えば、１つのＡＮＤ回路と１つのＮＯＲ回路との組み合わせによりそれぞれ構成され、ＡＮＤ回路の入力端子にはリセット（ＸＲ）端子が接続され、ＮＯＲ回路の入力端子にはセット（Ｓ）端子が接続されている。本発明において、これらインバーター１〜６を構成している各トランジスターは、フローティングボディ型の部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（即ち、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ）からなる。
【００３１】
ところで、図２（ａ）及び（ｂ）に示したように、分周回路５０は、高い周波数のクロック信号を各段のＦＦ回路１０で順次分周して、低い周波数の信号に変換する。 このため、発振回路からみて近い側（即ち、前段）のＦＦ回路１０に含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは高い周波数のクロック信号で動作し、発振回路からみて遠い側（即ち、後段）のＦＦ回路１０に含まれるＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは低い周波数のクロック信号で動作する。
【００３２】
例えば、発振回路から３２ｋＨｚの入力信号が供給され、各ＦＦ回路１０は入力信号を２分周（つまり、周波数を１／２に変換）して出力する。ＦＦ回路１０を例えば１５段接続すると、３２ｋＨｚの信号は最終的に１Ｈｚとなる。このとき、１段目のＦＦ回路１０を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは例えば３２ＫＨｚの信号で動作し、１５段目のＦＦ回路１０を構成するＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは例えば１Ｈｚの信号で動作する。
【００３３】
図４（ａ）及び（ｂ）は、クロックドインバーター１の構成例を示す回路図と、その動作例を示すタイミングチャートである。図４（ａ）に示すように、クロックドインバーター１は、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１、１２と、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１３、１４と、を有する。これらの中で、ＭＯＳＦＥＴ１１、１３はインバーター本体を構成しており、ＭＯＳＦＥＴ１１のソースは例えば接地電位（又は、レギュレータ電位Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ１３のドレインは例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ１１、１３のゲートはそれぞれクロックドインバーター１の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ１２はＭＯＳＦＥＴ１１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ１４はＭＯＳＦＥＴ１３と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ１２のゲートはＣ入力端子に接続され、ＭＯＳＦＥＴ１４のゲートはＸＣ入力端子に接続されている。
【００３４】
図４（ａ）及び（ｂ）に示すように、このクロックドインバーター１では、Ｃ入力信号がＨ（即ち、ＸＣ入力信号がＬ）のときは、ＭＯＳＦＥＴ１２、１４が共にオンするため、クロックドインバーター１は、その名のとおりインバーター（即ち、入力信号がＨであればＬを出力し、入力信号がＬであればＨを出力する素子）として機能する。一方、Ｃ入力信号がＬ（即ち、ＸＣ入力信号がＨ）のときは、ＭＯＳＦＥＴ１２、１４が共にオフするため、ＭＯＳＦＥＴ１１のドレインと出力端子Ｂとの間が電気的に分離される共に、ＭＯＳＦＥＴ１３のソースと出力端子Ｂとの間が電気的に分離される。従って、出力端子Ｂの電位はそのままの状態に保持される。
【００３５】
ここで、分周回路５０の動作時は通常、前段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４が高い周波数で動作（即ち、高い周波数に同期してオン、オフ）する。また、後段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４が低い周波数で動作する。なお、図１に示した他のクロックドインバーター３、４、５も、例えば、図４（ａ）及び（ｂ）に示したクロックドインバーター１と同じ構成を有する。
【００３６】
図５は、インバーター２の構成例を示す回路図である。図５に示すように、このインバーター２は、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２３と、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２４〜２６と、を有する。これらの中で、ＭＯＳＦＥＴ２１、２５はインバーター本体を構成しており、ＭＯＳＦＥＴ２１のソースは例えば接地電位（又は、Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ２５のドレインは例えば電源電位Ｖｄｄに接続されている。また、これらＭＯＳＦＥＴ２１、２５のゲートはそれぞれインバーター２の入力端子Ａに接続されている。さらに、ＭＯＳＦＥＴ２２はＭＯＳＦＥＴ２１と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２４はＭＯＳＦＥＴ２５と出力端子Ｂとの間に接続されている。また、ＭＯＳＦＥＴ２２のゲートはリセット（ＸＲ）端子に接続され、ＭＯＳＦＥＴ２４のゲートはセット（Ｓ）端子に接続されている。さらに、ＭＯＳＦＥＴ２３は接地電位（又は、Ｖｒｅｇ）と出力端子Ｂとの間に接続され、ＭＯＳＦＥＴ２６は電源電位ＶｄｄとＭＯＳＦＥＴ２４との間に接続されている（即ち、ＭＯＳＦＥＴ２５と並列に接続されている。）。また、ＭＯＳＦＥＴ２３のゲートはＳ入力端子に接続され、ＭＯＳＦＥＴ２６のゲートはＸＲ入力端子に接続されている。
【００３７】
図５に示すように、このインバーター２では、Ｓ入力端子に入力される信号がＬで、且つ、ＸＲ入力端子に入力される信号がＨのときは、ＭＯＳＦＥＴ２２、２４がオンし、ＭＯＳＦＥＴ２３、２６がオフするため、インバーター２は、その名のとおりインバーターとして機能する。一方、Ｓ入力端子に入力される信号がＨで、且つ、ＸＲ入力端子に入力される信号がＬのときは、ＭＯＳＦＥＴ２２、２４がオフし、ＭＯＳＦＥＴ２３、２６がオンするため、出力端子Ｂの電位は入力端子Ａに入力される信号のＨ、Ｌに依存せずに、接地電位（又は、Ｖｒｅｇ）となる。従って、Ｂ電位の初期設定が可能になる。
【００３８】
ここで、分周回路５０の動作時は通常、前段のＦＦ回路１０では、ＭＯＳＦＥＴ２１、２５が高い周波数で動作（即ち、高い周波数に同期してオン、オフ）し、ＭＯＳＦＥＴ２２、２４はオンになり、ＭＯＳＦＥＴ２３、２６はオフになる。後段のＦＦ回路１０では、ＭＯＳＦＥＴ２１、２５が低い周波数で動作し、ＭＯＳＦＥＴ２２、２４はオンになり、ＭＯＳＦＥＴ２３、２６はオフになる。
【００３９】
即ち、図示しない発振回路がその発振動作を開始した後、この発振回路に接続された分周回路５０内のＦＦ回路１０では、インバーター２に繋がるセット（Ｓ）端子の電位がＬに固定され、リセット（ＸＲ）端子の電位がＨに固定される。これにより、図５に示したＮチャネル型のＭＯＳＦＥＴ２３と、Ｐチャネル型のＭＯＳＦＥＴ２６がオフになり、Ｎチャネル型のＭＯＳＦＥＴ２２と、Ｐチャネル型のＭＯＳＦＥＴ２４がオンになる。また、Ｎチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５とにより、インバーター本体が構成される。前段のＦＦ回路１０では、これらＭＯＳＦＥＴ２１、２５が高い周波数でオン／オフを繰り返し、後段のＦＦ回路１０では、これらＭＯＳＦＥＴ２１、２５が低い周波数でオン／オフを繰り返す。
【００４０】
ところで、ＦＢ−ＰＤ−ＳＯＩ―ＭＯＳＦＥＴのゲート電極に、一定の間隔でＨとＬとが入れ替わる入力信号（即ち、振幅電圧）を繰り返し印加すると、数秒後には、オン電流とオフリーク電流は、その動作周波数に依らず安定した値を取る。つまり、分周回路５０を構成する個々のＭＯＳＦＥＴのボディ電位にはそれぞれ安定状態がある。
この点について、図５に示したインバーター２を例に説明する。図５において、セット（Ｓ）端子の電位がＬに固定され、リセット（ＸＲ）端子の電位がＨに固定されると、ＭＯＳＦＥＴ２２、２３、２４、２６の各ボディ領域（中性領域）の電位（即ち、ボディ電位）は、各々のソース領域の電位（以下、ソース電位ともいう。）で安定するようになる（例えば、後述の図１１（ｂ）の過程Ｉ、ＩＩを参照。）。即ち、Ｎチャネル型のＭＯＳＦＥＴ２２、２３ボディ電位はＬに固定され、Ｐチャネル型のＭＯＳＦＥＴ２４、２６のボディ電位はＨに固定され、それぞれ安定する。
【００４１】
一方、インバーターを構成するＮチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５のそれぞれのボディ電位は、入力端子Ａに印加される入力信号（振幅電圧）の振幅に伴い振動はするものの、Ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、ソース電位（Ｌ）とソース電位から閾値電圧分だけ低い電位との間で安定振動し、Ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位はソース電位（Ｈ）とソース電位から閾値電圧分だけ高い電位との間で安定して振動する（例えば、後述の図１２（ｂ）の過程ＩＩＩ、ＩＶを参照）。即ち、Ｎチャネル型のＭＯＳＦＥＴ２１のボディ電位は、そのソース電位よりも低い領域で固定電位差間を安定して振動し、Ｐチャネル型のＭＯＳＦＥＴ２５のボディ電位は、そのソース電位よりも高い領域で固定電位差間を安定して振動する。
【００４２】
このように、同じチャネル型のＭＯＳＦＥＴであっても、ＭＯＳＦＥＴ２１のボディ電位は振動し、ＭＯＳＦＥＴ２２、２３のボディ電位は固定されるため、ＭＯＳＦＥＴ２１と、ＭＯＳＦＥＴ２２、２３とでは異なる電気的特性を示す。同様に、Ｐチャネル型でも、ＭＯＳＦＥＴ２５のボディ電位は振動し、ＭＯＳＦＥＴ２４、２６のボディ電位は固定されるため、ＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ２４、２６とでは異なる電気的特性を示す。
【００４３】
例えば、後述の図１３（ａ）及び（ｂ）に示すように、Ｎチャネル型のＭＯＳＦＥＴ２１では、ゲート電極の電位（以下、ゲート電位ともいう。）が振幅してオン／オフ駆動を開始すると、オン電流／オフリーク電流は徐々に小さくなるが、数秒後には、オン電流／オフリーク電流がそれぞれ安定した値となり、安定した伝達特性が示されるようになる。一方、Ｎチャネル型のＭＯＳＦＥＴ２２では、ゲート電位が固定されているため、ボディ電位がソース電位と一致した状態で安定する。このとき、ボディ電位の違いから、ＭＯＳＦＥＴ２２の閾値電圧は、ＭＯＳＦＥＴ２１の閾値電圧よりも見かけ上小さくなり、ＭＯＳＦＥＴ２２のオン電流値は、ＭＯＳＦＥＴ２１のオン電流値と比べて増加する。同様に、Ｐチャネル型でも、ボディ電位の違いから、ＭＯＳＦＥＴ２４の閾値電圧の絶対値は、ＭＯＳＦＥＴ２５の閾値電圧の絶対値よりも見かけ上小さくなり、ＭＯＳＦＥＴ２４のオン電流値は、ＭＯＳＦＥＴ２５のオン電流値と比べて増加する。
【００４４】
そこで、本発明では、このようなボディ電位の安定状態の違いを考慮すると共に、分周回路５０における各ＭＯＳＦＥＴの位置付けを考慮して、分周回路５０に含まれる各ＭＯＳＦＥＴの閾値電圧を最適化した回路設計を行う。
具体的には、発振回路に近い前段（少なくとも１段目を含む。）のＦＦ回路１０に含まれるＭＯＳＦＥＴのうち、高い周波数でオン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５を閾値電圧の絶対値が低いＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴで構成する。また、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴのうち、低い周波数でオン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５を閾値電圧の絶対値が高いＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴで構成する。即ち、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定する。│Ｖｔｈ１│と│Ｖｔｈ２│の差は、例えば０．０５〜０．１Ｖ程度にする。
【００４５】
即ち、高い周波数で動作する前段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ１１、１２、２１の閾値電圧をＶｔｈ１（Ｎ）とし、前段のＦＦ回路１０に含まれるＰチャネル型のＭＯＳＦＥＴ１３、１４、２６の閾値電圧をＶｔｈ１（Ｐ）とする。また、低い周波数で動作する後段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ１１、１２、２１の閾値電圧をＶｔｈ２（Ｎ）とし、後段のＦＦ回路１０に含まれるＰチャネル型のＭＯＳＦＥＴ１３、１４、２６の閾値電圧をＶｔｈ２（Ｐ）とする。このとき、Ｖｔｈ１（Ｎ）＜Ｖｔｈ２（Ｎ）に設定すると共に、│Ｖｔｈ１（Ｐ）│＜│Ｖｔｈ２（Ｐ）│に設定する。これにより、前段のＦＦ回路１０ではオン電流を増やすことができ、後段のＦＦ回路１０ではオフリーク電流を減らすことができる。
【００４６】
また、初期値セット・リセットの役割を担い、通常オフの固定ゲート電圧を有するＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値を、前段及び後段のＦＦ回路１０において（つまり、分周回路５０に含まれる全てのＦＦ回路１０において）全て同じ値に揃え、これを│Ｖｔｈ３│とする。このとき、│Ｖｔｈ２│≦│Ｖｔｈ３│に設定することが好ましい。これにより、前段及び後段のＦＦ回路１０において、通常オフであるＭＯＳＦＥＴ２３、２６の抵抗成分を高めることができ、オフリーク電流をさらに低減することができる。同様に、初期値セット・リセットの役割をし、通常オンの固定ゲート電圧を有するＭＯＳＦＥＴ２２、２４の閾値電圧の絶対値を、前段及び後段のＦＦ回路１０において全て同じ値に揃え、これを│Ｖｔｈ４│とする。このとき、│Ｖｔｈ４│≦│Ｖｔｈ１│に設定することが好ましい。これにより、前段及び後段のＦＦ回路１０において、通常オンであるＭＯＳＦＥＴ２２、２４の抵抗成分を低くすることができ、オン電流をさらに増大させることができる。
【００４７】
また、前段及び後段のＦＦ回路１０において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値が│Ｖｔｈ３│に揃えられ、ＭＯＳＦＥＴ２２、２４の閾値電圧の絶対値が│Ｖｔｈ４│に揃えられることにより、前段のＦＦ回路１０と後段のＦＦ回路１０とを、同じ条件（例えば、同じ電圧値）でセット・リセットすることができる。
また、本発明では上記の設定に加えて、各段のＦＦ回路１０において、同一の役割を担うＮチャネル型のＭＯＳＦＥＴと、Ｐチャネル型のＭＯＳＦＥＴの各閾値電圧の絶対値を、同一の値に設定することが好ましい。例えば、Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定することが好ましく、また、Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定することが好ましい。これにより、各ＦＦ回路１０において、Ｎチャネル型のＭＯＳＦＥＴ２１と、Ｐチャネル型のＭＯＳＦＥＴ２５とを同じ条件（例えば、同じ電圧値）で、同じタイミングで、オン、オフさせることができる。
【００４８】
さらに、本発明では上記の設定に加えて、各段のＦＦ回路１０において、同一の役割を担うＮチャネル型のＭＯＳＦＥＴと、Ｐチャネル型のＭＯＳＦＥＴの各サイズを、同一の値に設定することが好ましい。例えば、高い周波数で動作する前段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ２１のゲート長をＬ１（Ｎ）、ゲート幅をＷ１（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ１３、１４、２６のゲート長をＬ１（Ｐ）、ゲート幅をＷ１（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ１（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）であることが好ましい。同様に、低い周波数で動作する後段のＦＦ回路１０に含まれるＮチャネル型のＭＯＳＦＥＴ２１のゲート長をＬ２（Ｎ）、ゲート幅をＷ２（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ２６のゲート長をＬ２（Ｐ）、ゲート幅をＷ２（Ｐ）としたとき、Ｌ２（Ｎ）＝Ｌ２（Ｐ）で、Ｗ２（Ｎ）＝Ｗ２（Ｐ）であることが好ましい。これにより、閾値電圧あるいは閾値電圧以下のサブスレショルド電流を用いる回路において、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流のバランスが良くなる。なぜなら、サブスレショルド領域のスイングＳ値は、ＰチャネルとＮチャネルの各トランジスターがともに理想値に近い同程度の値を取り、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流比がほぼ等しくなるからである。また、ＰチャネルとＮチャネルの各トランジスターの寸法を、同じ最小寸法に取れば、回路を縮小化・素子を高集積化することができる。
【００４９】
このように、本発明の第１実施形態によれば、前段のＦＦ回路１０のＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が、後段のＦＦ回路１０のＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値よりも低い値に設定されている。これにより、前段のＦＦ回路１０では低電圧でも大きなオン電流を得ることができ、例えばインバーター１〜６の動作速度を高める（即ち、遅延時間を減らす）ことができる。
【００５０】
このため、高周波で動作する前段のＦＦ回路１０において、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、前段のＦＦ回路１０では、オン電流の増大とトレードオフで、オフリーク電流が増大してしまうものの、例えばウォッチ等においては、発振回路に接続される１〜５段目のＦＦ回路１０のＭＯＳＦＥＴ数は数個〜数十個と少ない。それゆえ、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１〜２６として、例えばオフリーク電流が０．０１〜０．１ｎＡのＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴを使用したとしても、充放電電流以外の静止電流を１〜１０ｎＡ以内に抑制することができる。従って、消費電流をほとんど増加させること無く、前段のＦＦ回路１０を安定動作させることが可能である。
【００５１】
一方、後段のＦＦ回路１０では、ＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が（前段と比べて）高い値に設定されるため、オフリーク電流を例えば０．００１〜０．０１ｎＡ以下に抑えることができる。このため、例えば、後段のＦＦ回路１０が十数段に亘って連なる場合や、後段のＦＦ回路１０の後に制御回路が連なる場合など、数千以上の多数のＭＯＳＦＥＴからなる回路においてさえ、充放電電流以外の静止電流を１〜１０ｎＡ以内に抑制することができる。また、後段のＦＦ回路１０では、オフリーク電流の抑制とトレードオフで、オン電流が低くなってしまうが、後段は動作周波数が低いため、ＦＦ回路１０の動作不良を回避することができる。これにより、例えば、０．５Ｖ以下の超低電圧駆動が可能になる。
【００５２】
この第１実施形態では、前段のＦＦ回路１０に含まれＭＯＳＦＥＴ１１〜１４、２１、２５が本発明の「第１のトランジスター」に対応し、後段のＦＦ回路１０に含まれＭＯＳＦＥＴ１１〜１４、２１、２５が本発明の「第２のトランジスター」に対応している。また、ＭＯＳＦＥＴ２３、２６が本発明の「第３のトランジスター」に対応し、ＭＯＳＦＥＴ２２、２４が本発明の「第４のトランジスター」に対応している。また、前段のＦＦ回路１０が本発明の「第１のフリップフロップ回路」に対応し、後段のＦＦ回路１０が本発明の「第２のフリップフロップ回路」に対応している。
【００５３】
なお、この第１実施形態では、インバーター２、６がセット（Ｓ）端子とリセット（ＸＲ）端子の両方を有する場合について説明したが、本発明はこれに限られることはない。例えば、図６に示すように、インバーター２は、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１、２２、２５、２６と、リセット（ＸＲ）端子と、入力端子Ａ、Ｂのみを有する構成であっても良い。即ち、セット（Ｓ）端子は無くても良い。インバーター６についても同様である。このような構成であっても、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値を、後段のＦＦ回路１０に含まれるＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも低くすることにより、上記の第１実施形態と同様の効果を得ることができる。
【００５４】
（２）第２実施形態
図７は、本発明の第２実施形態に係る半導体装置１００の構成例を示すブロック図である。図７に示す半導体装置１００は、例えばウォッチに内蔵される半導体装置１００であり、発振回路４０と、分周回路５０と、制御回路６０と、検出回路７０と、電源回路８０と、を有する。発振回路４０と、電源回路８０と、検出回路７０はアナログ回路であり、分周回路５０と、制御回路６０はデジタル回路である。
【００５５】
図８は、発振回路４０の構成例を示す回路図である。図８に示すように、この発振回路４０は、発振インバーター４１と、水晶発振子４２と、抵抗器４３と、キャパシタ４４〜４６と、を含む。この発振回路４０では、水晶発振子４２とキャパシタ４４、４５とにより共振回路が構成されており、この共振回路に発振インバーター４１が接続されることにより、特定の周波数（例えば、３２ｋＨｚ）を発振するようになっている。また、この発振回路４０の出力端子には、波形整形用のＮＡＮＤ回路９０が接続されている。
【００５６】
図９は、ＮＡＮＤ回路９０の構成例を示す回路図である。
図９に示すように、このＮＡＮＤ回路９０は、例えば、Ｎチャネル型のＭＯＳＦＥＴ９１、９２と、Ｐチャネル型のＭＯＳＦＥＴ９３、９４と、を有する。例えば、ＭＯＳＦＥＴ９１のソースは例えば接地電位（又は、Ｖｒｅｇ）に接続され、ＭＯＳＦＥＴ９１のドレインはＭＯＳＦＥＴ９２のソースに接続されている。また、ＭＯＳＦＥＴ９２〜９４の各ドレインは出力端子Ｙに接続されている。さらに、ＭＯＳＦＥＴ９３、９４の各ソースは電源電位ＶＤＤに接続されている。また、ＭＯＳＦＥＴ９１、９４の各ゲートは入力端子Ａに接続され、ＭＯＳＦＥＴ９２、９３の各ゲートは入力端子Ｂに接続されている。
【００５７】
このＮＡＮＤ回路９０では、例えば入力端子Ａが図８に示した発振回路４０の出力端子に接続されており、入力端子Ａに特定の周波数（例えば、３２ｋＨｚ）の振幅電圧が印加されるようになっている。これにより、入力端子Ａにゲートが接続されたＭＯＳＦＥＴ９１、９４は、高い周波数で動作（即ち、高い周波数に同期してオン、オフ）する。また、入力端子Ｂには、例えば信号ＴとしてＨが印加され、ＭＯＳＦＥＴ９２がオンし、ＭＯＳＦＥＴ９３がオフする。つまり、ＭＯＳＦＥＴ９２が通常オンであり、ＭＯＳＦＥＴ９３が通常オフである。
【００５８】
ところで、この第２実施形態では、ＮＡＮＤ回路９０に含まれる全てのＭＯＳＦＥＴ９１〜９４は、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴからなる。そして、高い周波数で動作するＭＯＳＦＥＴ９１、９４の閾値電圧の絶対値を│Ｖｔｈ５│とし、通常オフのＭＯＳＦＥＴ９３の閾値電圧の絶対値を│Ｖｔｈ６│とし、通常オンのＭＯＳＦＥＴ９２の閾値電圧の絶対値を│Ｖｔｈ７│としたとき、各値を例えば、│Ｖｔｈ５│≦│Ｖｔｈ１│、│Ｖｔｈ６│＝│Ｖｔｈ３│、│Ｖｔｈ７│＝│Ｖｔｈ４│に設定する。これにより、ＮＡＮＤ回路９０において、オン電流を増やすことができ、オフリーク電流を減らすことができる。
【００５９】
また、本発明では上記の設定に加えて、高い周波数で動作するＮチャネル型のＭＯＳＦＥＴ９１の閾値電圧と、Ｐチャネル型のＭＯＳＦＥＴ９４の閾値電圧の絶対値とを、同一の値に設定することが好ましい。即ち、Ｎチャネル型のＭＯＳＦＥＴ９１の閾値電圧をＶｔｈ５（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ９４の閾値電圧をＶｔｈ５（Ｐ）としたとき、Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定することが好ましい。これにより、Ｎチャネル型のＭＯＳＦＥＴ９１と、Ｐチャネル型のＭＯＳＦＥＴ９４とを同じ条件（例えば、同じ電圧値）で、同じタイミングで、オン、オフさせることができる。
【００６０】
さらに、本発明では上記の設定に加えて、ＭＯＳＦＥＴ９１、９４の各サイズを、同一の値に設定することが好ましい。即ち、Ｎチャネル型のＭＯＳＦＥＴ９１のゲート長をＬ５（Ｎ）、ゲート幅をＷ５（Ｎ）とし、Ｐチャネル型のＭＯＳＦＥＴ９４のゲート長をＬ５（Ｐ）、ゲート幅をＷ５（Ｐ）としたとき、Ｌ１（Ｎ）＝Ｌ５（Ｐ）、Ｗ１（Ｎ）＝Ｗ１（Ｐ）であることが好ましい。これにより、閾値電圧あるいは閾値電圧以下のサブスレショルド電流を用いる回路において、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流のバランスが良くなる。なぜなら、サブスレショルド領域のスイングＳ値は、ＰチャネルとＮチャネルの各トランジスターがともに理想値に近い同程度の値を取り、ＰチャネルとＮチャネルの各トランジスターのＯｎ／Ｏｆｆ電流比がほぼ等しくなるからである。また、ＰチャネルとＮチャネルの各トランジスターの寸法を、同じ最小寸法に取れば、回路を縮小化・素子を高集積化することができる。
【００６１】
このように、本発明の第２実施形態によれば、発振回路４０に最も近いＮＡＮＤ回路９０では、高い周波数で動作するＭＯＳＦＥＴ９１、９４の閾値電圧の絶対値が、前段のＦＦ回路１０に含まれるＭＯＳＦＥＴ１１〜１４、２１、２５と少なくとも同じ、又はそれよりも低い値に設定されるため、低電圧でも大きなオン電流を得ることができ、ＭＯＳＦＥＴ９１、９４からなるインバーターの動作速度を高める（即ち、遅延時間を減らす）ことができる。これにより、半導体装置において、分周抜けなどの動作不良を回避することができ、回路動作の安定性を高めることができる。また、低スタンドバイ電流と例えば０．５Ｖ以下の超低電圧駆動を両立することができる。
この第２実施形態では、ＭＯＳＦＥＴ９１、９４が本発明の「第５のトランジスター」に対応し、ＭＯＳＦＥＴ９３が本発明の「第６のトランジスター」に対応し、ＭＯＳＦＥＴ９２が本発明の「第７のトランジスター」に対応している。また、ＮＡＮＤ回路９０が本発明の「波形整形回路」に対応している。その他の対応関係は、第１実施形態と同じである。
【００６２】
（３）第３実施形態
上記の第１、第２実施形態では、例えば、図１０（ａ）に示すように、分周回路５０を前段と後段とに区分し、分周回路５０が動作している通常時に、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を、ＮＡＮＤ回路９０と、前段のＦＦ回路１０と、後段のＦＦ回路１０とで差別化することについて説明した。しかしながら、本発明はこれに限られることはない。
【００６３】
例えば図１０（ｂ）に示すように、分周回路５０を前段と、中段と、後段と、に区分し、この区分に従って閾値電圧の絶対値を差別化しても良い。ここで、中段とは、発振回路４０からの距離が、前段より遠く且つ後段よりも近い位置のことであり、前段と後段の間の位置のことである。中断のＦＦ回路１０において、分周回路５０が動作している通常時に、オン、オフを繰り返すＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ８│としたとき、この値を│Ｖｔｈ１│＜│Ｖｔｈ８│＜│Ｖｔｈ２│に設定する。
或いは、分周回路５０を前段と、中段と、後段の３段ではなく、４段又はそれ以上の段数にさらに細かく区分し、発振回路４０から離れるほどＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値が高くなるように設定しても良い。これにより、分周回路５０における回路動作の安定性と、省電力性をより細かに調整することができる。
【００６４】
（４）ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴについて
次に、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの電気的特性について説明する。
ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、例えば交流電圧又はパルス電圧のように、一定の間隔でＨとＬとが入れ替わる入力信号（即ち、振幅電圧）が印加されるとき、その起動初期の数秒間、閾値電圧の絶対値が低く、時間の経過と共に、閾値電圧の絶対値が高くなる傾向がある。このような閾値電圧の変動は、起動初期の数秒間は、ボディ領域のうちの中性領域とソース領域との間に順方向のバイアスが働き、ソース領域の多数キャリアが中性領域に移動して、ボディ中性領域の多数キャリアを消滅させるため、ボディ領域全体の電位が不安定となることに起因している。この点について、例えば、Ｎチャネル型のＭＯＳＦＥＴ２１を例に用いて説明する。
【００６５】
図１１（ａ）〜図１２（ｂ）はボディ領域６６の状態変化を示す図であり、これらのうちの各図（ａ）は空乏層６６ａと中性領域６６ｂの広がり具合を示す概念図であり、各図（ｂ）はボディ領域６６をソース端表面から深さ方向に切断したときの切断面におけるポテンシャルエネルギー分布を深さ方向に沿って示した図である。図１１（ｂ）及び図１２（ｂ）において、横軸はポテンシャルエネルギーを示し、縦軸はボディ領域６６の表面からの深さを示している。φ０は電圧が加わっていない初期のＭＯＳＦＥＴ２１の表面ポテンシャルである。φｆはボディ領域のフェルミレベルＥｆの関数で、ｑ・Φｆ＝Ｅｆ−Ｅｉである。ここでＥｉはイントリンジックシリコンフェルミレベル、ｑは電子の電荷量である。２φｆは閾値電圧に相当する。
【００６６】
まず、図１１（ａ）において、ゲート電極６３にゲート電圧Ｖｇを印加すると共に、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄを印加する。ゲート電圧Ｖｇとドレイン電圧Ｖｄは共に、直流電圧（即ち、周期的に方向が変化しない電圧）である。一例として、ソース領域６４とドレイン領域６５との間にドレイン電圧Ｖｄ＝０．４［Ｖ］を印加し、この状態でゲート電圧Ｖｇを例えば０［Ｖ］から０．４［Ｖ］にする。なお、ドレイン電圧Ｖｄは、図５に示した電源電位Ｖｄｄと、接地電位（又は、Ｖｒｅｇ）の差に相当する。また、閾値電圧がゲート印加電圧０．４Ｖより小さい場合について説明する。
【００６７】
すると、図１１（ａ）に示すように、ボディ領域６６において空乏層６６ａは徐々に大きく下方へ広がり、その分だけ中性領域６６ｂは（破線の領域から実線の領域まで）小さくなる。これを図１１（ｂ）に示す。Ｖｇを０Ｖから０．４Ｖに上げると、空乏層はすぐには広がらないため、ボディ領域６６のポテンシャルエネルギー（即ち、電位）も全体的に上昇する（過程Ｉ)。
【００６８】
また、この過程Ｉでは、ボディ領域６６の電位はソース領域６４の電位よりも高い。このため、図１１（ａ）及び（ｂ）において、Ｐ型であるボディ領域６６とＮ型であるソース領域６４との間には順方向のバイアスが働き、ソース領域６４から中性領域６６ｂに電子ｅが流れ込む。その結果、中性領域６６ｂにおいて多数キャリアであるホールｈと電子ｅとが再結合してホールｈが減少し、中性領域６６ｂが小さくなる（即ち、空乏層６６ａが拡がる）ため、中性領域６６ｂの電位が徐々に下がる（過程ＩＩ）。この中性領域６６ｂへの電子ｅの流れ込みは、中性領域６６ｂの電位がソース領域６４の電位とほぼ同じ大きさになるまで続く。中性領域６６ｂの電位とソース領域６４の電位がほぼ同じ大きさになると、順方向のバイアスが働かなくなるので電子ｅの流れ込みが止まり、中性領域６６ｂの縮小も止まる。つまり、ソース領域６４とボディ領域（空乏層６６ａと中性領域６６ｂ）とが平衡状態となり、ボディ領域６６の電位（多数キャリア数）が安定する。起動初期の数秒間において、Ｎチャネル型のＭＯＳＦＥＴ２１がオンしている間は、過程Ｉと過程ＩＩとが並行して進む。
【００６９】
そして、中性領域６６ｂの多数キャリア数が安定すると、図１２（ａ）及び（ｂ）に示すように、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせてボディ領域６６の電位は全体的にシフトするようになる（過程ＩＩＩ、ＩＶ）。これらの過程ＩＩＩ、ＩＶでは、中性領域６６ｂの電位はソース領域６４の電位よりも低くなり、ボディ領域６６とソース領域６４との間には逆方向のバイアスが働くので、ソース領域６４と中性領域６６ｂとの間で電荷の移動は生じにくい。そのため、中性領域６６ｂの大きさ（すなわち、多数キャリア数）はほとんど変化しない。空乏層６６ａと中性領域６６ｂとが平衡状態を維持したまま、ＭＯＳＦＥＴ２１のオン／オフ駆動に合わせて、ボディ領域６６の電位は全体的に下降、上昇を繰り返す。
【００７０】
図１３（ａ）及び（ｂ）は、ＭＯＳＦＥＴ２１を連続してオン／オフさせたときのオン電流とオフリーク電流を実際に測定した結果を示す図である。図１３（ａ）の横軸は時間を示し、縦軸はオン電流を示す。また、図１３（ｂ）の横軸は時間を示し、縦軸はオフリーク電流を示す。ここでは、ゲート電極６３とドレイン領域６５とを電気的に接続（即ち、短絡）すると共に、ゲート・ソース間に電圧Ｖｇｓ＝０．４Ｖを５００ｍｓｅｃ間隔で印加した。
【００７１】
図１３（ａ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オン電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オン電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。同様に、図１３（ｂ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オフリーク電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。つまり、ＭＯＳＦＥＴ２１のオン／オフ駆動を開始してから約１０秒が経過すると、ヒステリシスが無くなり、そのオン／オフ比はＦＤ−ＳＯＩ−ＭＯＳＦＥＴの理想特性に近いものとなった。
【００７２】
このように、Ｎチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１は、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフリーク電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。その理由は、起動時においては、中性領域６６ｂの電位はソース領域６４の電位よりも高く、見かけ上の閾値電圧の絶対値が小さくなるからである。また、安定時においては、中性領域６６ｂの電位はソース領域６４の電位よりも小さくなり、見かけ上の閾値電圧の絶対値は大きくなる。また、ソースとボディ間では逆方向のバイアスが加わり、ソース領域６４から中性領域６６ｂに電子ｅが流れ込みにくくなり、中性領域６６ｂ及び空乏層６６ａの大きさがほとんど変化しなくなる。このため、ゲート電位は、空乏層を広げることなく、ソースとチャネル間の電位障壁にほとんど１００％作用し、急峻なサブスレショルド電流特性を示す。
【００７３】
また、このような特性は、Ｎチャネル型だけでなく、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでも見られる。即ち、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴは、起動時の方が安定時よりも、同じゲート電圧Ｖｇでより大きなドレイン電流（即ち、オン電流、オフリーク電流）Ｉｄを流すことができ、より大きな電力を供給することができる。同時にリーク電流が増加する。図示しないが、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴの起動時は、中性領域の電位はソース領域の電位よりも低く、順方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込んで中性領域が小さくなる。また、安定時においては、中性領域の電位はソース領域の電位よりも大きくなり、逆方向のバイアスによって、ソース領域から中性領域にホールｈが流れ込みにくくなっている。これにより、Ｐチャネル型のＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいては、起動時の閾値電圧の絶対値は、安定時の閾値電圧の絶対値よりも低い値となっている。
【００７４】
なお、ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電圧Ｖｇの絶対値、ドレイン電圧Ｖｄの絶対値、又は、ゲート・ソース間電圧Ｖｇｓの絶対値、がそれぞれ０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下に設定されていることが好ましい。即ち、上記のＭＯＳＦＥＴ１１〜１４、２１〜２６では、その駆動電圧の絶対値が０．８［Ｖ］以下、より望ましくは０．６［Ｖ］以下であることが好ましい。これにより、ボディ領域において、インパクトイオナイゼーションによるペアクリエーション（即ち、電子−ホール対の生成）をそれぞれ抑制することができ、各ボディ領域の電位が意図しない方向にそれぞれ変動してしまうことを防ぐことができるので、分周回路の特性の安定化に寄与することができる。なお、駆動電圧の絶対値が０．８［Ｖ］を超えると、ボディ領域においてペアクリエーションが発生しやすくなる。
【００７５】
なお、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの閾値電圧は、その測定方法に依存して変化する。このため、閾値電圧の大小を比較する際は、その測定方法を定義する必要がある。つまり、Ｎチャネル型、Ｐチャネル型毎に、その測定方法を一通りに決めておく必要がある。例えば、Ｎチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧以上の電圧を印加した後で、この印加電圧を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を０．４［Ｖ］から０［Ｖ］まで下降させ、この下降の際に測定される伝達特性に基づいて、Ｎチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。この時、ソースとドレイン間の電圧は、インパクトイオナイゼーションが発生しない低電圧に設定する。また、Ｐチャネル型のＭＯＳＦＥＴの閾値電圧は、ゲート・ソース間に使用（駆動）電圧の絶対値以上の電圧を印加した後で、この印加電圧の絶対値を徐々に減らして電流−電圧（ＤＣ−Ｉ−Ｖ）特性を評価することにより決定することができる。例えば、ゲート電圧Ｖｇ＝−０．４［Ｖ］を数〜十数秒間保持した後でゲート電圧を−０．４［Ｖ］から０［Ｖ］まで上昇させ、この上昇の際に測定される伝達特性に基づいて、Ｐチャネル型のＭＯＳＦＥＴの閾値電圧を決定することができる。
【符号の説明】
【００７６】
１、３、４、５ クロックドインバーター、２、６ インバーター、１０ 準スタティック型Ｔフリップフロップ回路（ＦＦ回路）、１１〜１４、２１〜２６、９１〜９４ ＦＢ−ＰＤ−ＳＯＩ−ＭＯＳＦＥＴ、４０ 発振回路、４１ 発振インバーター、４２ 水晶発振子、４３ 抵抗器、４４〜４６ キャパシタ、５０ 分周回路、６０ 制御回路、６３ ゲート電極、６４ ソース領域、６５ ドレイン領域、６６ ボディ領域、６６ａ 空乏層、６６ｂ 中性領域、７０ 検出回路、８０ 電源回路、９０ ＮＡＮＤ回路、１００ 分周回路
【特許請求の範囲】
【請求項１】
発振回路に対して複数個のフリップフロップ回路が複数段に亘って連なる分周回路であって、
前記発振回路に近い前段の側にあって高い周波数で動作する第１のフリップフロップ回路と、
前記発振回路から遠い後段の側にあって低い周波数で動作する第２のフリップフロップ回路と、を備え、
前記第１のフリップフロップ回路は、絶縁層上の半導体層に形成された第１のトランジスターを有し、
前記第１のトランジスターは、フローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第２のフリップフロップ回路は、前記絶縁層上の前記半導体層に形成された第２のトランジスターを有し、
前記第２のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第１のトランジスターの閾値電圧の絶対値を│Ｖｔｈ１│とし、前記第２のトランジスターの閾値電圧の絶対値を│Ｖｔｈ２│としたとき、
│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されていることを特徴とする分周回路。
【請求項２】
前記第１のトランジスターは、第１のＮ型トランジスターと、第１のＰ型トランジスターと、を含み、
前記第１のＮ型トランジスターのゲート長をＬ１（Ｎ）とし、
前記第１のＮ型トランジスターのゲート幅をＷ１（Ｎ）とし、
前記第１のＮ型トランジスターの閾値電圧をＶｔｈ１（Ｎ）と、一方、
前記第１のＰ型トランジスターのゲート長をＬ１（Ｐ）とし、
前記第１のＰ型トランジスターのゲート幅をＷ１（Ｐ）とし、
前記第１のＰ型トランジスターの閾値電圧をＶｔｈ１（Ｐ）としたとき、
Ｌ１（Ｎ）＝Ｌ１（Ｐ）、
Ｗ１（Ｎ）＝Ｗ１（Ｐ）、
Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定されていることを特徴とする請求項１に記載の分周回路。
【請求項３】
前記第２のトランジスターは、第２のＮ型トランジスターと、第２のＰ型トランジスターと、を含み、
前記第２のＮ型トランジスターのゲート長をＬ２（Ｎ）とし、
前記第２のＮ型トランジスターのゲート幅をＷ２（Ｎ）とし、
前記第２のＮ型トランジスターの閾値電圧をＶｔｈ２（Ｎ）とし、一方、
前記第２のＰ型トランジスターのゲート長をＬ２（Ｐ）とし、
前記第２のＰ型トランジスターのゲート幅をＷ２（Ｐ）とし、
前記第２のＰ型トランジスターの閾値電圧をＶｔｈ２（Ｐ）としたとき、
Ｌ２（Ｎ）＝Ｌ２（Ｐ）、
Ｗ２（Ｎ）＝Ｗ２（Ｐ）、
Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定されていることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項４】
前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第３のトランジスター、を有し、
前記第３のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オフのトランジスターであり、
前記第３のトランジスターの閾値電圧の絶対値を│Ｖｔｈ３│としたとき、
│Ｖｔｈ２│≦│Ｖｔｈ３│に設定されていることを特徴とする請求項１から請求項３の何れか一項に記載の分周回路。
【請求項５】
前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第４のトランジスター、を有し、
前記第４のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オンのトランジスターであり、
前記第４のトランジスターの閾値電圧の絶対値を│Ｖｔｈ４│としたとき、
│Ｖｔｈ４│≦│Ｖｔｈ１│に設定されていることを特徴とする請求項１から請求項４の何れか一項に記載の分周回路。
【請求項６】
請求項１から請求項５の何れか一項に記載の分周回路と、
前記発振回路と前記分周回路との間に配置され、前記発振回路から出力される振幅電圧を波形整形して前記分周回路に供給する波形整形回路と、を具備し、
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第５のトランジスター、を有し、
前記第５のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第５のトランジスターの閾値電圧の絶対値を│Ｖｔｈ５│としたとき、
│Ｖｔｈ５│≦│Ｖｔｈ１│に設定されていることを特徴とする半導体装置。
【請求項７】
前記第５のトランジスターは、第５のＮ型トランジスターと、第５のＰ型トランジスターと、を含み、
前記第５のＮ型トランジスターのゲート長をＬ５（Ｎ）とし、
前記第５のＮ型トランジスターのゲート幅をＷ５（Ｎ）とし、
前記第５のＮ型トランジスターの閾値電圧の絶対値をＶｔｈ５（Ｎ）とし、一方、
前記第５のＰ型トランジスターのゲート長をＬ５（Ｐ）とし、
前記第５のＰ型トランジスターのゲート幅をＷ５（Ｐ）とし、
前記第５のＰ型トランジスターの閾値電圧をＶｔｈ５（Ｐ）としたとき、
Ｌ５（Ｎ）＝Ｌ５（Ｐ）、
Ｗ５（Ｎ）＝Ｗ５（Ｐ）、
Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第６のトランジスター、を有し、
前記第６のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オフのトランジスターであり、
前記第６のトランジスターの閾値電圧の絶対値を│Ｖｔｈ６│としたとき、
│Ｖｔｈ２│≦│Ｖｔｈ６│に設定されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項９】
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第７のトランジスター、を有し、
前記第７のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オンのトランジスターであり、
前記第７のトランジスターの閾値電圧の絶対値を│Ｖｔｈ７│としたとき、
│Ｖｔｈ７│≦│Ｖｔｈ１│に設定されていることを特徴とする請求項６から請求項８の何れか一項に記載の半導体装置。
【請求項１】
発振回路に対して複数個のフリップフロップ回路が複数段に亘って連なる分周回路であって、
前記発振回路に近い前段の側にあって高い周波数で動作する第１のフリップフロップ回路と、
前記発振回路から遠い後段の側にあって低い周波数で動作する第２のフリップフロップ回路と、を備え、
前記第１のフリップフロップ回路は、絶縁層上の半導体層に形成された第１のトランジスターを有し、
前記第１のトランジスターは、フローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第２のフリップフロップ回路は、前記絶縁層上の前記半導体層に形成された第２のトランジスターを有し、
前記第２のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第１のトランジスターの閾値電圧の絶対値を│Ｖｔｈ１│とし、前記第２のトランジスターの閾値電圧の絶対値を│Ｖｔｈ２│としたとき、
│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されていることを特徴とする分周回路。
【請求項２】
前記第１のトランジスターは、第１のＮ型トランジスターと、第１のＰ型トランジスターと、を含み、
前記第１のＮ型トランジスターのゲート長をＬ１（Ｎ）とし、
前記第１のＮ型トランジスターのゲート幅をＷ１（Ｎ）とし、
前記第１のＮ型トランジスターの閾値電圧をＶｔｈ１（Ｎ）と、一方、
前記第１のＰ型トランジスターのゲート長をＬ１（Ｐ）とし、
前記第１のＰ型トランジスターのゲート幅をＷ１（Ｐ）とし、
前記第１のＰ型トランジスターの閾値電圧をＶｔｈ１（Ｐ）としたとき、
Ｌ１（Ｎ）＝Ｌ１（Ｐ）、
Ｗ１（Ｎ）＝Ｗ１（Ｐ）、
Ｖｔｈ１（Ｎ）＝−Ｖｔｈ１（Ｐ）に設定されていることを特徴とする請求項１に記載の分周回路。
【請求項３】
前記第２のトランジスターは、第２のＮ型トランジスターと、第２のＰ型トランジスターと、を含み、
前記第２のＮ型トランジスターのゲート長をＬ２（Ｎ）とし、
前記第２のＮ型トランジスターのゲート幅をＷ２（Ｎ）とし、
前記第２のＮ型トランジスターの閾値電圧をＶｔｈ２（Ｎ）とし、一方、
前記第２のＰ型トランジスターのゲート長をＬ２（Ｐ）とし、
前記第２のＰ型トランジスターのゲート幅をＷ２（Ｐ）とし、
前記第２のＰ型トランジスターの閾値電圧をＶｔｈ２（Ｐ）としたとき、
Ｌ２（Ｎ）＝Ｌ２（Ｐ）、
Ｗ２（Ｎ）＝Ｗ２（Ｐ）、
Ｖｔｈ２（Ｎ）＝−Ｖｔｈ２（Ｐ）に設定されていることを特徴とする請求項１又は請求項２に記載の分周回路。
【請求項４】
前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第３のトランジスター、を有し、
前記第３のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オフのトランジスターであり、
前記第３のトランジスターの閾値電圧の絶対値を│Ｖｔｈ３│としたとき、
│Ｖｔｈ２│≦│Ｖｔｈ３│に設定されていることを特徴とする請求項１から請求項３の何れか一項に記載の分周回路。
【請求項５】
前記第１のフリップフロップ回路又は前記第２のフリップフロップ回路の少なくとも一方は、前記絶縁層上の前記半導体層に形成された第４のトランジスター、を有し、
前記第４のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記分周回路の動作時に通常オンのトランジスターであり、
前記第４のトランジスターの閾値電圧の絶対値を│Ｖｔｈ４│としたとき、
│Ｖｔｈ４│≦│Ｖｔｈ１│に設定されていることを特徴とする請求項１から請求項４の何れか一項に記載の分周回路。
【請求項６】
請求項１から請求項５の何れか一項に記載の分周回路と、
前記発振回路と前記分周回路との間に配置され、前記発振回路から出力される振幅電圧を波形整形して前記分周回路に供給する波形整形回路と、を具備し、
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第５のトランジスター、を有し、
前記第５のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常、オン、オフを繰り返すトランジスターであり、
前記第５のトランジスターの閾値電圧の絶対値を│Ｖｔｈ５│としたとき、
│Ｖｔｈ５│≦│Ｖｔｈ１│に設定されていることを特徴とする半導体装置。
【請求項７】
前記第５のトランジスターは、第５のＮ型トランジスターと、第５のＰ型トランジスターと、を含み、
前記第５のＮ型トランジスターのゲート長をＬ５（Ｎ）とし、
前記第５のＮ型トランジスターのゲート幅をＷ５（Ｎ）とし、
前記第５のＮ型トランジスターの閾値電圧の絶対値をＶｔｈ５（Ｎ）とし、一方、
前記第５のＰ型トランジスターのゲート長をＬ５（Ｐ）とし、
前記第５のＰ型トランジスターのゲート幅をＷ５（Ｐ）とし、
前記第５のＰ型トランジスターの閾値電圧をＶｔｈ５（Ｐ）としたとき、
Ｌ５（Ｎ）＝Ｌ５（Ｐ）、
Ｗ５（Ｎ）＝Ｗ５（Ｐ）、
Ｖｔｈ５（Ｎ）＝−Ｖｔｈ５（Ｐ）に設定されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第６のトランジスター、を有し、
前記第６のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オフのトランジスターであり、
前記第６のトランジスターの閾値電圧の絶対値を│Ｖｔｈ６│としたとき、
│Ｖｔｈ２│≦│Ｖｔｈ６│に設定されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項９】
前記波形整形回路は、前記絶縁層上の前記半導体層に形成された第７のトランジスター、を有し、
前記第７のトランジスターはフローティングボディ型の部分空乏型トランジスターであって、前記波形整形回路の動作時に通常オンのトランジスターであり、
前記第７のトランジスターの閾値電圧の絶対値を│Ｖｔｈ７│としたとき、
│Ｖｔｈ７│≦│Ｖｔｈ１│に設定されていることを特徴とする請求項６から請求項８の何れか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２７３０４４（Ｐ２０１０−２７３０４４Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２３３８（Ｐ２００９−１２２３３８）
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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