ＲＦＩＤタグ
【課題】トランジスタと容量によって情報を記憶し、リフレッシュを必要としないＲＦＩＤタグを提供する。
【解決手段】第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有するＲＦＩＤタグであり、第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続される。
【解決手段】第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有するＲＦＩＤタグであり、第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。または本発明はＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を利用した無線タグ（ＲＦＩＤタグ、ＩＣタグ、ＩＤタグともいう）に関する。
【背景技術】
【０００２】
無線通信によりデータを交信することができる自動認識技術として、ＲＦＩＤが広まっている。ＲＦＩＤは、情報を記憶可能なＲＦＩＤタグと、ＲＦＩＤタグに記憶された情報の読み出しやＲＦＩＤタグへ情報の書き込みを行うリーダ／ライタとからなる。ＲＦＩＤタグは、たとえばアンテナなどを有する半導体装置からなる。
【０００３】
ＲＦＩＤタグはセッションフラグを備えている（特許文献１）。セッションフラグは、ＲＦＩＤタグから情報を読み出した後に、再度読み出すことを防止する。セッションフラグは、たとえば、”Ａ”及び”Ｂ”の２つの状態を有し、情報を読み出した際に”Ａ”から”Ｂ”へ設定される。
【０００４】
情報が読み出され、セッションフラグが”Ａ”から”Ｂ”となった後、電波が一時的に途切れても、ＲＦＩＤタグに設けられたメモリがセッションフラグの状態を保持している。再びＲＦＩＤタグが電波を受信しても、セッションフラグが状態”Ｂ”になっているため、ＲＦＩＤタグは”読み出し済み”のステータスとなっており、一度情報を読み出されたＲＦＩＤタグの再読み出しを防止できる。
【０００５】
通常、メモリはトランジスタ及び容量を有し、容量に電荷を蓄積して情報を記憶している。しかし容量に蓄積された電荷は様々な要因によってリークする。リーク電流の主な原因はトランジスタからの漏洩電流が挙げられる。このためリフレッシュが必要となる。なおリフレッシュとは、電荷が完全に消失する前に、メモリに蓄積されている情報を読み出し、その読み出し情報をもとにして、再びメモリへ電荷を蓄積することによって情報の書き込みを行う動作である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５５２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様の課題は、トランジスタと容量によって情報を記憶し、リフレッシュを必要としないＲＦＩＤタグを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様は、トランジスタと、トランジスタのソース及びドレインの一方に接続された容量を有し、容量に蓄積された電荷に対応する電圧をトランジスタのソース及びドレインの他方に印加するＲＦＩＤタグである。蓄積された電荷はトランジスタのソース及びドレインの他方側へ漏洩せず、容量に保持される。
【０００９】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続されるＲＦＩＤタグである。
【００１０】
第２のトランジスタおよび第１のトランジスタがオンになり、入力端子から容量に電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００１１】
第２のトランジスタおよび第１のトランジスタがオンになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１２】
本発明の一態様は、第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、第１の入力端子は第１のインバータの入力に電気的に接続され、第１のインバータの出力は第２のインバータの入力、第１のアナログスイッチの第２の制御端子および第２のアナログスイッチの第１の制御端子に電気的に接続され、第２のインバータの出力は第１のアナログスイッチの第１の制御端子、第２のアナログスイッチの第２の制御端子および第１のトランジスタのゲートに電気的に接続され、第２の入力端子は第１のアナログスイッチの入力に電気的に接続され、第１のアナログスイッチの出力は第１のトランジスタのソースおよびドレインの一方かつ第２のアナログスイッチの出力に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極およびバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第２のアナログスイッチの入力に電気的に接続されるＲＦＩＤタグである。
【００１３】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、第２の入力端子から容量に電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソースおよびドレインの一方側へ漏洩することなく、容量に保持される。
【００１４】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１５】
本発明の一態様は、アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、アンテナは整流回路及びロジック部に電気的に接続され、整流回路はロジック部およびフラグ保持回路に電気的に接続され、ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、フラグ保持回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、第２のトランジスタのゲートは論理回路に電気的に接続され、ソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのゲートは論理回路に電気的に接続され、ソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続され、第３のトランジスタのゲートは論理回路に電気的に接続され、ロジック部は入力端子に電気的に接続されるＲＦＩＤタグである。
【００１６】
整流回路はロジック部およびフラグ保持回路に電源電圧を供給する。
【００１７】
第２のトランジスタおよび第１のトランジスタがオンになり、入力端子から容量にロジック部からの出力信号に基づく電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００１８】
第２のトランジスタおよび第１のトランジスタがオンになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１９】
本発明の一態様は、アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、アンテナは整流回路及びロジック部に電気的に接続され、整流回路はロジック部およびフラグ保持回路に電気的に接続され、ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、フラグ保持回路は第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、ロジック部は第２の入力端子に電気的に接続され、第１の入力端子は第１のインバータの入力に電気的に接続され、第１のインバータの出力は第２のインバータの入力、第１のアナログスイッチの第２の制御端子および第２のアナログスイッチの第１の制御端子に電気的に接続され、第２のインバータの出力は第１のアナログスイッチの第１の制御端子、第２のアナログスイッチの第２の制御端子および第１のトランジスタのゲートに電気的に接続され、第２の入力端子は第１のアナログスイッチの入力に電気的に接続され、第１のアナログスイッチの出力は第１のトランジスタのソースおよびドレインの一方かつ第２のアナログスイッチの出力に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極およびバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第２のアナログスイッチの入力に電気的に接続されるＲＦＩＤタグである。
【００２０】
整流回路はロジック部およびフラグ保持回路に電源電圧を供給するＲＦＩＤタグである。
【００２１】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、第２の入力端子から容量にロジック部からの出力信号に基づく電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００２２】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【発明の効果】
【００２３】
本発明の一態様は、トランジスタと容量によって情報を記憶し、リフレッシュを必要とせず、情報を保持できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様の実施の形態１を説明する図である。
【図２】本発明の一態様の実施の形態１を説明する図である。
【図３】本発明の一態様の実施の形態１を説明する図である。
【図４】本発明の一態様の実施の形態１を説明する図である。
【図５】本発明の一態様の実施の形態２を説明する図である。
【図６】本発明の一態様の実施の形態２を説明する図である。
【図７】本発明の一態様の実施の形態２を説明する図である。
【図８】本発明の一態様の実施の形態２を説明する図である。
【図９】本発明の一態様の実施の形態３を説明する図である。
【図１０】本発明の一態様の実施の形態４を説明する図である。
【図１１】本発明の一態様の実施の形態４を説明する図である。
【図１２】本発明の一態様の実施の形態５を説明する図である。
【図１３】本発明の一態様の実施の形態５を説明する図である。
【図１４】本発明の一態様の実施の形態５を説明する図である。
【図１５】本発明の一態様の実施の形態５を説明する図である。
【図１６】本発明の一態様の実施の形態５を説明する図である。
【図１７】本発明の一態様の実施の形態５を説明する図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について、図面を用いて以下に説明する。同じものを指す符号は異なる図面間で共通して用いる。本発明は実施形態に限定されない。
【００２６】
（実施の形態１）
本実施の形態で開示するＲＦＩＤタグは、第１のトランジスタ２０１、第２のトランジスタ２０２、容量２０３、バッファ２０４、第３のトランジスタ２０５を有する回路を有する（図１（Ａ））。２０６は入力端子、２０７は出力端子を示す。２０８−２１０はそれぞれ制御端子を示す。２１１は基準電圧端子を示す。
【００２７】
第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５はそれぞれＮ型トランジスタまたはＰ型トランジスタである。バッファ２０４は例えば第１のインバータ１０と第２のインバータ１１とを直列に接続した回路からなる（図１（Ｂ））。
【００２８】
第２のトランジスタ２０２のゲートは制御端子２０８に電気的に接続される。ソースおよびドレインの一方は入力端子２０６に電気的に接続される。ソースおよびドレインの他方は、第１のトランジスタ２０１のソースおよびドレインの一方かつ第３のトランジスタ２０５のソースおよびドレインの一方に電気的に接続される。
【００２９】
第１のトランジスタ２０１のゲートは制御端子２０９に電気的に接続される。ソースおよびドレインの他方は容量２０３の一方の電極かつバッファ２０４の入力に電気的に接続される。
【００３０】
容量２０３の他方の電極は基準電圧端子２１１に電気的に接続される。
【００３１】
バッファ２０４の出力は出力端子２０７および第３のトランジスタ２０５のソースおよびドレインの他方に電気的に接続される。
【００３２】
第３のトランジスタ２０５のゲートは制御端子２１０に電気的に接続される。
【００３３】
次に動作を説明する。本実施の形態において情報”１”を電圧が高いとし、”０”を電圧が低いとする。
【００３４】
（初期状態）
初期状態では、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５はオフである。容量２０３には電荷が蓄積されていない。バッファ２０４の出力は”０”であり、出力端子２０７の出力情報は”０”である（図２）。
【００３５】
（出力情報を”１”にする場合）
容量２０３に電荷を蓄積し、バッファ２０４の出力を”１”にして出力端子２０７の出力情報を”１”にする場合を説明する。
【００３６】
制御端子２０８からの電圧によって第２のトランジスタ２０２がオンとなる。また制御端子２０９からの電圧によって第１のトランジスタ２０１がオンとなる。そして入力端子２０６から高電圧”１”に対応する電流が流れて容量２０３に電荷が蓄積される。
【００３７】
容量２０３に電荷が蓄積されるとバッファ２０４の出力は”１”となり、出力端子２０７の出力情報は”１”になる（図３（Ａ））。
【００３８】
出力端子２０７の出力情報が”１”になると、制御端子２０８からの電圧によって第２のトランジスタ２０２がオフとなり、制御端子２０９からの電圧によって第１のトランジスタ２０１がオフとなる。また制御端子２１０からの電圧によって第３のトランジスタ２０５がオンとなり、バッファ２０４の出力電圧（”１”）が第２のトランジスタ２０２および第１のトランジスタ２０１の間のノード２１２に印加される。ノード２１２にはバッファ２０４の出力電圧（”１”）が印加されるので容量２０３に蓄積された電荷は第１のトランジスタ２０１のソース−ドレインを経由して漏洩することなく、容量２０３に保持される（図３（Ｂ））。したがってリフレッシュは不要である。
【００３９】
なお容量２０３は十分に大きな容量を有していることが好ましい。例えば、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５およびバッファ２０４がオフになった場合を考える。このとき容量２０３が十分に大きな容量を有していれば、容量２０３に蓄積された電荷は、バッファ２０４の出力（”１”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ２０４がオンになる。容量２０３には電荷が蓄積されているので、バッファ２０４の出力は”１”となり、出力端子２０７の出力情報は”１”になる。
【００４０】
（出力情報を”０”にする場合）
容量２０３に蓄積された電荷を放出し、バッファ２０４の出力を”０”にして出力端子２０７の出力情報を”０”にする場合を説明する。
【００４１】
入力端子２０６には低電圧”０”が印加される。制御端子２０８からの電圧によって第２のトランジスタ２０２がオンとなる。また制御端子２０９からの電圧によって第１のトランジスタ２０１がオンとなる。ノード２１２の電位は第１のトランジスタ２０１のソースおよびドレインの一方であって、容量２０３と電気的に接続されている側の電位よりも低くなる。容量２０３に蓄積された電荷は第１のトランジスタ２０１のソース−ドレインを経由して第１のトランジスタ２０１のノード２１２側に放出される（図４（Ａ））。
【００４２】
電荷が放出されると、バッファ２０４の出力は”０”となり、出力端子２０７の出力情報は”０”になる（図４（Ｂ））。
【００４３】
出力端子２０７の出力情報が”０”になると、制御端子２０８からの電圧によって第２のトランジスタ２０２がオフとなり、制御端子２０９からの電圧によって第１のトランジスタ２０１がオフとなる。また制御端子２１０からの電圧によって第３のトランジスタ２０５がオンとなる。容量２０３に電荷は蓄積されておらず、ノード２１２にはバッファ２０４の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００４４】
なお容量２０３が十分に大きな容量を有していれば、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、バッファ２０４がオフになっても、電荷が容量２０３に蓄積されていない状態は、バッファ２０４の出力（”０”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ２０４がオンになる。容量２０３には電荷が蓄積されていないので、バッファ２０４の出力は”０”となり、出力端子２０７の出力情報は”０”になる。
【００４５】
ＲＦＩＤタグは、リフレッシュを必要とせず、第１のトランジスタ２０１と容量２０３によって情報を記憶できる。
【００４６】
（実施の形態２）
本実施の形態で開示するＲＦＩＤタグは、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、容量３０８、バッファ３０９、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６を有する回路を有する。３０１、３０２はそれぞれ入力端子、３１０は出力端子を示す。３１２は基準電圧端子を示す（図５（Ａ））。
【００４７】
第１のトランジスタ３０７はＮ型トランジスタまたはＰ型トランジスタである。以下、第１のトランジスタ３０７はＮ型トランジスタであるとして説明する。なお第１のトランジスタ３０７がＰ型トランジスタの場合はＮ型トランジスタの場合と逆のレベルの電圧が入力端子３０１に印加される。
【００４８】
バッファ３０９は例えば第３のインバータ１２と第４のインバータ１３とを直列に接続した回路からなる（図５（Ｂ））。
【００４９】
入力端子３０１は第１のインバータ３０３の入力に電気的に接続される。第１のインバータ３０３の出力は第２のインバータ３０４の入力、第１のアナログスイッチ３０５の第２の制御端子３１４および第２のアナログスイッチ３０６の第１の制御端子３１５に電気的に接続される。第２のインバータ３０４の出力は第１のアナログスイッチ３０５の第１の制御端子３１３、第２のアナログスイッチ３０６の第２の制御端子３１６および第１のトランジスタ３０７のゲートに電気的に接続される。
【００５０】
入力端子３０２は第１のアナログスイッチ３０５の入力に電気的に接続される。第１のアナログスイッチ３０５の出力は第１のトランジスタ３０７のソースおよびドレインの一方かつ第２のアナログスイッチ３０６の出力に電気的に接続される。
【００５１】
第１のトランジスタ３０７のソースおよびドレインの他方は、容量３０８の一方の電極およびバッファ３０９の入力に電気的に接続される。
【００５２】
容量３０８の他方の電極は基準電圧端子３１２に電気的に接続される。
【００５３】
バッファ３０９の出力は出力端子３１０および第２のアナログスイッチ３０６の入力に電気的に接続される。
【００５４】
次に動作を説明する。本実施の形態において情報”１”を電圧が高いとし、”０”を電圧が低いとする。
【００５５】
（初期状態）
初期状態では、入力端子３０１および入力端子３０２はともに低電圧”０”が印加され、第１のトランジスタ３０７はオフである。容量３０８には電荷が蓄積されていない。バッファ３０９の出力は”０”であり、出力端子３１０の出力情報は”０”である（図６）。
【００５６】
（出力情報を”１”にする場合）
容量３０８に電荷を蓄積し、バッファ３０９の出力を”１”にして出力端子３１０の出力情報を”１”にする場合を説明する。
【００５７】
入力端子３０１および入力端子３０２はともに高電圧”１”が印加される。第１のインバータ３０３の出力は低電圧”０”となり、第２のインバータ３０４の出力が高電圧”１”となる。第１のアナログスイッチ３０５がオンとなり、高電圧”１”を出力する。また第１のトランジスタ３０７がオンとなり、第１のアナログスイッチ３０５の出力に対応する電流が流れて容量３０８に電荷が蓄積される。第２のアナログスイッチ３０６はオフである。
【００５８】
容量３０８に電荷が蓄積されるとバッファ３０９の出力は”１”となり、出力端子３１０の出力情報は”１”になる（図７（Ａ））。
【００５９】
出力端子３１０の出力情報が”１”になると、入力端子３０１および入力端子３０２はともに低電圧”０”が印加される。第１のインバータ３０３の出力は高電圧”１”となり、第２のインバータ３０４の出力が低電圧”０”となる。第１のトランジスタ３０７がオフとなる。第１のアナログスイッチ３０５がオフとなり、第２のアナログスイッチ３０６がオンとなり、バッファ３０９の出力電圧（”１”）がノード３１１に印加される。ノード３１１にはバッファ３０９の出力電圧（”１”）が印加されるので容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して漏洩することなく、保持される（図７（Ｂ））。したがってリフレッシュは不要である。
【００６０】
この後、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６およびバッファ３０９がオフになる場合があるため、容量３０８は十分に大きな容量を有していることが好ましい。容量３０８が十分に大きな容量を有していれば、容量３０８に蓄積された電荷は、バッファ３０９の出力（”１”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ３０９がオンになる。容量３０８には電荷が蓄積されているので、バッファ３０９の出力は”１”となり、出力端子３１０の出力情報は”１”になる。
【００６１】
また電力が供給されて電源電圧が回復し、入力端子３０１および入力端子３０２がともに初期状態の低電圧”０”が印加された場合、第１のアナログスイッチ３０５および第１のトランジスタ３０７はオフ、第２のアナログスイッチ３０６にオンになる。ノード３１１にはバッファ３０９の出力電圧（”１”）が印加されるので容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して漏洩することなく、保持される。したがってリフレッシュは不要である。
【００６２】
（出力情報を”０”にする場合）
容量３０８に蓄積された電荷を放出し、バッファ３０９の出力を”０”にして出力端子３１０の出力情報を”０”にする場合を説明する。
【００６３】
入力端子３０１には高電圧”１”が印加され、入力端子３０２には低電圧”０”が印加される。第１のインバータ３０３の出力は低電圧”０”となり、第２のインバータ３０４の出力が高電圧”１”となる。第１のトランジスタ３０７がオンとなる。第１のアナログスイッチ３０５がオンとなる。ノード３１１の電位は第１のトランジスタ３０７のソースおよびドレインの一方であって、容量３０８と電気的に接続されている側の電位よりも低くなる。容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して第１のトランジスタ３０７のノード３１１側に放出される（図８（Ａ））。第２のアナログスイッチ３０６はオフである。
【００６４】
電荷が放出されると、バッファ３０９の出力は”０”となり、出力端子３１０の出力情報は”０”になる（図８（Ｂ））。
【００６５】
出力端子３１０の出力情報が”０”になると、入力端子３０１には低電圧”０”が印加され、第１のトランジスタ３０７がオフとなる。容量３０８に電荷は蓄積されておらず、ノード３１１にはバッファ３０９の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００６６】
なお電波が一時的に途切れるなどにより電源電圧を維持できなくなり、バッファ３０９がオフになっても、容量３０８が十分に大きな容量を有していれば、電荷が容量３０８に蓄積されていない状態は、バッファ３０９の出力（”０”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ３０９がオンになる。容量３０８には電荷が蓄積されていないので、バッファ３０９の出力は”０”となり、出力端子３１０の出力情報は”０”になる。
【００６７】
また電力が供給されて電源電圧が回復し、入力端子３０１および入力端子３０２がともに初期状態の低電圧”０”が印加された場合、第１のアナログスイッチ３０５および第１のトランジスタ３０７はオフ、第２のアナログスイッチ３０６にオンになる。容量３０８に電荷は蓄積されておらず、ノード３１１にはバッファ３０９の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００６８】
ＲＦＩＤタグは、リフレッシュを必要とせず、第１のトランジスタ３０７と容量３０８によって情報を記憶できる。
【００６９】
（実施の形態３）
本実施の形態で開示するＲＦＩＤタグ４００はアンテナ４０１、整流回路４０２、ロジック部４０３およびフラグ保持回路４０４を有する（図９）。
【００７０】
アンテナ４０１は、リーダ／ライタとの交信においてアナログ信号の送受信を行う。
【００７１】
アンテナ４０１には整流回路４０２が接続される。整流回路４０２はアンテナ４０１を介してリーダ／ライタから出力された電波の電力を整流して電源電圧ＶＤＤとして出力する。
【００７２】
整流回路４０２が整流した電源電圧ＶＤＤは、ロジック部４０３、およびフラグ保持回路４０４にそれぞれ供給される。ロジック部４０３は、クロック回路、論理回路、変調回路および復調回路を有する。
【００７３】
クロック回路は、クロック信号を生成し、論理回路に供給する。復調回路は、アンテナ４０１が受信したアナログ信号をデジタル信号に復調して論理回路に出力する。変調回路は、該論理回路から出力されたデジタル信号をアナログ信号に変調してアンテナ４０１を介してリーダ／ライタに送信する。
【００７４】
論理回路はメモリを有する。また論理回路はメモリに蓄積された情報を読み出し、メモリに情報を書き込む。
【００７５】
フラグ保持回路４０４は上記実施の形態１または２の回路を有する。
【００７６】
実施の形態１に示した回路は、第１のトランジスタ２０１、第２のトランジスタ２０２、容量２０３、バッファ２０４、第３のトランジスタ２０５を有する（図１）。
【００７７】
第１のトランジスタの制御端子２０９、第２のトランジスタの制御端子２０８、第３のトランジスタの制御端子２１０および入力端子２０６それぞれは、ロジック部４０３の論理回路からの出力によって制御される。出力端子２０７はロジック部４０３の論理回路に入力される。
【００７８】
フラグ保持回路４０４への電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。具体的にはバッファ２０４の電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。
【００７９】
実施の形態１に示した回路を有するフラグ保持回路４０４は、第１のトランジスタ２０１と容量２０３によって情報（電荷）を記憶できる。したがってリフレッシュは不要である。電荷はロジック部４０３からの出力信号に基づく。また容量２０３が十分大きな容量を有していれば、整流回路４０２からの電源電圧ＶＤＤが供給停止となった際にも容量２０３に蓄積された電荷は、バッファ２０４の出力が変化しない程度に、一時的に保持される。したがって一度読み出した情報を再度読み出すことを防止するセッションフラグの状態を保持することができる。
【００８０】
また実施の形態２に示した回路は、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、容量３０８、バッファ３０９、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６を有する（図５）。
【００８１】
入力端子３０１および入力端子３０２それぞれは、ロジック部４０３の論理回路からの出力によって制御される。出力端子３１０はロジック部４０３の論理回路に入力される。
【００８２】
上記と同様にフラグ保持回路４０４への電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。具体的には第１のインバータ３０３の電源電圧ＶＤＤ、第２のインバータ３０４の電源電圧ＶＤＤ、バッファ３０９の電源電圧ＶＤＤ、第１のアナログスイッチ３０５の電源電圧ＶＤＤ、第２のアナログスイッチ３０６の電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。
【００８３】
実施の形態２に示したＲＦＩＤタグを有するフラグ保持回路４０４は、第１のトランジスタ３０７と容量３０８によって情報（電荷）を記憶できる。したがってリフレッシュは不要である。電荷はロジック部４０３からの出力信号に基づく。また容量３０８が十分大きな容量を有していれば、整流回路４０２からの電源電圧ＶＤＤが供給停止となった際にも容量３０８に蓄積された電荷は、バッファ３０９の出力が変化しない程度に、一時的に保持される。したがって一度読み出した情報を再度読み出すことを防止するセッションフラグの状態を保持することができる。
【００８４】
（実施の形態４）
本実施の形態では実施の形態３と異なる構成を有するＲＦＩＤタグを説明する。
【００８５】
本実施の形態で示すＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する（図１０）。メモリ回路５０９は上記実施の形態１および２の回路を有する。
【００８６】
アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【００８７】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号はメモリコントロール回路５０８に送られる。メモリコントロール回路５０８はメモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増幅され、その信号によって変調回路５１２は搬送波を変調する。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグからの信号を認識する。
【００８８】
整流回路５０３に入力された搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。
【００８９】
信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【００９０】
アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。
【００９１】
整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【００９２】
ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図１１）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路、例えば復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに電源電圧を供給する。
【００９３】
整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグ５００にアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。
【００９４】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えばニッケル水素電池、ニッケルカドミウム電池などが挙げられる。または大容量のコンデンサーなどを用いる。
【００９５】
（実施の形態５）
本実施の形態は上記実施の形態で示したＲＦＩＤタグの一作製方法を説明する。
【００９６】
基板７０１の一表面に剥離層７０２を形成し、剥離層７０２上に下地となる絶縁膜７０３および半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図１２（Ａ））。剥離層７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。その結果、大気に曝されないため不純物の混入を防ぐことができる。
【００９７】
基板７０１にはガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうるプラスチック基板等を用いる。
【００９８】
剥離層７０２は、金属膜や金属膜と金属酸化膜の積層層を用いる。
【００９９】
金属膜はタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜であり、単層又は積層で形成する。金属膜はスパッタ法やプラズマＣＶＤ法等により形成する。
【０１００】
金属膜と金属酸化膜の積層層は、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理によって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けて形成する。または金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物を設けて形成する。
【０１０１】
絶縁膜７０３は、珪素の酸化物または珪素の窒化物を含む膜であり、スパッタ法やプラズマＣＶＤ法等により、単層又は積層で形成する。絶縁膜７０３は、基板７０１からの不純物の侵入を防止する。
【０１０２】
半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成され、２５ｎｍ以上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度の厚さを有する。半導体膜７０４は例えば非晶質珪素膜、ＺｎＯを含む酸化物半導体膜である。
【０１０３】
半導体膜７０４にレーザー光を照射するなどして結晶化して結晶質半導体膜を形成してもよい。
【０１０４】
半導体膜７０４を所望の形状にエッチングして、半導体膜７０４ａ、半導体膜７０４ｂを形成する。半導体膜７０４ａ、半導体膜７０４ｂを覆ってゲート絶縁膜７０５を形成する（図１２（Ｂ））。
【０１０５】
ゲート絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜であり、単層膜又は積層膜である。
【０１０６】
ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（例えば、ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１０７】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような、プラズマ処理は、半導体膜（結晶性シリコン、多結晶シリコン、ＺｎＯを含む酸化物半導体膜など）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい。
【０１０８】
ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いる、又はそれに加えてプラズマや熱反応を利用したＣＶＤ法で酸化珪素、酸窒化珪素、窒化珪素などの絶縁膜を堆積して形成する。プラズマ処理により形成したゲート絶縁膜を含むトランジスタは特性のバラツキが小さい。
【０１０９】
ゲート絶縁膜７０５上に導電膜を形成する。１００ｎｍ以上５００ｎｍ以下程度の厚さの導電膜を単層で形成する。タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。例えば、窒化タンタル膜とタングステン膜の積層膜、窒化タングステン膜とタングステン膜の積層膜、窒化モリブデン膜とモリブデン膜の積層膜を用いる。
【０１１０】
上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、エッチング処理を行って、半導体膜７０４ａ、半導体膜７０４ｂの上方にゲート電極７０７を形成する。
【０１１１】
ゲート電極７０７をマスクとして、半導体膜７０４ａ、半導体膜７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、半導体膜７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素であり、リン（Ｐ）、砒素（Ａｓ）などである。ｐ型を付与する不純物元素は、１３族に属する元素であり、硼素（Ｂ）などである。
【０１１２】
本実施の形態はｎ型ＴＦＴを示しているが、ｎ型ＴＦＴに限定して解釈されない。ｐ型ＴＦＴのみを形成しても良い。また、ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。
【０１１３】
ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタ法等により形成する珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜である。
【０１１４】
絶縁膜を異方性エッチングにより選択的にエッチングして、ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともいう）を形成する。絶縁膜７０８はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際にマスクとして用いる。
【０１１５】
フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極７０７および絶縁膜７０８とをマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図１２（Ｃ））。第１の不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域であり、第２の不純物領域７０６ｃはＬＤＤ領域である。第２の不純物領域７０６ｃが含む不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
【０１１６】
続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を形成する。本実施の形態では絶縁膜は絶縁膜７０９、７１０、７１１の３層膜である。絶縁膜はＣＶＤ法等により形成する。絶縁膜７０９、７１０は、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜であり、絶縁膜７１１は有機樹脂などの有機材料を含む膜である。
【０１１７】
絶縁膜７０９、７１０、７１１をエッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜７３１ａ、及び接続配線として機能する導電膜７３１ｂを形成する。導電膜７３１ａ、７３１ｂは、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成する。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７０４ａ、半導体膜７０４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電膜７３１ａ、７３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。導電膜７３１ａ、７３１ｂは、ＣＶＤ法やスパッタリング法等により形成する。
【０１１８】
以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層７４９が得られる（図１３（Ａ））。薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂは実施の形態１、２に示したトランジスタに用いられる。
【０１１９】
絶縁膜７０９、７１０、７１１を形成する前、または絶縁膜７０９を形成した後、又は絶縁膜７０９、７１０を形成した後に、半導体膜７０４の結晶性の回復や半導体膜７０４に添加された不純物元素の活性化、半導体膜７０４の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用する。
【０１２０】
導電膜７３１ａ、７３１ｂを覆うように、絶縁膜７１２、７１３を形成する（図１３（Ｂ））。絶縁膜７１２には５０−１５０ｎｍ、例えば１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜７１３には１０００−２０００ｎｍ、例えば１５００ｎｍの膜厚を有するポリイミド膜を用いる。絶縁膜７１３の表面形状は平坦性が高いと好ましい。窒化珪素膜の代わりに酸化窒化珪素膜や窒化酸化珪素膜を用いてもよい。ポリイミド膜の代わりにポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いてもよい。絶縁膜７１２、７１３は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等により作成する。
【０１２１】
絶縁膜７１２、７１３に開口部を形成する。具体的には接続配線７３１ｂが露出する開口部７１４を形成する。このような開口部７１４において（詳しくは点線で囲まれた領域７１５において）、絶縁膜７１２の端部は、絶縁膜７１３で覆われている。上層の絶縁膜７１３で下層の絶縁膜７１２の端部を覆うことで、その後開口部７１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜７１３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁膜７１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。
【０１２２】
絶縁膜７１３上に導電膜７１７を形成し、導電膜７１７上に絶縁膜７１８を形成する（図１３（Ｃ））。
【０１２３】
導電膜７１７は、導電膜７３１ａ、７３１ｂと同じ材料で形成することができる。導電膜７１７は、薄膜トランジスタと、アンテナとの間の信号に基づく電流が流れるため、導電材料、例えばアルミニウムで形成する。導電膜７１７は、ＣＶＤ法やスパッタリング法等により形成する。絶縁膜７１８は、その表面形状に平坦性を要求されるため、有機材料で形成するとよく、１０００−３０００ｎｍ、例えば２０００ｎｍの膜厚のポリイミドを用いる場合を例示する。
【０１２４】
絶縁膜７１８は絶縁膜７１３の開口部７１４、及び開口部７１４に形成された導電膜７１７の表面の凹凸を平坦にする必要があり、絶縁膜７１３の膜厚よりも厚い、例えば２０００ｎｍの膜厚で形成する。
【０１２５】
図１４に半導体装置の周辺部を示す。絶縁膜７１８は、回路部におけるアンテナの外側（具体的には領域７４０）で、絶縁膜７１３の端部を覆うと好ましい。水分や酸素の侵入を防止することができる。
【０１２６】
絶縁膜７１８上にアンテナ７２０を形成する（図１５（Ａ））。アンテナ７２０と導電膜７１７とを開口部を介して接続させる（図示しない）。
【０１２７】
アンテナ７２０は、第１の導電膜７２１、第２の導電膜７２２の積層膜であり、本実施の形態では、第１の導電膜７２１として、厚さ５０−１５０ｎｍ、例えば１００ｎｍのチタン、第２の導電膜７２２として、厚さ４０００−６０００ｎｍ、例えば５０００ｎｍアルミニウムの積層構造の場合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜７１８とアンテナ７２０との密着性を高めることもできる。さらにチタンは、導電膜７１７との接触抵抗を低くすることができる。本実施の形態ではチタンの端部より、アルミニウムの端部が内側となる（領域７４２）。チタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにする（図１５（Ａ））。アルミニウムの膜厚をチタンの膜厚よりも大きくし、チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
【０１２８】
アンテナはＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて形成する。またアンテナは積層膜又は単層膜である。
【０１２９】
アンテナ７２０を覆って、絶縁膜７２３を形成する。本実施の形態では、絶縁膜７２３を２００ｎｍの窒化珪素膜で形成する。絶縁膜７２３はアンテナの耐湿性をより高める。チタン端部がアルミニウム端部より突出しているため、絶縁膜７２３は段切れすることなく形成できる。絶縁膜７２３は酸化窒化珪素膜、窒化酸化珪素膜又はその他の無機材料膜でもよい。
【０１３０】
絶縁膜７２３と、絶縁膜７１２とは、絶縁膜７１８の外側、つまり回路部におけるアンテナの外側（具体的には領域７４１）で接していると好ましい（図１４）。絶縁膜７１２、７２３はともに窒化珪素膜で形成すると、同一材料同士が密着する構成となり、密着性が高く、水分や酸素の侵入を防止することができる。また窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的に防止することができる。絶縁膜７１２、７２３が密着している領域は周辺領域であり、回路部を囲むように形成されている。このような周辺領域の構成を採用していないＲＦＩＤタグと比較して、ＲＦＩＤタグの端部からの剥離といった、経時的な形状や特性の変化に伴う欠陥を少なくすることができる。
【０１３１】
絶縁膜７２３を覆うように第１の絶縁体７５１を形成する（図１５（Ｂ））。第１の絶縁体７５１は繊維体７２７に有機樹脂７２８が含浸された構造体７２６である。また構造体７２６の表面には第１の衝撃緩和層７５０が形成されている。第１の衝撃緩和層７５０はアラミド樹脂層である。
【０１３２】
繊維体７２７に有機樹脂７２８が含浸された構造体７２６は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。薄膜化したプリプレグは薄型でフレキシブルなＲＦＩＤタグの作製を可能にする。プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等が挙げられる。有機樹脂の代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等が挙げられる。
【０１３３】
第１の絶縁体７５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体７５１のうち、構造体７２６の膜厚を１０−３０μｍ、例えば２０μｍとし、第１の衝撃緩和層７５０の膜厚を５−１５μｍ、例えば１２μｍとする。薄型でフレキシブルなＲＦＩＤタグを作製することができる。
【０１３４】
第１の衝撃緩和層７５０を形成後、第１の衝撃緩和層７５０の表面に第１の導電層７２９を形成する。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物を用いる。第１の導電層７２９は構造体７２６や第１の衝撃緩和層７５０より抵抗が低い。第１の導電層７２９は、膜状に設けるか、小さな間隔をあけた島状の固まりで設けてもよい。膜厚は５０ｎｍ以上２００ｎｍ以下とすることができる。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層７２９は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法、電解メッキ法や無電解メッキ法などのメッキ法を用いて形成する。なお、第１の導電層７２９の表面には絶縁膜を設けても良い。絶縁膜は第１の導電層７２９を保護する。
【０１３５】
薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層及びアンテナ７２０として機能する導電膜などが一体となった層を基板７０１から剥離する（図１６）。剥離層７０２と基板７０１との界面、剥離層７０２と絶縁膜７０３との界面、又は剥離層７０２の内部のいずれかから分離し、剥離する。剥離層７０２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよい。
【０１３６】
剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うことによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂなどの素子が静電気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層７０２の不対電子が終端されることによって、電荷が中和されることによる。
【０１３７】
剥離後の基板７０１を再利用することによって、低コスト化を実現することができる。
【０１３８】
剥離により露出した面を覆うように、第２の絶縁体７５３を形成する（図１７）。第２の絶縁体７５３は、第１の絶縁体７５１と同様にして形成する。本実施の形態では、第２の絶縁体７５３として、繊維体７３１に有機樹脂７３２が含浸された、いわゆるプリプレグを用いた構造体７３０を設け、更に構造体７３０の表面に第２の衝撃緩和層７５２を設ける。第２の衝撃緩和層７５２にはアラミド樹脂を用いる。もちろん、構造体７２６及び７３０のみで貼り合わせることもでき、そのときのＲＦＩＤタグの膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２の衝撃緩和層を設けた際のＲＦＩＤタグの膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ〜８０μｍとなる。
【０１３９】
第２の絶縁体７５３の表面に第２の導電層７３３を形成する。第２の導電層７３３は、第１の導電層７２９と同様にして形成することができる。また、第２の導電層７３３の表面には絶縁膜を設けても良い。絶縁膜は第２の導電層７３３を保護する。以上の工程で、素子層やアンテナが第１の絶縁体７５１と第２の絶縁体７５３で封止され、第１の絶縁体７５１の表面に第１の導電層７２９を有し、第２の絶縁体７５３の表面に第２の導電層７３３を有する積層体が得られる。
【０１４０】
その後、分断手段を用いて、上記の積層体を個々のＲＦＩＤタグに分断する。分断手段としては、分断の際に第１の絶縁体７５１及び第２の絶縁体７５３が溶融される手段を用いることが好ましい。第１の導電層７２９及び第２の導電層７３３が溶融される手段であるとより好ましい。本実施の形態では、レーザー光の照射による分断を適用する。
【０１４１】
レーザー光の照射を用いて個々のＲＦＩＤタグに分断することで、第１の導電層７２９と第２の導電層７３３との間の抵抗値が低下し、第１の導電層７２９と第２の導電層７３３とが導通することになる。このため、ＲＦＩＤタグの分断の工程と、第１の導電層７２９と第２の導電層７３３とを導通させる工程を、一度に行うことができる。
【０１４２】
このようにして絶縁基板を用いて形成されたＲＦＩＤタグを完成することができる。
【０１４３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１４４】
本発明は以上の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以上に示す記載内容に限定して解釈されるものではない。
【符号の説明】
【０１４５】
１０ 第１のインバータ
１１ 第２のインバータ
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 容量
２０４ バッファ
２０５ 第３のトランジスタ
２０６ 入力端子
２０７ 出力端子
２０８ 制御端子
２０９ 制御端子
２１０ 制御端子
２１１ 基準電圧端子
２１２ ノード
３０１ 入力端子
３０２ 入力端子
３０３ 第１のインバータ
３０４ 第２のインバータ
３０５ 第１のアナログスイッチ
３０６ 第２のアナログスイッチ
３０７ 第１のトランジスタ
３０８ 容量
３０９ バッファ
３１０ 出力端子
３１１ ノード
３１２ 基準電圧端子
３１３ 第１の制御端子
３１４ 第２の制御端子
３１５ 第１の制御端子
３１６ 第２の制御端子
４００ ＲＦＩＤタグ
４０１ アンテナ
４０２ 整流回路
４０３ ロジック部
４０４ フラグ保持回路
５００ ＲＦＩＤタグ
５０３ 整流回路
７２０ アンテナ
【技術分野】
【０００１】
本発明は半導体装置に関する。または本発明はＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を利用した無線タグ（ＲＦＩＤタグ、ＩＣタグ、ＩＤタグともいう）に関する。
【背景技術】
【０００２】
無線通信によりデータを交信することができる自動認識技術として、ＲＦＩＤが広まっている。ＲＦＩＤは、情報を記憶可能なＲＦＩＤタグと、ＲＦＩＤタグに記憶された情報の読み出しやＲＦＩＤタグへ情報の書き込みを行うリーダ／ライタとからなる。ＲＦＩＤタグは、たとえばアンテナなどを有する半導体装置からなる。
【０００３】
ＲＦＩＤタグはセッションフラグを備えている（特許文献１）。セッションフラグは、ＲＦＩＤタグから情報を読み出した後に、再度読み出すことを防止する。セッションフラグは、たとえば、”Ａ”及び”Ｂ”の２つの状態を有し、情報を読み出した際に”Ａ”から”Ｂ”へ設定される。
【０００４】
情報が読み出され、セッションフラグが”Ａ”から”Ｂ”となった後、電波が一時的に途切れても、ＲＦＩＤタグに設けられたメモリがセッションフラグの状態を保持している。再びＲＦＩＤタグが電波を受信しても、セッションフラグが状態”Ｂ”になっているため、ＲＦＩＤタグは”読み出し済み”のステータスとなっており、一度情報を読み出されたＲＦＩＤタグの再読み出しを防止できる。
【０００５】
通常、メモリはトランジスタ及び容量を有し、容量に電荷を蓄積して情報を記憶している。しかし容量に蓄積された電荷は様々な要因によってリークする。リーク電流の主な原因はトランジスタからの漏洩電流が挙げられる。このためリフレッシュが必要となる。なおリフレッシュとは、電荷が完全に消失する前に、メモリに蓄積されている情報を読み出し、その読み出し情報をもとにして、再びメモリへ電荷を蓄積することによって情報の書き込みを行う動作である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５５２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様の課題は、トランジスタと容量によって情報を記憶し、リフレッシュを必要としないＲＦＩＤタグを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様は、トランジスタと、トランジスタのソース及びドレインの一方に接続された容量を有し、容量に蓄積された電荷に対応する電圧をトランジスタのソース及びドレインの他方に印加するＲＦＩＤタグである。蓄積された電荷はトランジスタのソース及びドレインの他方側へ漏洩せず、容量に保持される。
【０００９】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続されるＲＦＩＤタグである。
【００１０】
第２のトランジスタおよび第１のトランジスタがオンになり、入力端子から容量に電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００１１】
第２のトランジスタおよび第１のトランジスタがオンになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１２】
本発明の一態様は、第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、第１の入力端子は第１のインバータの入力に電気的に接続され、第１のインバータの出力は第２のインバータの入力、第１のアナログスイッチの第２の制御端子および第２のアナログスイッチの第１の制御端子に電気的に接続され、第２のインバータの出力は第１のアナログスイッチの第１の制御端子、第２のアナログスイッチの第２の制御端子および第１のトランジスタのゲートに電気的に接続され、第２の入力端子は第１のアナログスイッチの入力に電気的に接続され、第１のアナログスイッチの出力は第１のトランジスタのソースおよびドレインの一方かつ第２のアナログスイッチの出力に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極およびバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第２のアナログスイッチの入力に電気的に接続されるＲＦＩＤタグである。
【００１３】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、第２の入力端子から容量に電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソースおよびドレインの一方側へ漏洩することなく、容量に保持される。
【００１４】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１５】
本発明の一態様は、アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、アンテナは整流回路及びロジック部に電気的に接続され、整流回路はロジック部およびフラグ保持回路に電気的に接続され、ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、フラグ保持回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、第２のトランジスタのゲートは論理回路に電気的に接続され、ソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第１のトランジスタのゲートは論理回路に電気的に接続され、ソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第３のトランジスタのソースおよびドレインの他方に電気的に接続され、第３のトランジスタのゲートは論理回路に電気的に接続され、ロジック部は入力端子に電気的に接続されるＲＦＩＤタグである。
【００１６】
整流回路はロジック部およびフラグ保持回路に電源電圧を供給する。
【００１７】
第２のトランジスタおよび第１のトランジスタがオンになり、入力端子から容量にロジック部からの出力信号に基づく電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００１８】
第２のトランジスタおよび第１のトランジスタがオンになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第２のトランジスタおよび第１のトランジスタがオフになるとともに第３のトランジスタがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【００１９】
本発明の一態様は、アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、アンテナは整流回路及びロジック部に電気的に接続され、整流回路はロジック部およびフラグ保持回路に電気的に接続され、ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、フラグ保持回路は第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、ロジック部は第２の入力端子に電気的に接続され、第１の入力端子は第１のインバータの入力に電気的に接続され、第１のインバータの出力は第２のインバータの入力、第１のアナログスイッチの第２の制御端子および第２のアナログスイッチの第１の制御端子に電気的に接続され、第２のインバータの出力は第１のアナログスイッチの第１の制御端子、第２のアナログスイッチの第２の制御端子および第１のトランジスタのゲートに電気的に接続され、第２の入力端子は第１のアナログスイッチの入力に電気的に接続され、第１のアナログスイッチの出力は第１のトランジスタのソースおよびドレインの一方かつ第２のアナログスイッチの出力に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は容量の一方の電極およびバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第２のアナログスイッチの入力に電気的に接続されるＲＦＩＤタグである。
【００２０】
整流回路はロジック部およびフラグ保持回路に電源電圧を供給するＲＦＩＤタグである。
【００２１】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、第２の入力端子から容量にロジック部からの出力信号に基づく電荷が蓄積され、電荷に対応した情報がバッファから出力端子に出力され、電荷が蓄積された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加され、容量に蓄積された電荷は第１のトランジスタのソース及びドレインの一方側へ漏洩することなく、容量に保持される。
【００２２】
第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオンになるとともに第２のアナログスイッチがオフになり、容量に蓄積された電荷が第１のトランジスタのソースおよびドレインの一方側へ放出され、電荷の放出に対応した情報がバッファから出力端子に出力され、電荷が放出された後、第１の入力端子から第１のインバータに信号が入力されることによって得られる第１のインバータおよび第２のインバータからの出力により、第１のアナログスイッチおよび第１のトランジスタがオフになるとともに第２のアナログスイッチがオンになり、バッファからの出力が第１のトランジスタのソースおよびドレインの一方に印加される。
【発明の効果】
【００２３】
本発明の一態様は、トランジスタと容量によって情報を記憶し、リフレッシュを必要とせず、情報を保持できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様の実施の形態１を説明する図である。
【図２】本発明の一態様の実施の形態１を説明する図である。
【図３】本発明の一態様の実施の形態１を説明する図である。
【図４】本発明の一態様の実施の形態１を説明する図である。
【図５】本発明の一態様の実施の形態２を説明する図である。
【図６】本発明の一態様の実施の形態２を説明する図である。
【図７】本発明の一態様の実施の形態２を説明する図である。
【図８】本発明の一態様の実施の形態２を説明する図である。
【図９】本発明の一態様の実施の形態３を説明する図である。
【図１０】本発明の一態様の実施の形態４を説明する図である。
【図１１】本発明の一態様の実施の形態４を説明する図である。
【図１２】本発明の一態様の実施の形態５を説明する図である。
【図１３】本発明の一態様の実施の形態５を説明する図である。
【図１４】本発明の一態様の実施の形態５を説明する図である。
【図１５】本発明の一態様の実施の形態５を説明する図である。
【図１６】本発明の一態様の実施の形態５を説明する図である。
【図１７】本発明の一態様の実施の形態５を説明する図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について、図面を用いて以下に説明する。同じものを指す符号は異なる図面間で共通して用いる。本発明は実施形態に限定されない。
【００２６】
（実施の形態１）
本実施の形態で開示するＲＦＩＤタグは、第１のトランジスタ２０１、第２のトランジスタ２０２、容量２０３、バッファ２０４、第３のトランジスタ２０５を有する回路を有する（図１（Ａ））。２０６は入力端子、２０７は出力端子を示す。２０８−２１０はそれぞれ制御端子を示す。２１１は基準電圧端子を示す。
【００２７】
第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５はそれぞれＮ型トランジスタまたはＰ型トランジスタである。バッファ２０４は例えば第１のインバータ１０と第２のインバータ１１とを直列に接続した回路からなる（図１（Ｂ））。
【００２８】
第２のトランジスタ２０２のゲートは制御端子２０８に電気的に接続される。ソースおよびドレインの一方は入力端子２０６に電気的に接続される。ソースおよびドレインの他方は、第１のトランジスタ２０１のソースおよびドレインの一方かつ第３のトランジスタ２０５のソースおよびドレインの一方に電気的に接続される。
【００２９】
第１のトランジスタ２０１のゲートは制御端子２０９に電気的に接続される。ソースおよびドレインの他方は容量２０３の一方の電極かつバッファ２０４の入力に電気的に接続される。
【００３０】
容量２０３の他方の電極は基準電圧端子２１１に電気的に接続される。
【００３１】
バッファ２０４の出力は出力端子２０７および第３のトランジスタ２０５のソースおよびドレインの他方に電気的に接続される。
【００３２】
第３のトランジスタ２０５のゲートは制御端子２１０に電気的に接続される。
【００３３】
次に動作を説明する。本実施の形態において情報”１”を電圧が高いとし、”０”を電圧が低いとする。
【００３４】
（初期状態）
初期状態では、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５はオフである。容量２０３には電荷が蓄積されていない。バッファ２０４の出力は”０”であり、出力端子２０７の出力情報は”０”である（図２）。
【００３５】
（出力情報を”１”にする場合）
容量２０３に電荷を蓄積し、バッファ２０４の出力を”１”にして出力端子２０７の出力情報を”１”にする場合を説明する。
【００３６】
制御端子２０８からの電圧によって第２のトランジスタ２０２がオンとなる。また制御端子２０９からの電圧によって第１のトランジスタ２０１がオンとなる。そして入力端子２０６から高電圧”１”に対応する電流が流れて容量２０３に電荷が蓄積される。
【００３７】
容量２０３に電荷が蓄積されるとバッファ２０４の出力は”１”となり、出力端子２０７の出力情報は”１”になる（図３（Ａ））。
【００３８】
出力端子２０７の出力情報が”１”になると、制御端子２０８からの電圧によって第２のトランジスタ２０２がオフとなり、制御端子２０９からの電圧によって第１のトランジスタ２０１がオフとなる。また制御端子２１０からの電圧によって第３のトランジスタ２０５がオンとなり、バッファ２０４の出力電圧（”１”）が第２のトランジスタ２０２および第１のトランジスタ２０１の間のノード２１２に印加される。ノード２１２にはバッファ２０４の出力電圧（”１”）が印加されるので容量２０３に蓄積された電荷は第１のトランジスタ２０１のソース−ドレインを経由して漏洩することなく、容量２０３に保持される（図３（Ｂ））。したがってリフレッシュは不要である。
【００３９】
なお容量２０３は十分に大きな容量を有していることが好ましい。例えば、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０５およびバッファ２０４がオフになった場合を考える。このとき容量２０３が十分に大きな容量を有していれば、容量２０３に蓄積された電荷は、バッファ２０４の出力（”１”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ２０４がオンになる。容量２０３には電荷が蓄積されているので、バッファ２０４の出力は”１”となり、出力端子２０７の出力情報は”１”になる。
【００４０】
（出力情報を”０”にする場合）
容量２０３に蓄積された電荷を放出し、バッファ２０４の出力を”０”にして出力端子２０７の出力情報を”０”にする場合を説明する。
【００４１】
入力端子２０６には低電圧”０”が印加される。制御端子２０８からの電圧によって第２のトランジスタ２０２がオンとなる。また制御端子２０９からの電圧によって第１のトランジスタ２０１がオンとなる。ノード２１２の電位は第１のトランジスタ２０１のソースおよびドレインの一方であって、容量２０３と電気的に接続されている側の電位よりも低くなる。容量２０３に蓄積された電荷は第１のトランジスタ２０１のソース−ドレインを経由して第１のトランジスタ２０１のノード２１２側に放出される（図４（Ａ））。
【００４２】
電荷が放出されると、バッファ２０４の出力は”０”となり、出力端子２０７の出力情報は”０”になる（図４（Ｂ））。
【００４３】
出力端子２０７の出力情報が”０”になると、制御端子２０８からの電圧によって第２のトランジスタ２０２がオフとなり、制御端子２０９からの電圧によって第１のトランジスタ２０１がオフとなる。また制御端子２１０からの電圧によって第３のトランジスタ２０５がオンとなる。容量２０３に電荷は蓄積されておらず、ノード２１２にはバッファ２０４の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００４４】
なお容量２０３が十分に大きな容量を有していれば、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、バッファ２０４がオフになっても、電荷が容量２０３に蓄積されていない状態は、バッファ２０４の出力（”０”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ２０４がオンになる。容量２０３には電荷が蓄積されていないので、バッファ２０４の出力は”０”となり、出力端子２０７の出力情報は”０”になる。
【００４５】
ＲＦＩＤタグは、リフレッシュを必要とせず、第１のトランジスタ２０１と容量２０３によって情報を記憶できる。
【００４６】
（実施の形態２）
本実施の形態で開示するＲＦＩＤタグは、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、容量３０８、バッファ３０９、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６を有する回路を有する。３０１、３０２はそれぞれ入力端子、３１０は出力端子を示す。３１２は基準電圧端子を示す（図５（Ａ））。
【００４７】
第１のトランジスタ３０７はＮ型トランジスタまたはＰ型トランジスタである。以下、第１のトランジスタ３０７はＮ型トランジスタであるとして説明する。なお第１のトランジスタ３０７がＰ型トランジスタの場合はＮ型トランジスタの場合と逆のレベルの電圧が入力端子３０１に印加される。
【００４８】
バッファ３０９は例えば第３のインバータ１２と第４のインバータ１３とを直列に接続した回路からなる（図５（Ｂ））。
【００４９】
入力端子３０１は第１のインバータ３０３の入力に電気的に接続される。第１のインバータ３０３の出力は第２のインバータ３０４の入力、第１のアナログスイッチ３０５の第２の制御端子３１４および第２のアナログスイッチ３０６の第１の制御端子３１５に電気的に接続される。第２のインバータ３０４の出力は第１のアナログスイッチ３０５の第１の制御端子３１３、第２のアナログスイッチ３０６の第２の制御端子３１６および第１のトランジスタ３０７のゲートに電気的に接続される。
【００５０】
入力端子３０２は第１のアナログスイッチ３０５の入力に電気的に接続される。第１のアナログスイッチ３０５の出力は第１のトランジスタ３０７のソースおよびドレインの一方かつ第２のアナログスイッチ３０６の出力に電気的に接続される。
【００５１】
第１のトランジスタ３０７のソースおよびドレインの他方は、容量３０８の一方の電極およびバッファ３０９の入力に電気的に接続される。
【００５２】
容量３０８の他方の電極は基準電圧端子３１２に電気的に接続される。
【００５３】
バッファ３０９の出力は出力端子３１０および第２のアナログスイッチ３０６の入力に電気的に接続される。
【００５４】
次に動作を説明する。本実施の形態において情報”１”を電圧が高いとし、”０”を電圧が低いとする。
【００５５】
（初期状態）
初期状態では、入力端子３０１および入力端子３０２はともに低電圧”０”が印加され、第１のトランジスタ３０７はオフである。容量３０８には電荷が蓄積されていない。バッファ３０９の出力は”０”であり、出力端子３１０の出力情報は”０”である（図６）。
【００５６】
（出力情報を”１”にする場合）
容量３０８に電荷を蓄積し、バッファ３０９の出力を”１”にして出力端子３１０の出力情報を”１”にする場合を説明する。
【００５７】
入力端子３０１および入力端子３０２はともに高電圧”１”が印加される。第１のインバータ３０３の出力は低電圧”０”となり、第２のインバータ３０４の出力が高電圧”１”となる。第１のアナログスイッチ３０５がオンとなり、高電圧”１”を出力する。また第１のトランジスタ３０７がオンとなり、第１のアナログスイッチ３０５の出力に対応する電流が流れて容量３０８に電荷が蓄積される。第２のアナログスイッチ３０６はオフである。
【００５８】
容量３０８に電荷が蓄積されるとバッファ３０９の出力は”１”となり、出力端子３１０の出力情報は”１”になる（図７（Ａ））。
【００５９】
出力端子３１０の出力情報が”１”になると、入力端子３０１および入力端子３０２はともに低電圧”０”が印加される。第１のインバータ３０３の出力は高電圧”１”となり、第２のインバータ３０４の出力が低電圧”０”となる。第１のトランジスタ３０７がオフとなる。第１のアナログスイッチ３０５がオフとなり、第２のアナログスイッチ３０６がオンとなり、バッファ３０９の出力電圧（”１”）がノード３１１に印加される。ノード３１１にはバッファ３０９の出力電圧（”１”）が印加されるので容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して漏洩することなく、保持される（図７（Ｂ））。したがってリフレッシュは不要である。
【００６０】
この後、電波が一時的に途切れるなどにより電源電圧を維持できなくなり、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６およびバッファ３０９がオフになる場合があるため、容量３０８は十分に大きな容量を有していることが好ましい。容量３０８が十分に大きな容量を有していれば、容量３０８に蓄積された電荷は、バッファ３０９の出力（”１”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ３０９がオンになる。容量３０８には電荷が蓄積されているので、バッファ３０９の出力は”１”となり、出力端子３１０の出力情報は”１”になる。
【００６１】
また電力が供給されて電源電圧が回復し、入力端子３０１および入力端子３０２がともに初期状態の低電圧”０”が印加された場合、第１のアナログスイッチ３０５および第１のトランジスタ３０７はオフ、第２のアナログスイッチ３０６にオンになる。ノード３１１にはバッファ３０９の出力電圧（”１”）が印加されるので容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して漏洩することなく、保持される。したがってリフレッシュは不要である。
【００６２】
（出力情報を”０”にする場合）
容量３０８に蓄積された電荷を放出し、バッファ３０９の出力を”０”にして出力端子３１０の出力情報を”０”にする場合を説明する。
【００６３】
入力端子３０１には高電圧”１”が印加され、入力端子３０２には低電圧”０”が印加される。第１のインバータ３０３の出力は低電圧”０”となり、第２のインバータ３０４の出力が高電圧”１”となる。第１のトランジスタ３０７がオンとなる。第１のアナログスイッチ３０５がオンとなる。ノード３１１の電位は第１のトランジスタ３０７のソースおよびドレインの一方であって、容量３０８と電気的に接続されている側の電位よりも低くなる。容量３０８に蓄積された電荷は第１のトランジスタ３０７のソース−ドレインを経由して第１のトランジスタ３０７のノード３１１側に放出される（図８（Ａ））。第２のアナログスイッチ３０６はオフである。
【００６４】
電荷が放出されると、バッファ３０９の出力は”０”となり、出力端子３１０の出力情報は”０”になる（図８（Ｂ））。
【００６５】
出力端子３１０の出力情報が”０”になると、入力端子３０１には低電圧”０”が印加され、第１のトランジスタ３０７がオフとなる。容量３０８に電荷は蓄積されておらず、ノード３１１にはバッファ３０９の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００６６】
なお電波が一時的に途切れるなどにより電源電圧を維持できなくなり、バッファ３０９がオフになっても、容量３０８が十分に大きな容量を有していれば、電荷が容量３０８に蓄積されていない状態は、バッファ３０９の出力（”０”）が変化しない程度に、一時的に保持される。その後、電力が供給されて電源電圧が回復すると、バッファ３０９がオンになる。容量３０８には電荷が蓄積されていないので、バッファ３０９の出力は”０”となり、出力端子３１０の出力情報は”０”になる。
【００６７】
また電力が供給されて電源電圧が回復し、入力端子３０１および入力端子３０２がともに初期状態の低電圧”０”が印加された場合、第１のアナログスイッチ３０５および第１のトランジスタ３０７はオフ、第２のアナログスイッチ３０６にオンになる。容量３０８に電荷は蓄積されておらず、ノード３１１にはバッファ３０９の出力電圧（”０”）が印加されるので漏洩電流の問題は発生しない。したがってリフレッシュは不要である。
【００６８】
ＲＦＩＤタグは、リフレッシュを必要とせず、第１のトランジスタ３０７と容量３０８によって情報を記憶できる。
【００６９】
（実施の形態３）
本実施の形態で開示するＲＦＩＤタグ４００はアンテナ４０１、整流回路４０２、ロジック部４０３およびフラグ保持回路４０４を有する（図９）。
【００７０】
アンテナ４０１は、リーダ／ライタとの交信においてアナログ信号の送受信を行う。
【００７１】
アンテナ４０１には整流回路４０２が接続される。整流回路４０２はアンテナ４０１を介してリーダ／ライタから出力された電波の電力を整流して電源電圧ＶＤＤとして出力する。
【００７２】
整流回路４０２が整流した電源電圧ＶＤＤは、ロジック部４０３、およびフラグ保持回路４０４にそれぞれ供給される。ロジック部４０３は、クロック回路、論理回路、変調回路および復調回路を有する。
【００７３】
クロック回路は、クロック信号を生成し、論理回路に供給する。復調回路は、アンテナ４０１が受信したアナログ信号をデジタル信号に復調して論理回路に出力する。変調回路は、該論理回路から出力されたデジタル信号をアナログ信号に変調してアンテナ４０１を介してリーダ／ライタに送信する。
【００７４】
論理回路はメモリを有する。また論理回路はメモリに蓄積された情報を読み出し、メモリに情報を書き込む。
【００７５】
フラグ保持回路４０４は上記実施の形態１または２の回路を有する。
【００７６】
実施の形態１に示した回路は、第１のトランジスタ２０１、第２のトランジスタ２０２、容量２０３、バッファ２０４、第３のトランジスタ２０５を有する（図１）。
【００７７】
第１のトランジスタの制御端子２０９、第２のトランジスタの制御端子２０８、第３のトランジスタの制御端子２１０および入力端子２０６それぞれは、ロジック部４０３の論理回路からの出力によって制御される。出力端子２０７はロジック部４０３の論理回路に入力される。
【００７８】
フラグ保持回路４０４への電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。具体的にはバッファ２０４の電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。
【００７９】
実施の形態１に示した回路を有するフラグ保持回路４０４は、第１のトランジスタ２０１と容量２０３によって情報（電荷）を記憶できる。したがってリフレッシュは不要である。電荷はロジック部４０３からの出力信号に基づく。また容量２０３が十分大きな容量を有していれば、整流回路４０２からの電源電圧ＶＤＤが供給停止となった際にも容量２０３に蓄積された電荷は、バッファ２０４の出力が変化しない程度に、一時的に保持される。したがって一度読み出した情報を再度読み出すことを防止するセッションフラグの状態を保持することができる。
【００８０】
また実施の形態２に示した回路は、第１のインバータ３０３、第２のインバータ３０４、第１のトランジスタ３０７、容量３０８、バッファ３０９、第１のアナログスイッチ３０５、第２のアナログスイッチ３０６を有する（図５）。
【００８１】
入力端子３０１および入力端子３０２それぞれは、ロジック部４０３の論理回路からの出力によって制御される。出力端子３１０はロジック部４０３の論理回路に入力される。
【００８２】
上記と同様にフラグ保持回路４０４への電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。具体的には第１のインバータ３０３の電源電圧ＶＤＤ、第２のインバータ３０４の電源電圧ＶＤＤ、バッファ３０９の電源電圧ＶＤＤ、第１のアナログスイッチ３０５の電源電圧ＶＤＤ、第２のアナログスイッチ３０６の電源電圧ＶＤＤは整流回路４０２から供給される。またはロジック部４０３を経由して整流回路４０２から供給される。
【００８３】
実施の形態２に示したＲＦＩＤタグを有するフラグ保持回路４０４は、第１のトランジスタ３０７と容量３０８によって情報（電荷）を記憶できる。したがってリフレッシュは不要である。電荷はロジック部４０３からの出力信号に基づく。また容量３０８が十分大きな容量を有していれば、整流回路４０２からの電源電圧ＶＤＤが供給停止となった際にも容量３０８に蓄積された電荷は、バッファ３０９の出力が変化しない程度に、一時的に保持される。したがって一度読み出した情報を再度読み出すことを防止するセッションフラグの状態を保持することができる。
【００８４】
（実施の形態４）
本実施の形態では実施の形態３と異なる構成を有するＲＦＩＤタグを説明する。
【００８５】
本実施の形態で示すＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する（図１０）。メモリ回路５０９は上記実施の形態１および２の回路を有する。
【００８６】
アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【００８７】
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号はメモリコントロール回路５０８に送られる。メモリコントロール回路５０８はメモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増幅され、その信号によって変調回路５１２は搬送波を変調する。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグからの信号を認識する。
【００８８】
整流回路５０３に入力された搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。
【００８９】
信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【００９０】
アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。
【００９１】
整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【００９２】
ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図１１）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路、例えば復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに電源電圧を供給する。
【００９３】
整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグ５００にアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。
【００９４】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えばニッケル水素電池、ニッケルカドミウム電池などが挙げられる。または大容量のコンデンサーなどを用いる。
【００９５】
（実施の形態５）
本実施の形態は上記実施の形態で示したＲＦＩＤタグの一作製方法を説明する。
【００９６】
基板７０１の一表面に剥離層７０２を形成し、剥離層７０２上に下地となる絶縁膜７０３および半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図１２（Ａ））。剥離層７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。その結果、大気に曝されないため不純物の混入を防ぐことができる。
【００９７】
基板７０１にはガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に耐えうるプラスチック基板等を用いる。
【００９８】
剥離層７０２は、金属膜や金属膜と金属酸化膜の積層層を用いる。
【００９９】
金属膜はタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料からなる膜であり、単層又は積層で形成する。金属膜はスパッタ法やプラズマＣＶＤ法等により形成する。
【０１００】
金属膜と金属酸化膜の積層層は、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理によって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けて形成する。または金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物を設けて形成する。
【０１０１】
絶縁膜７０３は、珪素の酸化物または珪素の窒化物を含む膜であり、スパッタ法やプラズマＣＶＤ法等により、単層又は積層で形成する。絶縁膜７０３は、基板７０１からの不純物の侵入を防止する。
【０１０２】
半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成され、２５ｎｍ以上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度の厚さを有する。半導体膜７０４は例えば非晶質珪素膜、ＺｎＯを含む酸化物半導体膜である。
【０１０３】
半導体膜７０４にレーザー光を照射するなどして結晶化して結晶質半導体膜を形成してもよい。
【０１０４】
半導体膜７０４を所望の形状にエッチングして、半導体膜７０４ａ、半導体膜７０４ｂを形成する。半導体膜７０４ａ、半導体膜７０４ｂを覆ってゲート絶縁膜７０５を形成する（図１２（Ｂ））。
【０１０５】
ゲート絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含む膜であり、単層膜又は積層膜である。
【０１０６】
ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂに対しプラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（例えば、ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１０７】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的には５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることができる。このような、プラズマ処理は、半導体膜（結晶性シリコン、多結晶シリコン、ＺｎＯを含む酸化物半導体膜など）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがないため、非常に好ましい。
【０１０８】
ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いる、又はそれに加えてプラズマや熱反応を利用したＣＶＤ法で酸化珪素、酸窒化珪素、窒化珪素などの絶縁膜を堆積して形成する。プラズマ処理により形成したゲート絶縁膜を含むトランジスタは特性のバラツキが小さい。
【０１０９】
ゲート絶縁膜７０５上に導電膜を形成する。１００ｎｍ以上５００ｎｍ以下程度の厚さの導電膜を単層で形成する。タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても良い。例えば、窒化タンタル膜とタングステン膜の積層膜、窒化タングステン膜とタングステン膜の積層膜、窒化モリブデン膜とモリブデン膜の積層膜を用いる。
【０１１０】
上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、エッチング処理を行って、半導体膜７０４ａ、半導体膜７０４ｂの上方にゲート電極７０７を形成する。
【０１１１】
ゲート電極７０７をマスクとして、半導体膜７０４ａ、半導体膜７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、半導体膜７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素であり、リン（Ｐ）、砒素（Ａｓ）などである。ｐ型を付与する不純物元素は、１３族に属する元素であり、硼素（Ｂ）などである。
【０１１２】
本実施の形態はｎ型ＴＦＴを示しているが、ｎ型ＴＦＴに限定して解釈されない。ｐ型ＴＦＴのみを形成しても良い。また、ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。
【０１１３】
ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタ法等により形成する珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜である。
【０１１４】
絶縁膜を異方性エッチングにより選択的にエッチングして、ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともいう）を形成する。絶縁膜７０８はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成する際にマスクとして用いる。
【０１１５】
フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極７０７および絶縁膜７０８とをマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂにｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図１２（Ｃ））。第１の不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域であり、第２の不純物領域７０６ｃはＬＤＤ領域である。第２の不純物領域７０６ｃが含む不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
【０１１６】
続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を形成する。本実施の形態では絶縁膜は絶縁膜７０９、７１０、７１１の３層膜である。絶縁膜はＣＶＤ法等により形成する。絶縁膜７０９、７１０は、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜であり、絶縁膜７１１は有機樹脂などの有機材料を含む膜である。
【０１１７】
絶縁膜７０９、７１０、７１１をエッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜７３１ａ、及び接続配線として機能する導電膜７３１ｂを形成する。導電膜７３１ａ、７３１ｂは、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成する。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７０４ａ、半導体膜７０４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電膜７３１ａ、７３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。導電膜７３１ａ、７３１ｂは、ＣＶＤ法やスパッタリング法等により形成する。
【０１１８】
以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層７４９が得られる（図１３（Ａ））。薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂは実施の形態１、２に示したトランジスタに用いられる。
【０１１９】
絶縁膜７０９、７１０、７１１を形成する前、または絶縁膜７０９を形成した後、又は絶縁膜７０９、７１０を形成した後に、半導体膜７０４の結晶性の回復や半導体膜７０４に添加された不純物元素の活性化、半導体膜７０４の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用する。
【０１２０】
導電膜７３１ａ、７３１ｂを覆うように、絶縁膜７１２、７１３を形成する（図１３（Ｂ））。絶縁膜７１２には５０−１５０ｎｍ、例えば１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜７１３には１０００−２０００ｎｍ、例えば１５００ｎｍの膜厚を有するポリイミド膜を用いる。絶縁膜７１３の表面形状は平坦性が高いと好ましい。窒化珪素膜の代わりに酸化窒化珪素膜や窒化酸化珪素膜を用いてもよい。ポリイミド膜の代わりにポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いてもよい。絶縁膜７１２、７１３は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等により作成する。
【０１２１】
絶縁膜７１２、７１３に開口部を形成する。具体的には接続配線７３１ｂが露出する開口部７１４を形成する。このような開口部７１４において（詳しくは点線で囲まれた領域７１５において）、絶縁膜７１２の端部は、絶縁膜７１３で覆われている。上層の絶縁膜７１３で下層の絶縁膜７１２の端部を覆うことで、その後開口部７１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜７１３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁膜７１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。
【０１２２】
絶縁膜７１３上に導電膜７１７を形成し、導電膜７１７上に絶縁膜７１８を形成する（図１３（Ｃ））。
【０１２３】
導電膜７１７は、導電膜７３１ａ、７３１ｂと同じ材料で形成することができる。導電膜７１７は、薄膜トランジスタと、アンテナとの間の信号に基づく電流が流れるため、導電材料、例えばアルミニウムで形成する。導電膜７１７は、ＣＶＤ法やスパッタリング法等により形成する。絶縁膜７１８は、その表面形状に平坦性を要求されるため、有機材料で形成するとよく、１０００−３０００ｎｍ、例えば２０００ｎｍの膜厚のポリイミドを用いる場合を例示する。
【０１２４】
絶縁膜７１８は絶縁膜７１３の開口部７１４、及び開口部７１４に形成された導電膜７１７の表面の凹凸を平坦にする必要があり、絶縁膜７１３の膜厚よりも厚い、例えば２０００ｎｍの膜厚で形成する。
【０１２５】
図１４に半導体装置の周辺部を示す。絶縁膜７１８は、回路部におけるアンテナの外側（具体的には領域７４０）で、絶縁膜７１３の端部を覆うと好ましい。水分や酸素の侵入を防止することができる。
【０１２６】
絶縁膜７１８上にアンテナ７２０を形成する（図１５（Ａ））。アンテナ７２０と導電膜７１７とを開口部を介して接続させる（図示しない）。
【０１２７】
アンテナ７２０は、第１の導電膜７２１、第２の導電膜７２２の積層膜であり、本実施の形態では、第１の導電膜７２１として、厚さ５０−１５０ｎｍ、例えば１００ｎｍのチタン、第２の導電膜７２２として、厚さ４０００−６０００ｎｍ、例えば５０００ｎｍアルミニウムの積層構造の場合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜７１８とアンテナ７２０との密着性を高めることもできる。さらにチタンは、導電膜７１７との接触抵抗を低くすることができる。本実施の形態ではチタンの端部より、アルミニウムの端部が内側となる（領域７４２）。チタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにする（図１５（Ａ））。アルミニウムの膜厚をチタンの膜厚よりも大きくし、チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
【０１２８】
アンテナはＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて形成する。またアンテナは積層膜又は単層膜である。
【０１２９】
アンテナ７２０を覆って、絶縁膜７２３を形成する。本実施の形態では、絶縁膜７２３を２００ｎｍの窒化珪素膜で形成する。絶縁膜７２３はアンテナの耐湿性をより高める。チタン端部がアルミニウム端部より突出しているため、絶縁膜７２３は段切れすることなく形成できる。絶縁膜７２３は酸化窒化珪素膜、窒化酸化珪素膜又はその他の無機材料膜でもよい。
【０１３０】
絶縁膜７２３と、絶縁膜７１２とは、絶縁膜７１８の外側、つまり回路部におけるアンテナの外側（具体的には領域７４１）で接していると好ましい（図１４）。絶縁膜７１２、７２３はともに窒化珪素膜で形成すると、同一材料同士が密着する構成となり、密着性が高く、水分や酸素の侵入を防止することができる。また窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的に防止することができる。絶縁膜７１２、７２３が密着している領域は周辺領域であり、回路部を囲むように形成されている。このような周辺領域の構成を採用していないＲＦＩＤタグと比較して、ＲＦＩＤタグの端部からの剥離といった、経時的な形状や特性の変化に伴う欠陥を少なくすることができる。
【０１３１】
絶縁膜７２３を覆うように第１の絶縁体７５１を形成する（図１５（Ｂ））。第１の絶縁体７５１は繊維体７２７に有機樹脂７２８が含浸された構造体７２６である。また構造体７２６の表面には第１の衝撃緩和層７５０が形成されている。第１の衝撃緩和層７５０はアラミド樹脂層である。
【０１３２】
繊維体７２７に有機樹脂７２８が含浸された構造体７２６は、プリプレグとも呼ばれる。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレグは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。薄膜化したプリプレグは薄型でフレキシブルなＲＦＩＤタグの作製を可能にする。プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等が挙げられる。有機樹脂の代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等が挙げられる。
【０１３３】
第１の絶縁体７５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体７５１のうち、構造体７２６の膜厚を１０−３０μｍ、例えば２０μｍとし、第１の衝撃緩和層７５０の膜厚を５−１５μｍ、例えば１２μｍとする。薄型でフレキシブルなＲＦＩＤタグを作製することができる。
【０１３４】
第１の衝撃緩和層７５０を形成後、第１の衝撃緩和層７５０の表面に第１の導電層７２９を形成する。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物を用いる。第１の導電層７２９は構造体７２６や第１の衝撃緩和層７５０より抵抗が低い。第１の導電層７２９は、膜状に設けるか、小さな間隔をあけた島状の固まりで設けてもよい。膜厚は５０ｎｍ以上２００ｎｍ以下とすることができる。第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層７２９は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法、電解メッキ法や無電解メッキ法などのメッキ法を用いて形成する。なお、第１の導電層７２９の表面には絶縁膜を設けても良い。絶縁膜は第１の導電層７２９を保護する。
【０１３５】
薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層及びアンテナ７２０として機能する導電膜などが一体となった層を基板７０１から剥離する（図１６）。剥離層７０２と基板７０１との界面、剥離層７０２と絶縁膜７０３との界面、又は剥離層７０２の内部のいずれかから分離し、剥離する。剥離層７０２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよい。
【０１３６】
剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うことによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂなどの素子が静電気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層７０２の不対電子が終端されることによって、電荷が中和されることによる。
【０１３７】
剥離後の基板７０１を再利用することによって、低コスト化を実現することができる。
【０１３８】
剥離により露出した面を覆うように、第２の絶縁体７５３を形成する（図１７）。第２の絶縁体７５３は、第１の絶縁体７５１と同様にして形成する。本実施の形態では、第２の絶縁体７５３として、繊維体７３１に有機樹脂７３２が含浸された、いわゆるプリプレグを用いた構造体７３０を設け、更に構造体７３０の表面に第２の衝撃緩和層７５２を設ける。第２の衝撃緩和層７５２にはアラミド樹脂を用いる。もちろん、構造体７２６及び７３０のみで貼り合わせることもでき、そのときのＲＦＩＤタグの膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２の衝撃緩和層を設けた際のＲＦＩＤタグの膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ〜８０μｍとなる。
【０１３９】
第２の絶縁体７５３の表面に第２の導電層７３３を形成する。第２の導電層７３３は、第１の導電層７２９と同様にして形成することができる。また、第２の導電層７３３の表面には絶縁膜を設けても良い。絶縁膜は第２の導電層７３３を保護する。以上の工程で、素子層やアンテナが第１の絶縁体７５１と第２の絶縁体７５３で封止され、第１の絶縁体７５１の表面に第１の導電層７２９を有し、第２の絶縁体７５３の表面に第２の導電層７３３を有する積層体が得られる。
【０１４０】
その後、分断手段を用いて、上記の積層体を個々のＲＦＩＤタグに分断する。分断手段としては、分断の際に第１の絶縁体７５１及び第２の絶縁体７５３が溶融される手段を用いることが好ましい。第１の導電層７２９及び第２の導電層７３３が溶融される手段であるとより好ましい。本実施の形態では、レーザー光の照射による分断を適用する。
【０１４１】
レーザー光の照射を用いて個々のＲＦＩＤタグに分断することで、第１の導電層７２９と第２の導電層７３３との間の抵抗値が低下し、第１の導電層７２９と第２の導電層７３３とが導通することになる。このため、ＲＦＩＤタグの分断の工程と、第１の導電層７２９と第２の導電層７３３とを導通させる工程を、一度に行うことができる。
【０１４２】
このようにして絶縁基板を用いて形成されたＲＦＩＤタグを完成することができる。
【０１４３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１４４】
本発明は以上の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以上に示す記載内容に限定して解釈されるものではない。
【符号の説明】
【０１４５】
１０ 第１のインバータ
１１ 第２のインバータ
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 容量
２０４ バッファ
２０５ 第３のトランジスタ
２０６ 入力端子
２０７ 出力端子
２０８ 制御端子
２０９ 制御端子
２１０ 制御端子
２１１ 基準電圧端子
２１２ ノード
３０１ 入力端子
３０２ 入力端子
３０３ 第１のインバータ
３０４ 第２のインバータ
３０５ 第１のアナログスイッチ
３０６ 第２のアナログスイッチ
３０７ 第１のトランジスタ
３０８ 容量
３０９ バッファ
３１０ 出力端子
３１１ ノード
３１２ 基準電圧端子
３１３ 第１の制御端子
３１４ 第２の制御端子
３１５ 第１の制御端子
３１６ 第２の制御端子
４００ ＲＦＩＤタグ
４０１ アンテナ
４０２ 整流回路
４０３ ロジック部
４０４ フラグ保持回路
５００ ＲＦＩＤタグ
５０３ 整流回路
７２０ アンテナ
【特許請求の範囲】
【請求項１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、
前記第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、前記第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極かつ前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は出力端子および前記第３のトランジスタのソースおよびドレインの他方に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項２】
請求項１において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記入力端子から前記容量に電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項３】
請求項２において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項４】
第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、
前記第１の入力端子は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの出力は前記第２のインバータの入力、前記第１のアナログスイッチの第２の制御端子および前記第２のアナログスイッチの第１の制御端子に電気的に接続され、
前記第２のインバータの出力は前記第１のアナログスイッチの第１の制御端子、前記第２のアナログスイッチの第２の制御端子および前記第１のトランジスタのゲートに電気的に接続され、
前記第２の入力端子は前記第１のアナログスイッチの入力に電気的に接続され、
前記第１のアナログスイッチの出力は前記第１のトランジスタのソースおよびドレインの一方かつ前記第２のアナログスイッチの出力に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極および前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は前記出力端子および前記第２のアナログスイッチの入力に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項５】
請求項４において、
前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記第２の入力端子から前記容量に電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項６】
請求項５において、
前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項７】
アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、
前記アンテナは前記整流回路及び前記ロジック部に電気的に接続され、
前記整流回路は前記ロジック部および前記フラグ保持回路に電気的に接続され、
前記ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、
前記フラグ保持回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、
前記第２のトランジスタのゲートは前記論理回路に電気的に接続され、ソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、前記第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、
前記第１のトランジスタのゲートは前記論理回路に電気的に接続され、ソースおよびドレインの他方は前記容量の一方の電極かつ前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は出力端子および前記第３のトランジスタのソースおよびドレインの他方に電気的に接続され、
前記第３のトランジスタのゲートは前記論理回路に電気的に接続され、
前記ロジック部は前記入力端子に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項８】
請求項７において、
前記整流回路は前記ロジック部および前記フラグ保持回路に電源電圧を供給することを特徴とするＲＦＩＤタグ。
【請求項９】
請求項７または８において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記入力端子から前記容量に前記ロジック部からの出力信号に基づく電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項１０】
請求項９において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項１１】
アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、
前記アンテナは前記整流回路及び前記ロジック部に電気的に接続され、
前記整流回路は前記ロジック部および前記フラグ保持回路に電気的に接続され、
前記ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、
前記フラグ保持回路は第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、
前記ロジック部は前記第２の入力端子に電気的に接続され、
前記第１の入力端子は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの出力は前記第２のインバータの入力、前記第１のアナログスイッチの第２の制御端子および前記第２のアナログスイッチの第１の制御端子に電気的に接続され、
前記第２のインバータの出力は前記第１のアナログスイッチの第１の制御端子、前記第２のアナログスイッチの第２の制御端子および前記第１のトランジスタのゲートに電気的に接続され、
前記第２の入力端子は前記第１のアナログスイッチの入力に電気的に接続され、
前記第１のアナログスイッチの出力は前記第１のトランジスタのソースおよびドレインの一方かつ前記第２のアナログスイッチの出力に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極および前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は前記出力端子および前記第２のアナログスイッチの入力に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項１２】
請求項１１において、
前記整流回路は前記ロジック部および前記フラグ保持回路に電源電圧を供給することを特徴とするＲＦＩＤタグ。
【請求項１３】
請求項１１または１２において、
前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記第２の入力端子から前記容量に前記ロジック部から出力信号に基づく電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項１４】
請求項１３において、
前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、
前記第２のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、前記第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極かつ前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は出力端子および前記第３のトランジスタのソースおよびドレインの他方に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項２】
請求項１において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記入力端子から前記容量に電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項３】
請求項２において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項４】
第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、
前記第１の入力端子は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの出力は前記第２のインバータの入力、前記第１のアナログスイッチの第２の制御端子および前記第２のアナログスイッチの第１の制御端子に電気的に接続され、
前記第２のインバータの出力は前記第１のアナログスイッチの第１の制御端子、前記第２のアナログスイッチの第２の制御端子および前記第１のトランジスタのゲートに電気的に接続され、
前記第２の入力端子は前記第１のアナログスイッチの入力に電気的に接続され、
前記第１のアナログスイッチの出力は前記第１のトランジスタのソースおよびドレインの一方かつ前記第２のアナログスイッチの出力に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極および前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は前記出力端子および前記第２のアナログスイッチの入力に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項５】
請求項４において、
前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記第２の入力端子から前記容量に電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項６】
請求項５において、
前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第１の入力端子から前記第１のインバータに信号が入力されることによって得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項７】
アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、
前記アンテナは前記整流回路及び前記ロジック部に電気的に接続され、
前記整流回路は前記ロジック部および前記フラグ保持回路に電気的に接続され、
前記ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、
前記フラグ保持回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、容量およびバッファを有し、
前記第２のトランジスタのゲートは前記論理回路に電気的に接続され、ソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、前記第１のトランジスタのソースおよびドレインの一方かつ第３のトランジスタのソースおよびドレインの一方に電気的に接続され、
前記第１のトランジスタのゲートは前記論理回路に電気的に接続され、ソースおよびドレインの他方は前記容量の一方の電極かつ前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は出力端子および前記第３のトランジスタのソースおよびドレインの他方に電気的に接続され、
前記第３のトランジスタのゲートは前記論理回路に電気的に接続され、
前記ロジック部は前記入力端子に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項８】
請求項７において、
前記整流回路は前記ロジック部および前記フラグ保持回路に電源電圧を供給することを特徴とするＲＦＩＤタグ。
【請求項９】
請求項７または８において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記入力端子から前記容量に前記ロジック部からの出力信号に基づく電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項１０】
請求項９において、
前記第２のトランジスタおよび前記第１のトランジスタがオンになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第２のトランジスタおよび前記第１のトランジスタがオフになるとともに前記第３のトランジスタがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【請求項１１】
アンテナ、整流回路、ロジック部およびフラグ保持回路を有し、
前記アンテナは前記整流回路及び前記ロジック部に電気的に接続され、
前記整流回路は前記ロジック部および前記フラグ保持回路に電気的に接続され、
前記ロジック部はクロック回路、論理回路、復調回路および変調回路を有し、
前記フラグ保持回路は第１のインバータ、第２のインバータ、第１のトランジスタ、容量、バッファ、第１のアナログスイッチ、第２のアナログスイッチ、第１の入力端子、第２の入力端子および出力端子を有し、
前記ロジック部は前記第２の入力端子に電気的に接続され、
前記第１の入力端子は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの出力は前記第２のインバータの入力、前記第１のアナログスイッチの第２の制御端子および前記第２のアナログスイッチの第１の制御端子に電気的に接続され、
前記第２のインバータの出力は前記第１のアナログスイッチの第１の制御端子、前記第２のアナログスイッチの第２の制御端子および前記第１のトランジスタのゲートに電気的に接続され、
前記第２の入力端子は前記第１のアナログスイッチの入力に電気的に接続され、
前記第１のアナログスイッチの出力は前記第１のトランジスタのソースおよびドレインの一方かつ前記第２のアナログスイッチの出力に電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は前記容量の一方の電極および前記バッファの入力に電気的に接続され、
前記容量の他方の電極は基準電圧端子に電気的に接続され、
前記バッファの出力は前記出力端子および前記第２のアナログスイッチの入力に電気的に接続されることを特徴とするＲＦＩＤタグ。
【請求項１２】
請求項１１において、
前記整流回路は前記ロジック部および前記フラグ保持回路に電源電圧を供給することを特徴とするＲＦＩＤタグ。
【請求項１３】
請求項１１または１２において、
前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記第２の入力端子から前記容量に前記ロジック部から出力信号に基づく電荷が蓄積され、前記電荷に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が蓄積された後、前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加され、前記電荷は前記容量に保持されることを特徴とするＲＦＩＤタグ。
【請求項１４】
請求項１３において、
前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオンになるとともに前記第２のアナログスイッチがオフになり、前記容量に蓄積された電荷が前記第１のトランジスタのソースおよびドレインの一方側へ放出され、前記電荷の放出に対応した情報が前記バッファから前記出力端子に出力され、
前記電荷が放出された後、前記第１の入力端子から前記第１のインバータに信号が入力されることで得られる前記第１のインバータおよび前記第２のインバータからの出力により、前記第１のアナログスイッチおよび前記第１のトランジスタがオフになるとともに前記第２のアナログスイッチがオンになり、前記バッファからの出力が前記第１のトランジスタのソースおよびドレインの一方に印加されることを特徴とするＲＦＩＤタグ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−１９３４３２（Ｐ２０１０−１９３４３２Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２０１０−９０２（Ｐ２０１０−９０２）
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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