記憶回路
【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。
【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない信号処理装置の記憶回路に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が用いられている。
【０００４】
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参照）。特許文献１の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理装置において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等はデータ信号を保持する。
【０００５】
また、信号処理装置において長時間の電源の供給停止を行う際には、電源の供給停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号処理装置において電源の供給を停止する間、揮発性の記憶回路の周辺に配置した不揮発性の記憶回路へ揮発性の記憶回路のデータ信号を記憶させる方法では、これらの不揮発性の記憶回路として主に磁気メモリ素子や強誘電体メモリ素子が用いられているため、信号処理装置の作製工程が複雑である。
【０００８】
また、信号処理装置において電源の供給を停止する間、外部記憶回路に揮発性の記憶回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信号を戻すのには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【０００９】
上述の課題に鑑み、本発明の一態様は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理装置の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理装置の記憶回路の提供を目的の一つとする。
【００１０】
また本発明の一態様においては特に、短時間の電源停止時に保持したデータ信号を、電源再開時において誤動作を引き起こすことのない電位の状態にする信号処理装置の記憶回路の提供を目的の一つとする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部（以下、揮発性記憶部という）に記憶していたデータ信号を、不揮発性のメモリに相当する記憶部（以下、不揮発性記憶部という）に保持する。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間もデータ信号の論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。
【００１２】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、リセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路である。
【００１３】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、リセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、リセット動作の際に不揮発性記憶部の入力端子と第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路である。
【００１４】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路である。
【００１５】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、リセット動作の際に不揮発性記憶部の入力端子と第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路である。
【００１６】
本発明の一態様において、切り替え回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１７】
本発明の一態様において、リセット回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１８】
本発明の一態様において、記憶回路は揮発性記憶回路または不揮発性記憶部にデータ信号を選択的に記憶するためのセレクタ回路を有し、セレクタ回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって揮発性記憶回路または不揮発性記憶部を選択して導通状態を制御するアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１９】
本発明の一態様において、第１のトランジスタは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである信号処理装置の記憶回路でもよい。
【００２０】
本発明の一態様において、第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路でもよい。
【００２１】
本発明の一態様において、第２のトランジスタは、第１のトランジスタと積層して設けられる信号処理装置の記憶回路でもよい。
【発明の効果】
【００２２】
本発明の一態様により、複雑な作製工程を必要とせず、消費電力を抑えることができる。また本発明の一態様により、短時間の電源停止により消費電力を抑えることができる。
【００２３】
また本発明の一態様により、短時間の電源停止時に保持したデータ信号を、リセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にすることができる。そのため、容量素子にデータ信号が保持されることで生じるトランジスタの劣化の進行を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】記憶回路および不揮発性記憶部の回路図。
【図２】揮発性記憶部の回路図。
【図３】不揮発性記憶部の回路図。
【図４】セレクタ回路の回路図。
【図５】不揮発性記憶部の回路図。
【図６】不揮発性記憶部の回路図。
【図７】不揮発性記憶部の回路図。
【図８】記憶回路の回路図。
【図９】記憶回路の動作を説明するタイミングチャート図。
【図１０】記憶回路の構成を示す図。
【図１１】信号処理装置のブロック図。
【図１２】記憶回路を用いたＣＰＵのブロック図。
【図１３】記憶回路の作製工程を示す図。
【図１４】記憶回路の作製工程を示す図。
【図１５】記憶回路の作製工程を示す図。
【図１６】記憶回路の構成を示す断面図。
【図１７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２０】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２４】計算に用いたトランジスタの断面構造を説明する図。
【図２５】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２６】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄ特性を示す図。
【図２７】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄ特性を示す図。
【図２８】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３０】Ｉｄおよび電界効果移動度のＶｇｓ依存性を示す図。
【図３１】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３２】半導体装置の上面図及び断面図。
【図３３】半導体装置の上面図及び断面図。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２６】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２７】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２８】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２９】
（実施の形態１）
信号処理装置は記憶回路を有し、単数または複数設けられる記憶回路によって１ビットまたは複数ビットのデータ信号を記憶することができる。本実施の形態では、信号処理装置における記憶回路の構成について説明する。
【００３０】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。
【００３１】
図１（Ａ）に記憶回路のブロック図の一例を示す。図１（Ａ）に示す記憶回路１００は、第１の記憶部１０１Ａ、第２の記憶部１０１Ｂ、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及びインバータ回路１０４（位相反転回路ともいう）を有する。第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂは、揮発性記憶部１０５、不揮発性記憶部１０６及びセレクタ回路１０７を有する。
【００３２】
図１（Ａ）の記憶回路１００の各回路には、高電源電位ＶＤＤを供給する電源電位Ｖｘ、低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。また記憶回路１００には、第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂで記憶するデータ信号Ｄ、不揮発性記憶部１０６及びセレクタ回路の制御に用いられる第１の制御信号ＥＮ及び第２の制御信号ＲＤ、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及び、揮発性記憶部１０５の制御に用いられるクロック信号ＣＬＫが供給される。また記憶回路１００では、インバータ回路１０４により供給されるクロック信号ＣＬＫをもとにして、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及び、揮発性記憶部１０５の制御に用いられる反転クロック信号が生成される。他にも記憶回路１００には揮発性記憶部１０５を初期化するための初期化信号ＲＥＳ（図示せず）が供給される。
【００３３】
なお初期化信号ＲＥＳによる揮発性記憶部１０５の初期化とは、揮発性記憶部１０５に最初に電源電圧を要求する際に誤動作が生じないよう予め所定の記憶状態とするための動作のことをいう。
【００３４】
図１（Ａ）では、揮発性記憶部１０５から出力される信号を示している。図１（Ａ）では、一例として、出力信号Ｑを示している。
【００３５】
図１（Ａ）に示す第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂの揮発性記憶部１０５は、一例として、フリップフロップ回路を有する。なお、揮発性記憶部１０５が有するフリップフロップ回路は、他の種類のフリップフロップ回路であってもよい。揮発性記憶部１０５は、電源が供給されている期間のみ、データ信号を保持することができる記憶部である。逆に言えば、揮発性記憶部１０５は、電源の供給がなければ、データ信号の保持ができない記憶部である。
【００３６】
図２（Ａ）乃至（Ｃ）は、揮発性記憶部１０５の回路構成の一例を示したものである。図２（Ａ）に示す揮発性記憶部１０５は、第１のインバータ回路１３１及び第２のインバータ回路１３２を有する。揮発性記憶部１０５の第１のインバータ回路１３１には、第１のアナログスイッチ１０２を介してデータ信号Ｄが供給される。保持されるデータ信号Ｄは、セレクタ回路１０７の制御により選択して出力されることとなる。また保持されるデータ信号Ｄは、第１のインバータ回路１３１及び第２のインバータ回路１３２により帰還ループさせることで保持される。
【００３７】
なお本実施の形態において揮発性記憶部１０５及び不揮発性記憶部１０６の入力側は、第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）に接続され、当該第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）よりデータ信号Ｄが入力されている。そこで本実施の形態で説明する図面において、揮発性記憶部１０５及び不揮発性記憶部１０６の入力側をデータ信号Ｄが入力されるように図示することとする。もちろん、揮発性記憶部１０５及び不揮発性記憶部１０６の入力側には、図１（Ａ）に示すように第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）に接続されるものである。
【００３８】
また図２（Ｂ）に示す揮発性記憶部１０５は、ＮＡＮＤ回路１３３及びクロックドインバータ回路１３４を有する。図２（Ｂ）に示す揮発性記憶部１０５の回路構成の例は、図２（Ａ）と同様に、ＮＡＮＤ回路１３３及びクロックドインバータ回路１３４により、帰還ループさせることでデータ信号Ｄが保持される。なお図２（Ｂ）に示す揮発性記憶部１０５では、初期化信号ＲＥＳを高電源電位ＶＤＤに基づく電位となるＨ信号とすることでＮＡＮＤ回路１３３をインバータ回路として機能させている。また図２（Ｂ）に示す揮発性記憶部１０５では、初期化信号ＲＥＳを低電源電位ＶＳＳに基づく電位となるＬ信号とすることでＮＡＮＤ回路１３３の出力電位を固定電位（Ｈ信号）にし、揮発性記憶部１０５で保持するデータ信号を初期化させている。なお図２（Ｂ）では揮発性記憶部１０５とセレクタ回路１０７との接続をＮＡＮＤ回路１３３の出力端子側で行う構成としたが、図２（Ｃ）に示すように、揮発性記憶部１０５とセレクタ回路１０７との接続をＮＡＮＤ回路１３３の入力端子側で行う構成としてもよい。
【００３９】
なお図２（Ａ）乃至（Ｃ）においても特に図示していないが、揮発性記憶部１０５には、高電源電位ＶＤＤを供給する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。
【００４０】
図１（Ａ）に示す記憶回路１００の不揮発性記憶部１０６は、酸化物半導体層にチャネルが形成されるトランジスタを有する。不揮発性記憶部１０６は、当該トランジスタを用いて電荷の保持を実現することで、揮発性記憶部１０５とは異なり、電源の供給がなくてもデータ信号の保持を可能にするものである。従って不揮発性記憶部１０６は、揮発性記憶部１０５と異なり、電源の供給がなくてもデータ信号の保持をすることができる。
【００４１】
図１（Ａ）では、不揮発性記憶部１０６に入力される信号を示している。図１（Ａ）では、一例として、データ信号Ｄ、第１の制御信号ＥＮ及び第２の制御信号ＲＤを示している。他にも不揮発性記憶部１０６には、高電源電位ＶＤＤを入力する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが入力される。
【００４２】
次いで図１（Ｂ）に、本発明の一態様である不揮発性記憶部１０６の回路図を示す。不揮発性記憶部１０６は、記憶回路１１１、反転出力回路１１２及びリセット回路１１３を有する。
【００４３】
図１（Ｂ）に示す記憶回路１１１は、第１のトランジスタ１２１、第２のトランジスタ１２２及び容量素子１２３と、を有する。第１のトランジスタ１２１のソース及びドレインの一方の電極は、第２のトランジスタ１２２のゲートに接続されている。第１のトランジスタ１２１のソース及びドレインの一方の電極は、容量素子１２３の一方の電極に接続されている。第１のトランジスタ１２１のゲートは、第１の制御信号ＥＮを入力するための配線に接続されている。第１のトランジスタ１２１のソース及びドレインの他方の電極は、データ信号Ｄが入力される配線に接続されている。なお第１のトランジスタ１２１、第２のトランジスタ１２２及び容量素子１２３が接続されたノードは、以下の説明において「記憶ノード」と呼ぶ。
【００４４】
第１のトランジスタ１２１は、酸化物半導体層にチャネルが形成されるトランジスタである。なお図面において、第１のトランジスタ１２１は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００４５】
図１（Ｂ）に示す第２のトランジスタ１２２は、スイッチとして機能する素子である。図１（Ｂ）では、第２のトランジスタ１２２として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成された例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及びドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの他方に対応する。またスイッチの導通状態又は非導通状態は、トランジスタのゲートに保持されるデータ信号Ｄに基づく電位によって選択される。ｎチャネル型のトランジスタである第２のトランジスタ１２２がスイッチとして機能する場合、Ｈ信号によって導通状態、Ｌ信号によって非導通状態が選択される。
【００４６】
なお、容量素子１２３は、第２のトランジスタ１２２のゲートと第１のトランジスタ１２１のソース及びドレインの他方の電極とで形成される容量等を積極的に利用することによって、省略することも可能である。
【００４７】
図１（Ｂ）に示す反転出力回路１１２は、第３のトランジスタ１２４及び第４のトランジスタ１２５を有する回路である。第３のトランジスタ１２４のソース及びドレインの一方の電極は、電源電位Ｖｘを入力するための配線に接続されている。第３のトランジスタ１２４のゲートは、第２の制御信号ＲＤを入力するための配線に接続されている。第３のトランジスタ１２４のソース及びドレインの他方の電極は、第４のトランジスタ１２５のソース及びドレインの一方の電極に接続されている。また第４のトランジスタ１２５のゲートは、第２の制御信号ＲＤを入力するための配線に接続されている。第４のトランジスタ１２５のソース及びドレインの他方の電極は、第２のトランジスタ１２２のソース及びドレインの一方の電極に接続されている。なお第２のトランジスタ１２２のソース及びドレインの他方の電極は、グラウンド電位ＧＮＤが入力される配線に接続されている。なお第３のトランジスタ１２４及び第４のトランジスタ１２５が接続されたノードは、セレクタ回路１０７に接続される。
【００４８】
図１（Ｂ）に示す第３のトランジスタ１２４は、スイッチとして機能する素子である。第３のトランジスタ１２４は、一例として、一導電型（例えば、ｐチャネル型）のトランジスタを用いて構成される。また図１（Ｂ）に示す第４のトランジスタ１２５は、スイッチとして機能する素子である。第４のトランジスタ１２５は、一例として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成される。なお第３のトランジスタ１２４及び第４のトランジスタ１２５は、交互に導通または非導通が制御されるよう、異なる導電型のトランジスタとする。すなわち反転出力回路１１２は、第２の制御信号ＲＤの論理状態、すなわちＨかＬかに応じて、記憶ノードの論理状態を反転してセレクタ回路１０７に反転信号を出力するための回路である。具体的には、第２の制御信号ＲＤがＬ信号のとき、記憶ノードがＨ信号またはＬ信号を保持している状態に関わらず、Ｈ信号をセレクタ回路１０７に出力する。また第２の制御信号ＲＤがＨ信号のとき、記憶ノードがＨ信号を保持している場合、Ｌ信号をセレクタ回路に出力する。また第２の制御信号ＲＤがＨ信号のとき、記憶ノードがＬ信号を保持している場合、前の状態を保持することによるＨ信号をセレクタ回路１０７に出力する。
【００４９】
なお、不揮発性記憶部１０６は、容量素子１２３によって保持することのできるデータ信号に基づく電位が、第２のトランジスタ１２２のゲートに印加される構成としている。そのため容量素子１２３によって保持することのできるデータ信号は、記憶回路１００への電源の供給が再開された後で、第４のトランジスタ１２５の導通状態に変換し、不揮発性記憶部１０６から読み出すことができる。それ故、容量素子１２３に保持することのできるデータ信号に基づく電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【００５０】
図１（Ｂ）において、不揮発性記憶部１０６に用いられるトランジスタのうち、第１のトランジスタ１２１以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、不揮発性記憶部１０６は、第１のトランジスタ１２１以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００５１】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００５８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００５９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、次式を満たすことをいう。
【００６０】
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
【００６１】
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００６４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００６５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００６６】
【数１】
【００６７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００６８】
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第１のトランジスタ１２１がオフ状態である時、記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を長期間にわたり保持することができる。
【００６９】
なお本明細書で説明するオフ電流とは、トランジスタがオフ状態（非導通状態ともいう）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００７０】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、記憶ノードの電荷の長期間の保持を実現する構成としてもよい。
【００７１】
図１（Ｂ）に示すリセット回路１１３は、第１の制御信号ＥＮ及び第２の制御信号ＲＤによって制御される論理回路、及び第１のトランジスタ１２１のソース及びドレインの他方の電極と低電源電位ＶＳＳを入力するための配線ＧＮＤとを接続するためのスイッチを有する。リセット回路１１３は、論理回路による所定のタイミングによって、データ信号に基づく記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を低電源電位ＶＳＳに基づくＬ信号にする、リセット動作をするための回路である。
【００７２】
なおリセット動作とは、第１のトランジスタ１２１及びリセット回路１１３が有するスイッチを共に導通状態とすることにより、記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を低電源電位ＶＳＳに基づくＬ信号とする動作をいう。
【００７３】
なおリセット回路１１３における論理回路は、第１の制御信号ＥＮによるデータ信号の記憶ノードへの入力に際する第１のトランジスタ１２１を導通状態とするタイミングとは別に、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより第１のトランジスタ１２１を導通状態とし且つリセット回路１１３におけるスイッチを導通状態とするタイミングを生成する回路である。すなわちリセット回路１１３は、記憶ノードへのデータ信号の書き込みによる第１のトランジスタ１２１を導通状態とするタイミングとは別に、リセット回路１１３におけるスイッチ及び第１のトランジスタ１２１を同時に導通状態とすることで記憶ノードの電位を強制的に低電源電位ＶＳＳに基づくＬ信号とする回路である。
【００７４】
特に本発明の一態様である不揮発性記憶部１０６では、リセット回路１１３を設ける構成とすることにより、例えば揮発性記憶部１０５の動作を再開するとともに、不揮発性記憶部１０６に記憶したデータ信号を初期化することができる。リセット回路１１３により、強制的に不揮発性記憶部１０６の記憶ノードをＬ信号とすることで、記憶ノードにＨ信号が保持された場合に、第１のトランジスタ１２１のゲートとソース又はドレイン間に電圧が印加され続けることに伴う第１のトランジスタ１２１の劣化の進行を抑制することができる。言い換えれば、リセット回路１１３により、強制的に不揮発性記憶部１０６の記憶ノードをＬ信号とすることで、第１のトランジスタ１２１のゲートとソース又はドレイン間の電位差をなくすものである。
【００７５】
なおリセット回路１１３は、記憶ノードに保持されたデータ信号をＬ信号にするように設けられればよい。従って図３に示すように、リセット回路１１３が直接記憶ノードに接続される構成であってもよい。この場合、不揮発性記憶部１０６が有するスイッチとして酸化物半導体を有するトランジスタを用いることが好ましい。
【００７６】
図５では、図１（Ｂ）で示したリセット回路１１３を具体的な回路構成にして示している。図５において一例として示すリセット回路１１３は、ＮＡＮＤ回路１６１、インバータ回路１６２及びアナログスイッチ１６３を有する。
【００７７】
ＮＡＮＤ回路１６１は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、アナログスイッチ１６３を選択的に導通状態とするための信号を生成する回路である。図５に示す具体的な例では、第１の制御信号ＥＮがＨ信号、第２の制御信号ＲＤがＨ信号のとき、ＮＡＮＤ回路１６１よりＬ信号を出力する。ＮＡＮＤ回路１６１よりＬ信号を出力されると、図５に示す回路構成では、アナログスイッチ１６３を導通状態とすることができる。
【００７８】
なお図５に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＡＮＤ回路１６１よりＨ信号を出力する。ＮＡＮＤ回路１６１よりＨ信号を出力されると、図５に示す回路構成ではアナログスイッチ１６３を非導通状態とすることができる。なおＮＡＮＤ回路１６１、インバータ回路１６２及びアナログスイッチ１６３は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００７９】
なおリセット回路１１３におけるスイッチとしてここではアナログスイッチ１６３を示したが、ｎチャネル型トランジスタを用いる構成であってもよい。
【００８０】
また図１（Ａ）に示す第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂのセレクタ回路１０７は、第１の制御信号ＥＮ及び第２の制御信号ＲＤに応じて、第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂに入力されるデータ信号Ｄを揮発性記憶部１０５または不揮発性記憶部１０６で記憶するかを選択的に行うための回路である。なお第１の制御信号ＥＮ及び第２の制御信号ＲＤは、論理回路に入力し得られる出力信号を用いてスイッチの導通を制御することができる。
【００８１】
図４は、セレクタ回路１０７の回路構成の一例を示したものである。図４に示すセレクタ回路１０７は、第１のアナログスイッチ１４１、第１のインバータ回路１４２、第２のアナログスイッチ１４３、第２のインバータ回路１４４、第３のインバータ回路１４５、第４のインバータ回路１４６及びＮＯＲ回路１４７を有する。
【００８２】
セレクタ回路１０７の第１のアナログスイッチ１４１は、揮発性記憶部１０５におけるインバータ回路の帰還ループを導通状態とさせるための回路である。セレクタ回路１０７の第２のアナログスイッチ１４３は、不揮発性記憶部１０６における反転出力回路１１２からの信号を第３のインバータ回路１４５で反転させて、不揮発性記憶部１０６に入力されたデータ信号と同じ論理状態とした上で、当該データ信号を揮発性記憶部１０５におけるインバータ回路の帰還ループに入力するための回路である。
【００８３】
第４のインバータ回路１４６及びＮＯＲ回路１４７は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、第１のアナログスイッチ１４１または第２のアナログスイッチ１４３を選択的に導通状態とするための信号を生成する回路である。図４に示す具体的な例では、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＨ信号のとき、ＮＯＲ回路１４７よりＨ信号を出力する。ＮＯＲ回路１４７よりＨ信号を出力されると、図４に示す回路構成では、第１のアナログスイッチ１４１を非導通状態とし、第２のアナログスイッチ１４３を導通状態とすることができる。
【００８４】
なお図４に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＯＲ回路１４７よりＬ信号を出力する。ＮＯＲ回路１４７よりＬ信号を出力されると、図４に示す回路構成では、第１のアナログスイッチ１４１を導通状態とし、第２のアナログスイッチ１４３を非導通状態とすることができる。なお第４のインバータ回路１４６及びＮＯＲ回路１４７は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００８５】
なお図４においても特に図示していないが、セレクタ回路１０７には、高電源電位ＶＤＤを入力する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが入力される。
【００８６】
なお本実施の形態の構成では不揮発性記憶部１０６にリセット回路１１３を有する構成に加えて、図６に示すような切り替え回路２０１を有する構成とすることが特に好適である。具体的には、切り替え回路２０１は、第１のトランジスタ１２１のソース及びドレインの他方の電極と不揮発性記憶部１０６の入力端子との間に配置される。
【００８７】
なお不揮発性記憶部１０６の入力端子とは、不揮発性記憶部１０６に入力されるデータ信号が第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）を介して入力される際の途中のノードのことをいう。すなわち、切り替え回路２０１は、第１のアナログスイッチ１０２と揮発性記憶部１０５との間を除いた、第１のアナログスイッチ１０２と第１のトランジスタ１２１との間に配置される回路である。
【００８８】
図６に示す切り替え回路２０１は、第１のトランジスタ１２１及びリセット回路１１３を導通状態として記憶ノードをＬ信号とする際、不揮発性記憶部１０６と揮発性記憶部１０５との接続部に、記憶ノードに保持されたデータ信号Ｄに基づく電流が流入するのを防ぐための回路である。従って、切り替え回路２０１は、第１のトランジスタ１２１が導通状態としてデータ信号に基づく電位を記憶ノードに保持させる期間に、第１のトランジスタ１２１のソース及びドレインの他方の電極と不揮発性記憶部１０６の入力端子との間を導通状態とし、その他の期間には非導通状態となるよう制御する制御回路を具備する構成となる。
【００８９】
具体的な切り替え回路２０１の構成について図７に示す。図７において一例として示す切り替え回路２０１は、第１のインバータ回路２０２、ＮＯＲ回路２０３、第２のインバータ回路２０４及びアナログスイッチ２０５を有する。
【００９０】
ＮＯＲ回路２０３は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、アナログスイッチ２０５を選択的に導通状態とするための信号を生成する回路である。図７に示す具体的な例では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＬ信号のとき、ＮＯＲ回路２０３よりＨ信号を出力する。ＮＯＲ回路２０３よりＨ信号を出力されると、図７に示す回路構成では、アナログスイッチ２０５を導通状態とすることができる。
【００９１】
なお図７に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＯＲ回路２０３よりＬ信号を出力する。ＮＯＲ回路２０３よりＬ信号を出力されると、図７に示す回路構成ではアナログスイッチ２０５を非導通状態とすることができる。なお第１のインバータ回路２０２、ＮＯＲ回路２０３、第２のインバータ回路２０４及びアナログスイッチ２０５は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００９２】
以上が、記憶回路１００の各回路の説明である。
【００９３】
次いで、消費電力の低減を目的として、データ信号の保持時に電源の供給を停止して再び電源を供給するとともに、前述のリセット回路により、強制的に記憶回路１１１での記憶ノードをＬ信号として第１のトランジスタ１２１の劣化の進行を抑制するための記憶回路１００の駆動方法について説明する。
【００９４】
なお図８には、図２（Ｂ）、図４及び図７で説明した揮発性記憶部１０５、セレクタ回路１０７、並びにリセット回路及び切り替え回路を有する不揮発性記憶部１０６の各回路構成を図１（Ａ）の記憶回路に適用した回路図について示す。また図９には図８で示した記憶回路の動作におけるタイミングチャート図を示し、当該タイミングチャート図を参照して記憶回路１００の駆動方法、特に記憶回路１００の第１の記憶部１０１Ａについての駆動方法を説明する。なお記憶回路１００の第２の記憶部１０１Ｂについても同様の駆動方法をすることができる。なお図８中において、セレクタ回路１０７の出力にあたる、揮発性記憶部１０５を帰還ループさせるためのノードを、「Ｓｅｌ」としている。
【００９５】
図９のタイミングチャート図において、Ｖｘ、ＧＮＤ、ＲＥＳ、ＣＬＫ、Ｄ、Ｓｅｌ、記憶ノード、ＥＮ及びＲＤは、上記説明した入出力信号またはノードの電位に対応する。また図９に示すタイミングチャート図では、記憶回路１００の第１の記憶部１０１Ａが取り得る複数の状態について説明するため、期間１乃至期間６の複数の期間に分けて示している。
【００９６】
なお入出力信号及びノードの電位は、Ｈ信号（図中、Ｈで表記）及びＬ信号（図中、Ｌで表記）で表すことができる。
【００９７】
まず図９中の期間１での第１の記憶部１０１Ａの動作について説明する。期間１では、揮発性記憶部１０５にデータ信号Ｄを記憶し、不揮発性記憶部１０６がデータ信号Ｄの記憶に関与しない期間である通常動作期間について説明する。期間１では、ＶｘをＨ信号とし電源が記憶回路１００の各回路に供給されている。第１の記憶部１０１Ａでは、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号とすることで、揮発性記憶部１０５がデータ信号Ｄの保持をする。期間１では、揮発性記憶部１０５はデータ信号ＤとしてｄａｔａＡを保持しており、クロック信号ＣＬＫに同期して書き込まれたデータ信号ｄａｔａＡが書き換わっていく。期間１では、セレクタ回路１０７は揮発性記憶部１０５に接続されたアナログスイッチを導通状態とすることで、ＳｅｌもｄａｔａＡとなる。なおＳｅｌで保持されるｄａｔａＡは、正確には、第１のアナログスイッチ１０２から入力されるｄａｔａＡが反転した信号であるが、以下の説明ではｄａｔａＡと記すこととする。期間１では、初期化信号ＲＥＳはＨ信号としている。期間１では、記憶ノードには、前の期間でのリセット回路の動作によりＬ信号が書き込まれた状態となる。
【００９８】
次いで図９中の期間２の動作について説明する。期間２では、電源の供給を停止する前にデータ信号Ｄを不揮発性記憶部１０６に記憶させるバックアップ準備期間について説明する。期間２では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＬ信号とする期間（図９中、Ｔ１）を設ける。このとき、不揮発性記憶部１０６における切り替え回路２０１のアナログスイッチ２０５及び第１のトランジスタ１２１が導通状態となることで、記憶ノードにｄａｔａＡが保持されることとなる。そして一度保持されたｄａｔａＡは、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＬ信号としても、記憶ノードで保持され続けることとなる。なおバックアップ準備期間においても、通常動作期間と同様、揮発性記憶部１０５では入出力信号によるｄａｔａＡの書き換えを行っている。
【００９９】
次いで図９中の期間３の動作について説明する。期間３では、電源の供給を停止する電源停止期間について説明する。期間３では、ＶｘをＬ信号として、記憶回路１００の各回路に電源の供給を停止している。期間３では、揮発性記憶部１０５へ電源が供給されず、揮発性記憶部１０５に書き込まれたｄａｔａＡが消去される（図９中、「Ｘ」で表記）。また揮発性記憶部１０５に書き込まれたｄａｔａＡが消去されるとともに、Ｓｅｌで保持されるｄａｔａＡも消去される（図９中、「Ｘ」で表記）。また期間３でのクロック信号ＣＬＫの入力は、Ｌ信号に固定することで揮発性記憶部１０５が動作しないようにしており、これと同時に、初期化信号ＲＥＳもＬに固定する。なおＶｘは、クロック信号ＣＬＫ及び初期化信号ＲＥＳをＬ信号とした後で、Ｌ信号とすることで、誤動作を低減することができる。また期間３では、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号として、記憶回路１００が動作しないように制御している。
【０１００】
次いで図９中の期間４の動作について説明する。期間４では、電源の供給を再開し、不揮発性記憶部１０６にバックアップされたデータ信号であるｄａｔａＡを揮発性記憶部１０５に読み出すデータ信号復帰期間について説明する。期間４では、ＶｘをＨ信号として、記憶回路１００の各回路に電源の供給を再開する。次いで初期化信号ＲＥＳをＨ信号にし、次いでクロック信号を発振させる。なお期間４でのクロック信号の発振時において、データ信号ＤはＨ信号またはＬ信号の固定電位（図９中、「Ｈ／Ｌ」で表記）としておく。そして、期間４では、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＨ信号とする期間（図９中、Ｔ２）を設ける。その結果、記憶ノードに保持されたデータ信号ｄａｔａＡがセレクタ回路１０７で選択され、ＳｅｌがｄａｔａＡとなって揮発性記憶部１０５に読み出されることとなる。
【０１０１】
次いで図９中の期間５の動作について説明する。期間５では、揮発性記憶部１０５の動作に支障のないものの不揮発性記憶部１０６の第１のトランジスタの劣化に影響を及ぼす、記憶ノードに保持されているデータ信号ｄａｔａＡをリセット動作によりＬ信号とするためのリセット期間である。期間５では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＨ信号とする期間（図９中、Ｔ３）を設ける。その結果、記憶ノードに保持されたデータ信号ｄａｔａＡがＬ信号になる。そのため第１のトランジスタの劣化の進行を抑制することができる。またリセット期間では、リセット動作によって、不揮発性記憶部１０６と揮発性記憶部１０５との接続部に、記憶ノードに保持されたグラウンド電位ＧＮＤに基づく電流が流入するのを防ぐために、切り替え回路２０１を設けている。切り替え回路２０１が有するアナログスイッチは、リセット期間において非導通状態となる。そのため、揮発性記憶部１０５での誤動作を低減することができる。なおリセット期間において、揮発性記憶部１０５は、通常動作期間と同様に動作することができ、図９に示す例ではｄａｔａＡとは異なるｄａｔａＢが新たなデータ信号として、クロック信号ＣＬＫに同期して揮発性記憶部１０５において書き換えられている。
【０１０２】
期間６は、期間１と同様に、通常動作期間である。期間６では、期間５に続いて、データ信号としてｄａｔａＢが、クロック信号ＣＬＫに同期して書き換わっていく例を示している。
【０１０３】
以上が、記憶回路の駆動方法の説明である。
【０１０４】
本発明の記憶回路では、記憶回路に電源が供給されない間は、揮発性記憶部に記憶されていたデータ信号を、不揮発性記憶部に設けられた記憶ノードによって保持することができる。
【０１０５】
また、酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、酸化物半導体層にチャネルが形成されるトランジスタを第１のトランジスタとして用いることによって、記憶回路に電源が供給されない間も容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶回路は電源の供給が停止した間も記憶内容（データ信号）を保持することが可能である。
【０１０６】
このような記憶回路を、信号処理装置が有するレジスタやキャッシュメモリなどの記憶回路に用いることで、電源の供給停止による記憶回路内のデータ信号の消失を防ぐことができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理装置全体、もしくは信号処理装置を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができる。そのため、消費電力を抑えることができる信号処理装置、消費電力を抑えることができる当該信号処理装置の駆動方法を提供することができる。
【０１０７】
特に本実施の形態の構成においては、電源停止時に記憶ノードに保持されたデータ信号は、リセット回路を導通状態とすることで、誤動作を引き起こすことのないＬ信号の電位にすることができる。そのため、記憶ノードにデータ信号が保持されることで生じるトランジスタの劣化の進行を抑制することができる。また本実施の形態の構成においては、切り替え回路を有する構成とすることにより、リセット動作時に、不揮発性記憶部と揮発性記憶部との接続部に、記憶ノードに保持されたデータ信号に基づく電流が流入するのを防ぐことができる。そのため、揮発性記憶部での誤動作を低減することができる。
【０１０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶回路を複数用いる構成について説明する。
【０１１０】
図１０（Ａ）に、本実施の形態における記憶回路の構成を一例として示す。図１０（Ａ）に示す記憶回路は、高電源電位ＶＤＤ及び低電源電位ＶＳＳに接続されたインバータ回路４０１と、記憶回路４０２を複数有する記憶回路群４０３とを有している。具体的に、各記憶回路４０２には、実施の形態１に記載されている構成を有する記憶回路１００を用いることができる。記憶回路群４０３が有する各記憶回路４０２には、インバータ回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されている。さらに、記憶回路群４０３が有する各記憶回路４０２には、信号ＩＮの電位と、低電源電位ＶＳＳが与えられている。
【０１１１】
図１０（Ａ）でインバータ回路４０１は、制御信号ＳｉｇＡにより高電源電位ＶＤＤまたは低電源電位ＶＳＳの出力の切り替えが制御される。
【０１１２】
また、図１０（Ａ）では、インバータ回路４０１により、記憶回路群４０３が有する各記憶回路４０２の高電源電位ＶＤＤより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力が制御されているが、インバータ回路４０１により、低電源電位ＶＳＳより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力が制御されていても良い。図１０（Ｂ）に、記憶回路群４０３が有する各記憶回路４０２に、インバータ回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されている記憶回路の一例を示す。インバータ回路４０１により、記憶回路群４０３が有する各記憶回路４０２の低電源電位ＶＳＳより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力を制御することができる。
【０１１３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１４】
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶回路を用いた信号処理装置の構成について説明する。
【０１１５】
図１１に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の記憶回路とを少なくとも有する。具体的に、図１１に示す信号処理装置１５０は、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６、電源制御回路１５７を有する。
【０１１６】
演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶回路１５３は、演算装置１５１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。記憶回路１５４は、演算装置１５２における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。
【０１１７】
また、記憶回路１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１５２からのデータ信号を記憶することができる。
【０１１８】
制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５の動作を統括的に制御する回路である。なお、図１１では、制御装置１５６が信号処理装置１５０の一部である構成を示しているが、制御装置１５６は信号処理装置１５０の外部に設けられていても良い。
【０１１９】
実施の形態１で示した記憶回路を記憶回路１５３、記憶回路１５４、記憶回路１５５に用いることで、記憶回路１５３、記憶回路１５４、記憶回路１５５への電源の供給を停止しても、データ信号を保持することができる。よって、信号処理装置１５０全体への電源の供給を停止し、消費電力を抑えることができる。或いは、記憶回路１５３、記憶回路１５４、または記憶回路１５５のいずれか一つまたは複数への電源の供給を停止し、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１２０】
また、記憶回路への電源の供給が停止されるのに合わせて、当該記憶回路とデータ信号のやり取りを行う演算装置または制御回路への、電源の供給を停止するようにしても良い。例えば、演算装置１５１と記憶回路１５３において、動作が行われない場合、演算装置１５１及び記憶回路１５３への電源の供給を停止するようにしても良い。
【０１２１】
また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源の供給を停止する場合、電源の供給の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６のそれぞれで行われる構成でも良い。
【０１２２】
なお、メインメモリである記憶回路１５５と、演算装置１５１、演算装置１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶回路にも、上述した記憶回路を用いることで、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１２３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成について説明する。
【０１２５】
図１２に、本実施の形態のＣＰＵの構成を示す。図１２に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１２６】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０１２７】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０１２８】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０１２９】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶回路において、揮発性記憶部１０５によるデータ信号の保持を行うか、不揮発性記憶部１０６によるデータ信号の保持を行うかを選択する。揮発性記憶部１０５によるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給が行われる。不揮発性記憶部１０６におけるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給を停止することができる。
【０１３０】
この様にして、一時的にＣＰＵの動作を停止し、電源の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０１３１】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１３２】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１３３】
（実施の形態５）
図１（Ｂ）に示した不揮発性記憶部１０６において、チャネルがシリコンに形成される場合における第２のトランジスタ１２２と、チャネルが酸化物半導体層に形成される第１のトランジスタ１２１と、容量素子１２３とを例に挙げて、記憶回路１００の作製方法について説明する。
【０１３４】
図１３（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１３５】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１３６】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、第２のトランジスタ１２２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１３７】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
【０１３８】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
【０１３９】
次に、図１３（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【０１４０】
ゲート絶縁膜７０３は、一例としては、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、または積層させることで、形成することができる。
【０１４１】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１４２】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１４３】
次いで、図１３（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１４４】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１４５】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１４６】
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタングステンを用いることができる。上記例の他に、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１４７】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１４８】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１４９】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１５０】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。
【０１５１】
次に、図１３（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
【０１５２】
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１５３】
次いで、図１４（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１５４】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１５５】
次いで、図１４（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の露出した上面を平坦化させる。なお、後に形成される第１のトランジスタ１２１の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１５６】
以上の工程により、第２のトランジスタ１２２を形成することができる。
【０１５７】
次いで、第１のトランジスタ１２１の作製方法について説明する。まず、図１４（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１５８】
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１５９】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１６０】
酸化物半導体膜には、上述したような、四元系の金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系の金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。
【０１６１】
なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタの移動度を高くすることができる。またＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ ：Ｚｎ＝１：１：１、または、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
【０１６２】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６３】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６４】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１６５】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１６６】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１６７】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１６８】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１６９】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１７０】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１７１】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１７２】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１７３】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０１７４】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１７５】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１７６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１７７】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７８】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１７９】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０１８０】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１８１】
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方向に垂直な方向から見て、金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１８２】
ＣＡＡＣは、非晶質のみの酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質のみの場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１８３】
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１８４】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタ法によっても作製することができる。スパッタ法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、更に好適には２５０℃〜３００℃にすると好ましい。
【０１８５】
また、ＣＡＡＣで構成された酸化物半導体膜をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が促進されるからである。
【０１８６】
また、スパッタ法を用いてＣＡＡＣで構成された酸化物半導体膜を成膜する場合には、ＣＡＡＣで構成された酸化物半導体膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣの結晶化が促進されるからである。
【０１８７】
また、ＣＡＡＣで構成された酸化物半導体膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【０１８８】
また、ＣＡＡＣで構成された酸化物半導体膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣで構成された酸化物半導体膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣで構成された酸化物半導体膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣで構成された酸化物半導体膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０１８９】
次いで、図１５（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極またはドレイン電極として機能する。
【０１９０】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び絶縁膜７１３上を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
【０１９１】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０１９２】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０１９３】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１９４】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１９５】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１９６】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１９７】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１９８】
また、酸化物半導体層７１６と、ソース電極またはドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１９９】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにしても良い。
【０２００】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２０１】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２０２】
なお、プラズマ処理を行った後、図１５（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２０３】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、または水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０２０４】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２０５】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分または水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２０６】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２０７】
或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２０８】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２０９】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２１０】
以上の工程により、第１のトランジスタ１２１が形成される。
【０２１１】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１２３に相当する。
【０２１２】
また、第１のトランジスタ１２１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成することができる。
【０２１３】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２１４】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２１５】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２１６】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２１７】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２１８】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２１９】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２２０】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近くすることができる。
【０２２１】
絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とすることができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低いトランジスタを、上記実施の形態の第１のトランジスタに適用することで、非導通状態とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタ１２１及び第２のトランジスタ１１１＿２にそのようなトランジスタを用いることで、第１のデータ保持部Ｄ＿ＨＯＬＤ１に保持された電位の低下を極めて小さいレベルに抑制できる。その結果、電源の供給が停止した場合でも、第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位の変動を小さくでき、記憶されたデータの消失を防ぐことができる。
【０２２２】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２２３】
また、酸化物半導体層７１６の上層または下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２２４】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２２５】
次に、図１５（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２２６】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２２７】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２２８】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２２９】
ここで、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部を形成し、配線７２６を形成することになる。
【０２３０】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、半導体記憶回路を作製することができる。
【０２３１】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１５（Ｂ）に示すように、上記作製方法によって得られる第１のトランジスタ１２１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のトランジスタ１２１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２３２】
図１６に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、第１のトランジスタ１２１の断面図を示す。図１６に示す第１のトランジスタ１２１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２３３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３４】
（実施の形態６）
本実施の形態では、実施の形態５において酸化物半導体層に用いた、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０２３５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２３６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２３７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２３９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２４０】
ＣＡＡＣに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２４１】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０２４２】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０２４３】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｃ）に示す小グループは電荷が０である。
【０２４４】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０２４５】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０２４６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４７】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２４８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２４９】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５０】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２５１】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２５３】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２５４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２５５】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２５６】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５７】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２５９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２６０】
（実施の形態７）
本実施の形態では、トランジスタの特性について説明する。
【０２６１】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６２】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０２６３】
【数２】
【０２６４】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０２６５】
【数３】
【０２６６】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０２６７】
【数４】
【０２６８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０２６９】
【数５】
【０２７０】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７１】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７２】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０２７３】
【数６】
【０２７４】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７５】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２０に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２７６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７７】
図２０で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２７８】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２１乃至図２３に示す。なお、計算に用いたトランジスタの断面構造を図２４に示す。図２４に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２７９】
図２４（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０２８０】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８１】
図２４（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２４（Ａ）に示すトランジスタと同じである。
【０２８２】
図２４（Ａ）に示すトランジスタと図２４（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２４（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２４（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０２８３】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２１は、図２４（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８４】
図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８５】
図２２は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
【０２８６】
また、図２３は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。
【０２８７】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２８８】
なお、移動度μのピークは、図２１では８０ｃｍ２／Ｖｓ程度であるが、図２２では６０ｃｍ２／Ｖｓ程度、図２３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８９】
（実施の形態８）
本実施の形態では、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタについて説明する。
【０２９０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９２】
例えば、図２５（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２９３】
図２５（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２５（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２９４】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２５（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２９５】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９７】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２５（Ａ）と図２５（Ｂ）の対比からも確認することができる。
【０２９８】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２９９】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３００】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０１】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０２】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓを２０Ｖにし、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３０３】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓを−２０Ｖにし、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３０４】
試料１のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２７（Ａ）に、マイナスＢＴ試験の結果を図２７（Ｂ）に示す。
【０３０５】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３０６】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３０７】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３０８】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３０９】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１０】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３１１】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１３】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１４】
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３１５】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３１６】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１７】
図２９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３１８】
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３１９】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２０】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３２２】
図３０に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図３１（Ａ）に基板温度としきい値電圧の関係を、図３１（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２３】
図３１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２４】
また、図３１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２５】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０３２６】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３２などを用いて説明する。
【０３２７】
図３２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３２（Ａ）にトランジスタの上面図を示す。また、図３２（Ｂ）は図３２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０３２８】
図３２（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０３２９】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３３０】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３３１】
図３３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３３（Ａ）はトランジスタの上面図である。また、図３３（Ｂ）は図３３（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０３３２】
図３３（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３３３】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３３４】
なお、図３３（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３３５】
１００ 記憶回路
１０１Ａ 第１の記憶部
１０１Ｂ 第２の記憶部
１０２ 第１のアナログスイッチ
１０３ 第２のアナログスイッチ
１０４ インバータ回路
１０５ 揮発性記憶部
１０６ 不揮発性記憶部
１０７ セレクタ回路
１１１ 記憶回路
１１２ 反転出力回路
１１３ リセット回路
１２１ 第１のトランジスタ
１２２ 第２のトランジスタ
１２３ 容量素子
１２４ 第３のトランジスタ
１２５ 第４のトランジスタ
１３１ 第１のインバータ回路
１３２ 第２のインバータ回路
１３３ ＮＡＮＤ回路
１３４ クロックドインバータ回路
１４１ 第１のアナログスイッチ
１４２ 第１のインバータ回路
１４３ 第２のアナログスイッチ
１４４ 第２のインバータ回路
１４５ 第３のインバータ回路
１４６ 第４のインバータ回路
１４７ ＮＯＲ回路
１５０ 信号処理装置
１５１ 演算装置
１５２ 演算装置
１５３ 記憶回路
１５４ 記憶回路
１５５ 記憶回路
１５６ 制御装置
１５７ 電源制御回路
１６１ ＮＡＮＤ回路
１６２ インバータ回路
１６３ アナログスイッチ
２０１ 切り替え回路
２０２ 第１のインバータ回路
２０３ ＮＯＲ回路
２０４ 第２のインバータ回路
２０５ アナログスイッチ
４０１ インバータ回路
４０２ 記憶回路
４０３ 記憶回路群
５００ 基板
５０２ 下地絶縁膜
５０４ 保護絶縁膜
５０６ 酸化物半導体膜
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ ゲート絶縁膜
５１０ ゲート電極
５１２ 側壁絶縁膜
５１４ 電極
５１６ 層間絶縁膜
５１８ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 半導体層
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない信号処理装置の記憶回路に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が用いられている。
【０００４】
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参照）。特許文献１の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理装置において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等はデータ信号を保持する。
【０００５】
また、信号処理装置において長時間の電源の供給停止を行う際には、電源の供給停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号処理装置において電源の供給を停止する間、揮発性の記憶回路の周辺に配置した不揮発性の記憶回路へ揮発性の記憶回路のデータ信号を記憶させる方法では、これらの不揮発性の記憶回路として主に磁気メモリ素子や強誘電体メモリ素子が用いられているため、信号処理装置の作製工程が複雑である。
【０００８】
また、信号処理装置において電源の供給を停止する間、外部記憶回路に揮発性の記憶回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信号を戻すのには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【０００９】
上述の課題に鑑み、本発明の一態様は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理装置の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理装置の記憶回路の提供を目的の一つとする。
【００１０】
また本発明の一態様においては特に、短時間の電源停止時に保持したデータ信号を、電源再開時において誤動作を引き起こすことのない電位の状態にする信号処理装置の記憶回路の提供を目的の一つとする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、記憶回路に電源が供給されない間は、揮発性のメモリに相当する記憶部（以下、揮発性記憶部という）に記憶していたデータ信号を、不揮発性のメモリに相当する記憶部（以下、不揮発性記憶部という）に保持する。不揮発性記憶部では、酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間もデータ信号の論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。
【００１２】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、リセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路である。
【００１３】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、リセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、リセット動作の際に不揮発性記憶部の入力端子と第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路である。
【００１４】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路である。
【００１５】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部とを有し、不揮発性記憶部は、第１のトランジスタと、第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間には、揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、リセット動作の際に不揮発性記憶部の入力端子と第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路である。
【００１６】
本発明の一態様において、切り替え回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１７】
本発明の一態様において、リセット回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１８】
本発明の一態様において、記憶回路は揮発性記憶回路または不揮発性記憶部にデータ信号を選択的に記憶するためのセレクタ回路を有し、セレクタ回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び論理回路によって揮発性記憶回路または不揮発性記憶部を選択して導通状態を制御するアナログスイッチを有する信号処理装置の記憶回路でもよい。
【００１９】
本発明の一態様において、第１のトランジスタは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである信号処理装置の記憶回路でもよい。
【００２０】
本発明の一態様において、第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路でもよい。
【００２１】
本発明の一態様において、第２のトランジスタは、第１のトランジスタと積層して設けられる信号処理装置の記憶回路でもよい。
【発明の効果】
【００２２】
本発明の一態様により、複雑な作製工程を必要とせず、消費電力を抑えることができる。また本発明の一態様により、短時間の電源停止により消費電力を抑えることができる。
【００２３】
また本発明の一態様により、短時間の電源停止時に保持したデータ信号を、リセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にすることができる。そのため、容量素子にデータ信号が保持されることで生じるトランジスタの劣化の進行を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】記憶回路および不揮発性記憶部の回路図。
【図２】揮発性記憶部の回路図。
【図３】不揮発性記憶部の回路図。
【図４】セレクタ回路の回路図。
【図５】不揮発性記憶部の回路図。
【図６】不揮発性記憶部の回路図。
【図７】不揮発性記憶部の回路図。
【図８】記憶回路の回路図。
【図９】記憶回路の動作を説明するタイミングチャート図。
【図１０】記憶回路の構成を示す図。
【図１１】信号処理装置のブロック図。
【図１２】記憶回路を用いたＣＰＵのブロック図。
【図１３】記憶回路の作製工程を示す図。
【図１４】記憶回路の作製工程を示す図。
【図１５】記憶回路の作製工程を示す図。
【図１６】記憶回路の構成を示す断面図。
【図１７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２０】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２４】計算に用いたトランジスタの断面構造を説明する図。
【図２５】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２６】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄ特性を示す図。
【図２７】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄ特性を示す図。
【図２８】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３０】Ｉｄおよび電界効果移動度のＶｇｓ依存性を示す図。
【図３１】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３２】半導体装置の上面図及び断面図。
【図３３】半導体装置の上面図及び断面図。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２６】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２７】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２８】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２９】
（実施の形態１）
信号処理装置は記憶回路を有し、単数または複数設けられる記憶回路によって１ビットまたは複数ビットのデータ信号を記憶することができる。本実施の形態では、信号処理装置における記憶回路の構成について説明する。
【００３０】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。
【００３１】
図１（Ａ）に記憶回路のブロック図の一例を示す。図１（Ａ）に示す記憶回路１００は、第１の記憶部１０１Ａ、第２の記憶部１０１Ｂ、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及びインバータ回路１０４（位相反転回路ともいう）を有する。第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂは、揮発性記憶部１０５、不揮発性記憶部１０６及びセレクタ回路１０７を有する。
【００３２】
図１（Ａ）の記憶回路１００の各回路には、高電源電位ＶＤＤを供給する電源電位Ｖｘ、低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。また記憶回路１００には、第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂで記憶するデータ信号Ｄ、不揮発性記憶部１０６及びセレクタ回路の制御に用いられる第１の制御信号ＥＮ及び第２の制御信号ＲＤ、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及び、揮発性記憶部１０５の制御に用いられるクロック信号ＣＬＫが供給される。また記憶回路１００では、インバータ回路１０４により供給されるクロック信号ＣＬＫをもとにして、第１のアナログスイッチ１０２、第２のアナログスイッチ１０３及び、揮発性記憶部１０５の制御に用いられる反転クロック信号が生成される。他にも記憶回路１００には揮発性記憶部１０５を初期化するための初期化信号ＲＥＳ（図示せず）が供給される。
【００３３】
なお初期化信号ＲＥＳによる揮発性記憶部１０５の初期化とは、揮発性記憶部１０５に最初に電源電圧を要求する際に誤動作が生じないよう予め所定の記憶状態とするための動作のことをいう。
【００３４】
図１（Ａ）では、揮発性記憶部１０５から出力される信号を示している。図１（Ａ）では、一例として、出力信号Ｑを示している。
【００３５】
図１（Ａ）に示す第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂの揮発性記憶部１０５は、一例として、フリップフロップ回路を有する。なお、揮発性記憶部１０５が有するフリップフロップ回路は、他の種類のフリップフロップ回路であってもよい。揮発性記憶部１０５は、電源が供給されている期間のみ、データ信号を保持することができる記憶部である。逆に言えば、揮発性記憶部１０５は、電源の供給がなければ、データ信号の保持ができない記憶部である。
【００３６】
図２（Ａ）乃至（Ｃ）は、揮発性記憶部１０５の回路構成の一例を示したものである。図２（Ａ）に示す揮発性記憶部１０５は、第１のインバータ回路１３１及び第２のインバータ回路１３２を有する。揮発性記憶部１０５の第１のインバータ回路１３１には、第１のアナログスイッチ１０２を介してデータ信号Ｄが供給される。保持されるデータ信号Ｄは、セレクタ回路１０７の制御により選択して出力されることとなる。また保持されるデータ信号Ｄは、第１のインバータ回路１３１及び第２のインバータ回路１３２により帰還ループさせることで保持される。
【００３７】
なお本実施の形態において揮発性記憶部１０５及び不揮発性記憶部１０６の入力側は、第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）に接続され、当該第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）よりデータ信号Ｄが入力されている。そこで本実施の形態で説明する図面において、揮発性記憶部１０５及び不揮発性記憶部１０６の入力側をデータ信号Ｄが入力されるように図示することとする。もちろん、揮発性記憶部１０５及び不揮発性記憶部１０６の入力側には、図１（Ａ）に示すように第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）に接続されるものである。
【００３８】
また図２（Ｂ）に示す揮発性記憶部１０５は、ＮＡＮＤ回路１３３及びクロックドインバータ回路１３４を有する。図２（Ｂ）に示す揮発性記憶部１０５の回路構成の例は、図２（Ａ）と同様に、ＮＡＮＤ回路１３３及びクロックドインバータ回路１３４により、帰還ループさせることでデータ信号Ｄが保持される。なお図２（Ｂ）に示す揮発性記憶部１０５では、初期化信号ＲＥＳを高電源電位ＶＤＤに基づく電位となるＨ信号とすることでＮＡＮＤ回路１３３をインバータ回路として機能させている。また図２（Ｂ）に示す揮発性記憶部１０５では、初期化信号ＲＥＳを低電源電位ＶＳＳに基づく電位となるＬ信号とすることでＮＡＮＤ回路１３３の出力電位を固定電位（Ｈ信号）にし、揮発性記憶部１０５で保持するデータ信号を初期化させている。なお図２（Ｂ）では揮発性記憶部１０５とセレクタ回路１０７との接続をＮＡＮＤ回路１３３の出力端子側で行う構成としたが、図２（Ｃ）に示すように、揮発性記憶部１０５とセレクタ回路１０７との接続をＮＡＮＤ回路１３３の入力端子側で行う構成としてもよい。
【００３９】
なお図２（Ａ）乃至（Ｃ）においても特に図示していないが、揮発性記憶部１０５には、高電源電位ＶＤＤを供給する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが供給される。
【００４０】
図１（Ａ）に示す記憶回路１００の不揮発性記憶部１０６は、酸化物半導体層にチャネルが形成されるトランジスタを有する。不揮発性記憶部１０６は、当該トランジスタを用いて電荷の保持を実現することで、揮発性記憶部１０５とは異なり、電源の供給がなくてもデータ信号の保持を可能にするものである。従って不揮発性記憶部１０６は、揮発性記憶部１０５と異なり、電源の供給がなくてもデータ信号の保持をすることができる。
【００４１】
図１（Ａ）では、不揮発性記憶部１０６に入力される信号を示している。図１（Ａ）では、一例として、データ信号Ｄ、第１の制御信号ＥＮ及び第２の制御信号ＲＤを示している。他にも不揮発性記憶部１０６には、高電源電位ＶＤＤを入力する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが入力される。
【００４２】
次いで図１（Ｂ）に、本発明の一態様である不揮発性記憶部１０６の回路図を示す。不揮発性記憶部１０６は、記憶回路１１１、反転出力回路１１２及びリセット回路１１３を有する。
【００４３】
図１（Ｂ）に示す記憶回路１１１は、第１のトランジスタ１２１、第２のトランジスタ１２２及び容量素子１２３と、を有する。第１のトランジスタ１２１のソース及びドレインの一方の電極は、第２のトランジスタ１２２のゲートに接続されている。第１のトランジスタ１２１のソース及びドレインの一方の電極は、容量素子１２３の一方の電極に接続されている。第１のトランジスタ１２１のゲートは、第１の制御信号ＥＮを入力するための配線に接続されている。第１のトランジスタ１２１のソース及びドレインの他方の電極は、データ信号Ｄが入力される配線に接続されている。なお第１のトランジスタ１２１、第２のトランジスタ１２２及び容量素子１２３が接続されたノードは、以下の説明において「記憶ノード」と呼ぶ。
【００４４】
第１のトランジスタ１２１は、酸化物半導体層にチャネルが形成されるトランジスタである。なお図面において、第１のトランジスタ１２１は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００４５】
図１（Ｂ）に示す第２のトランジスタ１２２は、スイッチとして機能する素子である。図１（Ｂ）では、第２のトランジスタ１２２として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成された例を示す。ここでいうスイッチとは、スイッチの一方の端子がトランジスタのソース及びドレインの一方に対応し、スイッチの他方の端子がトランジスタのソース及びドレインの他方に対応する。またスイッチの導通状態又は非導通状態は、トランジスタのゲートに保持されるデータ信号Ｄに基づく電位によって選択される。ｎチャネル型のトランジスタである第２のトランジスタ１２２がスイッチとして機能する場合、Ｈ信号によって導通状態、Ｌ信号によって非導通状態が選択される。
【００４６】
なお、容量素子１２３は、第２のトランジスタ１２２のゲートと第１のトランジスタ１２１のソース及びドレインの他方の電極とで形成される容量等を積極的に利用することによって、省略することも可能である。
【００４７】
図１（Ｂ）に示す反転出力回路１１２は、第３のトランジスタ１２４及び第４のトランジスタ１２５を有する回路である。第３のトランジスタ１２４のソース及びドレインの一方の電極は、電源電位Ｖｘを入力するための配線に接続されている。第３のトランジスタ１２４のゲートは、第２の制御信号ＲＤを入力するための配線に接続されている。第３のトランジスタ１２４のソース及びドレインの他方の電極は、第４のトランジスタ１２５のソース及びドレインの一方の電極に接続されている。また第４のトランジスタ１２５のゲートは、第２の制御信号ＲＤを入力するための配線に接続されている。第４のトランジスタ１２５のソース及びドレインの他方の電極は、第２のトランジスタ１２２のソース及びドレインの一方の電極に接続されている。なお第２のトランジスタ１２２のソース及びドレインの他方の電極は、グラウンド電位ＧＮＤが入力される配線に接続されている。なお第３のトランジスタ１２４及び第４のトランジスタ１２５が接続されたノードは、セレクタ回路１０７に接続される。
【００４８】
図１（Ｂ）に示す第３のトランジスタ１２４は、スイッチとして機能する素子である。第３のトランジスタ１２４は、一例として、一導電型（例えば、ｐチャネル型）のトランジスタを用いて構成される。また図１（Ｂ）に示す第４のトランジスタ１２５は、スイッチとして機能する素子である。第４のトランジスタ１２５は、一例として、一導電型（例えば、ｎチャネル型）のトランジスタを用いて構成される。なお第３のトランジスタ１２４及び第４のトランジスタ１２５は、交互に導通または非導通が制御されるよう、異なる導電型のトランジスタとする。すなわち反転出力回路１１２は、第２の制御信号ＲＤの論理状態、すなわちＨかＬかに応じて、記憶ノードの論理状態を反転してセレクタ回路１０７に反転信号を出力するための回路である。具体的には、第２の制御信号ＲＤがＬ信号のとき、記憶ノードがＨ信号またはＬ信号を保持している状態に関わらず、Ｈ信号をセレクタ回路１０７に出力する。また第２の制御信号ＲＤがＨ信号のとき、記憶ノードがＨ信号を保持している場合、Ｌ信号をセレクタ回路に出力する。また第２の制御信号ＲＤがＨ信号のとき、記憶ノードがＬ信号を保持している場合、前の状態を保持することによるＨ信号をセレクタ回路１０７に出力する。
【００４９】
なお、不揮発性記憶部１０６は、容量素子１２３によって保持することのできるデータ信号に基づく電位が、第２のトランジスタ１２２のゲートに印加される構成としている。そのため容量素子１２３によって保持することのできるデータ信号は、記憶回路１００への電源の供給が再開された後で、第４のトランジスタ１２５の導通状態に変換し、不揮発性記憶部１０６から読み出すことができる。それ故、容量素子１２３に保持することのできるデータ信号に基づく電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【００５０】
図１（Ｂ）において、不揮発性記憶部１０６に用いられるトランジスタのうち、第１のトランジスタ１２１以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、不揮発性記憶部１０６は、第１のトランジスタ１２１以外にも、チャネルが酸化物半導体層に形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００５１】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００５８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００５９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、次式を満たすことをいう。
【００６０】
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
【００６１】
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００６４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００６５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００６６】
【数１】
【００６７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００６８】
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第１のトランジスタ１２１がオフ状態である時、記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を長期間にわたり保持することができる。
【００６９】
なお本明細書で説明するオフ電流とは、トランジスタがオフ状態（非導通状態ともいう）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００７０】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、記憶ノードの電荷の長期間の保持を実現する構成としてもよい。
【００７１】
図１（Ｂ）に示すリセット回路１１３は、第１の制御信号ＥＮ及び第２の制御信号ＲＤによって制御される論理回路、及び第１のトランジスタ１２１のソース及びドレインの他方の電極と低電源電位ＶＳＳを入力するための配線ＧＮＤとを接続するためのスイッチを有する。リセット回路１１３は、論理回路による所定のタイミングによって、データ信号に基づく記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を低電源電位ＶＳＳに基づくＬ信号にする、リセット動作をするための回路である。
【００７２】
なおリセット動作とは、第１のトランジスタ１２１及びリセット回路１１３が有するスイッチを共に導通状態とすることにより、記憶ノードの電位、即ち第２のトランジスタ１２２のゲートの電位を低電源電位ＶＳＳに基づくＬ信号とする動作をいう。
【００７３】
なおリセット回路１１３における論理回路は、第１の制御信号ＥＮによるデータ信号の記憶ノードへの入力に際する第１のトランジスタ１２１を導通状態とするタイミングとは別に、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより第１のトランジスタ１２１を導通状態とし且つリセット回路１１３におけるスイッチを導通状態とするタイミングを生成する回路である。すなわちリセット回路１１３は、記憶ノードへのデータ信号の書き込みによる第１のトランジスタ１２１を導通状態とするタイミングとは別に、リセット回路１１３におけるスイッチ及び第１のトランジスタ１２１を同時に導通状態とすることで記憶ノードの電位を強制的に低電源電位ＶＳＳに基づくＬ信号とする回路である。
【００７４】
特に本発明の一態様である不揮発性記憶部１０６では、リセット回路１１３を設ける構成とすることにより、例えば揮発性記憶部１０５の動作を再開するとともに、不揮発性記憶部１０６に記憶したデータ信号を初期化することができる。リセット回路１１３により、強制的に不揮発性記憶部１０６の記憶ノードをＬ信号とすることで、記憶ノードにＨ信号が保持された場合に、第１のトランジスタ１２１のゲートとソース又はドレイン間に電圧が印加され続けることに伴う第１のトランジスタ１２１の劣化の進行を抑制することができる。言い換えれば、リセット回路１１３により、強制的に不揮発性記憶部１０６の記憶ノードをＬ信号とすることで、第１のトランジスタ１２１のゲートとソース又はドレイン間の電位差をなくすものである。
【００７５】
なおリセット回路１１３は、記憶ノードに保持されたデータ信号をＬ信号にするように設けられればよい。従って図３に示すように、リセット回路１１３が直接記憶ノードに接続される構成であってもよい。この場合、不揮発性記憶部１０６が有するスイッチとして酸化物半導体を有するトランジスタを用いることが好ましい。
【００７６】
図５では、図１（Ｂ）で示したリセット回路１１３を具体的な回路構成にして示している。図５において一例として示すリセット回路１１３は、ＮＡＮＤ回路１６１、インバータ回路１６２及びアナログスイッチ１６３を有する。
【００７７】
ＮＡＮＤ回路１６１は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、アナログスイッチ１６３を選択的に導通状態とするための信号を生成する回路である。図５に示す具体的な例では、第１の制御信号ＥＮがＨ信号、第２の制御信号ＲＤがＨ信号のとき、ＮＡＮＤ回路１６１よりＬ信号を出力する。ＮＡＮＤ回路１６１よりＬ信号を出力されると、図５に示す回路構成では、アナログスイッチ１６３を導通状態とすることができる。
【００７８】
なお図５に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＡＮＤ回路１６１よりＨ信号を出力する。ＮＡＮＤ回路１６１よりＨ信号を出力されると、図５に示す回路構成ではアナログスイッチ１６３を非導通状態とすることができる。なおＮＡＮＤ回路１６１、インバータ回路１６２及びアナログスイッチ１６３は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００７９】
なおリセット回路１１３におけるスイッチとしてここではアナログスイッチ１６３を示したが、ｎチャネル型トランジスタを用いる構成であってもよい。
【００８０】
また図１（Ａ）に示す第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂのセレクタ回路１０７は、第１の制御信号ＥＮ及び第２の制御信号ＲＤに応じて、第１の記憶部１０１Ａ及び第２の記憶部１０１Ｂに入力されるデータ信号Ｄを揮発性記憶部１０５または不揮発性記憶部１０６で記憶するかを選択的に行うための回路である。なお第１の制御信号ＥＮ及び第２の制御信号ＲＤは、論理回路に入力し得られる出力信号を用いてスイッチの導通を制御することができる。
【００８１】
図４は、セレクタ回路１０７の回路構成の一例を示したものである。図４に示すセレクタ回路１０７は、第１のアナログスイッチ１４１、第１のインバータ回路１４２、第２のアナログスイッチ１４３、第２のインバータ回路１４４、第３のインバータ回路１４５、第４のインバータ回路１４６及びＮＯＲ回路１４７を有する。
【００８２】
セレクタ回路１０７の第１のアナログスイッチ１４１は、揮発性記憶部１０５におけるインバータ回路の帰還ループを導通状態とさせるための回路である。セレクタ回路１０７の第２のアナログスイッチ１４３は、不揮発性記憶部１０６における反転出力回路１１２からの信号を第３のインバータ回路１４５で反転させて、不揮発性記憶部１０６に入力されたデータ信号と同じ論理状態とした上で、当該データ信号を揮発性記憶部１０５におけるインバータ回路の帰還ループに入力するための回路である。
【００８３】
第４のインバータ回路１４６及びＮＯＲ回路１４７は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、第１のアナログスイッチ１４１または第２のアナログスイッチ１４３を選択的に導通状態とするための信号を生成する回路である。図４に示す具体的な例では、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＨ信号のとき、ＮＯＲ回路１４７よりＨ信号を出力する。ＮＯＲ回路１４７よりＨ信号を出力されると、図４に示す回路構成では、第１のアナログスイッチ１４１を非導通状態とし、第２のアナログスイッチ１４３を導通状態とすることができる。
【００８４】
なお図４に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＯＲ回路１４７よりＬ信号を出力する。ＮＯＲ回路１４７よりＬ信号を出力されると、図４に示す回路構成では、第１のアナログスイッチ１４１を導通状態とし、第２のアナログスイッチ１４３を非導通状態とすることができる。なお第４のインバータ回路１４６及びＮＯＲ回路１４７は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００８５】
なお図４においても特に図示していないが、セレクタ回路１０７には、高電源電位ＶＤＤを入力する電源電位Ｖｘ及び低電源電位ＶＳＳとなるグラウンド電位ＧＮＤが入力される。
【００８６】
なお本実施の形態の構成では不揮発性記憶部１０６にリセット回路１１３を有する構成に加えて、図６に示すような切り替え回路２０１を有する構成とすることが特に好適である。具体的には、切り替え回路２０１は、第１のトランジスタ１２１のソース及びドレインの他方の電極と不揮発性記憶部１０６の入力端子との間に配置される。
【００８７】
なお不揮発性記憶部１０６の入力端子とは、不揮発性記憶部１０６に入力されるデータ信号が第１のアナログスイッチ１０２（第２のアナログスイッチ１０３）を介して入力される際の途中のノードのことをいう。すなわち、切り替え回路２０１は、第１のアナログスイッチ１０２と揮発性記憶部１０５との間を除いた、第１のアナログスイッチ１０２と第１のトランジスタ１２１との間に配置される回路である。
【００８８】
図６に示す切り替え回路２０１は、第１のトランジスタ１２１及びリセット回路１１３を導通状態として記憶ノードをＬ信号とする際、不揮発性記憶部１０６と揮発性記憶部１０５との接続部に、記憶ノードに保持されたデータ信号Ｄに基づく電流が流入するのを防ぐための回路である。従って、切り替え回路２０１は、第１のトランジスタ１２１が導通状態としてデータ信号に基づく電位を記憶ノードに保持させる期間に、第１のトランジスタ１２１のソース及びドレインの他方の電極と不揮発性記憶部１０６の入力端子との間を導通状態とし、その他の期間には非導通状態となるよう制御する制御回路を具備する構成となる。
【００８９】
具体的な切り替え回路２０１の構成について図７に示す。図７において一例として示す切り替え回路２０１は、第１のインバータ回路２０２、ＮＯＲ回路２０３、第２のインバータ回路２０４及びアナログスイッチ２０５を有する。
【００９０】
ＮＯＲ回路２０３は、第１の制御信号ＥＮ及び第２の制御信号ＲＤにより、アナログスイッチ２０５を選択的に導通状態とするための信号を生成する回路である。図７に示す具体的な例では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＬ信号のとき、ＮＯＲ回路２０３よりＨ信号を出力する。ＮＯＲ回路２０３よりＨ信号を出力されると、図７に示す回路構成では、アナログスイッチ２０５を導通状態とすることができる。
【００９１】
なお図７に示す具体的な例で、第１の制御信号ＥＮ及び第２の制御信号ＲＤがその他の論理状態では、ＮＯＲ回路２０３よりＬ信号を出力する。ＮＯＲ回路２０３よりＬ信号を出力されると、図７に示す回路構成ではアナログスイッチ２０５を非導通状態とすることができる。なお第１のインバータ回路２０２、ＮＯＲ回路２０３、第２のインバータ回路２０４及びアナログスイッチ２０５は、同様の動作をする回路であれば適宜回路の置き換えをすることができる。
【００９２】
以上が、記憶回路１００の各回路の説明である。
【００９３】
次いで、消費電力の低減を目的として、データ信号の保持時に電源の供給を停止して再び電源を供給するとともに、前述のリセット回路により、強制的に記憶回路１１１での記憶ノードをＬ信号として第１のトランジスタ１２１の劣化の進行を抑制するための記憶回路１００の駆動方法について説明する。
【００９４】
なお図８には、図２（Ｂ）、図４及び図７で説明した揮発性記憶部１０５、セレクタ回路１０７、並びにリセット回路及び切り替え回路を有する不揮発性記憶部１０６の各回路構成を図１（Ａ）の記憶回路に適用した回路図について示す。また図９には図８で示した記憶回路の動作におけるタイミングチャート図を示し、当該タイミングチャート図を参照して記憶回路１００の駆動方法、特に記憶回路１００の第１の記憶部１０１Ａについての駆動方法を説明する。なお記憶回路１００の第２の記憶部１０１Ｂについても同様の駆動方法をすることができる。なお図８中において、セレクタ回路１０７の出力にあたる、揮発性記憶部１０５を帰還ループさせるためのノードを、「Ｓｅｌ」としている。
【００９５】
図９のタイミングチャート図において、Ｖｘ、ＧＮＤ、ＲＥＳ、ＣＬＫ、Ｄ、Ｓｅｌ、記憶ノード、ＥＮ及びＲＤは、上記説明した入出力信号またはノードの電位に対応する。また図９に示すタイミングチャート図では、記憶回路１００の第１の記憶部１０１Ａが取り得る複数の状態について説明するため、期間１乃至期間６の複数の期間に分けて示している。
【００９６】
なお入出力信号及びノードの電位は、Ｈ信号（図中、Ｈで表記）及びＬ信号（図中、Ｌで表記）で表すことができる。
【００９７】
まず図９中の期間１での第１の記憶部１０１Ａの動作について説明する。期間１では、揮発性記憶部１０５にデータ信号Ｄを記憶し、不揮発性記憶部１０６がデータ信号Ｄの記憶に関与しない期間である通常動作期間について説明する。期間１では、ＶｘをＨ信号とし電源が記憶回路１００の各回路に供給されている。第１の記憶部１０１Ａでは、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号とすることで、揮発性記憶部１０５がデータ信号Ｄの保持をする。期間１では、揮発性記憶部１０５はデータ信号ＤとしてｄａｔａＡを保持しており、クロック信号ＣＬＫに同期して書き込まれたデータ信号ｄａｔａＡが書き換わっていく。期間１では、セレクタ回路１０７は揮発性記憶部１０５に接続されたアナログスイッチを導通状態とすることで、ＳｅｌもｄａｔａＡとなる。なおＳｅｌで保持されるｄａｔａＡは、正確には、第１のアナログスイッチ１０２から入力されるｄａｔａＡが反転した信号であるが、以下の説明ではｄａｔａＡと記すこととする。期間１では、初期化信号ＲＥＳはＨ信号としている。期間１では、記憶ノードには、前の期間でのリセット回路の動作によりＬ信号が書き込まれた状態となる。
【００９８】
次いで図９中の期間２の動作について説明する。期間２では、電源の供給を停止する前にデータ信号Ｄを不揮発性記憶部１０６に記憶させるバックアップ準備期間について説明する。期間２では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＬ信号とする期間（図９中、Ｔ１）を設ける。このとき、不揮発性記憶部１０６における切り替え回路２０１のアナログスイッチ２０５及び第１のトランジスタ１２１が導通状態となることで、記憶ノードにｄａｔａＡが保持されることとなる。そして一度保持されたｄａｔａＡは、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＬ信号としても、記憶ノードで保持され続けることとなる。なおバックアップ準備期間においても、通常動作期間と同様、揮発性記憶部１０５では入出力信号によるｄａｔａＡの書き換えを行っている。
【００９９】
次いで図９中の期間３の動作について説明する。期間３では、電源の供給を停止する電源停止期間について説明する。期間３では、ＶｘをＬ信号として、記憶回路１００の各回路に電源の供給を停止している。期間３では、揮発性記憶部１０５へ電源が供給されず、揮発性記憶部１０５に書き込まれたｄａｔａＡが消去される（図９中、「Ｘ」で表記）。また揮発性記憶部１０５に書き込まれたｄａｔａＡが消去されるとともに、Ｓｅｌで保持されるｄａｔａＡも消去される（図９中、「Ｘ」で表記）。また期間３でのクロック信号ＣＬＫの入力は、Ｌ信号に固定することで揮発性記憶部１０５が動作しないようにしており、これと同時に、初期化信号ＲＥＳもＬに固定する。なおＶｘは、クロック信号ＣＬＫ及び初期化信号ＲＥＳをＬ信号とした後で、Ｌ信号とすることで、誤動作を低減することができる。また期間３では、第１の制御信号ＥＮ及び第２の制御信号ＲＤをＬ信号として、記憶回路１００が動作しないように制御している。
【０１００】
次いで図９中の期間４の動作について説明する。期間４では、電源の供給を再開し、不揮発性記憶部１０６にバックアップされたデータ信号であるｄａｔａＡを揮発性記憶部１０５に読み出すデータ信号復帰期間について説明する。期間４では、ＶｘをＨ信号として、記憶回路１００の各回路に電源の供給を再開する。次いで初期化信号ＲＥＳをＨ信号にし、次いでクロック信号を発振させる。なお期間４でのクロック信号の発振時において、データ信号ＤはＨ信号またはＬ信号の固定電位（図９中、「Ｈ／Ｌ」で表記）としておく。そして、期間４では、第１の制御信号ＥＮをＬ信号、第２の制御信号ＲＤをＨ信号とする期間（図９中、Ｔ２）を設ける。その結果、記憶ノードに保持されたデータ信号ｄａｔａＡがセレクタ回路１０７で選択され、ＳｅｌがｄａｔａＡとなって揮発性記憶部１０５に読み出されることとなる。
【０１０１】
次いで図９中の期間５の動作について説明する。期間５では、揮発性記憶部１０５の動作に支障のないものの不揮発性記憶部１０６の第１のトランジスタの劣化に影響を及ぼす、記憶ノードに保持されているデータ信号ｄａｔａＡをリセット動作によりＬ信号とするためのリセット期間である。期間５では、第１の制御信号ＥＮをＨ信号、第２の制御信号ＲＤをＨ信号とする期間（図９中、Ｔ３）を設ける。その結果、記憶ノードに保持されたデータ信号ｄａｔａＡがＬ信号になる。そのため第１のトランジスタの劣化の進行を抑制することができる。またリセット期間では、リセット動作によって、不揮発性記憶部１０６と揮発性記憶部１０５との接続部に、記憶ノードに保持されたグラウンド電位ＧＮＤに基づく電流が流入するのを防ぐために、切り替え回路２０１を設けている。切り替え回路２０１が有するアナログスイッチは、リセット期間において非導通状態となる。そのため、揮発性記憶部１０５での誤動作を低減することができる。なおリセット期間において、揮発性記憶部１０５は、通常動作期間と同様に動作することができ、図９に示す例ではｄａｔａＡとは異なるｄａｔａＢが新たなデータ信号として、クロック信号ＣＬＫに同期して揮発性記憶部１０５において書き換えられている。
【０１０２】
期間６は、期間１と同様に、通常動作期間である。期間６では、期間５に続いて、データ信号としてｄａｔａＢが、クロック信号ＣＬＫに同期して書き換わっていく例を示している。
【０１０３】
以上が、記憶回路の駆動方法の説明である。
【０１０４】
本発明の記憶回路では、記憶回路に電源が供給されない間は、揮発性記憶部に記憶されていたデータ信号を、不揮発性記憶部に設けられた記憶ノードによって保持することができる。
【０１０５】
また、酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、酸化物半導体層にチャネルが形成されるトランジスタを第１のトランジスタとして用いることによって、記憶回路に電源が供給されない間も容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶回路は電源の供給が停止した間も記憶内容（データ信号）を保持することが可能である。
【０１０６】
このような記憶回路を、信号処理装置が有するレジスタやキャッシュメモリなどの記憶回路に用いることで、電源の供給停止による記憶回路内のデータ信号の消失を防ぐことができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、信号処理装置全体、もしくは信号処理装置を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができる。そのため、消費電力を抑えることができる信号処理装置、消費電力を抑えることができる当該信号処理装置の駆動方法を提供することができる。
【０１０７】
特に本実施の形態の構成においては、電源停止時に記憶ノードに保持されたデータ信号は、リセット回路を導通状態とすることで、誤動作を引き起こすことのないＬ信号の電位にすることができる。そのため、記憶ノードにデータ信号が保持されることで生じるトランジスタの劣化の進行を抑制することができる。また本実施の形態の構成においては、切り替え回路を有する構成とすることにより、リセット動作時に、不揮発性記憶部と揮発性記憶部との接続部に、記憶ノードに保持されたデータ信号に基づく電流が流入するのを防ぐことができる。そのため、揮発性記憶部での誤動作を低減することができる。
【０１０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶回路を複数用いる構成について説明する。
【０１１０】
図１０（Ａ）に、本実施の形態における記憶回路の構成を一例として示す。図１０（Ａ）に示す記憶回路は、高電源電位ＶＤＤ及び低電源電位ＶＳＳに接続されたインバータ回路４０１と、記憶回路４０２を複数有する記憶回路群４０３とを有している。具体的に、各記憶回路４０２には、実施の形態１に記載されている構成を有する記憶回路１００を用いることができる。記憶回路群４０３が有する各記憶回路４０２には、インバータ回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されている。さらに、記憶回路群４０３が有する各記憶回路４０２には、信号ＩＮの電位と、低電源電位ＶＳＳが与えられている。
【０１１１】
図１０（Ａ）でインバータ回路４０１は、制御信号ＳｉｇＡにより高電源電位ＶＤＤまたは低電源電位ＶＳＳの出力の切り替えが制御される。
【０１１２】
また、図１０（Ａ）では、インバータ回路４０１により、記憶回路群４０３が有する各記憶回路４０２の高電源電位ＶＤＤより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力が制御されているが、インバータ回路４０１により、低電源電位ＶＳＳより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力が制御されていても良い。図１０（Ｂ）に、記憶回路群４０３が有する各記憶回路４０２に、インバータ回路４０１を介して、高電源電位ＶＤＤまたは低電源電位ＶＳＳが入力されている記憶回路の一例を示す。インバータ回路４０１により、記憶回路群４０３が有する各記憶回路４０２の低電源電位ＶＳＳより、高電源電位ＶＤＤまたは低電源電位ＶＳＳの入力を制御することができる。
【０１１３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１４】
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶回路を用いた信号処理装置の構成について説明する。
【０１１５】
図１１に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の記憶回路とを少なくとも有する。具体的に、図１１に示す信号処理装置１５０は、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６、電源制御回路１５７を有する。
【０１１６】
演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶回路１５３は、演算装置１５１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。記憶回路１５４は、演算装置１５２における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。
【０１１７】
また、記憶回路１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１５２からのデータ信号を記憶することができる。
【０１１８】
制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５の動作を統括的に制御する回路である。なお、図１１では、制御装置１５６が信号処理装置１５０の一部である構成を示しているが、制御装置１５６は信号処理装置１５０の外部に設けられていても良い。
【０１１９】
実施の形態１で示した記憶回路を記憶回路１５３、記憶回路１５４、記憶回路１５５に用いることで、記憶回路１５３、記憶回路１５４、記憶回路１５５への電源の供給を停止しても、データ信号を保持することができる。よって、信号処理装置１５０全体への電源の供給を停止し、消費電力を抑えることができる。或いは、記憶回路１５３、記憶回路１５４、または記憶回路１５５のいずれか一つまたは複数への電源の供給を停止し、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１２０】
また、記憶回路への電源の供給が停止されるのに合わせて、当該記憶回路とデータ信号のやり取りを行う演算装置または制御回路への、電源の供給を停止するようにしても良い。例えば、演算装置１５１と記憶回路１５３において、動作が行われない場合、演算装置１５１及び記憶回路１５３への電源の供給を停止するようにしても良い。
【０１２１】
また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源の供給を停止する場合、電源の供給の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置１５１、演算装置１５２、記憶回路１５３、記憶回路１５４、記憶回路１５５、制御装置１５６のそれぞれで行われる構成でも良い。
【０１２２】
なお、メインメモリである記憶回路１５５と、演算装置１５１、演算装置１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶回路にも、上述した記憶回路を用いることで、信号処理装置１５０の消費電力を抑えることができる。また、電源の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１２３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成について説明する。
【０１２５】
図１２に、本実施の形態のＣＰＵの構成を示す。図１２に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１２６】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０１２７】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０１２８】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０１２９】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶回路において、揮発性記憶部１０５によるデータ信号の保持を行うか、不揮発性記憶部１０６によるデータ信号の保持を行うかを選択する。揮発性記憶部１０５によるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給が行われる。不揮発性記憶部１０６におけるデータ信号の保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶回路への電源の供給を停止することができる。
【０１３０】
この様にして、一時的にＣＰＵの動作を停止し、電源の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０１３１】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１３２】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１３３】
（実施の形態５）
図１（Ｂ）に示した不揮発性記憶部１０６において、チャネルがシリコンに形成される場合における第２のトランジスタ１２２と、チャネルが酸化物半導体層に形成される第１のトランジスタ１２１と、容量素子１２３とを例に挙げて、記憶回路１００の作製方法について説明する。
【０１３４】
図１３（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１３５】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１３６】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、第２のトランジスタ１２２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１３７】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行っても良い。
【０１３８】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
【０１３９】
次に、図１３（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【０１４０】
ゲート絶縁膜７０３は、一例としては、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、または積層させることで、形成することができる。
【０１４１】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１４２】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１４３】
次いで、図１３（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１４４】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１４５】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１４６】
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタングステンを用いることができる。上記例の他に、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１４７】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１４８】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１４９】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１５０】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。
【０１５１】
次に、図１３（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
【０１５２】
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１５３】
次いで、図１４（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１５４】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１５５】
次いで、図１４（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の露出した上面を平坦化させる。なお、後に形成される第１のトランジスタ１２１の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１５６】
以上の工程により、第２のトランジスタ１２２を形成することができる。
【０１５７】
次いで、第１のトランジスタ１２１の作製方法について説明する。まず、図１４（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１５８】
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１５９】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１６０】
酸化物半導体膜には、上述したような、四元系の金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系の金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。
【０１６１】
なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタの移動度を高くすることができる。またＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ ：Ｚｎ＝１：１：１、または、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
【０１６２】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６３】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６４】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１６５】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１６６】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１６７】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１６８】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１６９】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１７０】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１７１】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１７２】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１７３】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０１７４】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１７５】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１７６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１７７】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７８】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１７９】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０１８０】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１８１】
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方向に垂直な方向から見て、金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１８２】
ＣＡＡＣは、非晶質のみの酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質のみの場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１８３】
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１８４】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタ法によっても作製することができる。スパッタ法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、更に好適には２５０℃〜３００℃にすると好ましい。
【０１８５】
また、ＣＡＡＣで構成された酸化物半導体膜をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が促進されるからである。
【０１８６】
また、スパッタ法を用いてＣＡＡＣで構成された酸化物半導体膜を成膜する場合には、ＣＡＡＣで構成された酸化物半導体膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣの結晶化が促進されるからである。
【０１８７】
また、ＣＡＡＣで構成された酸化物半導体膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【０１８８】
また、ＣＡＡＣで構成された酸化物半導体膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣで構成された酸化物半導体膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣで構成された酸化物半導体膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣで構成された酸化物半導体膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０１８９】
次いで、図１５（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極またはドレイン電極として機能する。
【０１９０】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び絶縁膜７１３上を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
【０１９１】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０１９２】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０１９３】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１９４】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１９５】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１９６】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１９７】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１９８】
また、酸化物半導体層７１６と、ソース電極またはドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１９９】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにしても良い。
【０２００】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２０１】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２０２】
なお、プラズマ処理を行った後、図１５（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２０３】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、または水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０２０４】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２０５】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分または水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２０６】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２０７】
或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２０８】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２０９】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２１０】
以上の工程により、第１のトランジスタ１２１が形成される。
【０２１１】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１２３に相当する。
【０２１２】
また、第１のトランジスタ１２１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成することができる。
【０２１３】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２１４】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２１５】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２１６】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２１７】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２１８】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２１９】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２２０】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近くすることができる。
【０２２１】
絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とすることができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低いトランジスタを、上記実施の形態の第１のトランジスタに適用することで、非導通状態とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタ１２１及び第２のトランジスタ１１１＿２にそのようなトランジスタを用いることで、第１のデータ保持部Ｄ＿ＨＯＬＤ１に保持された電位の低下を極めて小さいレベルに抑制できる。その結果、電源の供給が停止した場合でも、第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位の変動を小さくでき、記憶されたデータの消失を防ぐことができる。
【０２２２】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２２３】
また、酸化物半導体層７１６の上層または下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２２４】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２２５】
次に、図１５（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２２６】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２２７】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２２８】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２２９】
ここで、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部を形成し、配線７２６を形成することになる。
【０２３０】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、半導体記憶回路を作製することができる。
【０２３１】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１５（Ｂ）に示すように、上記作製方法によって得られる第１のトランジスタ１２１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のトランジスタ１２１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２３２】
図１６に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、第１のトランジスタ１２１の断面図を示す。図１６に示す第１のトランジスタ１２１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２３３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３４】
（実施の形態６）
本実施の形態では、実施の形態５において酸化物半導体層に用いた、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０２３５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２３６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２３７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２３９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２４０】
ＣＡＡＣに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２４１】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０２４２】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０２４３】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｃ）に示す小グループは電荷が０である。
【０２４４】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０２４５】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０２４６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４７】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２４８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２４９】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５０】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２５１】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２５３】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２５４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２５５】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２５６】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５７】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２５９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２６０】
（実施の形態７）
本実施の形態では、トランジスタの特性について説明する。
【０２６１】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６２】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０２６３】
【数２】
【０２６４】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０２６５】
【数３】
【０２６６】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０２６７】
【数４】
【０２６８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０２６９】
【数５】
【０２７０】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７１】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７２】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０２７３】
【数６】
【０２７４】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７５】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２０に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２７６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７７】
図２０で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２７８】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２１乃至図２３に示す。なお、計算に用いたトランジスタの断面構造を図２４に示す。図２４に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２７９】
図２４（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０２８０】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８１】
図２４（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２４（Ａ）に示すトランジスタと同じである。
【０２８２】
図２４（Ａ）に示すトランジスタと図２４（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２４（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２４（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０２８３】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２１は、図２４（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８４】
図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８５】
図２２は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
【０２８６】
また、図２３は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。
【０２８７】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２８８】
なお、移動度μのピークは、図２１では８０ｃｍ２／Ｖｓ程度であるが、図２２では６０ｃｍ２／Ｖｓ程度、図２３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２８９】
（実施の形態８）
本実施の形態では、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタについて説明する。
【０２９０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９２】
例えば、図２５（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２９３】
図２５（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２５（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２９４】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２５（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２９５】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９７】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２５（Ａ）と図２５（Ｂ）の対比からも確認することができる。
【０２９８】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２９９】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３００】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０１】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０２】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓを２０Ｖにし、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３０３】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓを−２０Ｖにし、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３０４】
試料１のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２７（Ａ）に、マイナスＢＴ試験の結果を図２７（Ｂ）に示す。
【０３０５】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３０６】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３０７】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３０８】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３０９】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１０】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３１１】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１３】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１４】
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３１５】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３１６】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１７】
図２９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３１８】
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３１９】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２０】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３２２】
図３０に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図３１（Ａ）に基板温度としきい値電圧の関係を、図３１（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２３】
図３１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２４】
また、図３１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２５】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０３２６】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３２などを用いて説明する。
【０３２７】
図３２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３２（Ａ）にトランジスタの上面図を示す。また、図３２（Ｂ）は図３２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０３２８】
図３２（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０３２９】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３３０】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３３１】
図３３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３３（Ａ）はトランジスタの上面図である。また、図３３（Ｂ）は図３３（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０３３２】
図３３（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３３３】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３３４】
なお、図３３（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３３５】
１００ 記憶回路
１０１Ａ 第１の記憶部
１０１Ｂ 第２の記憶部
１０２ 第１のアナログスイッチ
１０３ 第２のアナログスイッチ
１０４ インバータ回路
１０５ 揮発性記憶部
１０６ 不揮発性記憶部
１０７ セレクタ回路
１１１ 記憶回路
１１２ 反転出力回路
１１３ リセット回路
１２１ 第１のトランジスタ
１２２ 第２のトランジスタ
１２３ 容量素子
１２４ 第３のトランジスタ
１２５ 第４のトランジスタ
１３１ 第１のインバータ回路
１３２ 第２のインバータ回路
１３３ ＮＡＮＤ回路
１３４ クロックドインバータ回路
１４１ 第１のアナログスイッチ
１４２ 第１のインバータ回路
１４３ 第２のアナログスイッチ
１４４ 第２のインバータ回路
１４５ 第３のインバータ回路
１４６ 第４のインバータ回路
１４７ ＮＯＲ回路
１５０ 信号処理装置
１５１ 演算装置
１５２ 演算装置
１５３ 記憶回路
１５４ 記憶回路
１５５ 記憶回路
１５６ 制御装置
１５７ 電源制御回路
１６１ ＮＡＮＤ回路
１６２ インバータ回路
１６３ アナログスイッチ
２０１ 切り替え回路
２０２ 第１のインバータ回路
２０３ ＮＯＲ回路
２０４ 第２のインバータ回路
２０５ アナログスイッチ
４０１ インバータ回路
４０２ 記憶回路
４０３ 記憶回路群
５００ 基板
５０２ 下地絶縁膜
５０４ 保護絶縁膜
５０６ 酸化物半導体膜
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ ゲート絶縁膜
５１０ ゲート電極
５１２ 側壁絶縁膜
５１４ 電極
５１６ 層間絶縁膜
５１８ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 半導体層
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ
【特許請求の範囲】
【請求項１】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、リセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路。
【請求項２】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、リセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、前記リセット動作の際に前記不揮発性記憶部の入力端子と前記第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路。
【請求項３】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路。
【請求項４】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、前記リセット動作の際に前記不揮発性記憶部の入力端子と前記第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路。
【請求項５】
請求項４において、前記切り替え回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び前記論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路。
【請求項６】
請求項３乃至請求項５のいずれか一において、前記リセット回路は、前記第１の制御信号及び前記第２の制御信号が入力される論理回路及び前記論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路。
【請求項７】
請求項３乃至請求項６のいずれか一において、前記記憶回路は前記揮発性記憶部または前記不揮発性記憶部に前記データ信号を選択的に記憶するためのセレクタ回路を有し、
前記セレクタ回路は、前記第１の制御信号及び前記第２の制御信号が入力される論理回路及び前記論理回路によって前記揮発性記憶部または前記不揮発性記憶部を選択して導通状態を制御するアナログスイッチを有する信号処理装置の記憶回路。
【請求項８】
請求項１乃至請求項７のいずれか一において、前記第１のトランジスタは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである信号処理回路の記憶回路。
【請求項９】
請求項１乃至請求項８のいずれか一において、前記第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路。
【請求項１０】
請求項９において、前記第２のトランジスタは、前記第１のトランジスタと積層して設けられる信号処理装置の記憶回路。
【請求項１１】
請求項１乃至請求項１０に記載の前記記憶回路と、前記記憶回路とデータのやり取りを行う演算装置とを有する信号処理装置。
【請求項１】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、リセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路。
【請求項２】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、リセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、前記リセット動作の際に前記不揮発性記憶部の入力端子と前記第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路。
【請求項３】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路が設けられている信号処理装置の記憶回路。
【請求項４】
揮発性記憶部と、不揮発性記憶部とを有し、
前記不揮発性記憶部は、第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方がゲートに電気的に接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間には、前記揮発性記憶部を非動作とする際に当該揮発性記憶部に保持されるべきデータ信号が保持され、
前記第１のトランジスタのソース及びドレインの他方には、第１の制御信号及び第２の制御信号によるリセット動作によって、前記第１のトランジスタのソース及びドレインの一方と、前記第２のトランジスタのゲートとの間の電位を低電源電位にするリセット回路と、前記リセット動作の際に前記不揮発性記憶部の入力端子と前記第１のトランジスタのソース及びドレインの他方とを非導通状態とする切り替え回路と、が設けられている信号処理装置の記憶回路。
【請求項５】
請求項４において、前記切り替え回路は、第１の制御信号及び第２の制御信号が入力される論理回路及び前記論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路。
【請求項６】
請求項３乃至請求項５のいずれか一において、前記リセット回路は、前記第１の制御信号及び前記第２の制御信号が入力される論理回路及び前記論理回路によって導通状態が制御されるアナログスイッチを有する信号処理装置の記憶回路。
【請求項７】
請求項３乃至請求項６のいずれか一において、前記記憶回路は前記揮発性記憶部または前記不揮発性記憶部に前記データ信号を選択的に記憶するためのセレクタ回路を有し、
前記セレクタ回路は、前記第１の制御信号及び前記第２の制御信号が入力される論理回路及び前記論理回路によって前記揮発性記憶部または前記不揮発性記憶部を選択して導通状態を制御するアナログスイッチを有する信号処理装置の記憶回路。
【請求項８】
請求項１乃至請求項７のいずれか一において、前記第１のトランジスタは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである信号処理回路の記憶回路。
【請求項９】
請求項１乃至請求項８のいずれか一において、前記第２のトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタである信号処理装置の記憶回路。
【請求項１０】
請求項９において、前記第２のトランジスタは、前記第１のトランジスタと積層して設けられる信号処理装置の記憶回路。
【請求項１１】
請求項１乃至請求項１０に記載の前記記憶回路と、前記記憶回路とデータのやり取りを行う演算装置とを有する信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図１８】
【図１９】
【公開番号】特開２０１３−９３００（Ｐ２０１３−９３００Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−２３６１３（Ｐ２０１２−２３６１３）
【出願日】平成２４年２月７日（２０１２．２．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年２月７日（２０１２．２．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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