【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】ＣＭＯＳＩＣを用いたフェールセーフＡＮＤ回路を提供する。
【解決手段】入力端子に論理値１の電源枠外レベルの論理入力信号が入力しているときに前段から入力する交流信号を後段へ伝達する交流信号伝達部１−１〜１−ｎを、縦続接続し、各交流信号伝達部１−１〜１−ｎを、入力する電源枠外レベルの交流信号に基づいて電源枠内レベルの交流信号を出力する第１ＣＭＯＳＩＣＡと、論理入力信号の入力端子となる電源端子に電源枠外レベルの論理入力信号が入力しているときに第１ＣＭＯＳＩＣＡから出力される電源枠内レベルの交流信号に基づいて電源枠外レベルの交流信号を後段の交流信号伝達部に伝達する第２ＣＭＯＳＩＣＢと、第１ＣＭＯＳＩＣＡ及び第２ＣＭＯＳＩＣＢの各入力ラインとそれぞれの低電位側電源ラインとの間に接続したコンデンサとを備えて構成した。 （もっと読む）

【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後のプログラマブルスイッチの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】 消費電力を削減した半導体集積回路を提供すること。
【解決手段】 本発明の実施形態による半導体集積回路は、第１の電源と第２の電源との間に２つの不揮発メモリと複数のスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、少なくとも２つの前記メモリセルの出力配線が接続され、出力配線が接続されたメモリセルに含まれるスイッチング素子の制御ゲートに入力信号もしくはこの入力信号の反転信号が入力されて、出力配線が接続されたメモリセルの少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が非導通となり、少なくとも１つのメモリセルに含まれる前記入力信号もしくはこの入力信号の反転信号が入力されたスイッチング素子が導通する。 （もっと読む）

【課題】少部品点数、簡単な構成、低製造コストの多値バッファー手段を提供する。
【解決手段】電源線Ｖ０〜Ｖ５の各電位が番号順に高くなり、その全入力端子を入力端子Ｉｎに接続した２値ＮＯＴ手段５個を１つずつ、その電位の高さで隣り同士となる前記電源線２つの各間に接続し、前記２値ＮＯＴ手段ごとに、その出力端子にノーマリィー・オフのＮＭＯＳとＰＭＯＳの両ゲートを接続し、そのマイナス側電源線に前記ＮＭＯＳのソースとバックゲートを接続し、そのＰＭＯＳ５個の全ドレインを出力端子Ｏｕｔに接続し、その電位の高さで隣り同士となる前記２値ＮＯＴ手段２つごとに、その低電位側２値ＮＯＴ手段のＰＭＯＳのソースとバックゲートと、その高電位側２値ＮＯＴ手段のＮＭＯＳのドレインを接続し、出力端子Ｏｕｔにその残りのＮＭＯＳのドレインを接続し、電源線Ｖ５にその残りのＰＭＯＳのソースとバックゲートを接続する。 （もっと読む）

【課題】ディジタル信号から多値ハザードを除去する。
【解決手段】トランジスタ１、２、１７と抵抗２０、２１が構成する多値判別手段、この判別手段の出力信号に基づいて動作するトランジスタ２２〜２５とダイオード３６が構成するオン・オフ駆動手段、及びこのオン・オフ駆動手段がオン・オフ駆動するトランジスタ３、５が構成する双方向性プル・スイッチング手段、が『フージ（Ｈｏｏｊｉ）代数』を具体化した１多値論理回路を構成する。この多値論理回路、プル・ダウン用抵抗２６及びＤ型フリップ・フロップ２７の入力部に有る２値判別手段の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。同期信号により制御されたＤ型フリップ・フロップ２７がその２値ハザードを除去した２値信号を出力する。 （もっと読む）

【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）

【課題】電源電圧が低下したときに信号保持回路での信号保持を確実に解除する。
【解決手段】出力端子ｔｏを複数の入力端子のうちの1つｔｂに接続し、残りの外部入力端子ｔａに外部信号が入力される論理和回路１４と、該論理和回路14の出力端子に接続された単一パルスを生成するパルス生成回路１５とを備え、前記論理和回路１４の前記外部入力端子ｔｂにハイレベルのパルス信号が入力されたときに、当該論理和回路１４の出力をハイレベルに保持する信号保持回路１３であって、前記論理和回路１４の前記出力端子ｔｏと前記入力端子ｔｂとの間に、電源電圧低下時に当該論理和回路１４によるハイレベル保持状態を解除する電圧を高めるダイオードＤを介挿した。 （もっと読む）

【課題】Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる双方向性スイッチング手段を提供する。
【解決手段】どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る２つのオン・オフ制御スイッチング手段が有って、その両オン・オフ制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、一方の開放された主電極と一方の制御電極の間に一方のオン・オフ駆動手段を設け、一方の開放された主電極と他方の制御電極の間に他方のオン・オフ駆動手段を設け、その両オン・オフ制御スイッチング手段の直列回路を双方向性のスイッチとして使用する。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード１００が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 （もっと読む）

【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 （もっと読む）

準安定性強化格納回路は、少なくとも１つの反転回路を含む。反転回路は、論理入力を有している。反転回路の論理入力は、一対の物理入力に分割される。第一の反転回路を含み、該第一の反転回路は、一対の物理入力に分割される論理入力を有している、準安定性強化格納回路。１つの例示的実施形態において、準安定性強化格納回路は、反転回路（または、代替的に、非反転回路）を含む。反転回路（または非反転回路）は、一対の物理入力に分割される論理入力を有している。
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【課題】複数チップからの二値データを一箇所に集めずに多値データを生成する。
【解決手段】本発明の例に係る三次元半導体集積回路は、積み重ねられる第一乃至第三チップ１１，１２，１３を有する。第二チップ１２内の第二回路１５は、二値の第一データＡが入力され、第一及び第二電位のうちの一つを出力する第一インバータと、第一インバータの出力端と共通導電体との間に接続される第一キャパシタとを備える。第三チップ１３内の第三回路１６は、二値の第二データＢが入力され、第三及び第四電位のうちの一つを出力する第二インバータと、第二インバータの出力端と共通導電体との間に接続される第二キャパシタとを備える。 （もっと読む）

【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。
【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。 （もっと読む）

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。
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