【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】動作速度の低下を抑えつつ、ハイレベル及びローレベルの判定精度を高めることができる二値化回路を提供する。
【解決手段】二値化回路２０は、ダイオード３１及びコンデンサ３２を有するピークホールド回路部３０と、ダイオード４１及びコンデンサ４２を有するボトムホールド回路部４０と、コンデンサ３２とダイオード３１との間のノードＮ１の電圧、及びコンデンサ４２とダイオード４１との間のノードＮ２の電圧の平均電圧ＶＡと入力信号Ｖｉｎの電圧とを比較して入力信号Ｖｉｎを二値化する比較回路部７０と、上記平均電圧ＶＡに比例する電圧を出力する基準電圧生成回路部６０とを備える。ボトムホールド回路部４０は、基準電圧生成回路部６０から出力された電圧を基準電位ＶＳとして用いる。 （もっと読む）

【課題】高速に、かつ高精度で動作する比較器及びＡＤＣ等を構築すること。
【解決手段】従来の比較器は、比較器に入力される２つの入力電圧の差が小さいほど、安定した比較結果を得るまでに時間がかかり、また、２値の出力しか得られない。安定した比較結果が得られるまでの状態を、通常メタステーブル状態と呼んでいる。本発明は、このメタステーブル状態を積極的に利用する。すなわち、メタステーブル状態を検出することで、ハイとロウの中間レベルの判定を合わせて行える。これによって、３値以上を出力する比較器が容易に実現できる。本発明の比較器は、比較器の数を減少させることができると同時に、通常では判定が終了していない状態で比較動作を終了させることが可能になるため、速度向上にも役立ち、高速、高精度のＡＤＣ（アナログデジタル変換器）等の機器に応用できる。 （もっと読む）

【課題】入力電圧範囲が上限基準電圧から下限基準電圧までの範囲であるか否かについては検知できるが、その範囲内において、どの電圧レベルであるかを検知することができない。
【解決手段】電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者より大きいか後者が前者より大きいかを示す二値の電圧検知信号を出力するコンパレータ３と、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部５とを備える。 （もっと読む）

【課題】新規な出力論理を有するコンパレータを提供する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮを基準電圧Ｖ_ＲＥＦと比較する。差動増幅回路１０は、その制御端子に基準電圧Ｖ_ＲＥＦが印加された第１入力トランジスタＭｉ１と、その制御端子に入力電圧Ｖ_ＩＮが印加された第２入力トランジスタＭｉ２を含む。出力段２０は、差動増幅回路１０の出力信号Ｖ_ｘを受け、それに応じた信号を比較結果を示す出力信号Ｓ_ＯＵＴとして出力する。フィードバック回路３０は、出力段２０の出力信号Ｓ_ＯＵＴを受け、出力信号Ｓ_ＯＵＴが第１レベルから第２レベルに遷移すると、出力信号Ｓ_ＯＵＴが第２レベルに戻るように、差動増幅回路１０または出力段２０にフィードバックする。 （もっと読む）

【課題】互いに位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差検出装置及びＤＣオフセット及び位相差検出方法を提供すること
【解決手段】本発明にかかるＤＣオフセット及び位相差検出装置５０は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出部５１と、前記ＤＣオフセット信号に応じて前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出部５２とを備える。 （もっと読む）

【課題】電圧範囲判断回路を提供すること。
【解決手段】電圧範囲判断回路は対象電圧生成部、選択電圧生成部、比較電圧選択部及び出力信号生成部を含む。対象電圧生成部は、入力電圧に基づいて対象電圧を生成する。選択電圧生成部は、基準電圧に基づいて第１〜第２選択電圧を生成する。比較電圧選択部は、出力信号に基づいて、第１〜第２選択電圧の中で１つを選択して比較電圧に出力する。出力信号生成部は、対象電圧と比較電圧を比べて出力信号を生成する。電圧範囲判断回路は外部ノイズが流入する場合も入力電圧の電圧範囲を正確に判断することができる。 （もっと読む）

【課題】 入力信号を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と基本クロック端子２２と判定クロック端子２３とリセット端子２４と温度補償クロック端子２５と２値化出力端子２６と遅れ出力端子２８とピークホールド回路３０とボトムホールド回路４０と２値化判定回路１２０と入力信号検出回路１３０と停止判定回路１４０を備えている。２値化回路１０では、停止判定信号が入力信号の停止期間を検出し、この停止期間にピークホールド回路３０とボトムホールド回路４０が、各々の記憶値を入力信号に追従して変化させる。これによって、停止期間に、入力信号がピークホールド回路３０とボトムホールド回路４０の記憶値から算出される閾値を越えて変化することが抑制され、停止期間に２値化出力が反転することが抑制される。 （もっと読む）

【課題】記憶部に保持された設定値に基づいた所定の処理を実行する本体部を備えた制御機器であって、特に前記記憶部に保持する設定値を簡易に変更し得る機能を備えた制御機器を提供する。
【解決手段】記憶部が保持した設定値Ｔに基づいた所定の処理（例えば比較処理）を実行する本体部と、外部から与えられる第１の制御信号Ａを入力して前記設定値Ｔを、例えば一定値αずつプラス方向に変更する第１の設定値変更入力部と、外部から与えられる第２の制御信号Ｂを入力して前記設定値Ｔを、例えば一定値βずつマイナス方向に変更する第２の設定値変更入力部とを備える。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】 直前の数サイクルに依存して波形が劣化する信号に対して正しく受信することができない。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。 （もっと読む）

【課題】 入力電圧を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。第１選択回路８０は２値化信号を出力し、第２選択回路９０は遅れ２値化信号を出力する。ピークホールド回路３０は遅れ２値化信号に基づいてピーク電圧を減少させ、ボトムホールド回路４０は遅れ２値化信号に基づいてボトム電圧を増加させる。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることが可能となる。 （もっと読む）

【課題】比較対象である２つの電圧を大きな電圧値のまま比較し、比較結果を示す信号として、後段の回路が受け取って処理することが可能な低い電圧値の信号を出力することができるコンパレータを提供する。
【解決手段】比較対象である入力電圧Ｖ_ｉｎおよびＶ_ｒｅｆが各々のゲートに与えられ差動トランジスタペアとして働くＰチャネル電界効果トランジスタ１１および１２と、これら２つのＰチャネル電界効果トランジスタの各ドレイン電流の電流路となり、カレントミラー回路として働くＮチャネル電界効果トランジスタ１５および１６とを有し、Ｎチャネル電界効果トランジスタ１６のドレイン電圧Ｖ_ｘを上記２つの入力電圧についての比較結果信号として出力するコンパレータに、ダイオード接続されたＮチャネル電界効果トランジスタ１４をＮチャネル電界効果トランジスタ１６および１５のドレイン間に介挿する。 （もっと読む）

【課題】オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、第１の入力電圧を第１のスイッチＳ０Ｐを介して受け、第２の入力電圧を第２のスイッチＳ０Ｎを介して受ける差動増幅回路Ａ１と、第１のキャパシタＣ１Ｐを介して差動増幅回路Ａ１の第１出力端子から受けた電圧および第２のキャパシタＣ１Ｎを介して差動増幅回路Ａ１の第２出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路Ｕ１と、第１のキャパシタＣ１Ｐの第２端子に結合される第１端子、および第２のキャパシタＣ１Ｎの第２端子に結合される第２端子を有する第３のキャパシタＣＺ１とを備える。 （もっと読む）

【課題】０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路が簡単に実現する。
【解決手段】第１数列に含まれる１の数を計数し、第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別可能とする。 （もっと読む）

【課題】 スイッチオン閾値を決定するための方法およびこの方法を実行するための電子回路配置を提供することである。
【解決手段】 本発明は、第１の電圧レベルを有する入力電圧信号（４０１）を第２の電圧レベルを有する出力信号（４０２）にコンバートするための電子回路配置を提供する。出力ユニット（２０３）が電子回路配置の出力で出力信号（４０２）を出力するために配置される一方、入力ユニット（１０１）は、第１の電圧レベルで入力電圧信号（４０１）を入力するために提供される。閾値比較ユニット（１０４）は、入力信号（１０１）の第１の電圧レベルをスイッチオン閾値（４０４）と比較するために役に立つ。 （もっと読む）

【課題】消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることが可能なＡＤ変換回路を提供すること。
【解決手段】ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の量子化信号を生成する量子化部と、このｍ個並列の量子化信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、このｍ個のアナログ信号のそれぞれと上記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する残差増幅部と、を有する変換ステージを複数縦続接続して備えた変換部と、この変換部の変換ステージそれぞれにおけるｍ個並列の量子化信号を該変換ステージの縦続位置に応じた遅延量を考慮して並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。 （もっと読む）

【課題】波形整形用コンパレータのしきい値を変更する。
【解決手段】入力端１０からの入力信号は、コンデンサ１２を介し、コンパレータ１４に供給され、ここでしきい値と比較され波形整形される。このコンパレータ１４には、しきい値として、アナログスイッチ６４または６６の出力が供給され、平滑端子３２に平滑容量３４が接続されている場合には、この平滑端子３２に得られる入力信号の中点電位が供給され、平滑端子３２がグランド電位になっているときには基準電圧ＶＲＥＦが供給される。この切換は、平滑端子３２の電位に応じて切換制御回路３６が自動的に行う。 （もっと読む）