電圧検知回路および半導体装置
【課題】入力電圧範囲が上限基準電圧から下限基準電圧までの範囲であるか否かについては検知できるが、その範囲内において、どの電圧レベルであるかを検知することができない。
【解決手段】電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者より大きいか後者が前者より大きいかを示す二値の電圧検知信号を出力するコンパレータ３と、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部５とを備える。
【解決手段】電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者より大きいか後者が前者より大きいかを示す二値の電圧検知信号を出力するコンパレータ３と、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検知を目的としたウインドウコンパレータ回路の一種である電圧検知回路および半導体装置に関する。
【背景技術】
【０００２】
安全性が求められるセットに使用される半導体集積回路では、システム異常監視のため電圧検知回路が搭載されている。主に電圧検知回路では、上限基準電圧、下限基準電圧を設定し、入力電圧が前記上下限基準電圧範囲内にあるかどうかを判定するために、ウインドウコンパレータ回路が利用されている。
【０００３】
図１０は特許文献１に開示されたウインドウコンパレータ回路の構成を示すブロック図である。図１０において、方形波信号を入力する入力端子１０４、電圧Ｖｉを入力する入力端子１０３、利得切替器１０１ａ、利得切替器１０１ａを介して入力される方形波信号と電圧Ｖｉとを比較するコンパレータ１０１ｂ、コンパレータ１０１ｂからの比較結果を検波する検波器１０２から構成されている。
【０００４】
この構成においては、入力端子１０４より入力される基準電圧を定める方形波信号を入力し、入力端子１０３より入力する電圧Ｖｉは、利得切替器１０１ａを介してコンパレータ１０１ｂに入力され、コンパレータ１０１ｂにおいて比較される。検波器１０２は、コンパレータ１０１ｂの出力信号（比較結果）を検波し、電圧Ｖｉが基準電圧の上限と下限の範囲内にあるか、上限より高いか、下限より低いかを検知する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実開昭５６−７９８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来技術では、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲において、どの電圧レベルであるかを検知することができないという課題がある。
【０００７】
図１１を用いてより詳しく説明する。図１１は、上記従来の技術における方形波信号、電圧Ｖｉ、コンパレータ１０１ｂの出力信号（比較結果）を示すタイムチャート図である。ここでは、説明の便宜上、利得切替器の利得が１（増幅率が１倍）であるものとする。
【０００８】
前記基準電圧である方形波信号の最大電圧が上限基準電圧Ｖｈｉ、最小電圧が下限基準電圧Ｖｌｏである。入力端子１０３から入力される電圧ＶｉがＶ９、Ｖ１０、Ｖ１１、Ｖ１２である４つのケースを併記してある。コンパレータ１０１ｂ出力信号をａ９、ａ１０、ａ１１、ａ１２で表している。電圧Ｖ９〜Ｖ１２と出力信号ａ９〜ａ１２の符号における数字をそれぞれ対応させている。例えば、電圧Ｖ９に対する出力信号はａ９である。
【０００９】
電圧Ｖｉが電圧Ｖ９である場合、電圧Ｖ９は常に前記上限基準電圧Ｖｈｉ以上であるのでコンパレータ１０１ｂは、出力信号ａ９として常にローレベル信号を出力する。電圧Ｖｉが電圧Ｖ１２である場合、電圧Ｖ１２は常に前記下限基準電圧Ｖｌｏ以下であるので、コンパレータ１０１ｂは、出力信号ａ１２として常にハイレベル信号を出力する。
【００１０】
電圧Ｖｉが電圧Ｖ１０やＶ１１のように上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった電圧であれば方形波信号と同一周期の比較結果ａ１０や電圧検知信号ａ１１のハイレベル信号およびローレベル信号を繰り返し出力する。
【００１１】
このように、従来技術のウィンドウコンパレータ回路は、電圧Ｖｉが前記上下限基準電圧の範囲内に収まっている場合においては、その電圧Ｖｉの電圧レベルに関わらず同一波形を出力する。ところが、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲内にある場合に、どの電圧レベルであるかを検知することができない。
【００１２】
本発明は、このような事情を鑑みて創作したものであり、上限基準電圧から下限基準電圧範囲内の電圧レベルを検知することが可能な電圧検知回路および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
前記目的を達成するために本発明の一形態における電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。
【００１４】
本構成により、前記コンパレータは、第２入力端子に入力される入力電圧と、第１入力端子に入力される非方形波信号とを比較する。比較結果の電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの判定だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。
【００１５】
ここで、前記検知部は、前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路とを備えるようにしてもよい。
【００１６】
本構成により、前記パルスの幅を計数するカウンタと、カウント値を電圧レベルに変換する変換回路とによって、電圧レベルを精度良く簡単に検知することができる。
【００１７】
ここで、前記電圧検知回路は、さらに、前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定するようにしてもよい。
【００１８】
また、前記電圧検知回路は、さらに、前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有してもよい。
【００１９】
本構成により、前記コンパレータの第１入力端子に入力される非方形波信号に対して、前記ディジタル値生成回路により任意の波形を生成することが可能なため、任意の入力電圧値の監視及び入力電圧遷移過程の監視の精度が向上する。
【００２０】
また、前記非方形波信号は、三角波信号またはのこぎり波信号であってもよい。
【００２１】
本構成により、前記電圧検知信号に含まれるパルスの幅と入力電圧とが比例関係を有するので、パルスの幅を電圧レベルに変換することを容易にする。
【００２２】
また、前記非方形波信号は、正弦波信号であってもよい。
【００２３】
本構成により、非方形波信号として三角波やのこぎり波を使用する場合に対して、上限値付近および下限値付近での入力電圧の変化に対してパルス幅の変化が大きくなるので、上限値付近および下限値付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、さらに半導体集積回路に汎用的に搭載している発振回路により生成される正弦波を用いることができるため、回路規模の増大を抑制し消費電力の低減が図れる。
【００２４】
また、上記目的を達成する本発明の一形態におけるシステムは、前記入力電圧から電源電圧の供給を受けるＣＰＵと、上記の電圧検知回路とを有し、前記ＣＰＵが前記電圧検知信号を動作クロック信号として動作する。
【００２５】
本構成により、システムの電源電圧が上下限基準電圧範囲内においてのみクロックを入力するため、上下限基準電圧範囲外では即座にＣＰＵを停止させるシステム構築が可能となる。
【００２６】
また、上記目的を達成する本発明の他の形態のシステムは前記入力電圧から電源電圧の供給を受けるＣＰＵと、上記の電圧検知回路とを有し、前記ＣＰＵのデータ入力端子に前記検知部の判定結果である電圧レベルが入力される。
【００２７】
本構成により、ＣＰＵに電圧検知結果のみを入力しＣＰＵでシステム動作を制御するため、柔軟なシステム構築が可能となる。
【００２８】
また、上記目的を達成するため本発明の半導体装置は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、 前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える。
【発明の効果】
【００２９】
本発明によれば、電圧範囲の判定だけでなく電圧レベルの検知も行うためフェイルセーフに貢献でき、基準電圧に任意のアナログ波を使用することで任意電圧付近において電圧レベル検知精度を向上できるとともに、専用の回路を搭載することなく汎用的に搭載している回路を用いた構成でも実現できるため回路規模の縮小や消費電力の低減が図れる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１における非方形波信号（三角波）、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。
【図３】検知部の一例を示すブロック図である。
【図４Ａ】非方形波信号の他の例を示す図である。
【図４Ｂ】非方形波信号の他の例を示す図である。
【図４Ｃ】非方形波信号の他の例を示す図である。
【図５】本発明の実施の形態２におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図６】本発明の実施の形態３におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図７】本発明の実施の形態３における非方形波信号（正弦波）、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。
【図８】本発明の実施の形態４におけるシステムの構成を示すブロック図である。
【図９】本発明の実施の形態５におけるシステムの構成を示すブロック図である。
【図１０】従来の技術におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図１１】従来の技術における方形波信号、入力電圧、電圧検知信号を示すタイムチャート図である。
【発明を実施するための形態】
【００３１】
以下、本発明に関わる電圧検知回路の実施の形態について図面を用いて詳細に説明する。
【００３２】
（実施の形態１）
実施の形態１における電圧検知回路は、ウィンドウコンパレータ回路の一種であり、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。これにより、実施の形態１の電圧検知回路は、従来のウィンドウコンパレータ回路の機能に加えて、入力電圧信号が上限値と下限値との範囲内にあるとき、その入力電圧信号の電圧レベルを検知することができる。
【００３３】
図１は本発明実施の形態１における電圧検知回路の構成を示すブロック図である。
【００３４】
同図の電圧検知回路は、第１入力端子１、第２入力端子２、コンパレータ３、第１出力端子４、検知部５および第２出力端子６を備え、入力電圧が上限値と下限値とで定まる範囲（ウィンドウ）内にあるか否かを判定し、かつ、当該範囲内にある場合に入力電圧の電圧レベルを検知するように構成されている。
【００３５】
第１入力端子１には、上限値と下限値との間を周期的に変化する非方形波信号が入力される。非方形波信号は、コンパレータ３の基準電圧として入力され、本実施の形態では三角波であるものとする。
【００３６】
第２入力端子２には、上記の判定および検知の対象となる入力電圧が入力される。入力電圧は例えば、本電圧検知回路を備えるシステムの電源電圧、当該システムの一部分の電源電圧、または任意の電圧源の電圧である。
【００３７】
コンパレータ３は、上記の非方形波信号と、上記の入力電圧とを比較し、比較結果を示す電圧検知信号を出力する。入力電圧は非方形波信号を基準信号として比較されるため、
電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。
【００３８】
第１出力端子４は、コンパレータ３からの電圧検知信号を出力するための端子である。
【００３９】
検知部５は、電圧検知信号に含まれるパルスの幅を計測することにより入力電圧の電圧レベルを検知する回路である。電圧レベルは、電圧値または電圧値に対応する数値データとして検知部５から出力される。パルス幅の計測は例えばカウンタにより行われる。
【００４０】
このように、図１の電圧検知回路は、非方形波信号を入力とする第１入力端子１、電圧を入力とする第２入力端子２、第１入力端子１と第２入力端子２を入力とするコンパレータ３、コンパレータ３から電圧検知信号の出力とする第１出力端子４、電圧検知を行う検知部５、検知部５からの電圧検知結果を出力とする第２出力端子６を備える。
【００４１】
この構成においては、非方形波信号は、第１入力端子１より入力される基準電圧として方形波（ハイレベル、ローレベルを有する二値信号）ではなく、例えば三角波のような、上限値と下限値との間を周期的に変化する信号であって、上限値と下限値とそれ以外の中間値を有する波形である。非方形波信号は、第２入力端子２より入力される入力電圧とコンパレータ３にて電圧レベルの比較がなされる。
【００４２】
図２は、非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。基準電圧である三角波の最大電圧が上限基準電圧Ｖｈｉ、最小電圧が下限基準電圧Ｖｌｏである。第２入力端子２から入力される入力電圧は、Ｖ１、Ｖ２、Ｖ３、Ｖ４の４つのケースを併記してある。コンパレータ３出力である電圧検知信号をａ１、ａ２、ａ３、ａ４も４つのケースを併記してある。検知部５にてカウントしたカウント値をｂ１、ｂ２、ｂ３、ｂ４で表してある。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧Ｖ１に対する電圧検知信号はａ１であり、またカウント値はｂ１である。基準電圧となる非方形波信号をコンパレータ３の正側、入力電圧を負側に入力している。入力電圧が図２における入力電圧Ｖ１である場合、電圧Ｖ１は上限基準電圧Ｖｈｉ以上であるので、コンパレータ３は電圧検知信号ａ１のローレベル信号を出力する。入力電圧Ｖ４は下限基準電圧Ｖｌｏ以下であれるので、コンパレータ３は、電圧検知信号ａ４のハイレベル信号を出力する。入力電圧がＶ２やＶ３の上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった入力電圧であれば、非方形波信号と同一周期で電圧検知信号ａ２や電圧検知信号ａ３のパルスを含む検圧検知信号を繰り返し出力する。しかも、入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のデューティー比およびパルス幅が変動する。このデューティー比におけるハイレベル電圧の期間(正パルスの幅)もしくはローレベル電圧の期間(負パルスの幅)を検知部５内のカウンタにてカウントすることによりパルス幅を測定する。検知部５は、非方形波信号の１周期に占めるパルス幅の割合を入力電圧の電圧レベルに変換する。
【００４３】
図２において入力電圧Ｖ２や入力電圧Ｖ３の上下限基準電圧範囲内に収まった入力電圧の場合、電圧検知信号ａ２や電圧検知信号ａ３のデューティー比およびパルス幅が異なる信号となる。検知部５によってハイレベル信号をカウントした場合の値がカウント値ｂ２やカウント値ｂ３になり、カウント値ｂ２に関しては基準電圧波形の１周期における値が「５」となっており、カウント値「５」より上下限基準電圧範囲内における電圧レベルを検知する。
【００４４】
検知部５は、カウント値から電圧レベルへの変換を例えば（式１）により行う。
【００４５】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・（Ｔｃ−ｔｃ）／Ｔｃ ・・・ (式１)
【００４６】
ここで、Ｖｄは電圧レベル(ここでは電圧値)、Ｔｃは非方形波信号の１周期に対応するカウント値、ｔｃは電圧検知信号に含まれる正パルスの幅に対応するカウント値である。
【００４７】
カウント値ｂ３に関しても同様に基準電圧波形の１周期における値「８」より電圧レベルを検知する。
【００４８】
また、入力電圧Ｖ１や入力電圧Ｖ４の基準電圧範囲外にある場合でも検知部５にてカウントし、カウント値より電圧レベルの検知を行う。カウント値ｂ１に関しては入力電圧Ｖ１に対し電圧検知信号ａ１はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ１は「０」となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値ｂ４に関しては入力電圧Ｖ４に対し電圧検知信号ａ４はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ１は「ａ」となり下限基準電圧以下の電圧レベルであることを判定する。
【００４９】
図３は、検知部５の一例を示すブロック図である。同図の検知部５は、カウンタ５１と変換回路５２とを備える。
【００５０】
カウンタ５１は、電圧検知信号のハイレベルの期間にカウント動作することにより、電圧検知信号に含まれる正パルスの幅を示すカウント値を出力する。
【００５１】
変換回路５２は、カウンタ５１から出力されるカウント値を入力電圧の電圧レベルを示すデータに変換する。例えば、変換回路５２は、上記（式１）により電圧値Ｖｄを算出する演算回路である。あるいは、変換回路５２は、カウント値ｔｃと電圧値Ｖｄとを対応付けた変換テーブルであってもよい。この変換テーブルは上記（式１）により予め作成することができる。
【００５２】
以上説明してきたように本実施の形態における電圧検知回路によれば、コンパレータ３の比較結果（電圧検知信号）に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの検知だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。
【００５３】
また、従来技術の変形版として、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲内にある場合に、電圧レベルを検知するための方法としては、複数の基準電圧を生成する回路と複数のコンパレータを用い比較する構成が考えられるが、回路規模が大きくなり消費電力が大きくなるという課題がある。本実施の形態の電圧検知回路は、この課題を解決し、回路規模および消費電力の増加を抑制することができる。
【００５４】
なお、図２、図３では電圧検知信号に含まれる正パルスの幅（ハイレベルの期間）をカウンタにより測定したが、負パルスの幅（ローレベルの期間）を測定してもよい。この場合、カウント値に対応する電圧値は（式２）により検知される。
【００５５】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・ｔｃ／Ｔｃ ・・・ (式２)
【００５６】
なお、図１においてコンパレータ３の正側、負側の入力信号を入れ替えた場合でも、コンパレータ出力がハイレベル信号、ローレベル信号で入れ替わるが同様３値での電圧検知とデューティー比の変動から電圧レベル検知が可能である。
【００５７】
さらに、図２においては基準電圧１周期のカウント値ｂ１、ｂ２、ｂ３、ｂ４を用い電圧の検知を行ったが、非方形波信号の周期を増加、削減した場合でも電圧レベルの検知は同様に可能である。
【００５８】
また、非方形波信号が三角波である例を説明したが、非方形波信号は図４Ａ、図４Ｂに示すのこぎり波信号でもよいし、図４Ｃに示す階段状の信号でもよい。図４Ｃの代わりに、図４Ａまたは図４Ｂののこぎり波形を階段状にした波形を有する信号でもよい。
【００５９】
このようにして、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の３値の電圧検知に加えた、上下限基準電圧範囲内における電圧レベル検知が可能となる。
【００６０】
結果として、電圧検知だけでなく電圧レベルの監視を行うためフェイルセーフにも貢献できる。
【００６１】
（実施の形態２）
実施の形態２では、コンパレータの基準電圧となる非方形波信号を生成する基準電圧生成回路を有する電圧検知回路について説明する。
【００６２】
図５は、本発明の実施の形態２における電圧検知回路の構成を示すブロック図である。同図は、図１と比べて基準電圧生成回路９が追加されている点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【００６３】
図５において、基準電圧生成回路９は、ディジタル値生成回路７およびディジタルアナログコンバータ８を備える。
【００６４】
ディジタル値生成回路７は、任意のディジタル値のデータ列を周期的に生成する。このディジタル値のデータ列は、例えば、三角波、のこぎり波に対応する。例えば、非方形波信号を三角波にするには、ディジタル値生成回路７は、アップカウントとダウンカウントの組を周期的に繰り返すアップダウンカウンタで構成すればよい。また、非方形波信号を図４Ａに示したのこぎり波にするには、ディジタル値生成回路７は周期的にアップカウントを繰り返すアップカウンタで構成すればよい。また、非方形波信号を図４Ｂに示したのこぎり波にするには、ディジタル値生成回路７は周期的にダウンカウントを繰り返すダウンカウンタで構成すればよい。
【００６５】
ディジタルアナログコンバータ８は、ディジタル値生成回路７により生成されたディジタル値のデータ列をアナログ信号に変換し、非方形波信号として第１入力端子を介してコンパレータ３に出力する。
【００６６】
この構成においては、ディジタル値生成回路７で生成されるディジタル値を任意で変更しディジタルアナログコンバータ８に入力し、周期性のある任意のアナログ信号を生成することができる。このアナログ信号が本発明実施形態１の非方形波信号である。コンパレータ３は、このアナログ信号と第２入力端子２から入力される入力電圧とを比較する。アナログ信号に三角波を出力するようディジタル値生成回路７を設定した場合、タイムチャート図は図２になる。このとき基準電圧であるアナログ信号の最大電圧が上限基準電圧（Ｖｈｉ）、最小電圧が下限基準電圧（Ｖｌｏ）となる。基準電圧であるアナログ信号をコンパレータ３の一方の入力へ、第２入力端子２から入力される入力電圧をコンパレータ３の他方の入力へ入力し比較を行い、これによりコンパレータ３から出力される電圧検知信号のデューティー比、または、電圧検知信号に含まれるパルスの幅より検知部５にて電圧判定と電圧レベルを検知することは本発明実施の形態１と同様である。また、基準電圧生成回路９にて任意の中間値を有した基準電圧を生成するようにしてもよい。
【００６７】
なお、図５や図２においては基準電圧波形に三角波を用い電圧の検知を行ったが、のこぎり波や逆のこぎり波を使用した場合でも電圧レベルの検知は可能である。
【００６８】
このようにして、ディジタル値生成回路７を備えることにより、入力電圧の任意の電圧値に対する、非方形波信号の傾きを任意に設定可能になり、非方形波信号の変動量に対応する電圧検知信号に含まれるパルス幅の変動量（あるいはデューティー比）の変動量を任意に設定することができる。
【００６９】
結果として、任意電圧値の電圧レベル監視及び電圧遷移過程の監視精度が向上する。
【００７０】
（実施の形態３）
実施の形態３では、非方形波信号が正弦波である電圧検知回路について説明する。
【００７１】
図６は本発明の実施の形態３における電圧検知回路の構成を示すブロック図である。図６は、図１と比べて第１入力端子１に三角波が入力される代わりに発振回路１０からの正弦波が入力される点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。発振回路１０は、非方形波信号として正弦波信号を生成する。例えば、発振回路１０は、半導体集積回路に汎用的に搭載している発振器を流用することができるので、低コスト化に適している。
【００７２】
図７は、本発明実施の形態３における、正弦波である非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。同図において、正弦波の最大電圧が上限基準電圧（Ｖｈｉ）、最小電圧が下限基準電圧（Ｖｌｏ）である第２入力端子２から入力される入力電圧をＶ５、Ｖ６、Ｖ７、Ｖ８で表し、コンパレータ３出力である電圧検知信号をａ５、ａ６、ａ７、ａ８で表し、検知部５にてカウントしたカウント値をｂ５、ｂ６、ｂ７、ｂ８で表している。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧Ｖ５に対する電圧検知信号はａ５であり、またカウント値はｂ５が対応している。
【００７３】
コンパレータ３は、非方形波信号としての正弦波信号と、第２入力端子２から入力される入力電圧とを比較する。検知部５は、コンパレータ３の出力信号（電圧検知信号）のパルス幅またはデューティー比より電圧判定と電圧レベルの検知することは本発明実施の形態１と同様である。図７において基準電圧としての非方形波信号をコンパレータ３の正側、入力電圧を負側に入力している。コンパレータ３は、入力電圧が図７における電圧Ｖ５のように上限基準電圧Ｖｈｉ以上であれば電圧検知信号ａ５のローレベル信号を出力する。入力電圧が電圧Ｖ８のように下限基準電圧Ｖｌｏ以下であれば電圧検知信号ａ８のハイレベル信号を出力する。入力電圧が電圧Ｖ６やＶ７のように上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった入力電圧であれば基準電圧波形と同一周期で電圧検知信号ａ６や電圧検知信号ａ７のハイレベル信号ローレベル信号を繰り返し出力する。入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のパルス幅およびデューティー比が変動する。このデューティー比におけるハイレベル電圧の期間もしくはローレベル電圧期間を計測することによって検知部５は、計測したパルス幅から、上記の範囲内の入力電圧の電圧レベルを検知する。
【００７４】
図７において入力電圧が電圧Ｖ６や電圧Ｖ７の上下限基準電圧範囲内に収まった入力電圧である場合、電圧検知信号ａ６や電圧検知信号ａ７のデューティー比が異なる信号となり、検知部５によってハイレベル信号の期間をカウントした場合の値がカウント値ｂ６やカウント値ｂ７になる。カウント値ｂ６に関しては基準電圧波形の１周期における値が「５」となっており、カウント値「５」より上下限基準電圧範囲内における電圧レベルを検知する。カウント値ｂ７に関しても同様に基準電圧波形の１周期における値「７」より電圧レベルを検知する。
【００７５】
また、入力電圧が電圧Ｖ５や電圧Ｖ８のように基準電圧範囲外にある場合でも検知部５にてカウントし、カウント値より電圧レベルの検知を行う。カウント値ｂ５に関しては入力電圧Ｖ５に対し電圧検知信号ａ５はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ５は「０」となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値ｂ８に関しては入力電圧Ｖ８に対し電圧検知信号ａ８はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ５は「ａ」となり下限基準電圧以下の電圧レベルであることを判定する。
【００７６】
検知部５は、図３と同様であるが、（式１）の代わりに（式３）を用いればよい。
【００７７】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・Ｆ（Ｔｃ−ｔｃ）／Ｔｃ ・・・ (式３)
【００７８】
ここで、Ｆ（Ｔｃ−ｔｃ）は、パルス幅を示すカウント値ｔｃと、正弦波の振幅とを対応付ける関数である。変換回路５２は、（式３）の計算結果、つまり、カウント値ｔｃと電圧値Ｖｄとを対応付けた変換テーブルを予め記憶しておいてもよい。
【００７９】
このように、正弦波を非方形波信号として使用することで上下限基準電圧付近における非方形波信号の傾きが小さくなり入力電圧変動に対する電圧検知信号のパルス幅変動量およびデューティー比変動量が増加するため、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上する。例えば、図７の電圧Ｖ６とＶ７との間の電圧変動量に対して、電圧検知信号ａ６とａ７のパルス幅の変動量は、非方形波形の上限値付近の方が、上限値と下限値の間の中央付近よりも大きい。これにより、上下限基準電圧付近での電圧レベルの検知精度が向上する。
【００８０】
また、半導体集積回路に汎用的に搭載している発振回路を使用することで、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の３値の電圧検知と上下限基準電圧範囲内における電圧レベル検知が可能となる。
【００８１】
なお、図６においては発振回路を用い基準電圧波形を生成したが、半導体集積回路外部の発振子から正弦波を入力した場合でも電位レベルの検知は可能である。
【００８２】
なお、図７では電圧検知信号に含まれる正パルスの幅（ハイレベルの期間）をカウンタにより測定したが、負パルスの幅（ローレベルの期間）を測定してもよい。この場合、カウント値に対応する電圧値は（式４）により検知される。
【００８３】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・Ｆ（ｔｃ）／Ｔｃ ・・・ (式４)
【００８４】
さらに、図７においては基準電圧１周期のカウント値ｂ５、ｂ６、ｂ７、ｂ８を用い電圧検知を行ったが、周期を増加、削減した場合でも電位レベルの検知は可能である。
【００８５】
結果として基準電圧波形として三角波やのこぎり波を使用する場合に対して、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、また、本発明の実施形態２の基準電圧生成回路９の基準電位生成の専用回路を追加構成する場合に対して、回路規模の縮小や消費電力の低減が図れる。
【００８６】
（実施の形態４）
図８は本発明実施の形態４におけるシステムの構成を示すブロック図である。図８において、本発明実施の形態１から３いずれかの電圧検知回路の第１出力端子４をシステムの動作制御を行うＣＰＵ１１のクロック入力端子１２に入力する構成としている。つまり、ＣＰＵ１１は第１出力端子４から出力される電圧検知信号をクロック信号として動作する。
【００８７】
（実施の形態５）
図９は本発明実施の形態５におけるシステムの構成を示すブロック図である。図５において、本発明実施の形態１から３いずれかのウインドウコンパレータの第２出力端子６をシステムの動作制御を行うＣＰＵ１１のデータ入力端子１３に入力する構成としている。
【００８８】
この構成においては、システム電源電圧の検知結果が第２出力端子６からデータ入力端子１３へ入力される。ＣＰＵ１１で電圧検知結果からシステム動作を演算し制御する。
【００８９】
このように、システム電源電圧の検知結果からシステム動作を演算し制御するため、周辺回路の動作、停止等の選択を実施でき、柔軟なシステム構築が可能となる。
【００９０】
結果として、システム電源電圧が上下限基準電圧範囲外においてＣＰＵの動作を強制停止する場合において、緊急を要する処理や重要なデータの退避処理を事前に行う等機能の柔軟性を有したシステムの構築が図れる。
【００９１】
なお、上記実施の形態１〜３の電圧検知回路は、１チップの半導体装置内に集積してもよい。同様に、上記実施の形態４、５のシステムも、１チップの半導体装置内に集積してもよい。
【００９２】
以上、本発明の電圧検知回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００９３】
本発明は、電圧検知を必要とする半導体集積回路等の電圧検知回路にて有用である。
【符号の説明】
【００９４】
１ 第１入力端子
２ 第２入力端子
３ コンパレータ
４ 第１出力端子
５ 検知部
６ 第２出力端子
７ ディジタル値生成回路
８ ディジタルアナログコンバータ
９ 基準電圧生成回路
１０ 発振回路
１１ ＣＰＵ
１２ クロック入力端子
１３ データ入力端子
５１ カウンタ
５２ 変換回路
【技術分野】
【０００１】
本発明は、電圧検知を目的としたウインドウコンパレータ回路の一種である電圧検知回路および半導体装置に関する。
【背景技術】
【０００２】
安全性が求められるセットに使用される半導体集積回路では、システム異常監視のため電圧検知回路が搭載されている。主に電圧検知回路では、上限基準電圧、下限基準電圧を設定し、入力電圧が前記上下限基準電圧範囲内にあるかどうかを判定するために、ウインドウコンパレータ回路が利用されている。
【０００３】
図１０は特許文献１に開示されたウインドウコンパレータ回路の構成を示すブロック図である。図１０において、方形波信号を入力する入力端子１０４、電圧Ｖｉを入力する入力端子１０３、利得切替器１０１ａ、利得切替器１０１ａを介して入力される方形波信号と電圧Ｖｉとを比較するコンパレータ１０１ｂ、コンパレータ１０１ｂからの比較結果を検波する検波器１０２から構成されている。
【０００４】
この構成においては、入力端子１０４より入力される基準電圧を定める方形波信号を入力し、入力端子１０３より入力する電圧Ｖｉは、利得切替器１０１ａを介してコンパレータ１０１ｂに入力され、コンパレータ１０１ｂにおいて比較される。検波器１０２は、コンパレータ１０１ｂの出力信号（比較結果）を検波し、電圧Ｖｉが基準電圧の上限と下限の範囲内にあるか、上限より高いか、下限より低いかを検知する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実開昭５６−７９８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来技術では、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲において、どの電圧レベルであるかを検知することができないという課題がある。
【０００７】
図１１を用いてより詳しく説明する。図１１は、上記従来の技術における方形波信号、電圧Ｖｉ、コンパレータ１０１ｂの出力信号（比較結果）を示すタイムチャート図である。ここでは、説明の便宜上、利得切替器の利得が１（増幅率が１倍）であるものとする。
【０００８】
前記基準電圧である方形波信号の最大電圧が上限基準電圧Ｖｈｉ、最小電圧が下限基準電圧Ｖｌｏである。入力端子１０３から入力される電圧ＶｉがＶ９、Ｖ１０、Ｖ１１、Ｖ１２である４つのケースを併記してある。コンパレータ１０１ｂ出力信号をａ９、ａ１０、ａ１１、ａ１２で表している。電圧Ｖ９〜Ｖ１２と出力信号ａ９〜ａ１２の符号における数字をそれぞれ対応させている。例えば、電圧Ｖ９に対する出力信号はａ９である。
【０００９】
電圧Ｖｉが電圧Ｖ９である場合、電圧Ｖ９は常に前記上限基準電圧Ｖｈｉ以上であるのでコンパレータ１０１ｂは、出力信号ａ９として常にローレベル信号を出力する。電圧Ｖｉが電圧Ｖ１２である場合、電圧Ｖ１２は常に前記下限基準電圧Ｖｌｏ以下であるので、コンパレータ１０１ｂは、出力信号ａ１２として常にハイレベル信号を出力する。
【００１０】
電圧Ｖｉが電圧Ｖ１０やＶ１１のように上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった電圧であれば方形波信号と同一周期の比較結果ａ１０や電圧検知信号ａ１１のハイレベル信号およびローレベル信号を繰り返し出力する。
【００１１】
このように、従来技術のウィンドウコンパレータ回路は、電圧Ｖｉが前記上下限基準電圧の範囲内に収まっている場合においては、その電圧Ｖｉの電圧レベルに関わらず同一波形を出力する。ところが、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲内にある場合に、どの電圧レベルであるかを検知することができない。
【００１２】
本発明は、このような事情を鑑みて創作したものであり、上限基準電圧から下限基準電圧範囲内の電圧レベルを検知することが可能な電圧検知回路および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
前記目的を達成するために本発明の一形態における電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。
【００１４】
本構成により、前記コンパレータは、第２入力端子に入力される入力電圧と、第１入力端子に入力される非方形波信号とを比較する。比較結果の電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの判定だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。
【００１５】
ここで、前記検知部は、前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路とを備えるようにしてもよい。
【００１６】
本構成により、前記パルスの幅を計数するカウンタと、カウント値を電圧レベルに変換する変換回路とによって、電圧レベルを精度良く簡単に検知することができる。
【００１７】
ここで、前記電圧検知回路は、さらに、前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定するようにしてもよい。
【００１８】
また、前記電圧検知回路は、さらに、前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有してもよい。
【００１９】
本構成により、前記コンパレータの第１入力端子に入力される非方形波信号に対して、前記ディジタル値生成回路により任意の波形を生成することが可能なため、任意の入力電圧値の監視及び入力電圧遷移過程の監視の精度が向上する。
【００２０】
また、前記非方形波信号は、三角波信号またはのこぎり波信号であってもよい。
【００２１】
本構成により、前記電圧検知信号に含まれるパルスの幅と入力電圧とが比例関係を有するので、パルスの幅を電圧レベルに変換することを容易にする。
【００２２】
また、前記非方形波信号は、正弦波信号であってもよい。
【００２３】
本構成により、非方形波信号として三角波やのこぎり波を使用する場合に対して、上限値付近および下限値付近での入力電圧の変化に対してパルス幅の変化が大きくなるので、上限値付近および下限値付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、さらに半導体集積回路に汎用的に搭載している発振回路により生成される正弦波を用いることができるため、回路規模の増大を抑制し消費電力の低減が図れる。
【００２４】
また、上記目的を達成する本発明の一形態におけるシステムは、前記入力電圧から電源電圧の供給を受けるＣＰＵと、上記の電圧検知回路とを有し、前記ＣＰＵが前記電圧検知信号を動作クロック信号として動作する。
【００２５】
本構成により、システムの電源電圧が上下限基準電圧範囲内においてのみクロックを入力するため、上下限基準電圧範囲外では即座にＣＰＵを停止させるシステム構築が可能となる。
【００２６】
また、上記目的を達成する本発明の他の形態のシステムは前記入力電圧から電源電圧の供給を受けるＣＰＵと、上記の電圧検知回路とを有し、前記ＣＰＵのデータ入力端子に前記検知部の判定結果である電圧レベルが入力される。
【００２７】
本構成により、ＣＰＵに電圧検知結果のみを入力しＣＰＵでシステム動作を制御するため、柔軟なシステム構築が可能となる。
【００２８】
また、上記目的を達成するため本発明の半導体装置は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、 前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える。
【発明の効果】
【００２９】
本発明によれば、電圧範囲の判定だけでなく電圧レベルの検知も行うためフェイルセーフに貢献でき、基準電圧に任意のアナログ波を使用することで任意電圧付近において電圧レベル検知精度を向上できるとともに、専用の回路を搭載することなく汎用的に搭載している回路を用いた構成でも実現できるため回路規模の縮小や消費電力の低減が図れる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１における非方形波信号（三角波）、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。
【図３】検知部の一例を示すブロック図である。
【図４Ａ】非方形波信号の他の例を示す図である。
【図４Ｂ】非方形波信号の他の例を示す図である。
【図４Ｃ】非方形波信号の他の例を示す図である。
【図５】本発明の実施の形態２におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図６】本発明の実施の形態３におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図７】本発明の実施の形態３における非方形波信号（正弦波）、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。
【図８】本発明の実施の形態４におけるシステムの構成を示すブロック図である。
【図９】本発明の実施の形態５におけるシステムの構成を示すブロック図である。
【図１０】従来の技術におけるウインドウコンパレータ回路の構成を示すブロック図である。
【図１１】従来の技術における方形波信号、入力電圧、電圧検知信号を示すタイムチャート図である。
【発明を実施するための形態】
【００３１】
以下、本発明に関わる電圧検知回路の実施の形態について図面を用いて詳細に説明する。
【００３２】
（実施の形態１）
実施の形態１における電圧検知回路は、ウィンドウコンパレータ回路の一種であり、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。これにより、実施の形態１の電圧検知回路は、従来のウィンドウコンパレータ回路の機能に加えて、入力電圧信号が上限値と下限値との範囲内にあるとき、その入力電圧信号の電圧レベルを検知することができる。
【００３３】
図１は本発明実施の形態１における電圧検知回路の構成を示すブロック図である。
【００３４】
同図の電圧検知回路は、第１入力端子１、第２入力端子２、コンパレータ３、第１出力端子４、検知部５および第２出力端子６を備え、入力電圧が上限値と下限値とで定まる範囲（ウィンドウ）内にあるか否かを判定し、かつ、当該範囲内にある場合に入力電圧の電圧レベルを検知するように構成されている。
【００３５】
第１入力端子１には、上限値と下限値との間を周期的に変化する非方形波信号が入力される。非方形波信号は、コンパレータ３の基準電圧として入力され、本実施の形態では三角波であるものとする。
【００３６】
第２入力端子２には、上記の判定および検知の対象となる入力電圧が入力される。入力電圧は例えば、本電圧検知回路を備えるシステムの電源電圧、当該システムの一部分の電源電圧、または任意の電圧源の電圧である。
【００３７】
コンパレータ３は、上記の非方形波信号と、上記の入力電圧とを比較し、比較結果を示す電圧検知信号を出力する。入力電圧は非方形波信号を基準信号として比較されるため、
電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。
【００３８】
第１出力端子４は、コンパレータ３からの電圧検知信号を出力するための端子である。
【００３９】
検知部５は、電圧検知信号に含まれるパルスの幅を計測することにより入力電圧の電圧レベルを検知する回路である。電圧レベルは、電圧値または電圧値に対応する数値データとして検知部５から出力される。パルス幅の計測は例えばカウンタにより行われる。
【００４０】
このように、図１の電圧検知回路は、非方形波信号を入力とする第１入力端子１、電圧を入力とする第２入力端子２、第１入力端子１と第２入力端子２を入力とするコンパレータ３、コンパレータ３から電圧検知信号の出力とする第１出力端子４、電圧検知を行う検知部５、検知部５からの電圧検知結果を出力とする第２出力端子６を備える。
【００４１】
この構成においては、非方形波信号は、第１入力端子１より入力される基準電圧として方形波（ハイレベル、ローレベルを有する二値信号）ではなく、例えば三角波のような、上限値と下限値との間を周期的に変化する信号であって、上限値と下限値とそれ以外の中間値を有する波形である。非方形波信号は、第２入力端子２より入力される入力電圧とコンパレータ３にて電圧レベルの比較がなされる。
【００４２】
図２は、非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。基準電圧である三角波の最大電圧が上限基準電圧Ｖｈｉ、最小電圧が下限基準電圧Ｖｌｏである。第２入力端子２から入力される入力電圧は、Ｖ１、Ｖ２、Ｖ３、Ｖ４の４つのケースを併記してある。コンパレータ３出力である電圧検知信号をａ１、ａ２、ａ３、ａ４も４つのケースを併記してある。検知部５にてカウントしたカウント値をｂ１、ｂ２、ｂ３、ｂ４で表してある。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧Ｖ１に対する電圧検知信号はａ１であり、またカウント値はｂ１である。基準電圧となる非方形波信号をコンパレータ３の正側、入力電圧を負側に入力している。入力電圧が図２における入力電圧Ｖ１である場合、電圧Ｖ１は上限基準電圧Ｖｈｉ以上であるので、コンパレータ３は電圧検知信号ａ１のローレベル信号を出力する。入力電圧Ｖ４は下限基準電圧Ｖｌｏ以下であれるので、コンパレータ３は、電圧検知信号ａ４のハイレベル信号を出力する。入力電圧がＶ２やＶ３の上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった入力電圧であれば、非方形波信号と同一周期で電圧検知信号ａ２や電圧検知信号ａ３のパルスを含む検圧検知信号を繰り返し出力する。しかも、入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のデューティー比およびパルス幅が変動する。このデューティー比におけるハイレベル電圧の期間(正パルスの幅)もしくはローレベル電圧の期間(負パルスの幅)を検知部５内のカウンタにてカウントすることによりパルス幅を測定する。検知部５は、非方形波信号の１周期に占めるパルス幅の割合を入力電圧の電圧レベルに変換する。
【００４３】
図２において入力電圧Ｖ２や入力電圧Ｖ３の上下限基準電圧範囲内に収まった入力電圧の場合、電圧検知信号ａ２や電圧検知信号ａ３のデューティー比およびパルス幅が異なる信号となる。検知部５によってハイレベル信号をカウントした場合の値がカウント値ｂ２やカウント値ｂ３になり、カウント値ｂ２に関しては基準電圧波形の１周期における値が「５」となっており、カウント値「５」より上下限基準電圧範囲内における電圧レベルを検知する。
【００４４】
検知部５は、カウント値から電圧レベルへの変換を例えば（式１）により行う。
【００４５】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・（Ｔｃ−ｔｃ）／Ｔｃ ・・・ (式１)
【００４６】
ここで、Ｖｄは電圧レベル(ここでは電圧値)、Ｔｃは非方形波信号の１周期に対応するカウント値、ｔｃは電圧検知信号に含まれる正パルスの幅に対応するカウント値である。
【００４７】
カウント値ｂ３に関しても同様に基準電圧波形の１周期における値「８」より電圧レベルを検知する。
【００４８】
また、入力電圧Ｖ１や入力電圧Ｖ４の基準電圧範囲外にある場合でも検知部５にてカウントし、カウント値より電圧レベルの検知を行う。カウント値ｂ１に関しては入力電圧Ｖ１に対し電圧検知信号ａ１はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ１は「０」となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値ｂ４に関しては入力電圧Ｖ４に対し電圧検知信号ａ４はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ１は「ａ」となり下限基準電圧以下の電圧レベルであることを判定する。
【００４９】
図３は、検知部５の一例を示すブロック図である。同図の検知部５は、カウンタ５１と変換回路５２とを備える。
【００５０】
カウンタ５１は、電圧検知信号のハイレベルの期間にカウント動作することにより、電圧検知信号に含まれる正パルスの幅を示すカウント値を出力する。
【００５１】
変換回路５２は、カウンタ５１から出力されるカウント値を入力電圧の電圧レベルを示すデータに変換する。例えば、変換回路５２は、上記（式１）により電圧値Ｖｄを算出する演算回路である。あるいは、変換回路５２は、カウント値ｔｃと電圧値Ｖｄとを対応付けた変換テーブルであってもよい。この変換テーブルは上記（式１）により予め作成することができる。
【００５２】
以上説明してきたように本実施の形態における電圧検知回路によれば、コンパレータ３の比較結果（電圧検知信号）に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの検知だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。
【００５３】
また、従来技術の変形版として、電圧Ｖｉが上限基準電圧から下限基準電圧までの範囲内にある場合に、電圧レベルを検知するための方法としては、複数の基準電圧を生成する回路と複数のコンパレータを用い比較する構成が考えられるが、回路規模が大きくなり消費電力が大きくなるという課題がある。本実施の形態の電圧検知回路は、この課題を解決し、回路規模および消費電力の増加を抑制することができる。
【００５４】
なお、図２、図３では電圧検知信号に含まれる正パルスの幅（ハイレベルの期間）をカウンタにより測定したが、負パルスの幅（ローレベルの期間）を測定してもよい。この場合、カウント値に対応する電圧値は（式２）により検知される。
【００５５】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・ｔｃ／Ｔｃ ・・・ (式２)
【００５６】
なお、図１においてコンパレータ３の正側、負側の入力信号を入れ替えた場合でも、コンパレータ出力がハイレベル信号、ローレベル信号で入れ替わるが同様３値での電圧検知とデューティー比の変動から電圧レベル検知が可能である。
【００５７】
さらに、図２においては基準電圧１周期のカウント値ｂ１、ｂ２、ｂ３、ｂ４を用い電圧の検知を行ったが、非方形波信号の周期を増加、削減した場合でも電圧レベルの検知は同様に可能である。
【００５８】
また、非方形波信号が三角波である例を説明したが、非方形波信号は図４Ａ、図４Ｂに示すのこぎり波信号でもよいし、図４Ｃに示す階段状の信号でもよい。図４Ｃの代わりに、図４Ａまたは図４Ｂののこぎり波形を階段状にした波形を有する信号でもよい。
【００５９】
このようにして、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の３値の電圧検知に加えた、上下限基準電圧範囲内における電圧レベル検知が可能となる。
【００６０】
結果として、電圧検知だけでなく電圧レベルの監視を行うためフェイルセーフにも貢献できる。
【００６１】
（実施の形態２）
実施の形態２では、コンパレータの基準電圧となる非方形波信号を生成する基準電圧生成回路を有する電圧検知回路について説明する。
【００６２】
図５は、本発明の実施の形態２における電圧検知回路の構成を示すブロック図である。同図は、図１と比べて基準電圧生成回路９が追加されている点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【００６３】
図５において、基準電圧生成回路９は、ディジタル値生成回路７およびディジタルアナログコンバータ８を備える。
【００６４】
ディジタル値生成回路７は、任意のディジタル値のデータ列を周期的に生成する。このディジタル値のデータ列は、例えば、三角波、のこぎり波に対応する。例えば、非方形波信号を三角波にするには、ディジタル値生成回路７は、アップカウントとダウンカウントの組を周期的に繰り返すアップダウンカウンタで構成すればよい。また、非方形波信号を図４Ａに示したのこぎり波にするには、ディジタル値生成回路７は周期的にアップカウントを繰り返すアップカウンタで構成すればよい。また、非方形波信号を図４Ｂに示したのこぎり波にするには、ディジタル値生成回路７は周期的にダウンカウントを繰り返すダウンカウンタで構成すればよい。
【００６５】
ディジタルアナログコンバータ８は、ディジタル値生成回路７により生成されたディジタル値のデータ列をアナログ信号に変換し、非方形波信号として第１入力端子を介してコンパレータ３に出力する。
【００６６】
この構成においては、ディジタル値生成回路７で生成されるディジタル値を任意で変更しディジタルアナログコンバータ８に入力し、周期性のある任意のアナログ信号を生成することができる。このアナログ信号が本発明実施形態１の非方形波信号である。コンパレータ３は、このアナログ信号と第２入力端子２から入力される入力電圧とを比較する。アナログ信号に三角波を出力するようディジタル値生成回路７を設定した場合、タイムチャート図は図２になる。このとき基準電圧であるアナログ信号の最大電圧が上限基準電圧（Ｖｈｉ）、最小電圧が下限基準電圧（Ｖｌｏ）となる。基準電圧であるアナログ信号をコンパレータ３の一方の入力へ、第２入力端子２から入力される入力電圧をコンパレータ３の他方の入力へ入力し比較を行い、これによりコンパレータ３から出力される電圧検知信号のデューティー比、または、電圧検知信号に含まれるパルスの幅より検知部５にて電圧判定と電圧レベルを検知することは本発明実施の形態１と同様である。また、基準電圧生成回路９にて任意の中間値を有した基準電圧を生成するようにしてもよい。
【００６７】
なお、図５や図２においては基準電圧波形に三角波を用い電圧の検知を行ったが、のこぎり波や逆のこぎり波を使用した場合でも電圧レベルの検知は可能である。
【００６８】
このようにして、ディジタル値生成回路７を備えることにより、入力電圧の任意の電圧値に対する、非方形波信号の傾きを任意に設定可能になり、非方形波信号の変動量に対応する電圧検知信号に含まれるパルス幅の変動量（あるいはデューティー比）の変動量を任意に設定することができる。
【００６９】
結果として、任意電圧値の電圧レベル監視及び電圧遷移過程の監視精度が向上する。
【００７０】
（実施の形態３）
実施の形態３では、非方形波信号が正弦波である電圧検知回路について説明する。
【００７１】
図６は本発明の実施の形態３における電圧検知回路の構成を示すブロック図である。図６は、図１と比べて第１入力端子１に三角波が入力される代わりに発振回路１０からの正弦波が入力される点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。発振回路１０は、非方形波信号として正弦波信号を生成する。例えば、発振回路１０は、半導体集積回路に汎用的に搭載している発振器を流用することができるので、低コスト化に適している。
【００７２】
図７は、本発明実施の形態３における、正弦波である非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。同図において、正弦波の最大電圧が上限基準電圧（Ｖｈｉ）、最小電圧が下限基準電圧（Ｖｌｏ）である第２入力端子２から入力される入力電圧をＶ５、Ｖ６、Ｖ７、Ｖ８で表し、コンパレータ３出力である電圧検知信号をａ５、ａ６、ａ７、ａ８で表し、検知部５にてカウントしたカウント値をｂ５、ｂ６、ｂ７、ｂ８で表している。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧Ｖ５に対する電圧検知信号はａ５であり、またカウント値はｂ５が対応している。
【００７３】
コンパレータ３は、非方形波信号としての正弦波信号と、第２入力端子２から入力される入力電圧とを比較する。検知部５は、コンパレータ３の出力信号（電圧検知信号）のパルス幅またはデューティー比より電圧判定と電圧レベルの検知することは本発明実施の形態１と同様である。図７において基準電圧としての非方形波信号をコンパレータ３の正側、入力電圧を負側に入力している。コンパレータ３は、入力電圧が図７における電圧Ｖ５のように上限基準電圧Ｖｈｉ以上であれば電圧検知信号ａ５のローレベル信号を出力する。入力電圧が電圧Ｖ８のように下限基準電圧Ｖｌｏ以下であれば電圧検知信号ａ８のハイレベル信号を出力する。入力電圧が電圧Ｖ６やＶ７のように上限基準電圧Ｖｈｉから下限基準電圧Ｖｌｏの範囲内に収まった入力電圧であれば基準電圧波形と同一周期で電圧検知信号ａ６や電圧検知信号ａ７のハイレベル信号ローレベル信号を繰り返し出力する。入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のパルス幅およびデューティー比が変動する。このデューティー比におけるハイレベル電圧の期間もしくはローレベル電圧期間を計測することによって検知部５は、計測したパルス幅から、上記の範囲内の入力電圧の電圧レベルを検知する。
【００７４】
図７において入力電圧が電圧Ｖ６や電圧Ｖ７の上下限基準電圧範囲内に収まった入力電圧である場合、電圧検知信号ａ６や電圧検知信号ａ７のデューティー比が異なる信号となり、検知部５によってハイレベル信号の期間をカウントした場合の値がカウント値ｂ６やカウント値ｂ７になる。カウント値ｂ６に関しては基準電圧波形の１周期における値が「５」となっており、カウント値「５」より上下限基準電圧範囲内における電圧レベルを検知する。カウント値ｂ７に関しても同様に基準電圧波形の１周期における値「７」より電圧レベルを検知する。
【００７５】
また、入力電圧が電圧Ｖ５や電圧Ｖ８のように基準電圧範囲外にある場合でも検知部５にてカウントし、カウント値より電圧レベルの検知を行う。カウント値ｂ５に関しては入力電圧Ｖ５に対し電圧検知信号ａ５はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ５は「０」となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値ｂ８に関しては入力電圧Ｖ８に対し電圧検知信号ａ８はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値ｂ５は「ａ」となり下限基準電圧以下の電圧レベルであることを判定する。
【００７６】
検知部５は、図３と同様であるが、（式１）の代わりに（式３）を用いればよい。
【００７７】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・Ｆ（Ｔｃ−ｔｃ）／Ｔｃ ・・・ (式３)
【００７８】
ここで、Ｆ（Ｔｃ−ｔｃ）は、パルス幅を示すカウント値ｔｃと、正弦波の振幅とを対応付ける関数である。変換回路５２は、（式３）の計算結果、つまり、カウント値ｔｃと電圧値Ｖｄとを対応付けた変換テーブルを予め記憶しておいてもよい。
【００７９】
このように、正弦波を非方形波信号として使用することで上下限基準電圧付近における非方形波信号の傾きが小さくなり入力電圧変動に対する電圧検知信号のパルス幅変動量およびデューティー比変動量が増加するため、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上する。例えば、図７の電圧Ｖ６とＶ７との間の電圧変動量に対して、電圧検知信号ａ６とａ７のパルス幅の変動量は、非方形波形の上限値付近の方が、上限値と下限値の間の中央付近よりも大きい。これにより、上下限基準電圧付近での電圧レベルの検知精度が向上する。
【００８０】
また、半導体集積回路に汎用的に搭載している発振回路を使用することで、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の３値の電圧検知と上下限基準電圧範囲内における電圧レベル検知が可能となる。
【００８１】
なお、図６においては発振回路を用い基準電圧波形を生成したが、半導体集積回路外部の発振子から正弦波を入力した場合でも電位レベルの検知は可能である。
【００８２】
なお、図７では電圧検知信号に含まれる正パルスの幅（ハイレベルの期間）をカウンタにより測定したが、負パルスの幅（ローレベルの期間）を測定してもよい。この場合、カウント値に対応する電圧値は（式４）により検知される。
【００８３】
Ｖｄ＝Ｖｌｏ＋（Ｖｈｉ−Ｖｌｏ）・Ｆ（ｔｃ）／Ｔｃ ・・・ (式４)
【００８４】
さらに、図７においては基準電圧１周期のカウント値ｂ５、ｂ６、ｂ７、ｂ８を用い電圧検知を行ったが、周期を増加、削減した場合でも電位レベルの検知は可能である。
【００８５】
結果として基準電圧波形として三角波やのこぎり波を使用する場合に対して、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、また、本発明の実施形態２の基準電圧生成回路９の基準電位生成の専用回路を追加構成する場合に対して、回路規模の縮小や消費電力の低減が図れる。
【００８６】
（実施の形態４）
図８は本発明実施の形態４におけるシステムの構成を示すブロック図である。図８において、本発明実施の形態１から３いずれかの電圧検知回路の第１出力端子４をシステムの動作制御を行うＣＰＵ１１のクロック入力端子１２に入力する構成としている。つまり、ＣＰＵ１１は第１出力端子４から出力される電圧検知信号をクロック信号として動作する。
【００８７】
（実施の形態５）
図９は本発明実施の形態５におけるシステムの構成を示すブロック図である。図５において、本発明実施の形態１から３いずれかのウインドウコンパレータの第２出力端子６をシステムの動作制御を行うＣＰＵ１１のデータ入力端子１３に入力する構成としている。
【００８８】
この構成においては、システム電源電圧の検知結果が第２出力端子６からデータ入力端子１３へ入力される。ＣＰＵ１１で電圧検知結果からシステム動作を演算し制御する。
【００８９】
このように、システム電源電圧の検知結果からシステム動作を演算し制御するため、周辺回路の動作、停止等の選択を実施でき、柔軟なシステム構築が可能となる。
【００９０】
結果として、システム電源電圧が上下限基準電圧範囲外においてＣＰＵの動作を強制停止する場合において、緊急を要する処理や重要なデータの退避処理を事前に行う等機能の柔軟性を有したシステムの構築が図れる。
【００９１】
なお、上記実施の形態１〜３の電圧検知回路は、１チップの半導体装置内に集積してもよい。同様に、上記実施の形態４、５のシステムも、１チップの半導体装置内に集積してもよい。
【００９２】
以上、本発明の電圧検知回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００９３】
本発明は、電圧検知を必要とする半導体集積回路等の電圧検知回路にて有用である。
【符号の説明】
【００９４】
１ 第１入力端子
２ 第２入力端子
３ コンパレータ
４ 第１出力端子
５ 検知部
６ 第２出力端子
７ ディジタル値生成回路
８ ディジタルアナログコンバータ
９ 基準電圧生成回路
１０ 発振回路
１１ ＣＰＵ
１２ クロック入力端子
１３ データ入力端子
５１ カウンタ
５２ 変換回路
【特許請求の範囲】
【請求項１】
上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、
前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える電圧検知回路。
【請求項２】
前記検知部は、
前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、
前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路と
を備える請求項１記載の電圧検知回路。
【請求項３】
前記電圧検知回路は、さらに、
前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定する
請求項２に記載の電圧検知回路。
【請求項４】
前記電圧検知回路は、さらに、
前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、
前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有する
請求項１に記載の電圧検知回路。
【請求項５】
前記非方形波信号は、三角波信号またはのこぎり波信号である
請求項１に記載の電圧検知回路。
【請求項６】
前記非方形波信号は、正弦波信号である
請求項１に記載の電圧検知回路。
【請求項７】
前記入力電圧から電源電圧の供給を受けるＣＰＵと、
請求項１から５のいずれか１項に記載の電圧検知回路とを有し、
前記ＣＰＵが前記電圧検知信号を動作クロック信号として動作する
システム。
【請求項８】
前記入力電圧から電源電圧の供給を受けるＣＰＵと、
請求項１から５のいずれか１項に記載の電圧検知回路とを有し、
前記ＣＰＵのデータ入力端子に前記検知部の判定結果である電圧レベルが入力される
システム。
【請求項９】
上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、
前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える半導体装置。
【請求項１】
上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、
前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える電圧検知回路。
【請求項２】
前記検知部は、
前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、
前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路と
を備える請求項１記載の電圧検知回路。
【請求項３】
前記電圧検知回路は、さらに、
前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定する
請求項２に記載の電圧検知回路。
【請求項４】
前記電圧検知回路は、さらに、
前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、
前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有する
請求項１に記載の電圧検知回路。
【請求項５】
前記非方形波信号は、三角波信号またはのこぎり波信号である
請求項１に記載の電圧検知回路。
【請求項６】
前記非方形波信号は、正弦波信号である
請求項１に記載の電圧検知回路。
【請求項７】
前記入力電圧から電源電圧の供給を受けるＣＰＵと、
請求項１から５のいずれか１項に記載の電圧検知回路とを有し、
前記ＣＰＵが前記電圧検知信号を動作クロック信号として動作する
システム。
【請求項８】
前記入力電圧から電源電圧の供給を受けるＣＰＵと、
請求項１から５のいずれか１項に記載の電圧検知回路とを有し、
前記ＣＰＵのデータ入力端子に前記検知部の判定結果である電圧レベルが入力される
システム。
【請求項９】
上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、
前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１９９８１８（Ｐ２０１２−１９９８１８Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６３１３６（Ｐ２０１１−６３１３６）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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