説明

Fターム[5J039DB04]の内容

パルスの操作 (9,993) | しきい値の特性 (335) | 複数のしきい値を持つもの (101) | ウィンド型 (83)

Fターム[5J039DB04]の下位に属するFターム

Fターム[5J039DB04]に分類される特許

1 - 7 / 7


【課題】三角波形の品質をさらに正確に制御するためのシステムおよび方法を提供すること。
【解決手段】三角波形生成器は、容量素子、調整器、および制御回路を含むものとして規定される。調整器は、第1の制御信号に応答して容量素子を充電し、第2の制御信号に応答して容量素子を放電するように構成される。制御回路は、基準波形に応答し、第1および第2の制御信号を生成する。一例において、制御回路は、基準波形の振幅、周波数、位相、および対称性に応答して、第1および第2の制御信号を生成する。 (もっと読む)


【課題】双方向信号を使用するデバイス間において、信号の方向、両デバイスの信号同時出力による衝突、両デバイスとも出力のない状態等を検出する。
【解決手段】デバイス1Aとデバイス1B間の双方向信号の方向検出動作時、アナログスイッチ11のA点はD点に接続され、B点はC点に接続される。制御回路13は、レベル検出回路12−1、12−2の出力信号Vout1、Vout2の立ち下がりの有無、入力信号Vin1、Vin2、出力信号Vout1、Vout2のレベルの組み合わせから、デバイス1A、1BのポートPA、PBが共にドライブされている場合の双方向信号の方向、バイス1A、1BのポートPA、PBが共にドライブされていない状態、デバイス1A、1Bの信号同時出力による信号衝突、デバイス1A、1Bが正常動作していない、のいずれかのデコード結果を出力する。 (もっと読む)


【課題】消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置101は、制御電極が第1入力ノードに結合されたトランジスタMP1の第2導通電極に結合された第1導通電極と、第1出力ノードに結合された第2導通電極とを有するトランジスタMP3と、制御電極が第2入力ノードに結合されたトランジスタMP2の第2導通電極に結合された第1導通電極と、第2出力ノードに結合された第2導通電極とを有するトランジスタMP4と、第1出力ノード、トランジスタMP3の第2導通電極およびトランジスタMP4の制御電極に結合された第1端子を有する第1のキャパシタCL1と、第2出力ノード、トランジスタMP4の第2導通電極およびトランジスタMP3の制御電極に結合された第1端子を有する第2のキャパシタCL2とを備える。 (もっと読む)


【課題】クロック信号の立ち上がりエッジを検出するようにして、波形の悪いクロック信号の停止判定を行うことができるようした。
【解決手段】エッジ検出回路11は、排他的論理和11aと、コンデンサと抵抗からなる遅れ回路11bから構成される。このエッジ検出回路11の入力端にクロック信号12が入力されると、エッジ検出回路11は、入力されるクロック信号を排他的論理和11aと遅れ回路11bにより、出力には幅の狭いパルス信号13を送出する。
この幅の狭いパルス信号13は、LPF14に入力されて処理されると、LPF14の出力には、図示波形の信号15を得る。この波形の信号15は、ウィンドウコンパレータ16で異常判定レベルH,Lと比較判定される。判定結果がウィンドウコンパレータ16から出力される。
(もっと読む)


【課題】三角波形の品質をさらに正確に制御するためのシステムおよび方法を提供すること。
【解決手段】三角波形生成器は、容量素子、調整器、および制御回路を含むものとして規定される。調整器は、第1の制御信号に応答して容量素子を充電し、第2の制御信号に応答して容量素子を放電するように構成される。制御回路は、基準波形に応答し、第1および第2の制御信号を生成する。一例において、制御回路は、基準波形の振幅、周波数、位相、および対称性に応答して、第1および第2の制御信号を生成する。 (もっと読む)


【課題】ローパスフィルタを接続する増幅回路であって、増幅特性の補正時及び電源投入時における時間を短縮する増幅回路及びその制御方法を提供する。
【解決手段】通常動作モードMDN及び特殊動作モードMDTのうちいずれかの動作モードで動作する増幅回路10は、増幅部20と、増幅部20に接続するローパスフィルタ30と、遮断周波数fcを設定するローパスフィルタ設定部40とを備えている。遮断周波数は、通常動作モードMDNの場合には、出力信号の誤差が、許容される誤差である出力許容誤差を超えない通常遮断周波数fcnに設定され、そうでない場合には、通常遮断周波数fcnよりも高域側に設定される。 (もっと読む)


【課題】 8ビットのデジタル値を得るためには基本構成要素を7段カスケード接続しなければならないためセトリングに時間がかかり、高速化が困難であったという課題を解決する。
【解決手段】 比較器、±4LSBの検出範囲を有するウインドウ・コンパレータ、D/A変換器、減算器からなる基本構成要素を4段カスケード接続する。これらの基本構成要素の出力を4つのウインドウ・コンパレータを有し、これらのウインドウ・コンパレータの出力を前記基本構成要素中のウインドウ・コンパレータの出力で選択する3個のマルチプレクサに入力して、これらマルチプレクサ内のウインドウ・コンパレータの検出範囲をそれぞれ±3LSB、±2LSB、±1LSBに設定する。高速化が可能でかつ構成が簡単になる。 (もっと読む)


1 - 7 / 7