半導体装置
【課題】消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、制御電極が第１入力ノードに結合されたトランジスタＭＰ１の第２導通電極に結合された第１導通電極と、第１出力ノードに結合された第２導通電極とを有するトランジスタＭＰ３と、制御電極が第２入力ノードに結合されたトランジスタＭＰ２の第２導通電極に結合された第１導通電極と、第２出力ノードに結合された第２導通電極とを有するトランジスタＭＰ４と、第１出力ノード、トランジスタＭＰ３の第２導通電極およびトランジスタＭＰ４の制御電極に結合された第１端子を有する第１のキャパシタＣＬ１と、第２出力ノード、トランジスタＭＰ４の第２導通電極およびトランジスタＭＰ３の制御電極に結合された第１端子を有する第２のキャパシタＣＬ２とを備える。
【解決手段】半導体装置１０１は、制御電極が第１入力ノードに結合されたトランジスタＭＰ１の第２導通電極に結合された第１導通電極と、第１出力ノードに結合された第２導通電極とを有するトランジスタＭＰ３と、制御電極が第２入力ノードに結合されたトランジスタＭＰ２の第２導通電極に結合された第１導通電極と、第２出力ノードに結合された第２導通電極とを有するトランジスタＭＰ４と、第１出力ノード、トランジスタＭＰ３の第２導通電極およびトランジスタＭＰ４の制御電極に結合された第１端子を有する第１のキャパシタＣＬ１と、第２出力ノード、トランジスタＭＰ４の第２導通電極およびトランジスタＭＰ３の制御電極に結合された第１端子を有する第２のキャパシタＣＬ２とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動増幅動作を実行する半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスのデジタル集積回路においてアナログ回路も集積するアナログ／デジタル混載集積回路が一般的に用いられている。そして、アナログ回路およびデジタル回路間を接続するインターフェイス部としてのアナログ／デジタルコンバータ（ＡＤＣ）回路の重要性が増している。
【０００３】
ＡＤＣ回路には、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型および２重積分型等様々な方式があるが、いずれの方式であっても電圧比較を行なうコンパレータ回路が必要である。
【０００４】
また、モバイル対応、電池の動作および発熱低減等、様々な理由によりＣＭＯＳアナログ／デジタル混載集積回路の低消費電流動作が求められており、ＣＭＯＳアナログ／デジタル混載集積回路で構成されるコンパレータ回路およびＡＤＣ回路等の低消費電流動作の必要性も増している。
【０００５】
たとえば、特許文献１には、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、動作状態として、リセット動作期間ならびに比較動作期間を有するコンパレータ回路であって、所定の差動入力電圧と差動入力基準電圧とを受けて、これらの入力電圧の電圧レベルを比較照合する全差動チョッパ型比較手段と、全差動チョッパ型比較手段より出力される差動出力を容量結合経由で受けるとともに、比較動作期間においてはオフセット補償されたストローブラッチ手段として動作して所定の差動デジタル電圧を生成して出力する全差動型増幅手段とを備える。
【０００６】
また、特許文献２にも、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、入力信号と基準信号とを比較するチョッパ型コンパレータであって、電源電位と基準電位との間に直列接続されている第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、第１のＰチャネルトランジスタのゲートと入力ノードとの間に接続されている第１のキャパシタと、第１のＮチャネルトランジスタのゲートと入力ノードとの間に接続されている第２のキャパシタと、基準信号を受ける第１の入力端子と入力ノードとの間に接続されている第１のスイッチと、入力信号を受ける第２の入力端子と入力ノードとの間に接続されている第２のスイッチと、第１のＰチャネルトランジスタのゲートに供給する第１のゲートバイアス電圧および第１のＮチャネルトランジスタのゲートに供給する第２のゲートバイアス電圧を生成するゲートバイアス電圧生成回路とを備える。そして、チョッパ型コンパレータは、第１のスイッチをオンさせることにより、第１および第２のゲートバイアス電圧をそれぞれ第１のＰチャネルトランジスタのゲートおよび第１のＮチャネルトランジスタのゲートに供給する制御回路を備える。そして、制御回路は、第１および第２のキャパシタをプリチャージした後、第１および第２のゲートバイアス電圧の供給を停止させ、第１のスイッチをオフさせ、第２のスイッチをオンさせることにより、第１および第２のキャパシタの容量結合によって、入力信号と基準信号との差分に応じた信号を第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタのゲートに供給する。
【０００７】
また、特許文献３には、以下のようなコンパレータ回路が開示されている。すなわち、第３のトランジスタ及び第４のトランジスタのうちの一方のトランジスタの他方電極に一方電極が接続された第５のトランジスタと、第５のトランジスタの制御電極と他方電極との間に接続された容量と、第３のトランジスタ及び第４のトランジスタのうちの他方のトランジスタの他方電極に一方電極が接続された第６のトランジスタと、第６のトランジスタの制御電極と他方電極との間に接続された定電圧源と、制御信号を入力する制御信号入力手段と、制御信号に応じて能動化され、出力電圧に応じて容量を選択的に充放電する充放電手段と、制御信号に応じて第１，第２のトランジスタの制御電極に所定電圧を選択的に与える所定電圧供給手段とを備える。所定電圧供給手段は制御信号に応じて第１，第２のトランジスタの制御電極に選択的に所定電圧を与える。充放電手段は、制御信号に応じて能動化され、出力電圧に応じて容量を選択的に充放電する。第５のトランジスタの導通抵抗は、容量の充電電圧に応じて変化する。第６のトランジスタの導通抵抗は、制御電極に一定電圧が与えられているため一定となる。出力電圧のレベルが反転した時点で容量の充放電が中止される。容量の充放電が中止された時点で第１，第２のトランジスタに流れる電流が等しくなる。その結果、オフセット電圧が０になるという効果がある。
【特許文献１】特開平１０−１０７６００号公報
【特許文献２】特開２００１−９４４２５号公報
【特許文献３】特開平５−５５８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、コンパレータ回路およびＡＤＣ回路等では、低消費電力化に加えて差動増幅動作の高速化も要求されている。差動増幅動作を高速化するためには、たとえば差動増幅回路の差動入力段におけるＭＯＳトランジスタの増幅率を大きくすることが考えられるが、レイアウト面積が増加してしまう。
【０００９】
ここで、特許文献２および３記載のコンパレータ回路では、動作の高速化が考慮されていない。
【００１０】
また、特許文献１記載のコンパレータ回路では、ストローブラッチ回路を等価的に２個のラッチ回路によって構成することにより、動作の高速化を図っているが、多数のトランジスタが必要となるため、小型化を図ることが困難である。
【００１１】
それゆえに、本発明の目的は、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、定電流源と、定電流源に結合された第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合された制御電極とを有する第１のトランジスタと、定電流源に結合された第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合された制御電極とを有する第２のトランジスタと、第１のトランジスタの第２導通電極に結合された第１導通電極と、第１の出力ノードに結合された第２導通電極と、制御電極とを有する第３のトランジスタと、第２のトランジスタの第２導通電極に結合された第１導通電極と、第２の出力ノードに結合された第２導通電極と、制御電極とを有する第４のトランジスタと、第１の出力ノード、第３のトランジスタの第２導通電極および第４のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第１のキャパシタと、第２の出力ノード、第４のトランジスタの第２導通電極および第３のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第２のキャパシタとを備える。
【発明の効果】
【００１３】
本発明によれば、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
【００１６】
図１を参照して、差動増幅回路１０１は、定電流源ＩＢＳと、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８と、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２と、キャパシタＣＬ１，ＣＬ２とを備える。
【００１７】
なお、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８、およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第１の実施の形態に係る差動増幅回路のように、１個のＮチャネルＭＯＳトランジスタまたは１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００１８】
定電流源ＩＢＳの第１端子が電源電圧ＶＤＤの供給される電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ１のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ３のソースに接続され、ゲートが入力ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の各々のソースが電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ４のソースに接続され、ゲートが入力ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタＭＰ３のゲートがＰチャネルＭＯＳトランジスタＭＰ５のドレインと、ＰチャネルＭＯＳトランジスタＭＰ７のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタＭＰ４のゲートがＰチャネルＭＯＳトランジスタＭＰ６のドレインと、ＰチャネルＭＯＳトランジスタＭＰ８のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の各々のゲートに制御電圧ＶＰ１が供給される。ＰチャネルＭＯＳトランジスタＭＰ７およびＭＰ８の各々のゲートに制御電圧ＶＰ１Ｂが供給される。ＰチャネルＭＯＳトランジスタＭＰ７のドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ８のドレインが出力ノードＮ３に接続される。キャパシタＣＬ１は、第１端子が出力ノードＮ３に接続され、第２端子が接地電圧ＶＳＳの供給される接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ１は、キャパシタＣＬ１と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１のドレインがキャパシタＣＬ１の第１端子に接続され、ソースがキャパシタＣＬ１の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ１のゲートに制御電圧ＶＰ０が供給される。キャパシタＣＬ２の第１端子が出力ノードＮ４に接続され、第２端子が接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２は、キャパシタＣＬ２と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ２のドレインがキャパシタＣＬ２の第１端子に接続され、ソースがキャパシタＣＬ２の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ２のゲートに制御電圧ＶＰ０が供給される。
【００１９】
入力ノードＮ１およびＮ２にそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０１は、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【００２０】
［動作］
次に、本発明の第１の実施の形態に係る差動増幅回路の動作について説明する。
【００２１】
図２は、本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【００２２】
図２を参照して、差動増幅回路１０１の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ１）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオンする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。
【００２３】
状態ＳＴ１においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０１において電流が消費されない。
【００２４】
次に、差動増幅回路１０１の起動時から２μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ２）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオフし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオンし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオフする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオンする。
【００２５】
また、状態ＳＴ２においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオンすることにより、入力電圧ＶＩＰに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ３を介してキャパシタＣＬ１へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオンすることにより、入力電圧ＶＩＮに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ４を介してキャパシタＣＬ２へ流れる。すなわち、ＰチャネルＭＯＳトランジスタＭＰ１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＰチャネルＭＯＳトランジスタＭＰ２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、定電流源ＩＢＳからの定電流Ｉｂがこれらの出力抵抗値の比に基づいてＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配される。以上により、キャパシタＣＬ１およびＣＬ２が充電される。
【００２６】
この結果、出力ノードＮ３には、キャパシタＣＬ１に充電される電荷量とキャパシタＣＬ１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２に充電される電荷量とキャパシタＣＬ２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００２７】
このとき、出力電圧ＶＯＰが、オン状態のＰチャネルＭＯＳトランジスタＭＰ８を介してＰチャネルＭＯＳトランジスタＭＰ４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＰチャネルＭＯＳトランジスタＭＰ７を介してＰチャネルＭＯＳトランジスタＭＰ３のゲートに供給される。これにより、差動増幅回路１０１において以下のような正帰還動作が行なわれる。
【００２８】
図３は、本発明の第１の実施の形態に係る差動増幅回路における出力電圧の波形図である。図４は、本発明の第１の実施の形態に係る差動増幅回路の消費電流を示すグラフ図である。
【００２９】
図３および図４は、入力電圧ＶＩＰを２．４９ボルトに設定し、入力電圧ＶＩＮを２．５ボルトに設定した場合を示している。また、ＴＡＭＰは差動増幅回路１０１の増幅時間を示している。
【００３０】
図３を参照して、入力電圧ＶＩＰが入力電圧ＶＩＮより大きい場合には、出力電圧ＶＯＰが出力電圧ＶＯＮより大きくなり、キャパシタＣＬ１およびＣＬ２が充電されるにつれて出力電圧ＶＯＰと出力電圧ＶＯＮとの差が大きくなっていく。そうすると、ＰチャネルＭＯＳトランジスタＭＰ３のゲート電圧とＰチャネルＭＯＳトランジスタＭＰ４のゲート電圧との差が大きくなる。
【００３１】
そして、差動増幅回路１０１の起動時から約２．１μ秒経過した時刻において、出力電圧ＶＯＰと出力電圧ＶＯＮとの電圧差が所定値より大きくなると、正帰還動作が始まる、すなわちＰチャネルＭＯＳトランジスタＭＰ４のソースおよびドレイン間を電流が流れにくくなる。
【００３２】
このような正帰還動作により、出力電圧ＶＯＰおよびＶＯＮの電圧差が急速に大きくなり、出力電圧ＶＯＰが電源電圧ＶＤＤに近づく。すなわち、差動増幅回路１０１の差動増幅結果が短時間で得られるため、差動増幅動作の高速化を図ることができる。
【００３３】
図４を参照して、正帰還動作が始まるとキャパシタＣＬ１のみが充電されるため、差動増幅回路１０１の消費電流が、差動増幅回路１０１の起動時から約２．１秒経過した時刻から急速に減少している。すなわち、差動増幅回路１０１の消費電流が低減されている。
【００３４】
再び図２を参照して、次に、差動増幅回路１０１の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフする。また、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【００３５】
状態ＳＴ３においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０１において電流が消費されない。
【００３６】
このような構成により、状態ＳＴ２においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。
【００３７】
したがって、本発明の第１の実施の形態に係る差動増幅回路では、消費電流を低減するとともに差動増幅動作の高速化を図ることができる。また、本発明の第１の実施の形態に係る差動増幅回路は、少数のトランジスタを備える簡易な構成であるため、小型化を図ることができる。また、差動増幅動作の高速化により、利得を増大させることができる。
【００３８】
ここで、差動増幅回路１０１において、正帰還動作が行なわれないと仮定した場合、すなわち、出力電圧ＶＯＰがＰチャネルＭＯＳトランジスタＭＰ４のゲートに伝達されず、かつ出力電圧ＶＯＮがＰチャネルＭＯＳトランジスタＭＰ３のゲートに伝達されないと仮定した場合について考える。
【００３９】
この場合、出力電圧ＶＯＰおよびＶＯＮによるＰチャネルＭＯＳトランジスタＭＰ３またはＭＰ４の出力電流の制限がなくなることから、差動増幅回路１０１において、定電流源ＩＢＳからの定電流ＩｂをＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配する能力が弱くなる。このため、キャパシタＣＬ１へ流れる電流とキャパシタＣＬ２へ流れる電流との差を大きくできなくなることから、キャパシタＣＬ１のみが充電される状態をつくることができない。
【００４０】
また、キャパシタＣＬ１およびＣＬ２のいずれか一方が満充電されると、入力電圧ＶＩＰと入力電圧ＶＩＮとの差に基づかずに定電流Ｉｂが他方のキャパシタへ流れることにより、入力電圧ＶＩＰおよびＶＩＮに基づかずに他方のキャパシタが充電されてしまう場合がある。これを防ぐために、一方のキャパシタが満充電されるまでに所望の出力電圧ＶＯＰおよびＶＯＮが得られるように、状態ＳＴ２の継続時間、キャパシタＣＬ１およびＣＬ２の容量値および定電流Ｉｂの値を設定する必要がある。
【００４１】
しかしながら、本発明の第１の実施の形態に係る差動増幅回路では、出力電圧ＶＯＰがＰチャネルＭＯＳトランジスタＭＰ４のゲートに伝達され、かつ出力電圧ＶＯＮがＰチャネルＭＯＳトランジスタＭＰ３のゲートに伝達される。このような構成により、前述のような正帰還動作を行なうことができるため、キャパシタＣＬ１のみが充電される状態をつくることができる。また、一方のキャパシタが満充電されるまでの時間に関係なく状態ＳＴ２の継続時間、キャパシタＣＬ１およびＣＬ２の容量値および定電流Ｉｂの値を自由に設定することができる。
【００４２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００４３】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路と比べて異なる範囲の入力電圧に対応する差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００４４】
［構成および基本動作］
図５は、本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【００４５】
図５を参照して、差動増幅回路１０２は、定電流源ＩＢＳと、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８と、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２と、キャパシタＣＬ２１，ＣＬ２２とを備える。
【００４６】
なお、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８、およびＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第２の実施の形態に係る差動増幅回路のように、１個のＮチャネルＭＯＳトランジスタまたは１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００４７】
定電流源ＩＢＳの第１端子が接地電圧ＶＳＳの供給される接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２１のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２３のソースに接続され、ゲートが入力ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタＭＮ２５およびＭＮ２６の各々のソースが接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２２のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２４のソースに接続され、ゲートが入力ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＭＮ２３のゲートがＮチャネルＭＯＳトランジスタＭＮ２５のドレインと、ＮチャネルＭＯＳトランジスタＭＮ２７のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＮチャネルＭＯＳトランジスタＭＮ２４のゲートがＮチャネルＭＯＳトランジスタＭＮ２６のドレインと、ＮチャネルＭＯＳトランジスタＭＮ２８のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２５およびＭＮ２６の各々のゲートに制御電圧ＶＰ１が供給される。ＮチャネルＭＯＳトランジスタＭＮ２７およびＭＮ２８の各々のゲートに制御電圧ＶＰ１Ｂが供給される。ＮチャネルＭＯＳトランジスタＭＮ２７のドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２８のドレインが出力ノードＮ３に接続される。キャパシタＣＬ２１は、第１端子が出力ノードＮ３に接続され、第２端子が電源電圧ＶＤＤの供給される電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２１は、キャパシタＣＬ２１と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２１のドレインがキャパシタＣＬ２１の第１端子に接続され、ソースがキャパシタＣＬ２１の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２１のゲートに制御電圧ＶＰ０が供給される。キャパシタＣＬ２２の第１端子が出力ノードＮ４に接続され、第２端子が電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２２は、キャパシタＣＬ２２と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２２のドレインがキャパシタＣＬ２２の第１端子に接続され、ソースがキャパシタＣＬ２２の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２２のゲートに制御電圧ＶＰ０が供給される。
【００４８】
入力ノードＮ１およびＮ２にそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０２は、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【００４９】
［動作］
次に、本発明の第２の実施の形態に係る差動増幅回路の動作について説明する。
【００５０】
図６は、本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【００５１】
図６を参照して、差動増幅回路１０２の起動時から１μ秒経過した時刻において、キャパシタＣＬ２１およびＣＬ２２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ１）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオンし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフし、かつＰチャネルＭＯＳトランジスタＭＰ２１およびＭＰ２２がオンする。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフする。以上により、キャパシタＣＬ２１およびＣＬ２２に蓄えられている電荷が放電される。
【００５２】
状態ＳＴ１においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフ状態であるため、電源ノードＶＤＤからキャパシタＣＬ２１およびＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介して電流が流れない。また、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフ状態であるため、電源ノードＶＤＤからＮチャネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８を介して接地ノードＶＳＳへ電流が流れない。すなわち、差動増幅回路１０２において電流が消費されない。
【００５３】
次に、差動増幅回路１０２の起動時から２μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ２１およびＣＬ２２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ２）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオフし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオンし、かつＰチャネルＭＯＳトランジスタＭＰ２１およびＭＰ２２がオフする。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオンする。
【００５４】
また、状態ＳＴ２においては、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２１がオンすることにより、入力電圧ＶＩＰに基づく電流が電源ノードＶＤＤからキャパシタＣＬ２１ならびにＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２３を介して定電流源ＩＢＳへ流れる。また、ＮチャネルＭＯＳトランジスタＭＮ２２がオンすることにより、入力電圧ＶＩＮに基づく電流が電源ノードＶＤＤからキャパシタＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２２およびＭＮ２４を介して定電流源ＩＢＳへ流れる。すなわち、ＮチャネルＭＯＳトランジスタＭＮ２１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＮチャネルＭＯＳトランジスタＭＮ２２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、これらの出力抵抗値の比に基づいてＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２２から定電流源ＩＢＳへ定電流Ｉｂが流れる。以上により、キャパシタＣＬ２１およびＣＬ２２が充電される。
【００５５】
この結果、出力ノードＮ３には、キャパシタＣＬ２１に充電される電荷量とキャパシタＣＬ２１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２２に充電される電荷量とキャパシタＣＬ２２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００５６】
このとき、出力電圧ＶＯＰが、オン状態のＮチャネルＭＯＳトランジスタＭＮ２８を介してＮチャネルＭＯＳトランジスタＭＮ２４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＮチャネルＭＯＳトランジスタＭＮ２７を介してＮチャネルＭＯＳトランジスタＭＮ２３のゲートに供給される。これにより、差動増幅回路１０２において以下のような正帰還動作が行なわれる。
【００５７】
たとえば、入力電圧ＶＩＰが入力電圧ＶＩＮより大きい場合には、出力電圧ＶＯＰが出力電圧ＶＯＮより小さくなり、キャパシタＣＬ１およびＣＬ２が充電されるにつれて出力電圧ＶＯＰと出力電圧ＶＯＮとの差が大きくなっていく。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２３のゲート電圧とＮチャネルＭＯＳトランジスタＭＮ２４のゲート電圧との差が大きくなる。
【００５８】
そして、出力電圧ＶＯＰと出力電圧ＶＯＮとの電圧差が所定値より大きくなると、正帰還動作が始まる、すなわちＭチャネルＭＯＳトランジスタＭＮ２４のソースおよびドレイン間を電流が流れにくくなる。
【００５９】
このような正帰還動作により、出力電圧ＶＯＰおよびＶＯＮの電圧差が急速に大きくなり、出力電圧ＶＯＰが接地電圧ＶＳＳに近づく。すなわち、差動増幅回路１０２の差動増幅結果が短時間で得られるため、差動増幅動作の高速化を図ることができる。
【００６０】
正帰還動作が始まるとキャパシタＣＬ１のみが充電されるため、差動増幅回路１０２の消費電流が急速に減少する。すなわち、差動増幅回路１０２の消費電流を低減することができる。
【００６１】
次に、差動増幅回路１０２の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ３）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオンし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２はオフ状態のままである。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフする。以上により、差動増幅回路１０２の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【００６２】
状態ＳＴ３においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフ状態であるため、電源ノードＶＤＤからキャパシタＣＬ２１およびＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介してへ電流が流れない。また、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフ状態であるため、電源ノードＶＤＤからＮチャネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８を介して接地ノードＶＳＳへ電流が流れない。すなわち、差動増幅回路１０２において電流が消費されない。
【００６３】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る差動増幅回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。
【００６４】
ここで、本発明の第１の実施の形態に係る差動増幅回路１０１の入力電圧範囲は、０Ｖ側である。すなわち、０Ｖから電圧Ｖｉｎｒ１である。電圧Ｖｉｎｒ１は、定電流源ＩＢＳのオーバードライブ電圧ΔＯＶ＿ＩＢと、ＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２が飽和領域で動作するために必要な電圧（閾値電圧ＶＴ＿ＭＰ＋オーバードライブ電圧ΔＯＶ＿ＭＰ）とを加えた電圧を電源電圧ＶＤＤから引いた電圧である。すなわち、Ｖｉｎｒ１＝ＶＤＤ−ΔＯＶ＿ＩＢ−ＶＴ＿ＭＰ−ΔＯＶ＿ＭＰである。
【００６５】
一方、本発明の第２の実施の形態に係る差動増幅回路１０２の入力電圧範囲は、電源電圧ＶＤＤ側である。すなわち、電圧Ｖｉｎｒ２から電源電圧ＶＤＤである。電圧Ｖｉｎｒ２は、定電流源ＩＢＳのオーバードライブ電圧ΔＯＶ＿ＩＢと、ＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２２が飽和領域で動作するために必要な電圧（閾値電圧ＶＴ＿ＭＮ＋オーバードライブ電圧ΔＯＶ＿ＭＮ）とを加えた電圧である。すなわち、Ｖｉｎｒ２＝ΔＯＶ＿ＩＢ＋ＶＴ＿ＭＮ＋ΔＯＶ＿ＭＮである。
【００６６】
したがって、本発明の第２の実施の形態に係る差動増幅回路では、第１の実施の形態に係る差動増幅回路と比べて異なる範囲の入力電圧に対応することができる。
【００６７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６８】
＜第３の実施の形態＞
本実施の形態は、オフセット電圧をキャンセルする機能を追加した差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００６９】
［構成および基本動作］
図７は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【００７０】
図７を参照して、以下、差動増幅回路１０３の入力トランジスタすなわちＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２の製造ばらつきに起因するオフセット電圧をＶＯＳとし、オフセット電圧ＶＯＳが差動増幅回路１０３の非反転入力端子に供給されているものとする。また、差動増幅回路１０３の利得をＡとする。
【００７１】
図８は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す回路図である。
図８を参照して、差動増幅回路１０３は、本発明の第１の実施の形態に係る差動増幅回路と比べて、さらに、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０を備える。
【００７２】
なお、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第３の実施の形態に係る差動増幅回路のように、１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００７３】
ＰチャネルＭＯＳトランジスタＭＰ９のソースがＰチャネルＭＯＳトランジスタＭＰ１のドレインと、ＰチャネルＭＯＳトランジスタＭＰ３のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ１０のソースがＰチャネルＭＯＳトランジスタＭＰ２のドレインと、ＰチャネルＭＯＳトランジスタＭＰ４のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタＭＰ９およびＭＰ１０の各々のゲートに制御電圧ＶＰ２が供給される。
【００７４】
［動作］
次に、本発明の第３の実施の形態に係る差動増幅回路の動作について説明する。
【００７５】
図９（ａ）は、本発明の第３の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第３の実施の形態に係る差動増幅回路の出力電圧の波形図である。
【００７６】
図９（ａ）および（ｂ）を参照して、差動増幅回路１０３の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ１）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７〜ＭＰ１０がオフし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオンする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。
【００７７】
状態ＳＴ１においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＰ１０がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０３において電流が消費されない。
【００７８】
次に、差動増幅回路１０３の起動時から２μ秒経過した時刻において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ローレベルに設定される（状態ＳＴ２）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０がオンし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はオン状態のままであり、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４はオフ状態のままである。
【００７９】
また、状態ＳＴ２においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ９を介してキャパシタＣＬ２へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ１０を介してキャパシタＣＬ１へ流れる。これにより、キャパシタＣＬ１およびＣＬ２が充電され、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、以下の式を満たす。
【００８０】
ＶＯＰ−ＶＯＮ＝−Ａ×ＶＯＳ・・・（１）
ここで、基準電圧ＶＲＥＦは、差動増幅回路１０３の前段のアナログ回路における接地電圧であることが好ましい。たとえば、差動増幅回路１０３を含む回路が単電源すなわち電源電圧ＶＤＤのみで動作する場合、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧である。たとえば、電源電圧ＶＤＤが５Ｖである場合には、基準電圧ＶＲＥＦは２．５Ｖである。
【００８１】
次に、差動増幅回路１０３の起動時から３μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ３）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオフし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオンし、かつＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０がオフする。また、ＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオンする。
【００８２】
また、状態ＳＴ３においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオンすることにより、入力電圧ＶＩＰに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ３を介してキャパシタＣＬ１へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオンすることにより、入力電圧ＶＩＮに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ４を介してキャパシタＣＬ２へ流れる。すなわち、ＰチャネルＭＯＳトランジスタＭＰ１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＰチャネルＭＯＳトランジスタＭＰ２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、定電流源ＩＢＳからの定電流Ｉｂがこれらの出力抵抗値の比に基づいてＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配される。以上により、キャパシタＣＬ１およびＣＬ２が充電される。
【００８３】
この結果、出力ノードＮ３には、キャパシタＣＬ１に充電される電荷量とキャパシタＣＬ１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２に充電される電荷量とキャパシタＣＬ２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００８４】
このとき、出力電圧ＶＯＰが、オン状態のＰチャネルＭＯＳトランジスタＭＰ８を介してＰチャネルＭＯＳトランジスタＭＰ４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＰチャネルＭＯＳトランジスタＭＰ７を介してＰチャネルＭＯＳトランジスタＭＰ３のゲートに供給される。これにより、差動増幅回路１０３においても本発明の第１の実施の形態に係る差動増幅回路と同様の正帰還動作が行なわれる。
【００８５】
ここで、出力電圧ＶＯＰおよびＶＯＮの各々は、入力電圧ＶＩＰ，ＶＩＮの電圧値およびオフセット電圧ＶＯＳの電圧値に対応した値となる。そして、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷を考慮しない場合、以下の式を満たす。
【００８６】
ＶＯＰ−ＶＯＮ＝Ａ×（ＶＩＰ−ＶＩＮ＋ＶＯＳ）・・・（２）
ここで、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷は、状態ＳＴ３においてキャパシタＣＬ１およびＣＬ２に充電された電荷と極性が逆である。したがって、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、実際には以下の式を満たす。
【００８７】
ＶＯＰ−ＶＯＮ＝Ａ×（ＶＩＰ−ＶＩＮ＋ＶＯＳ）−Ａ×ＶＯＳ＝Ａ×（ＶＩＰ−ＶＩＮ）・・・（３）
次に、差動増幅回路１０１の起動時から４μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ４）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮは、式（３）の関係を維持する。
【００８８】
状態ＳＴ４においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＰ１０がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０３において電流が消費されない。
【００８９】
このように、状態ＳＴ２およびＳＴ３においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。
【００９０】
ところで、センサ等のＣＭＯＳアナログ／デジタル混載集積回路に内蔵されるＡＤＣ回路の近年の高精度化により、ＡＤＣ回路に搭載されるコンパレータ回路の電圧比較精度の向上が要求されている。ここで、コンパレータ回路の電圧比較精度を低下させる要因の一つとして、コンパレータ回路にオフセット電圧が生じることがあげられる。すなわち、コンパレータ回路内の差動増幅回路に含まれるＭＯＳトランジスタ等の製造ばらつきによってオフセット電圧が生じる。特に、差動増幅回路の入力段におけるＭＯＳトランジスタで生じるオフセット電圧が問題となる。
【００９１】
しかしながら、本発明の第３の実施の形態に係る差動増幅回路では、式（３）の関係を満たす出力電圧ＶＯＰおよびＶＯＮを得ることができるため、出力電圧ＶＯＰおよびＶＯＮからオフセット電圧ＶＯＳをキャンセルすることができる。
【００９２】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第３の実施の形態に係る差動増幅回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、本発明の第３の実施の形態に係る差動増幅回路では、オフセット電圧を低減することにより、電圧比較精度の向上を図ることができる。
【００９３】
なお、本発明の第３の実施の形態に係る差動増幅回路では、状態ＳＴ２における基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作において、キャパシタＣＬ１およびＣＬ２が飽和しないような利得を設定することが好ましい。
【００９４】
また、本発明の第２の実施の形態に係る差動増幅回路と同様に、差動増幅回路１０３におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを入れ替えることにより、入力電圧範囲を電源電圧ＶＤＤ側に設定することができる。
【００９５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００９６】
＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路にラッチ回路を加えたコンパレータ回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００９７】
［構成および基本動作］
図１０は、本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【００９８】
図１０を参照して、コンパレータ回路２０１は、差動増幅回路１０１と、ラッチ回路５１とを備える。なお、差動増幅回路１０１は、差動増幅回路１０２であってもよい。
【００９９】
ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１００】
図１１は、本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【０１０１】
図１１を参照して、ラッチ回路５１は、ラッチ回路本体２１と、バッファ回路２２と、リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）２３とを含む。ラッチ回路本体２１は、ＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４と、ＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８とを含む。バッファ回路２２は、インバータ回路Ｇ１，Ｇ２，Ｇ３，Ｇ４を含む。リセットセットフリップフロップ回路２３は、ＮＡＮＤ回路Ｇ５およびＧ６を含む。
【０１０２】
ＮチャネルＭＯＳトランジスタＭＮ１１のゲートがラッチ回路５１の非反転入力端子に該当する。ＮチャネルＭＯＳトランジスタＭＮ１２のゲートがラッチ回路５１の反転入力端子に該当する。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２のゲートには、それぞれ出力電圧ＶＯＰおよびＶＯＮが供給される。
【０１０３】
ＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２ならびにＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６は、制御電圧ＶＬＡＴＣＨに基づいてラッチ動作を開始する。
【０１０４】
ＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４ならびにＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４は、ラッチ回路本体２１の出力電圧を急速に決定するための正帰還回路を構成する。
【０１０５】
ＮチャネルＭＯＳトランジスタＭＮ１７およびＭＮ１８は、ラッチ回路５１がラッチ動作を行なっていないときにラッチ回路本体２１の出力電圧を一定に保つ。
【０１０６】
リセットセットフリップフロップ回路２３は、バッファ回路２２を介して受けたラッチ回路本体２１の出力電圧を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして外部へ出力する。
【０１０７】
ラッチ回路５１では、出力電圧ＶＯＰが出力電圧ＶＯＮより大きい場合は出力電圧ＶＯＵＴＰが論理ハイレベルかつ出力電圧ＶＯＵＴＮが論理ローレベルとなり、出力電圧ＶＯＰが出力電圧ＶＯＮより小さい場合は出力電圧ＶＯＵＴＰが論理ローレベルかつ出力電圧ＶＯＵＴＮが論理ハイレベルとなる。また、ラッチ回路５１では、ラッチ動作を行なっていないときには電流が消費されない。
【０１０８】
［動作］
次に、本発明の第４の実施の形態に係るコンパレータ回路の動作について説明する。
【０１０９】
図１２（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【０１１０】
図１２（ａ）および（ｂ）を参照して、コンパレータ回路２０１の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１およびＳＴ２）。
【０１１１】
次に、差動増幅回路１０１の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。そうすると、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１１２】
そして、差動増幅回路１０１の起動時から３μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１１３】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１１４】
差動増幅回路１０１においては状態ＳＴ２においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ３のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１１５】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第４の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１１６】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１１７】
＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係るコンパレータ回路における差動増幅回路を複数段にしたコンパレータ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【０１１８】
［構成および基本動作］
図１３は、本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【０１１９】
図１３を参照して、コンパレータ回路２０２は、差動増幅回路１０１Ａおよび１０１Ｂと、ラッチ回路５１とを備える。差動増幅回路１０１Ａおよび１０１Ｂの構成は差動増幅回路１０１と同様である。
【０１２０】
入力ノードＮ１ＡおよびＮ２Ａにそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０１Ａは、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【０１２１】
差動増幅回路１０１Ｂは、出力ノードＮ３Ａおよび出力ノードＮ４Ａを介して差動増幅回路１０１Ａからそれぞれ受けた電圧、すなわち入力ノードＮ１Ｂの電圧と入力ノードＮ２Ｂの電圧との差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＢおよびＮ４Ｂへ出力する。
【０１２２】
ラッチ回路５１の非反転入力端子と出力ノードＮ３Ｂとが接続される。ラッチ回路５１の反転入力端子と出力ノードＮ４Ｂとが接続される。ラッチ回路５１は、差動増幅回路１０１Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１２３】
［動作］
次に、本発明の第５の実施の形態に係るコンパレータ回路の動作について説明する。
【０１２４】
図１４（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【０１２５】
図１４（ａ）および（ｂ）を参照して、コンパレータ回路２０２の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ１）。このとき、差動増幅回路１０１Ａおよび１０１Ｂの各々において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２６】
次に、コンパレータ回路２０２の起動時から２μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ２）。このとき、差動増幅回路１０１ＡのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そして、差動増幅回路１０１Ａにおいて、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１２７】
さらに、差動増幅回路１０１ＡにおけるキャパシタＣＬ１およびＣＬ２の各々に充電された電圧は、差動増幅回路１０１Ａの出力電圧ＶＯＰおよびＶＯＮとして差動増幅回路１０１ＢのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ供給される。そして、差動増幅回路１０１Ｂにおいて、差動増幅回路１０１Ａの出力電圧ＶＯＰおよびＶＯＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１２８】
これらの充電動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２９】
ここで、コンパレータ回路２０２の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１およびＳＴ２）。
【０１３０】
次に、コンパレータ回路２０２の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。このとき、差動増幅回路１０１Ａおよび１０１Ｂの各々において、出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１３１】
そして、コンパレータ回路２０２の起動時から３μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０１Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１３２】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１３３】
差動増幅回路１０１Ａおよび１０１Ｂにおいては状態ＳＴ２においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ３のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１３４】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第５の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１３５】
また、本発明の第５の実施の形態に係るコンパレータ回路では、本発明の第４の実施の形態に係るコンパレータ回路と比べて、差動増幅回路１０１Ａおよび１０１Ｂを備える構成により、増幅能力が高くなるため、指数関数的に電圧比較結果を得る時間を早くすることができる。また、増幅能力が高くなることにより、入力電圧ＶＩＰおよびＶＩＮのより微小な差をラッチ回路５１が判定できる電圧にまで増幅できるため、電圧比較精度をさらに向上することができる。
【０１３６】
なお、本発明の第５の実施の形態に係るコンパレータ回路では、差動増幅回路の段数が２段であるとしたが、これに限定するものではない。段数をさらに増やすことで、より高速でかつ電圧比較精度の高いコンパレータ回路を実現することができる。
【０１３７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１３８】
＜第６の実施の形態＞
本実施の形態は、第５の実施の形態に係るコンパレータ回路における差動増幅回路を第３の実施の形態に係る差動増幅回路に変更したコンパレータ回路に関する。以下で説明する内容以外は第３の実施の形態に係る差動増幅回路と同様である。
【０１３９】
［構成および基本動作］
図１５は、本発明の第６の実施の形態に係るコンパレータ回路の構成を示す図である。
【０１４０】
図１５を参照して、コンパレータ回路２０３は、差動増幅回路１０３Ａおよび１０３Ｂと、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎと、ラッチ回路５１とを備える。差動増幅回路１０３Ａおよび１０３Ｂの構成は差動増幅回路１０３と同様である。
【０１４１】
スイッチＳ１Ｐは、出力ノードＮ３Ａと差動増幅回路１０３Ｂの非反転入力端子との間に接続される。スイッチＳ１Ｎは、出力ノードＮ４Ａと差動増幅回路１０３Ｂの反転入力端子との間に接続される。スイッチＳ２Ｐは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ５Ｂと差動増幅回路１０３Ｂの非反転入力端子との間に接続される。スイッチＳ２Ｎは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ６Ｂと差動増幅回路１０３Ｂの反転入力端子との間に接続される。
【０１４２】
ラッチ回路５１の非反転入力端子と出力ノードＮ３Ｂとが接続される。ラッチ回路５１の反転入力端子と出力ノードＮ４Ｂとが接続される。
【０１４３】
入力ノードＮ１ＡおよびＮ２Ａにそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０３Ａは、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＡおよびＮ４Ａへ出力する。
【０１４４】
差動増幅回路１０３Ｂは、出力ノードＮ３Ａおよび出力ノードＮ４Ａを介して差動増幅回路１０３Ａからそれぞれ受けた電圧、すなわち入力ノードＮ１Ｂの電圧と入力ノードＮ２Ｂの電圧との差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＢおよびＮ４Ｂへ出力する。
【０１４５】
ラッチ回路５１は、差動増幅回路１０３Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１４６】
［動作］
次に、本発明の第６の実施の形態に係るコンパレータ回路の動作について説明する。
【０１４７】
図１６（ａ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの消費電流の波形図である。
【０１４８】
図１６（ａ）および（ｂ）を参照して、コンパレータ回路２０３の起動時から１μ秒経過した時刻において、制御電圧ＶＳ１およびＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ１）。そうすると、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎがオフする。また、差動増幅回路１０３Ａおよび１０３Ｂの各々において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。この動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１４９】
次に、コンパレータ回路２０３の起動時から２μ秒経過した時刻において、制御電圧ＶＳ１が論理ローレベル、制御電圧ＶＳ２が論理ハイレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ローレベルに設定される（状態ＳＴ２）。そうすると、スイッチＳ２Ｐ，Ｓ２Ｎがオンする。また、スイッチＳ１Ｐ，Ｓ１Ｎはオフ状態のままである。このとき、差動増幅回路１０３Ａおよび１０３Ｂの各々のＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３Ａおよび１０３Ｂの各々において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１５０】
次に、コンパレータ回路２０３の起動時から３μ秒経過した時刻において、制御電圧ＶＳ１が論理ハイレベル、制御電圧ＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ３）。そうすると、スイッチＳ２Ｐ，Ｓ２Ｎがオフする。また、スイッチＳ１Ｐ，Ｓ１Ｎがオンする。このとき、差動増幅回路１０３ＡのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そして、差動増幅回路１０３Ａにおいて、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１５１】
さらに、差動増幅回路１０３ＡにおけるキャパシタＣＬ１およびＣＬ２の各々に充電された電圧は、差動増幅回路１０３Ａの出力電圧ＶＯＰおよびＶＯＮとして差動増幅回路１０３ＢのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ供給される。そして、差動増幅回路１０３Ｂにおいて、差動増幅回路１０３Ａの出力電圧ＶＯＰおよびＶＯＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１５２】
これらの充電動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１５３】
ここで、コンパレータ回路２０３の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１〜ＳＴ３）。
【０１５４】
次に、コンパレータ回路２０３の起動時から４μ秒経過した時刻において、制御電圧ＶＳ１および制御電圧ＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ４）。このとき、差動増幅回路１０３Ａおよび１０３Ｂの各々において、出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１５５】
そして、コンパレータ回路２０３の起動時から４μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０３Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１５６】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１５７】
差動増幅回路１０３Ａおよび１０３Ｂにおいては状態ＳＴ２およびＳＴ３においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ４のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１５８】
その他の構成および動作は第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第６の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路におけるオフセット電圧のキャンセル、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１５９】
また、本発明の第６の実施の形態に係るコンパレータ回路では、差動増幅回路１０３Ａおよび１０３Ｂを備える構成により、増幅能力が高くなるため、指数関数的に電圧比較結果を得る時間を早くすることができる。また、増幅能力が高くなることにより、入力電圧ＶＩＰおよびＶＩＮのより微小な差をラッチ回路５１が判定できる電圧にまで増幅できるため、電圧比較精度をさらに向上することができる。
【０１６０】
なお、本発明の第６の実施の形態に係るコンパレータ回路では、差動増幅回路の段数が２段であるとしたが、これに限定するものではない。段数をさらに増やすことで、より高速でかつ電圧比較精度の高いコンパレータ回路を実現することができる。
【０１６１】
また、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎの各々は、１個のＮチャネルＭＯＳトランジスタであってもよいし、１個のＰチャネルＭＯＳトランジスタであってもよいし、また、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。この場合、各々のスイッチに供給される制御電圧のレベルは、上記状態ＳＴ１〜ＳＴ４を実現できるように適宜設定すればよい。
【０１６２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１６３】
＜第７の実施の形態＞
本実施の形態は、本発明の第４の実施の形態に係るコンパレータ回路を備えたＡＤＣ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【０１６４】
［構成および基本動作］
図１７は、本発明の第７の実施の形態に係るＡＤＣ回路の構成を示す図である。
【０１６５】
図１７を参照して、ＡＤＣ回路５０１は、逐次比較ＡＤＣ回路であり、コンパレータ回路２０１と、ＤＡＣ（デジタル／アナログコンバータ）回路３１と、逐次比較レジスタ回路３２とを備える。ＤＡＣ回路３１は、電荷再分配型であり、キャパシタＣ０〜Ｃｎ，ＣＡと、スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡとを含む。スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡは、たとえば相補スイッチである。なお、コンパレータ回路２０１は、コンパレータ回路２０２であってもよい。
【０１６６】
ＶＩＮはＡＤＣ回路５０１のアナログ入力電圧であり、ＶＲＥＦはコンパレータ回路２０１およびＤＡＣ回路３１の基準電圧であり、ＶＤＡＣ＿ＯＵＴはＤＡＣ回路３１の出力電圧である。ＡＤＣ回路５０１は、たとえば１個の半導体集積回路として実現される。
【０１６７】
ＤＡＣ回路３１は、逐次比較レジスタ回路３２から受けたｎ（ｎは１以上の自然数）ビットのデータに基づいて、キャパシタＣ０〜Ｃｎ，ＣＡを用いて基準電圧ＶＲＥＦを分圧することにより、電圧ＶＤＡＣ＿ＯＵＴを生成する。
【０１６８】
キャパシタＣ０はたとえば１００ｆＦの小さい容量値に設定され、キャパシタＣＡはキャパシタＣ０と同じ容量に設定される。キャパシタＣ０の容量値をＣ０とすると、キャパシタＣｎからキャパシタＣ０の各々の容量値Ｃｎは、Ｃｎ＝２n×Ｃ０に設定される。
【０１６９】
なお、容量値Ｃ０を小さく設定しすぎると、ＡＤＣ回路５０１の変換結果に対するノイズが増大し、また、キャパシタ間の製造ばらつきによるＡＤＣ回路５０１の変換結果の非線形性の増大を招くため、容量値Ｃ０を適切な値に設定する必要がある。
【０１７０】
［動作］
次に、本発明の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作について図面を用いて説明する。
【０１７１】
図１８は、本発明の第７の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【０１７２】
まず、逐次比較レジスタ回路３２がリセットされ、逐次比較レジスタ回路３２から出力されるデータのすべてのビットＢｎ〜Ｂ０が０となる。ここで、ＡＤＣ回路５０１が現在何ビット目の比較動作を行なっているかを示す変数をｍとすると、ｍ＝ｎに設定される（ステップＳ１）。
【０１７３】
次に、逐次比較レジスタ回路３２は、スイッチＳ０〜Ｓｎ，ＳＡを制御することにより、キャパシタＣ０〜Ｃｎ，ＣＡの第１端とアナログ入力電圧ＶＩＮが供給されるノードＶＩＮとをそれぞれ接続する。また、逐次比較レジスタ回路３２は、スイッチＳＣＡをオンすることにより、キャパシタＣ０〜Ｃｎ，ＣＡの第２端すなわちノードＶＤＡＣ＿ＯＵＴと基準電圧ＶＲＥＦが供給されるノードＶＲＥＦとを接続する（ステップＳ２）。
【０１７４】
次に、逐次比較レジスタ回路３２は、スイッチＳ０〜Ｓｎ，ＳＡを制御することにより、キャパシタＣ０〜Ｃｎ，ＣＡの第１端と接地電圧ＶＳＳが供給される接地ノードＶＳＳとをそれぞれ接続する。また、逐次比較レジスタ回路３２は、スイッチＳＣＡをオフする（ステップＳ３）。
【０１７５】
ステップＳ２およびＳ３により、アナログ入力電圧ＶＩＮの電圧値がＤＡＣ回路３１に読み込まれる。
【０１７６】
次に、逐次比較レジスタ回路３２は、ビットＢｍすなわちデータのｍビット目を論理ハイレベル、ビットＢｍより下位のビットすなわちビットＢｍ−１〜Ｂ０を論理ローレベルに設定する。そうすると、スイッチＳ０〜Ｓｎのうち、ビットＢｍに対応するスイッチＳがオンし、他のスイッチがオフする（ステップＳ４）。このとき、ＤＡＣ回路３１から出力される電圧すなわちノードＶＤＡＣ＿ＯＵＴにおける電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。
【０１７７】
【数１】
【０１７８】
次に、コンパレータ回路２０１は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの比較動作を行なう。
【０１７９】
より詳細には、コンパレータ回路２０１における差動増幅回路１０１は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをラッチ回路５１へ出力する。すなわち、差動増幅回路１０１は、キャパシタＣＬ１およびＣＬ２の放電動作を行ない（ステップＳ５）、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作を行ない、出力電圧ＶＯＰおよびＶＯＮのレベル保持動作を行なう（ステップＳ６）。
【０１８０】
ラッチ回路５１は、ラッチ動作を行なう、すなわち、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして逐次比較レジスタ回路３２へ出力する（ステップＳ７）。
【０１８１】
逐次比較レジスタ回路３２は、コンパレータ回路２０１から受けた出力電圧ＶＯＵＴＰおよびＶＯＵＴＮを受けて、電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦより小さい場合には（ステップＳ８でＮＯ）、ビットＢｍを論理ハイレベルに決定する。一方、電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦ以上である場合には（ステップＳ８でＹＥＳ）、ビットＢｍを論理ローレベルに決定する（ステップＳ９）。
【０１８２】
逐次比較レジスタ回路３２は、最下位ビットＢ０まで比較動作が終了していない場合すなわち変数ｍが０より大きい場合には（ステップＳ１０でＹＥＳ）、変数ｍの値を１小さくしてビットＢｍの比較動作を行なう（ステップＳ４〜Ｓ７）。
【０１８３】
一方、逐次比較レジスタ回路３２は、変数ｍが０である場合には、アナログ入力電圧ＶＩＮのデジタル変換動作を終了する（ステップＳ１０でＮＯ）。
【０１８４】
以上により、出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦをぎりぎり超えない状態で逐次比較動作が終了する。最下位ビットＢ０まで決定したときの逐次比較レジスタ回路３２から出力されるビットＢｎ〜Ｂ０の（ｎ＋１）ｂｉｔのデータがアナログ入力電圧ＶＩＮをデジタル値に変換した値となる。
【０１８５】
その他の構成および動作は第４の実施の形態に係るコンパレータ回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第７の実施の形態に係るＡＤＣ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の利得の向上により、アナログ／デジタル変換における有効分解能の向上を図ることができる。
【０１８６】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１８７】
＜第８の実施の形態＞
本実施の形態は、本発明の第７の実施の形態に係るＡＤＣ回路における差動増幅回路を第３の実施の形態に係る差動増幅回路に変更したコンパレータ回路に関する。以下で説明する内容以外は第６の実施の形態に係るコンパレータ回路と同様である。
【０１８８】
［構成および基本動作］
図１９は、本発明の第８の実施の形態に係るＡＤＣ回路の構成を示す図である。
【０１８９】
図１９を参照して、ＡＤＣ回路５０２は、逐次比較ＡＤＣ回路であり、コンパレータ回路２０３と、ＤＡＣ（デジタル／アナログコンバータ）回路３１と、逐次比較レジスタ回路３２とを備える。ＤＡＣ回路３１は、電荷再分配型であり、キャパシタＣ０〜Ｃｎ，ＣＡと、スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２とを含む。スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２は、たとえば相補スイッチである。ここでは、説明を簡単にするために、コンパレータ回路２０３が、差動増幅回路１０３を１個だけ含む構成であると仮定する。
【０１９０】
スイッチＳＣ１は、ノードＶＤＡＣ＿ＯＵＴに接続される第１端と、差動増幅回路１０３の非反転入力端子に接続される第２端とを有する。スイッチＳＣ２は、基準電圧ＶＲＥＦが供給される基準電圧ノードＶＲＥＦおよび差動増幅回路１０３の反転入力端子に接続される第１端と、差動増幅回路１０３の非反転入力端子に接続される第２端とを有する。
【０１９１】
［動作］
次に、本発明の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作について図面を用いて説明する。
【０１９２】
図２０は、本発明の第８の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【０１９３】
図２０を参照して、ステップＳ１１〜Ｓ１４までの動作は本発明の第６の実施の形態に係るＡＤＣ回路におけるステップＳ１〜Ｓ４までの動作と同様であるため、ここでは詳細な説明を繰り返さない。
【０１９４】
次に、コンパレータ回路２０３は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの比較動作を行なう。
【０１９５】
より詳細には、コンパレータ回路２０３における差動増幅回路１０３は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをラッチ回路５１へ出力する。
【０１９６】
すなわち、差動増幅回路１０３は、キャパシタＣＬ１およびＣＬ２の放電動作を行なう（ステップＳ１５）。
【０１９７】
そして、逐次比較レジスタ回路３２におけるスイッチＳＣ１がオフし、スイッチＳＣ２がオンする。これにより、差動増幅回路１０３の非反転入力端子および反転入力端子の両方にそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３は、オフセット電圧ＶＯＳをキャンセルするための、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作を行なう（ステップＳ１６）。
【０１９８】
そして、逐次比較レジスタ回路３２におけるスイッチＳＣ１がオンし、スイッチＳＣ２がオフする。これにより、差動増幅回路１０３の非反転入力端子に電圧ＶＤＡＣ＿ＯＵＴが供給され、差動増幅回路１０３の反転入力端子に基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３は、電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作を行ない、出力電圧ＶＯＰおよびＶＯＮのレベル保持動作を行なう（ステップＳ１７）。
【０１９９】
ステップＳ１８〜Ｓ２２の動作は本発明の第７の実施の形態に係るＡＤＣ回路におけるステップＳ７〜Ｓ１１の動作と同様であるため、ここでは詳細な説明を繰り返さない。
【０２００】
したがって、本発明の第８の実施の形態に係るＡＤＣ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の利得の向上と、差動増幅回路におけるオフセット電圧のキャンセルによる電圧比較精度の向上とにより、本発明の第７の実施の形態に係るＡＤＣ回路と比べて、さらに、アナログ／デジタル変換における有効分解能の向上を図ることができる。
【０２０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【図３】本発明の第１の実施の形態に係る差動増幅回路における出力電圧の波形図である。
【図４】本発明の第１の実施の形態に係る差動増幅回路の消費電流を示すグラフ図である。
【図５】本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【図６】本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【図７】本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【図８】本発明の第３の実施の形態に係る差動増幅回路の構成を示す回路図である。
【図９】（ａ）は、本発明の第３の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第３の実施の形態に係る差動増幅回路の出力電圧の波形図である。
【図１０】本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１１】本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【図１２】（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【図１３】本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１４】（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【図１５】本発明の第６の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１６】（ａ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの消費電流の波形図である。
【図１７】本発明の第７の実施の形態に係るＡＤＣ回路の構成を示す図である。
【図１８】本発明の第７の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【図１９】本発明の第８の実施の形態に係るＡＤＣ回路の構成を示す図である。
【図２０】本発明の第８の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【符号の説明】
【０２０３】
２１ ラッチ回路本体、２２ バッファ回路、２３ リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）、３１ ＤＡＣ（デジタル／アナログコンバータ）回路、３２ 逐次比較レジスタ回路、５１ ラッチ回路、１０１〜１０３，１０１Ａ，１０１Ｂ，１０３Ａ，１０３Ｂ 差動増幅回路、２０１〜２０３ コンパレータ回路、５０１，５０２ ＡＤＣ回路、ＩＢＳ 定電流源、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４ ＰチャネルＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８ ＮチャネルＭＯＳトランジスタ、ＣＬ１，ＣＬ２，ＣＬ２１，ＣＬ２２，Ｃ０〜Ｃｎ，ＣＡ キャパシタ、Ｇ１，Ｇ２，Ｇ３，Ｇ４ インバータ回路、Ｇ５，Ｇ６ ＮＡＮＤ回路、Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２ スイッチ。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動増幅動作を実行する半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスのデジタル集積回路においてアナログ回路も集積するアナログ／デジタル混載集積回路が一般的に用いられている。そして、アナログ回路およびデジタル回路間を接続するインターフェイス部としてのアナログ／デジタルコンバータ（ＡＤＣ）回路の重要性が増している。
【０００３】
ＡＤＣ回路には、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型および２重積分型等様々な方式があるが、いずれの方式であっても電圧比較を行なうコンパレータ回路が必要である。
【０００４】
また、モバイル対応、電池の動作および発熱低減等、様々な理由によりＣＭＯＳアナログ／デジタル混載集積回路の低消費電流動作が求められており、ＣＭＯＳアナログ／デジタル混載集積回路で構成されるコンパレータ回路およびＡＤＣ回路等の低消費電流動作の必要性も増している。
【０００５】
たとえば、特許文献１には、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、動作状態として、リセット動作期間ならびに比較動作期間を有するコンパレータ回路であって、所定の差動入力電圧と差動入力基準電圧とを受けて、これらの入力電圧の電圧レベルを比較照合する全差動チョッパ型比較手段と、全差動チョッパ型比較手段より出力される差動出力を容量結合経由で受けるとともに、比較動作期間においてはオフセット補償されたストローブラッチ手段として動作して所定の差動デジタル電圧を生成して出力する全差動型増幅手段とを備える。
【０００６】
また、特許文献２にも、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、入力信号と基準信号とを比較するチョッパ型コンパレータであって、電源電位と基準電位との間に直列接続されている第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、第１のＰチャネルトランジスタのゲートと入力ノードとの間に接続されている第１のキャパシタと、第１のＮチャネルトランジスタのゲートと入力ノードとの間に接続されている第２のキャパシタと、基準信号を受ける第１の入力端子と入力ノードとの間に接続されている第１のスイッチと、入力信号を受ける第２の入力端子と入力ノードとの間に接続されている第２のスイッチと、第１のＰチャネルトランジスタのゲートに供給する第１のゲートバイアス電圧および第１のＮチャネルトランジスタのゲートに供給する第２のゲートバイアス電圧を生成するゲートバイアス電圧生成回路とを備える。そして、チョッパ型コンパレータは、第１のスイッチをオンさせることにより、第１および第２のゲートバイアス電圧をそれぞれ第１のＰチャネルトランジスタのゲートおよび第１のＮチャネルトランジスタのゲートに供給する制御回路を備える。そして、制御回路は、第１および第２のキャパシタをプリチャージした後、第１および第２のゲートバイアス電圧の供給を停止させ、第１のスイッチをオフさせ、第２のスイッチをオンさせることにより、第１および第２のキャパシタの容量結合によって、入力信号と基準信号との差分に応じた信号を第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタのゲートに供給する。
【０００７】
また、特許文献３には、以下のようなコンパレータ回路が開示されている。すなわち、第３のトランジスタ及び第４のトランジスタのうちの一方のトランジスタの他方電極に一方電極が接続された第５のトランジスタと、第５のトランジスタの制御電極と他方電極との間に接続された容量と、第３のトランジスタ及び第４のトランジスタのうちの他方のトランジスタの他方電極に一方電極が接続された第６のトランジスタと、第６のトランジスタの制御電極と他方電極との間に接続された定電圧源と、制御信号を入力する制御信号入力手段と、制御信号に応じて能動化され、出力電圧に応じて容量を選択的に充放電する充放電手段と、制御信号に応じて第１，第２のトランジスタの制御電極に所定電圧を選択的に与える所定電圧供給手段とを備える。所定電圧供給手段は制御信号に応じて第１，第２のトランジスタの制御電極に選択的に所定電圧を与える。充放電手段は、制御信号に応じて能動化され、出力電圧に応じて容量を選択的に充放電する。第５のトランジスタの導通抵抗は、容量の充電電圧に応じて変化する。第６のトランジスタの導通抵抗は、制御電極に一定電圧が与えられているため一定となる。出力電圧のレベルが反転した時点で容量の充放電が中止される。容量の充放電が中止された時点で第１，第２のトランジスタに流れる電流が等しくなる。その結果、オフセット電圧が０になるという効果がある。
【特許文献１】特開平１０−１０７６００号公報
【特許文献２】特開２００１−９４４２５号公報
【特許文献３】特開平５−５５８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、コンパレータ回路およびＡＤＣ回路等では、低消費電力化に加えて差動増幅動作の高速化も要求されている。差動増幅動作を高速化するためには、たとえば差動増幅回路の差動入力段におけるＭＯＳトランジスタの増幅率を大きくすることが考えられるが、レイアウト面積が増加してしまう。
【０００９】
ここで、特許文献２および３記載のコンパレータ回路では、動作の高速化が考慮されていない。
【００１０】
また、特許文献１記載のコンパレータ回路では、ストローブラッチ回路を等価的に２個のラッチ回路によって構成することにより、動作の高速化を図っているが、多数のトランジスタが必要となるため、小型化を図ることが困難である。
【００１１】
それゆえに、本発明の目的は、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、定電流源と、定電流源に結合された第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合された制御電極とを有する第１のトランジスタと、定電流源に結合された第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合された制御電極とを有する第２のトランジスタと、第１のトランジスタの第２導通電極に結合された第１導通電極と、第１の出力ノードに結合された第２導通電極と、制御電極とを有する第３のトランジスタと、第２のトランジスタの第２導通電極に結合された第１導通電極と、第２の出力ノードに結合された第２導通電極と、制御電極とを有する第４のトランジスタと、第１の出力ノード、第３のトランジスタの第２導通電極および第４のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第１のキャパシタと、第２の出力ノード、第４のトランジスタの第２導通電極および第３のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第２のキャパシタとを備える。
【発明の効果】
【００１３】
本発明によれば、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
【００１６】
図１を参照して、差動増幅回路１０１は、定電流源ＩＢＳと、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８と、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２と、キャパシタＣＬ１，ＣＬ２とを備える。
【００１７】
なお、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８、およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第１の実施の形態に係る差動増幅回路のように、１個のＮチャネルＭＯＳトランジスタまたは１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００１８】
定電流源ＩＢＳの第１端子が電源電圧ＶＤＤの供給される電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ１のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ３のソースに接続され、ゲートが入力ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の各々のソースが電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ４のソースに接続され、ゲートが入力ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタＭＰ３のゲートがＰチャネルＭＯＳトランジスタＭＰ５のドレインと、ＰチャネルＭＯＳトランジスタＭＰ７のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタＭＰ４のゲートがＰチャネルＭＯＳトランジスタＭＰ６のドレインと、ＰチャネルＭＯＳトランジスタＭＰ８のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ５およびＭＰ６の各々のゲートに制御電圧ＶＰ１が供給される。ＰチャネルＭＯＳトランジスタＭＰ７およびＭＰ８の各々のゲートに制御電圧ＶＰ１Ｂが供給される。ＰチャネルＭＯＳトランジスタＭＰ７のドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ８のドレインが出力ノードＮ３に接続される。キャパシタＣＬ１は、第１端子が出力ノードＮ３に接続され、第２端子が接地電圧ＶＳＳの供給される接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ１は、キャパシタＣＬ１と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１のドレインがキャパシタＣＬ１の第１端子に接続され、ソースがキャパシタＣＬ１の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ１のゲートに制御電圧ＶＰ０が供給される。キャパシタＣＬ２の第１端子が出力ノードＮ４に接続され、第２端子が接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２は、キャパシタＣＬ２と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ２のドレインがキャパシタＣＬ２の第１端子に接続され、ソースがキャパシタＣＬ２の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ２のゲートに制御電圧ＶＰ０が供給される。
【００１９】
入力ノードＮ１およびＮ２にそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０１は、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【００２０】
［動作］
次に、本発明の第１の実施の形態に係る差動増幅回路の動作について説明する。
【００２１】
図２は、本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【００２２】
図２を参照して、差動増幅回路１０１の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ１）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオンする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。
【００２３】
状態ＳＴ１においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０１において電流が消費されない。
【００２４】
次に、差動増幅回路１０１の起動時から２μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ２）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオフし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオンし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオフする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオンする。
【００２５】
また、状態ＳＴ２においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオンすることにより、入力電圧ＶＩＰに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ３を介してキャパシタＣＬ１へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオンすることにより、入力電圧ＶＩＮに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ４を介してキャパシタＣＬ２へ流れる。すなわち、ＰチャネルＭＯＳトランジスタＭＰ１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＰチャネルＭＯＳトランジスタＭＰ２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、定電流源ＩＢＳからの定電流Ｉｂがこれらの出力抵抗値の比に基づいてＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配される。以上により、キャパシタＣＬ１およびＣＬ２が充電される。
【００２６】
この結果、出力ノードＮ３には、キャパシタＣＬ１に充電される電荷量とキャパシタＣＬ１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２に充電される電荷量とキャパシタＣＬ２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００２７】
このとき、出力電圧ＶＯＰが、オン状態のＰチャネルＭＯＳトランジスタＭＰ８を介してＰチャネルＭＯＳトランジスタＭＰ４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＰチャネルＭＯＳトランジスタＭＰ７を介してＰチャネルＭＯＳトランジスタＭＰ３のゲートに供給される。これにより、差動増幅回路１０１において以下のような正帰還動作が行なわれる。
【００２８】
図３は、本発明の第１の実施の形態に係る差動増幅回路における出力電圧の波形図である。図４は、本発明の第１の実施の形態に係る差動増幅回路の消費電流を示すグラフ図である。
【００２９】
図３および図４は、入力電圧ＶＩＰを２．４９ボルトに設定し、入力電圧ＶＩＮを２．５ボルトに設定した場合を示している。また、ＴＡＭＰは差動増幅回路１０１の増幅時間を示している。
【００３０】
図３を参照して、入力電圧ＶＩＰが入力電圧ＶＩＮより大きい場合には、出力電圧ＶＯＰが出力電圧ＶＯＮより大きくなり、キャパシタＣＬ１およびＣＬ２が充電されるにつれて出力電圧ＶＯＰと出力電圧ＶＯＮとの差が大きくなっていく。そうすると、ＰチャネルＭＯＳトランジスタＭＰ３のゲート電圧とＰチャネルＭＯＳトランジスタＭＰ４のゲート電圧との差が大きくなる。
【００３１】
そして、差動増幅回路１０１の起動時から約２．１μ秒経過した時刻において、出力電圧ＶＯＰと出力電圧ＶＯＮとの電圧差が所定値より大きくなると、正帰還動作が始まる、すなわちＰチャネルＭＯＳトランジスタＭＰ４のソースおよびドレイン間を電流が流れにくくなる。
【００３２】
このような正帰還動作により、出力電圧ＶＯＰおよびＶＯＮの電圧差が急速に大きくなり、出力電圧ＶＯＰが電源電圧ＶＤＤに近づく。すなわち、差動増幅回路１０１の差動増幅結果が短時間で得られるため、差動増幅動作の高速化を図ることができる。
【００３３】
図４を参照して、正帰還動作が始まるとキャパシタＣＬ１のみが充電されるため、差動増幅回路１０１の消費電流が、差動増幅回路１０１の起動時から約２．１秒経過した時刻から急速に減少している。すなわち、差動増幅回路１０１の消費電流が低減されている。
【００３４】
再び図２を参照して、次に、差動増幅回路１０１の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフする。また、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【００３５】
状態ＳＴ３においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０１において電流が消費されない。
【００３６】
このような構成により、状態ＳＴ２においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。
【００３７】
したがって、本発明の第１の実施の形態に係る差動増幅回路では、消費電流を低減するとともに差動増幅動作の高速化を図ることができる。また、本発明の第１の実施の形態に係る差動増幅回路は、少数のトランジスタを備える簡易な構成であるため、小型化を図ることができる。また、差動増幅動作の高速化により、利得を増大させることができる。
【００３８】
ここで、差動増幅回路１０１において、正帰還動作が行なわれないと仮定した場合、すなわち、出力電圧ＶＯＰがＰチャネルＭＯＳトランジスタＭＰ４のゲートに伝達されず、かつ出力電圧ＶＯＮがＰチャネルＭＯＳトランジスタＭＰ３のゲートに伝達されないと仮定した場合について考える。
【００３９】
この場合、出力電圧ＶＯＰおよびＶＯＮによるＰチャネルＭＯＳトランジスタＭＰ３またはＭＰ４の出力電流の制限がなくなることから、差動増幅回路１０１において、定電流源ＩＢＳからの定電流ＩｂをＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配する能力が弱くなる。このため、キャパシタＣＬ１へ流れる電流とキャパシタＣＬ２へ流れる電流との差を大きくできなくなることから、キャパシタＣＬ１のみが充電される状態をつくることができない。
【００４０】
また、キャパシタＣＬ１およびＣＬ２のいずれか一方が満充電されると、入力電圧ＶＩＰと入力電圧ＶＩＮとの差に基づかずに定電流Ｉｂが他方のキャパシタへ流れることにより、入力電圧ＶＩＰおよびＶＩＮに基づかずに他方のキャパシタが充電されてしまう場合がある。これを防ぐために、一方のキャパシタが満充電されるまでに所望の出力電圧ＶＯＰおよびＶＯＮが得られるように、状態ＳＴ２の継続時間、キャパシタＣＬ１およびＣＬ２の容量値および定電流Ｉｂの値を設定する必要がある。
【００４１】
しかしながら、本発明の第１の実施の形態に係る差動増幅回路では、出力電圧ＶＯＰがＰチャネルＭＯＳトランジスタＭＰ４のゲートに伝達され、かつ出力電圧ＶＯＮがＰチャネルＭＯＳトランジスタＭＰ３のゲートに伝達される。このような構成により、前述のような正帰還動作を行なうことができるため、キャパシタＣＬ１のみが充電される状態をつくることができる。また、一方のキャパシタが満充電されるまでの時間に関係なく状態ＳＴ２の継続時間、キャパシタＣＬ１およびＣＬ２の容量値および定電流Ｉｂの値を自由に設定することができる。
【００４２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００４３】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路と比べて異なる範囲の入力電圧に対応する差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００４４】
［構成および基本動作］
図５は、本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【００４５】
図５を参照して、差動増幅回路１０２は、定電流源ＩＢＳと、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８と、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２と、キャパシタＣＬ２１，ＣＬ２２とを備える。
【００４６】
なお、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８、およびＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第２の実施の形態に係る差動増幅回路のように、１個のＮチャネルＭＯＳトランジスタまたは１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００４７】
定電流源ＩＢＳの第１端子が接地電圧ＶＳＳの供給される接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２１のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２３のソースに接続され、ゲートが入力ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタＭＮ２５およびＭＮ２６の各々のソースが接地ノードＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＭＮ２２のソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２４のソースに接続され、ゲートが入力ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＭＮ２３のゲートがＮチャネルＭＯＳトランジスタＭＮ２５のドレインと、ＮチャネルＭＯＳトランジスタＭＮ２７のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＮチャネルＭＯＳトランジスタＭＮ２４のゲートがＮチャネルＭＯＳトランジスタＭＮ２６のドレインと、ＮチャネルＭＯＳトランジスタＭＮ２８のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２５およびＭＮ２６の各々のゲートに制御電圧ＶＰ１が供給される。ＮチャネルＭＯＳトランジスタＭＮ２７およびＭＮ２８の各々のゲートに制御電圧ＶＰ１Ｂが供給される。ＮチャネルＭＯＳトランジスタＭＮ２７のドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２８のドレインが出力ノードＮ３に接続される。キャパシタＣＬ２１は、第１端子が出力ノードＮ３に接続され、第２端子が電源電圧ＶＤＤの供給される電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２１は、キャパシタＣＬ２１と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２１のドレインがキャパシタＣＬ２１の第１端子に接続され、ソースがキャパシタＣＬ２１の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２１のゲートに制御電圧ＶＰ０が供給される。キャパシタＣＬ２２の第１端子が出力ノードＮ４に接続され、第２端子が電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＭＰ２２は、キャパシタＣＬ２２と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２２のドレインがキャパシタＣＬ２２の第１端子に接続され、ソースがキャパシタＣＬ２２の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２２のゲートに制御電圧ＶＰ０が供給される。
【００４８】
入力ノードＮ１およびＮ２にそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０２は、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【００４９】
［動作］
次に、本発明の第２の実施の形態に係る差動増幅回路の動作について説明する。
【００５０】
図６は、本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【００５１】
図６を参照して、差動増幅回路１０２の起動時から１μ秒経過した時刻において、キャパシタＣＬ２１およびＣＬ２２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ１）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオンし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフし、かつＰチャネルＭＯＳトランジスタＭＰ２１およびＭＰ２２がオンする。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフする。以上により、キャパシタＣＬ２１およびＣＬ２２に蓄えられている電荷が放電される。
【００５２】
状態ＳＴ１においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフ状態であるため、電源ノードＶＤＤからキャパシタＣＬ２１およびＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介して電流が流れない。また、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフ状態であるため、電源ノードＶＤＤからＮチャネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８を介して接地ノードＶＳＳへ電流が流れない。すなわち、差動増幅回路１０２において電流が消費されない。
【００５３】
次に、差動増幅回路１０２の起動時から２μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ２１およびＣＬ２２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ２）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオフし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオンし、かつＰチャネルＭＯＳトランジスタＭＰ２１およびＭＰ２２がオフする。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオンする。
【００５４】
また、状態ＳＴ２においては、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２１がオンすることにより、入力電圧ＶＩＰに基づく電流が電源ノードＶＤＤからキャパシタＣＬ２１ならびにＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２３を介して定電流源ＩＢＳへ流れる。また、ＮチャネルＭＯＳトランジスタＭＮ２２がオンすることにより、入力電圧ＶＩＮに基づく電流が電源ノードＶＤＤからキャパシタＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２２およびＭＮ２４を介して定電流源ＩＢＳへ流れる。すなわち、ＮチャネルＭＯＳトランジスタＭＮ２１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＮチャネルＭＯＳトランジスタＭＮ２２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、これらの出力抵抗値の比に基づいてＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２２から定電流源ＩＢＳへ定電流Ｉｂが流れる。以上により、キャパシタＣＬ２１およびＣＬ２２が充電される。
【００５５】
この結果、出力ノードＮ３には、キャパシタＣＬ２１に充電される電荷量とキャパシタＣＬ２１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２２に充電される電荷量とキャパシタＣＬ２２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００５６】
このとき、出力電圧ＶＯＰが、オン状態のＮチャネルＭＯＳトランジスタＭＮ２８を介してＮチャネルＭＯＳトランジスタＭＮ２４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＮチャネルＭＯＳトランジスタＭＮ２７を介してＮチャネルＭＯＳトランジスタＭＮ２３のゲートに供給される。これにより、差動増幅回路１０２において以下のような正帰還動作が行なわれる。
【００５７】
たとえば、入力電圧ＶＩＰが入力電圧ＶＩＮより大きい場合には、出力電圧ＶＯＰが出力電圧ＶＯＮより小さくなり、キャパシタＣＬ１およびＣＬ２が充電されるにつれて出力電圧ＶＯＰと出力電圧ＶＯＮとの差が大きくなっていく。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２３のゲート電圧とＮチャネルＭＯＳトランジスタＭＮ２４のゲート電圧との差が大きくなる。
【００５８】
そして、出力電圧ＶＯＰと出力電圧ＶＯＮとの電圧差が所定値より大きくなると、正帰還動作が始まる、すなわちＭチャネルＭＯＳトランジスタＭＮ２４のソースおよびドレイン間を電流が流れにくくなる。
【００５９】
このような正帰還動作により、出力電圧ＶＯＰおよびＶＯＮの電圧差が急速に大きくなり、出力電圧ＶＯＰが接地電圧ＶＳＳに近づく。すなわち、差動増幅回路１０２の差動増幅結果が短時間で得られるため、差動増幅動作の高速化を図ることができる。
【００６０】
正帰還動作が始まるとキャパシタＣＬ１のみが充電されるため、差動増幅回路１０２の消費電流が急速に減少する。すなわち、差動増幅回路１０２の消費電流を低減することができる。
【００６１】
次に、差動増幅回路１０２の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ３）。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６がオンし、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２はオフ状態のままである。そして、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフする。以上により、差動増幅回路１０２の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【００６２】
状態ＳＴ３においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４がオフ状態であるため、電源ノードＶＤＤからキャパシタＣＬ２１およびＣＬ２２ならびにＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介してへ電流が流れない。また、ＮチャネルＭＯＳトランジスタＭＮ２７，ＭＮ２８がオフ状態であるため、電源ノードＶＤＤからＮチャネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８を介して接地ノードＶＳＳへ電流が流れない。すなわち、差動増幅回路１０２において電流が消費されない。
【００６３】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第２の実施の形態に係る差動増幅回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。
【００６４】
ここで、本発明の第１の実施の形態に係る差動増幅回路１０１の入力電圧範囲は、０Ｖ側である。すなわち、０Ｖから電圧Ｖｉｎｒ１である。電圧Ｖｉｎｒ１は、定電流源ＩＢＳのオーバードライブ電圧ΔＯＶ＿ＩＢと、ＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２が飽和領域で動作するために必要な電圧（閾値電圧ＶＴ＿ＭＰ＋オーバードライブ電圧ΔＯＶ＿ＭＰ）とを加えた電圧を電源電圧ＶＤＤから引いた電圧である。すなわち、Ｖｉｎｒ１＝ＶＤＤ−ΔＯＶ＿ＩＢ−ＶＴ＿ＭＰ−ΔＯＶ＿ＭＰである。
【００６５】
一方、本発明の第２の実施の形態に係る差動増幅回路１０２の入力電圧範囲は、電源電圧ＶＤＤ側である。すなわち、電圧Ｖｉｎｒ２から電源電圧ＶＤＤである。電圧Ｖｉｎｒ２は、定電流源ＩＢＳのオーバードライブ電圧ΔＯＶ＿ＩＢと、ＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２２が飽和領域で動作するために必要な電圧（閾値電圧ＶＴ＿ＭＮ＋オーバードライブ電圧ΔＯＶ＿ＭＮ）とを加えた電圧である。すなわち、Ｖｉｎｒ２＝ΔＯＶ＿ＩＢ＋ＶＴ＿ＭＮ＋ΔＯＶ＿ＭＮである。
【００６６】
したがって、本発明の第２の実施の形態に係る差動増幅回路では、第１の実施の形態に係る差動増幅回路と比べて異なる範囲の入力電圧に対応することができる。
【００６７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６８】
＜第３の実施の形態＞
本実施の形態は、オフセット電圧をキャンセルする機能を追加した差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００６９】
［構成および基本動作］
図７は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【００７０】
図７を参照して、以下、差動増幅回路１０３の入力トランジスタすなわちＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２の製造ばらつきに起因するオフセット電圧をＶＯＳとし、オフセット電圧ＶＯＳが差動増幅回路１０３の非反転入力端子に供給されているものとする。また、差動増幅回路１０３の利得をＡとする。
【００７１】
図８は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す回路図である。
図８を参照して、差動増幅回路１０３は、本発明の第１の実施の形態に係る差動増幅回路と比べて、さらに、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０を備える。
【００７２】
なお、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０の各々は、他のスイッチ素子であってもよい。たとえば、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。また、電圧レベルおよびオン抵抗の電圧依存性に問題がなければ、本発明の第３の実施の形態に係る差動増幅回路のように、１個のＰチャネルＭＯＳトランジスタを用いて実現することができる。
【００７３】
ＰチャネルＭＯＳトランジスタＭＰ９のソースがＰチャネルＭＯＳトランジスタＭＰ１のドレインと、ＰチャネルＭＯＳトランジスタＭＰ３のソースとに接続され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ１０のソースがＰチャネルＭＯＳトランジスタＭＰ２のドレインと、ＰチャネルＭＯＳトランジスタＭＰ４のソースとに接続され、ドレインが出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタＭＰ９およびＭＰ１０の各々のゲートに制御電圧ＶＰ２が供給される。
【００７４】
［動作］
次に、本発明の第３の実施の形態に係る差動増幅回路の動作について説明する。
【００７５】
図９（ａ）は、本発明の第３の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第３の実施の形態に係る差動増幅回路の出力電圧の波形図である。
【００７６】
図９（ａ）および（ｂ）を参照して、差動増幅回路１０３の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ１）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７〜ＭＰ１０がオフし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオンする。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。
【００７７】
状態ＳＴ１においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＰ１０がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０３において電流が消費されない。
【００７８】
次に、差動増幅回路１０３の起動時から２μ秒経過した時刻において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ローレベルに設定される（状態ＳＴ２）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０がオンし、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はオン状態のままであり、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４はオフ状態のままである。
【００７９】
また、状態ＳＴ２においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ９を介してキャパシタＣＬ２へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ１０を介してキャパシタＣＬ１へ流れる。これにより、キャパシタＣＬ１およびＣＬ２が充電され、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、以下の式を満たす。
【００８０】
ＶＯＰ−ＶＯＮ＝−Ａ×ＶＯＳ・・・（１）
ここで、基準電圧ＶＲＥＦは、差動増幅回路１０３の前段のアナログ回路における接地電圧であることが好ましい。たとえば、差動増幅回路１０３を含む回路が単電源すなわち電源電圧ＶＤＤのみで動作する場合、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧である。たとえば、電源電圧ＶＤＤが５Ｖである場合には、基準電圧ＶＲＥＦは２．５Ｖである。
【００８１】
次に、差動増幅回路１０３の起動時から３μ秒経過した時刻において、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ３）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオフし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオンし、かつＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０がオフする。また、ＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオンする。
【００８２】
また、状態ＳＴ３においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオンすることにより、入力電圧ＶＩＰに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ３を介してキャパシタＣＬ１へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオンすることにより、入力電圧ＶＩＮに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ４を介してキャパシタＣＬ２へ流れる。すなわち、ＰチャネルＭＯＳトランジスタＭＰ１は、入力電圧ＶＩＰに基づいて出力抵抗値を変更し、ＰチャネルＭＯＳトランジスタＭＰ２は、入力電圧ＶＩＮに基づいて出力抵抗値を変更する。そして、定電流源ＩＢＳからの定電流Ｉｂがこれらの出力抵抗値の比に基づいてＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２へそれぞれ分配される。以上により、キャパシタＣＬ１およびＣＬ２が充電される。
【００８３】
この結果、出力ノードＮ３には、キャパシタＣＬ１に充電される電荷量とキャパシタＣＬ１の容量値とに基づく出力電圧ＶＯＰが生じる。また、出力ノードＮ４には、キャパシタＣＬ２に充電される電荷量とキャパシタＣＬ２の容量値とに基づく出力電圧ＶＯＮが生じる。
【００８４】
このとき、出力電圧ＶＯＰが、オン状態のＰチャネルＭＯＳトランジスタＭＰ８を介してＰチャネルＭＯＳトランジスタＭＰ４のゲートに供給される。また、出力電圧ＶＯＮが、オン状態のＰチャネルＭＯＳトランジスタＭＰ７を介してＰチャネルＭＯＳトランジスタＭＰ３のゲートに供給される。これにより、差動増幅回路１０３においても本発明の第１の実施の形態に係る差動増幅回路と同様の正帰還動作が行なわれる。
【００８５】
ここで、出力電圧ＶＯＰおよびＶＯＮの各々は、入力電圧ＶＩＰ，ＶＩＮの電圧値およびオフセット電圧ＶＯＳの電圧値に対応した値となる。そして、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷を考慮しない場合、以下の式を満たす。
【００８６】
ＶＯＰ−ＶＯＮ＝Ａ×（ＶＩＰ−ＶＩＮ＋ＶＯＳ）・・・（２）
ここで、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷は、状態ＳＴ３においてキャパシタＣＬ１およびＣＬ２に充電された電荷と極性が逆である。したがって、出力電圧ＶＯＰおよび出力電圧ＶＯＮは、実際には以下の式を満たす。
【００８７】
ＶＯＰ−ＶＯＮ＝Ａ×（ＶＩＰ−ＶＩＮ＋ＶＯＳ）−Ａ×ＶＯＳ＝Ａ×（ＶＩＰ−ＶＩＮ）・・・（３）
次に、差動増幅回路１０１の起動時から４μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ４）。そうすると、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６がオンし、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフする。また、ＰチャネルＭＯＳトランジスタＭＰ９，ＭＰ１０およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態のままである。そして、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がオフする。以上により、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮは、式（３）の関係を維持する。
【００８８】
状態ＳＴ４においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ９，ＭＰ１０がオフ状態であるため、定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。また、ＰチャネルＭＯＳトランジスタＭＰ７，ＭＰ８がオフ状態であるため、電源ノードＶＤＤからＰチャネルＭＯＳトランジスタＭＰ５〜ＭＰ８を介してキャパシタＣＬ１およびＣＬ２へ電流が流れない。すなわち、差動増幅回路１０３において電流が消費されない。
【００８９】
このように、状態ＳＴ２およびＳＴ３においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。
【００９０】
ところで、センサ等のＣＭＯＳアナログ／デジタル混載集積回路に内蔵されるＡＤＣ回路の近年の高精度化により、ＡＤＣ回路に搭載されるコンパレータ回路の電圧比較精度の向上が要求されている。ここで、コンパレータ回路の電圧比較精度を低下させる要因の一つとして、コンパレータ回路にオフセット電圧が生じることがあげられる。すなわち、コンパレータ回路内の差動増幅回路に含まれるＭＯＳトランジスタ等の製造ばらつきによってオフセット電圧が生じる。特に、差動増幅回路の入力段におけるＭＯＳトランジスタで生じるオフセット電圧が問題となる。
【００９１】
しかしながら、本発明の第３の実施の形態に係る差動増幅回路では、式（３）の関係を満たす出力電圧ＶＯＰおよびＶＯＮを得ることができるため、出力電圧ＶＯＰおよびＶＯＮからオフセット電圧ＶＯＳをキャンセルすることができる。
【００９２】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第３の実施の形態に係る差動増幅回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、本発明の第３の実施の形態に係る差動増幅回路では、オフセット電圧を低減することにより、電圧比較精度の向上を図ることができる。
【００９３】
なお、本発明の第３の実施の形態に係る差動増幅回路では、状態ＳＴ２における基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作において、キャパシタＣＬ１およびＣＬ２が飽和しないような利得を設定することが好ましい。
【００９４】
また、本発明の第２の実施の形態に係る差動増幅回路と同様に、差動増幅回路１０３におけるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを入れ替えることにより、入力電圧範囲を電源電圧ＶＤＤ側に設定することができる。
【００９５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００９６】
＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路にラッチ回路を加えたコンパレータ回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００９７】
［構成および基本動作］
図１０は、本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【００９８】
図１０を参照して、コンパレータ回路２０１は、差動増幅回路１０１と、ラッチ回路５１とを備える。なお、差動増幅回路１０１は、差動増幅回路１０２であってもよい。
【００９９】
ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１００】
図１１は、本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【０１０１】
図１１を参照して、ラッチ回路５１は、ラッチ回路本体２１と、バッファ回路２２と、リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）２３とを含む。ラッチ回路本体２１は、ＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４と、ＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８とを含む。バッファ回路２２は、インバータ回路Ｇ１，Ｇ２，Ｇ３，Ｇ４を含む。リセットセットフリップフロップ回路２３は、ＮＡＮＤ回路Ｇ５およびＧ６を含む。
【０１０２】
ＮチャネルＭＯＳトランジスタＭＮ１１のゲートがラッチ回路５１の非反転入力端子に該当する。ＮチャネルＭＯＳトランジスタＭＮ１２のゲートがラッチ回路５１の反転入力端子に該当する。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２のゲートには、それぞれ出力電圧ＶＯＰおよびＶＯＮが供給される。
【０１０３】
ＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２ならびにＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６は、制御電圧ＶＬＡＴＣＨに基づいてラッチ動作を開始する。
【０１０４】
ＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４ならびにＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４は、ラッチ回路本体２１の出力電圧を急速に決定するための正帰還回路を構成する。
【０１０５】
ＮチャネルＭＯＳトランジスタＭＮ１７およびＭＮ１８は、ラッチ回路５１がラッチ動作を行なっていないときにラッチ回路本体２１の出力電圧を一定に保つ。
【０１０６】
リセットセットフリップフロップ回路２３は、バッファ回路２２を介して受けたラッチ回路本体２１の出力電圧を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして外部へ出力する。
【０１０７】
ラッチ回路５１では、出力電圧ＶＯＰが出力電圧ＶＯＮより大きい場合は出力電圧ＶＯＵＴＰが論理ハイレベルかつ出力電圧ＶＯＵＴＮが論理ローレベルとなり、出力電圧ＶＯＰが出力電圧ＶＯＮより小さい場合は出力電圧ＶＯＵＴＰが論理ローレベルかつ出力電圧ＶＯＵＴＮが論理ハイレベルとなる。また、ラッチ回路５１では、ラッチ動作を行なっていないときには電流が消費されない。
【０１０８】
［動作］
次に、本発明の第４の実施の形態に係るコンパレータ回路の動作について説明する。
【０１０９】
図１２（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【０１１０】
図１２（ａ）および（ｂ）を参照して、コンパレータ回路２０１の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１およびＳＴ２）。
【０１１１】
次に、差動増幅回路１０１の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。そうすると、差動増幅回路１０１の差動増幅結果が保持される、すなわち出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１１２】
そして、差動増幅回路１０１の起動時から３μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１１３】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１１４】
差動増幅回路１０１においては状態ＳＴ２においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ３のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１１５】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第４の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１１６】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１１７】
＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係るコンパレータ回路における差動増幅回路を複数段にしたコンパレータ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【０１１８】
［構成および基本動作］
図１３は、本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【０１１９】
図１３を参照して、コンパレータ回路２０２は、差動増幅回路１０１Ａおよび１０１Ｂと、ラッチ回路５１とを備える。差動増幅回路１０１Ａおよび１０１Ｂの構成は差動増幅回路１０１と同様である。
【０１２０】
入力ノードＮ１ＡおよびＮ２Ａにそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０１Ａは、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【０１２１】
差動増幅回路１０１Ｂは、出力ノードＮ３Ａおよび出力ノードＮ４Ａを介して差動増幅回路１０１Ａからそれぞれ受けた電圧、すなわち入力ノードＮ１Ｂの電圧と入力ノードＮ２Ｂの電圧との差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＢおよびＮ４Ｂへ出力する。
【０１２２】
ラッチ回路５１の非反転入力端子と出力ノードＮ３Ｂとが接続される。ラッチ回路５１の反転入力端子と出力ノードＮ４Ｂとが接続される。ラッチ回路５１は、差動増幅回路１０１Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１２３】
［動作］
次に、本発明の第５の実施の形態に係るコンパレータ回路の動作について説明する。
【０１２４】
図１４（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【０１２５】
図１４（ａ）および（ｂ）を参照して、コンパレータ回路２０２の起動時から１μ秒経過した時刻において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ１）。このとき、差動増幅回路１０１Ａおよび１０１Ｂの各々において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２６】
次に、コンパレータ回路２０２の起動時から２μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベルに設定される（状態ＳＴ２）。このとき、差動増幅回路１０１ＡのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そして、差動増幅回路１０１Ａにおいて、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１２７】
さらに、差動増幅回路１０１ＡにおけるキャパシタＣＬ１およびＣＬ２の各々に充電された電圧は、差動増幅回路１０１Ａの出力電圧ＶＯＰおよびＶＯＮとして差動増幅回路１０１ＢのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ供給される。そして、差動増幅回路１０１Ｂにおいて、差動増幅回路１０１Ａの出力電圧ＶＯＰおよびＶＯＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１２８】
これらの充電動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２９】
ここで、コンパレータ回路２０２の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１およびＳＴ２）。
【０１３０】
次に、コンパレータ回路２０２の起動時から３μ秒経過した時刻において、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ３）。このとき、差動増幅回路１０１Ａおよび１０１Ｂの各々において、出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１３１】
そして、コンパレータ回路２０２の起動時から３μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０１Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１３２】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１３３】
差動増幅回路１０１Ａおよび１０１Ｂにおいては状態ＳＴ２においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ３のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１３４】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第５の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１３５】
また、本発明の第５の実施の形態に係るコンパレータ回路では、本発明の第４の実施の形態に係るコンパレータ回路と比べて、差動増幅回路１０１Ａおよび１０１Ｂを備える構成により、増幅能力が高くなるため、指数関数的に電圧比較結果を得る時間を早くすることができる。また、増幅能力が高くなることにより、入力電圧ＶＩＰおよびＶＩＮのより微小な差をラッチ回路５１が判定できる電圧にまで増幅できるため、電圧比較精度をさらに向上することができる。
【０１３６】
なお、本発明の第５の実施の形態に係るコンパレータ回路では、差動増幅回路の段数が２段であるとしたが、これに限定するものではない。段数をさらに増やすことで、より高速でかつ電圧比較精度の高いコンパレータ回路を実現することができる。
【０１３７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１３８】
＜第６の実施の形態＞
本実施の形態は、第５の実施の形態に係るコンパレータ回路における差動増幅回路を第３の実施の形態に係る差動増幅回路に変更したコンパレータ回路に関する。以下で説明する内容以外は第３の実施の形態に係る差動増幅回路と同様である。
【０１３９】
［構成および基本動作］
図１５は、本発明の第６の実施の形態に係るコンパレータ回路の構成を示す図である。
【０１４０】
図１５を参照して、コンパレータ回路２０３は、差動増幅回路１０３Ａおよび１０３Ｂと、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎと、ラッチ回路５１とを備える。差動増幅回路１０３Ａおよび１０３Ｂの構成は差動増幅回路１０３と同様である。
【０１４１】
スイッチＳ１Ｐは、出力ノードＮ３Ａと差動増幅回路１０３Ｂの非反転入力端子との間に接続される。スイッチＳ１Ｎは、出力ノードＮ４Ａと差動増幅回路１０３Ｂの反転入力端子との間に接続される。スイッチＳ２Ｐは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ５Ｂと差動増幅回路１０３Ｂの非反転入力端子との間に接続される。スイッチＳ２Ｎは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ６Ｂと差動増幅回路１０３Ｂの反転入力端子との間に接続される。
【０１４２】
ラッチ回路５１の非反転入力端子と出力ノードＮ３Ｂとが接続される。ラッチ回路５１の反転入力端子と出力ノードＮ４Ｂとが接続される。
【０１４３】
入力ノードＮ１ＡおよびＮ２Ａにそれぞれ比較対象である入力電圧ＶＩＰおよびＶＩＮが供給される。差動増幅回路１０３Ａは、入力電圧ＶＩＰおよびＶＩＮの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＡおよびＮ４Ａへ出力する。
【０１４４】
差動増幅回路１０３Ｂは、出力ノードＮ３Ａおよび出力ノードＮ４Ａを介して差動増幅回路１０３Ａからそれぞれ受けた電圧、すなわち入力ノードＮ１Ｂの電圧と入力ノードＮ２Ｂの電圧との差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをそれぞれ出力ノードＮ３ＢおよびＮ４Ｂへ出力する。
【０１４５】
ラッチ回路５１は、差動増幅回路１０３Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１４６】
［動作］
次に、本発明の第６の実施の形態に係るコンパレータ回路の動作について説明する。
【０１４７】
図１６（ａ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの消費電流の波形図である。
【０１４８】
図１６（ａ）および（ｂ）を参照して、コンパレータ回路２０３の起動時から１μ秒経過した時刻において、制御電圧ＶＳ１およびＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ハイレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ１）。そうすると、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎがオフする。また、差動増幅回路１０３Ａおよび１０３Ｂの各々において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。この動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１４９】
次に、コンパレータ回路２０３の起動時から２μ秒経過した時刻において、制御電圧ＶＳ１が論理ローレベル、制御電圧ＶＳ２が論理ハイレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベル、制御電圧ＶＰ２が論理ローレベルに設定される（状態ＳＴ２）。そうすると、スイッチＳ２Ｐ，Ｓ２Ｎがオンする。また、スイッチＳ１Ｐ，Ｓ１Ｎはオフ状態のままである。このとき、差動増幅回路１０３Ａおよび１０３Ｂの各々のＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３Ａおよび１０３Ｂの各々において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１５０】
次に、コンパレータ回路２０３の起動時から３μ秒経過した時刻において、制御電圧ＶＳ１が論理ハイレベル、制御電圧ＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ハイレベル、制御電圧ＶＰ１Ｂが論理ローレベル、制御電圧ＶＰ２が論理ハイレベルに設定される（状態ＳＴ３）。そうすると、スイッチＳ２Ｐ，Ｓ２Ｎがオフする。また、スイッチＳ１Ｐ，Ｓ１Ｎがオンする。このとき、差動増幅回路１０３ＡのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶＩＰおよびＶＩＮが供給される。そして、差動増幅回路１０３Ａにおいて、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１５１】
さらに、差動増幅回路１０３ＡにおけるキャパシタＣＬ１およびＣＬ２の各々に充電された電圧は、差動増幅回路１０３Ａの出力電圧ＶＯＰおよびＶＯＮとして差動増幅回路１０３ＢのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ供給される。そして、差動増幅回路１０３Ｂにおいて、差動増幅回路１０３Ａの出力電圧ＶＯＰおよびＶＯＮによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。
【０１５２】
これらの充電動作については本発明の第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１５３】
ここで、コンパレータ回路２０３の起動時から３μ秒経過した時刻までは、制御電圧ＶＬＡＴＣＨは論理ローレベルに設定される（状態ＳＴ１〜ＳＴ３）。
【０１５４】
次に、コンパレータ回路２０３の起動時から４μ秒経過した時刻において、制御電圧ＶＳ１および制御電圧ＶＳ２が論理ローレベル、制御電圧ＶＰ０が論理ローレベル、制御電圧ＶＰ１が論理ローレベル、制御電圧ＶＰ１Ｂが論理ハイレベルに設定される（状態ＳＴ４）。このとき、差動増幅回路１０３Ａおよび１０３Ｂの各々において、出力電圧ＶＯＰおよびＶＯＮのレベルが保持される。
【０１５５】
そして、コンパレータ回路２０３の起動時から４μ秒経過した時刻から所定時間経過後、制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルに設定される。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨが論理ローレベルから論理ハイレベルになると、ラッチ回路５１は、差動増幅回路１０３Ｂから受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１５６】
ラッチ回路５１によるラッチ動作後は、任意の時間において入力電圧ＶＩＰおよびＶＩＮの比較結果をラッチ回路５１の出力電圧から得ることができる。
【０１５７】
差動増幅回路１０３Ａおよび１０３Ｂにおいては状態ＳＴ２およびＳＴ３においてのみ電流が消費され、かつラッチ回路５１においては、状態ＳＴ４のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。
【０１５８】
その他の構成および動作は第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第６の実施の形態に係るコンパレータ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路におけるオフセット電圧のキャンセル、差動増幅回路の差動増幅動作の高速化および差動増幅回路の利得の向上により、電圧比較精度の向上を図ることができる。
【０１５９】
また、本発明の第６の実施の形態に係るコンパレータ回路では、差動増幅回路１０３Ａおよび１０３Ｂを備える構成により、増幅能力が高くなるため、指数関数的に電圧比較結果を得る時間を早くすることができる。また、増幅能力が高くなることにより、入力電圧ＶＩＰおよびＶＩＮのより微小な差をラッチ回路５１が判定できる電圧にまで増幅できるため、電圧比較精度をさらに向上することができる。
【０１６０】
なお、本発明の第６の実施の形態に係るコンパレータ回路では、差動増幅回路の段数が２段であるとしたが、これに限定するものではない。段数をさらに増やすことで、より高速でかつ電圧比較精度の高いコンパレータ回路を実現することができる。
【０１６１】
また、スイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎの各々は、１個のＮチャネルＭＯＳトランジスタであってもよいし、１個のＰチャネルＭＯＳトランジスタであってもよいし、また、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。この場合、各々のスイッチに供給される制御電圧のレベルは、上記状態ＳＴ１〜ＳＴ４を実現できるように適宜設定すればよい。
【０１６２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１６３】
＜第７の実施の形態＞
本実施の形態は、本発明の第４の実施の形態に係るコンパレータ回路を備えたＡＤＣ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【０１６４】
［構成および基本動作］
図１７は、本発明の第７の実施の形態に係るＡＤＣ回路の構成を示す図である。
【０１６５】
図１７を参照して、ＡＤＣ回路５０１は、逐次比較ＡＤＣ回路であり、コンパレータ回路２０１と、ＤＡＣ（デジタル／アナログコンバータ）回路３１と、逐次比較レジスタ回路３２とを備える。ＤＡＣ回路３１は、電荷再分配型であり、キャパシタＣ０〜Ｃｎ，ＣＡと、スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡとを含む。スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡは、たとえば相補スイッチである。なお、コンパレータ回路２０１は、コンパレータ回路２０２であってもよい。
【０１６６】
ＶＩＮはＡＤＣ回路５０１のアナログ入力電圧であり、ＶＲＥＦはコンパレータ回路２０１およびＤＡＣ回路３１の基準電圧であり、ＶＤＡＣ＿ＯＵＴはＤＡＣ回路３１の出力電圧である。ＡＤＣ回路５０１は、たとえば１個の半導体集積回路として実現される。
【０１６７】
ＤＡＣ回路３１は、逐次比較レジスタ回路３２から受けたｎ（ｎは１以上の自然数）ビットのデータに基づいて、キャパシタＣ０〜Ｃｎ，ＣＡを用いて基準電圧ＶＲＥＦを分圧することにより、電圧ＶＤＡＣ＿ＯＵＴを生成する。
【０１６８】
キャパシタＣ０はたとえば１００ｆＦの小さい容量値に設定され、キャパシタＣＡはキャパシタＣ０と同じ容量に設定される。キャパシタＣ０の容量値をＣ０とすると、キャパシタＣｎからキャパシタＣ０の各々の容量値Ｃｎは、Ｃｎ＝２n×Ｃ０に設定される。
【０１６９】
なお、容量値Ｃ０を小さく設定しすぎると、ＡＤＣ回路５０１の変換結果に対するノイズが増大し、また、キャパシタ間の製造ばらつきによるＡＤＣ回路５０１の変換結果の非線形性の増大を招くため、容量値Ｃ０を適切な値に設定する必要がある。
【０１７０】
［動作］
次に、本発明の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作について図面を用いて説明する。
【０１７１】
図１８は、本発明の第７の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【０１７２】
まず、逐次比較レジスタ回路３２がリセットされ、逐次比較レジスタ回路３２から出力されるデータのすべてのビットＢｎ〜Ｂ０が０となる。ここで、ＡＤＣ回路５０１が現在何ビット目の比較動作を行なっているかを示す変数をｍとすると、ｍ＝ｎに設定される（ステップＳ１）。
【０１７３】
次に、逐次比較レジスタ回路３２は、スイッチＳ０〜Ｓｎ，ＳＡを制御することにより、キャパシタＣ０〜Ｃｎ，ＣＡの第１端とアナログ入力電圧ＶＩＮが供給されるノードＶＩＮとをそれぞれ接続する。また、逐次比較レジスタ回路３２は、スイッチＳＣＡをオンすることにより、キャパシタＣ０〜Ｃｎ，ＣＡの第２端すなわちノードＶＤＡＣ＿ＯＵＴと基準電圧ＶＲＥＦが供給されるノードＶＲＥＦとを接続する（ステップＳ２）。
【０１７４】
次に、逐次比較レジスタ回路３２は、スイッチＳ０〜Ｓｎ，ＳＡを制御することにより、キャパシタＣ０〜Ｃｎ，ＣＡの第１端と接地電圧ＶＳＳが供給される接地ノードＶＳＳとをそれぞれ接続する。また、逐次比較レジスタ回路３２は、スイッチＳＣＡをオフする（ステップＳ３）。
【０１７５】
ステップＳ２およびＳ３により、アナログ入力電圧ＶＩＮの電圧値がＤＡＣ回路３１に読み込まれる。
【０１７６】
次に、逐次比較レジスタ回路３２は、ビットＢｍすなわちデータのｍビット目を論理ハイレベル、ビットＢｍより下位のビットすなわちビットＢｍ−１〜Ｂ０を論理ローレベルに設定する。そうすると、スイッチＳ０〜Ｓｎのうち、ビットＢｍに対応するスイッチＳがオンし、他のスイッチがオフする（ステップＳ４）。このとき、ＤＡＣ回路３１から出力される電圧すなわちノードＶＤＡＣ＿ＯＵＴにおける電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。
【０１７７】
【数１】
【０１７８】
次に、コンパレータ回路２０１は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの比較動作を行なう。
【０１７９】
より詳細には、コンパレータ回路２０１における差動増幅回路１０１は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをラッチ回路５１へ出力する。すなわち、差動増幅回路１０１は、キャパシタＣＬ１およびＣＬ２の放電動作を行ない（ステップＳ５）、入力電圧ＶＩＰおよびＶＩＮによるキャパシタＣＬ１およびＣＬ２の充電動作を行ない、出力電圧ＶＯＰおよびＶＯＮのレベル保持動作を行なう（ステップＳ６）。
【０１８０】
ラッチ回路５１は、ラッチ動作を行なう、すなわち、差動増幅回路１０１から受けた出力電圧ＶＯＰおよび出力電圧ＶＯＮを比較し、比較結果を表わす論理ハイレベルまたは論理ローレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして逐次比較レジスタ回路３２へ出力する（ステップＳ７）。
【０１８１】
逐次比較レジスタ回路３２は、コンパレータ回路２０１から受けた出力電圧ＶＯＵＴＰおよびＶＯＵＴＮを受けて、電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦより小さい場合には（ステップＳ８でＮＯ）、ビットＢｍを論理ハイレベルに決定する。一方、電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦ以上である場合には（ステップＳ８でＹＥＳ）、ビットＢｍを論理ローレベルに決定する（ステップＳ９）。
【０１８２】
逐次比較レジスタ回路３２は、最下位ビットＢ０まで比較動作が終了していない場合すなわち変数ｍが０より大きい場合には（ステップＳ１０でＹＥＳ）、変数ｍの値を１小さくしてビットＢｍの比較動作を行なう（ステップＳ４〜Ｓ７）。
【０１８３】
一方、逐次比較レジスタ回路３２は、変数ｍが０である場合には、アナログ入力電圧ＶＩＮのデジタル変換動作を終了する（ステップＳ１０でＮＯ）。
【０１８４】
以上により、出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦをぎりぎり超えない状態で逐次比較動作が終了する。最下位ビットＢ０まで決定したときの逐次比較レジスタ回路３２から出力されるビットＢｎ〜Ｂ０の（ｎ＋１）ｂｉｔのデータがアナログ入力電圧ＶＩＮをデジタル値に変換した値となる。
【０１８５】
その他の構成および動作は第４の実施の形態に係るコンパレータ回路と同様であるため、ここでは詳細な説明を繰り返さない。したがって、本発明の第７の実施の形態に係るＡＤＣ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の利得の向上により、アナログ／デジタル変換における有効分解能の向上を図ることができる。
【０１８６】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１８７】
＜第８の実施の形態＞
本実施の形態は、本発明の第７の実施の形態に係るＡＤＣ回路における差動増幅回路を第３の実施の形態に係る差動増幅回路に変更したコンパレータ回路に関する。以下で説明する内容以外は第６の実施の形態に係るコンパレータ回路と同様である。
【０１８８】
［構成および基本動作］
図１９は、本発明の第８の実施の形態に係るＡＤＣ回路の構成を示す図である。
【０１８９】
図１９を参照して、ＡＤＣ回路５０２は、逐次比較ＡＤＣ回路であり、コンパレータ回路２０３と、ＤＡＣ（デジタル／アナログコンバータ）回路３１と、逐次比較レジスタ回路３２とを備える。ＤＡＣ回路３１は、電荷再分配型であり、キャパシタＣ０〜Ｃｎ，ＣＡと、スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２とを含む。スイッチＳ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２は、たとえば相補スイッチである。ここでは、説明を簡単にするために、コンパレータ回路２０３が、差動増幅回路１０３を１個だけ含む構成であると仮定する。
【０１９０】
スイッチＳＣ１は、ノードＶＤＡＣ＿ＯＵＴに接続される第１端と、差動増幅回路１０３の非反転入力端子に接続される第２端とを有する。スイッチＳＣ２は、基準電圧ＶＲＥＦが供給される基準電圧ノードＶＲＥＦおよび差動増幅回路１０３の反転入力端子に接続される第１端と、差動増幅回路１０３の非反転入力端子に接続される第２端とを有する。
【０１９１】
［動作］
次に、本発明の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作について図面を用いて説明する。
【０１９２】
図２０は、本発明の第８の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【０１９３】
図２０を参照して、ステップＳ１１〜Ｓ１４までの動作は本発明の第６の実施の形態に係るＡＤＣ回路におけるステップＳ１〜Ｓ４までの動作と同様であるため、ここでは詳細な説明を繰り返さない。
【０１９４】
次に、コンパレータ回路２０３は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの比較動作を行なう。
【０１９５】
より詳細には、コンパレータ回路２０３における差動増幅回路１０３は、ＤＡＣ回路３１から受けた電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦの電圧差を増幅し、増幅結果を表わす出力電圧ＶＯＰおよびＶＯＮをラッチ回路５１へ出力する。
【０１９６】
すなわち、差動増幅回路１０３は、キャパシタＣＬ１およびＣＬ２の放電動作を行なう（ステップＳ１５）。
【０１９７】
そして、逐次比較レジスタ回路３２におけるスイッチＳＣ１がオフし、スイッチＳＣ２がオンする。これにより、差動増幅回路１０３の非反転入力端子および反転入力端子の両方にそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３は、オフセット電圧ＶＯＳをキャンセルするための、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作を行なう（ステップＳ１６）。
【０１９８】
そして、逐次比較レジスタ回路３２におけるスイッチＳＣ１がオンし、スイッチＳＣ２がオフする。これにより、差動増幅回路１０３の非反転入力端子に電圧ＶＤＡＣ＿ＯＵＴが供給され、差動増幅回路１０３の反転入力端子に基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０３は、電圧ＶＤＡＣ＿ＯＵＴおよび基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作を行ない、出力電圧ＶＯＰおよびＶＯＮのレベル保持動作を行なう（ステップＳ１７）。
【０１９９】
ステップＳ１８〜Ｓ２２の動作は本発明の第７の実施の形態に係るＡＤＣ回路におけるステップＳ７〜Ｓ１１の動作と同様であるため、ここでは詳細な説明を繰り返さない。
【０２００】
したがって、本発明の第８の実施の形態に係るＡＤＣ回路では、消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることができる。また、差動増幅回路の利得の向上と、差動増幅回路におけるオフセット電圧のキャンセルによる電圧比較精度の向上とにより、本発明の第７の実施の形態に係るＡＤＣ回路と比べて、さらに、アナログ／デジタル変換における有効分解能の向上を図ることができる。
【０２０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【図３】本発明の第１の実施の形態に係る差動増幅回路における出力電圧の波形図である。
【図４】本発明の第１の実施の形態に係る差動増幅回路の消費電流を示すグラフ図である。
【図５】本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【図６】本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。
【図７】本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【図８】本発明の第３の実施の形態に係る差動増幅回路の構成を示す回路図である。
【図９】（ａ）は、本発明の第３の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第３の実施の形態に係る差動増幅回路の出力電圧の波形図である。
【図１０】本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１１】本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【図１２】（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【図１３】本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１４】（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【図１５】本発明の第６の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１６】（ａ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るコンパレータ回路における差動増幅回路１０３Ａおよび１０３Ｂの消費電流の波形図である。
【図１７】本発明の第７の実施の形態に係るＡＤＣ回路の構成を示す図である。
【図１８】本発明の第７の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【図１９】本発明の第８の実施の形態に係るＡＤＣ回路の構成を示す図である。
【図２０】本発明の第８の実施の形態に係るＡＤＣ回路がアナログ／デジタル変換を行なう際の動作手順を定めたフローチャートである。
【符号の説明】
【０２０３】
２１ ラッチ回路本体、２２ バッファ回路、２３ リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）、３１ ＤＡＣ（デジタル／アナログコンバータ）回路、３２ 逐次比較レジスタ回路、５１ ラッチ回路、１０１〜１０３，１０１Ａ，１０１Ｂ，１０３Ａ，１０３Ｂ 差動増幅回路、２０１〜２０３ コンパレータ回路、５０１，５０２ ＡＤＣ回路、ＩＢＳ 定電流源、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４ ＰチャネルＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ２８ ＮチャネルＭＯＳトランジスタ、ＣＬ１，ＣＬ２，ＣＬ２１，ＣＬ２２，Ｃ０〜Ｃｎ，ＣＡ キャパシタ、Ｇ１，Ｇ２，Ｇ３，Ｇ４ インバータ回路、Ｇ５，Ｇ６ ＮＡＮＤ回路、Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ０〜Ｓｎ，ＳＡ，ＳＣＡ，ＳＣ１，ＳＣ２ スイッチ。
【特許請求の範囲】
【請求項１】
定電流源と、
前記定電流源に結合された第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合された制御電極とを有する第１のトランジスタと、
前記定電流源に結合された第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合された制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの第２導通電極に結合された第１導通電極と、第１の出力ノードに結合された第２導通電極と、制御電極とを有する第３のトランジスタと、
前記第２のトランジスタの第２導通電極に結合された第１導通電極と、第２の出力ノードに結合された第２導通電極と、制御電極とを有する第４のトランジスタと、
前記第１の出力ノード、前記第３のトランジスタの第２導通電極および前記第４のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第１のキャパシタと、
前記第２の出力ノード、前記第４のトランジスタの第２導通電極および前記第３のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第２のキャパシタとを備える半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第３のトランジスタをオフするための電圧が供給されるノードと、前記第３のトランジスタの制御電極との間に接続された第２端とを有する第１のスイッチと、
前記第４のトランジスタをオフするための電圧が供給されるノードと、前記第４のトランジスタの制御電極との間に接続された第２端とを有する第２のスイッチと、
前記第２のキャパシタの第１端子と前記第３のトランジスタの制御電極との間に接続された第３のスイッチと、
前記第１のキャパシタの第１端子と前記第４のトランジスタの制御電極との間に接続された第４のスイッチとを備える請求項１記載の半導体装置。
【請求項３】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、かつ前記第３のスイッチおよび前記第４のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、かつ前記第３のスイッチおよび前記第４のスイッチがオフする請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
前記第１のキャパシタと並列に接続され、前記第１のキャパシタを放電するための第５のスイッチと、
前記第２のキャパシタと並列に接続され、前記第２のキャパシタを放電するための第６のスイッチとを備える請求項１記載の半導体装置。
【請求項５】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第５のスイッチおよび前記第６のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、かつ前記第５のスイッチおよび前記第６のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチないし前記第６のスイッチがオフする請求項４記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記第１のトランジスタの第２導通電極と前記第２のキャパシタの第１端子との間に接続される第７のスイッチと、
前記第２のトランジスタの第２導通電極と前記第１のキャパシタの第１端子との間に接続される第８のスイッチとを備える請求項１記載の半導体装置。
【請求項７】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第７のスイッチおよび前記第８のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、かつ前記第７のスイッチおよび前記第８のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第７のスイッチおよび前記第８のスイッチがオフする請求項６記載の半導体装置。
【請求項８】
前記半導体装置は、さらに、
前記第１の入力ノードと前記第１のトランジスタの制御電極との間に接続される第９のスイッチと、
前記第２の入力ノードと前記第２のトランジスタの制御電極との間に接続される第１０のスイッチと、
基準電圧が供給される基準電圧ノードと前記第１のトランジスタの制御電極との間に接続される第１１のスイッチと、
前記基準電圧ノードと前記第２のトランジスタの制御電極との間に接続される第１２のスイッチとを備える請求項６記載の半導体装置。
【請求項９】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、前記第７のスイッチおよび前記第８のスイッチがオンし、前記第９のスイッチおよび前記第１０のスイッチがオフし、かつ前記第１１のスイッチおよび前記第１２のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、前記第７のスイッチおよび前記第８のスイッチがオフし、前記第９のスイッチおよび前記第１０のスイッチがオンし、かつ前記第１１のスイッチおよび前記第１２のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチないし前記第１２のスイッチがオフする請求項８記載の半導体装置。
【請求項１０】
前記半導体装置は、さらに、
定電流源と、
前記定電流源に結合された第１導通電極と、第２導通電極と、前記第１の出力ノードに結合された制御電極とを有する第５のトランジスタと、
前記定電流源に結合された第１導通電極と、第２導通電極と、前記第２の出力ノードに結合された制御電極とを有する第６のトランジスタと、
前記第５のトランジスタの第２導通電極に結合された第１導通電極と、第３の出力ノードに結合された第２導通電極と、制御電極とを有する第７のトランジスタと、
前記第６のトランジスタの第２導通電極に結合された第１導通電極と、第４の出力ノードに結合された第２導通電極と、制御電極とを有する第８のトランジスタと、
前記第３の出力ノード、前記第７のトランジスタの第２導通電極および前記第８のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第３のキャパシタと、
前記第４の出力ノード、前記第８のトランジスタの第２導通電極および前記第７のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第４のキャパシタとを備える請求項１記載の半導体装置。
【請求項１１】
前記半導体装置は、さらに、
前記第１の出力ノードの電圧および前記第２の出力ノードの電圧を比較することにより、前記第１の入力電圧および前記第２の入力電圧の比較結果を表わす信号を出力するラッチ回路を備える請求項１記載の半導体装置。
【請求項１２】
前記半導体装置は、さらに、
１ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するＤＡＣ回路とを備え、
前記第１の入力ノードに前記比較対象電圧が供給され、前記第２の入力ノードに基準電圧が供給され、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記アナログ入力電圧のデジタル変換結果として出力する請求項１１記載の半導体装置。
【請求項１３】
前記半導体装置は、さらに、
前記第１の出力ノードの電圧および前記第２の出力ノードの電圧を比較することにより、前記第１の入力電圧および前記第２の入力電圧の比較結果を表わす信号を出力するラッチ回路と、
１ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するＤＡＣ回路と、
前記比較対象電圧を受ける第１端と、前記第１の入力ノードに結合される第２端とを有する第１３のスイッチと、
基準電圧が供給されるノードおよび前記第２の入力ノードに結合される第１端と、前記第１の入力ノードに結合される第２端とを有する第１４のスイッチとを備え、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記アナログ入力電圧のデジタル変換結果として出力する請求項６記載の半導体装置。
【請求項１】
定電流源と、
前記定電流源に結合された第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合された制御電極とを有する第１のトランジスタと、
前記定電流源に結合された第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合された制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの第２導通電極に結合された第１導通電極と、第１の出力ノードに結合された第２導通電極と、制御電極とを有する第３のトランジスタと、
前記第２のトランジスタの第２導通電極に結合された第１導通電極と、第２の出力ノードに結合された第２導通電極と、制御電極とを有する第４のトランジスタと、
前記第１の出力ノード、前記第３のトランジスタの第２導通電極および前記第４のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第１のキャパシタと、
前記第２の出力ノード、前記第４のトランジスタの第２導通電極および前記第３のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第２のキャパシタとを備える半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第３のトランジスタをオフするための電圧が供給されるノードと、前記第３のトランジスタの制御電極との間に接続された第２端とを有する第１のスイッチと、
前記第４のトランジスタをオフするための電圧が供給されるノードと、前記第４のトランジスタの制御電極との間に接続された第２端とを有する第２のスイッチと、
前記第２のキャパシタの第１端子と前記第３のトランジスタの制御電極との間に接続された第３のスイッチと、
前記第１のキャパシタの第１端子と前記第４のトランジスタの制御電極との間に接続された第４のスイッチとを備える請求項１記載の半導体装置。
【請求項３】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、かつ前記第３のスイッチおよび前記第４のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、かつ前記第３のスイッチおよび前記第４のスイッチがオフする請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
前記第１のキャパシタと並列に接続され、前記第１のキャパシタを放電するための第５のスイッチと、
前記第２のキャパシタと並列に接続され、前記第２のキャパシタを放電するための第６のスイッチとを備える請求項１記載の半導体装置。
【請求項５】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第５のスイッチおよび前記第６のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、かつ前記第５のスイッチおよび前記第６のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチないし前記第６のスイッチがオフする請求項４記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記第１のトランジスタの第２導通電極と前記第２のキャパシタの第１端子との間に接続される第７のスイッチと、
前記第２のトランジスタの第２導通電極と前記第１のキャパシタの第１端子との間に接続される第８のスイッチとを備える請求項１記載の半導体装置。
【請求項７】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第７のスイッチおよび前記第８のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、かつ前記第７のスイッチおよび前記第８のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、かつ前記第７のスイッチおよび前記第８のスイッチがオフする請求項６記載の半導体装置。
【請求項８】
前記半導体装置は、さらに、
前記第１の入力ノードと前記第１のトランジスタの制御電極との間に接続される第９のスイッチと、
前記第２の入力ノードと前記第２のトランジスタの制御電極との間に接続される第１０のスイッチと、
基準電圧が供給される基準電圧ノードと前記第１のトランジスタの制御電極との間に接続される第１１のスイッチと、
前記基準電圧ノードと前記第２のトランジスタの制御電極との間に接続される第１２のスイッチとを備える請求項６記載の半導体装置。
【請求項９】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチおよび前記第４のスイッチがオフし、前記第７のスイッチおよび前記第８のスイッチがオンし、前記第９のスイッチおよび前記第１０のスイッチがオフし、かつ前記第１１のスイッチおよび前記第１２のスイッチがオンし、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチがオフし、前記第３のスイッチおよび前記第４のスイッチがオンし、前記第７のスイッチおよび前記第８のスイッチがオフし、前記第９のスイッチおよび前記第１０のスイッチがオンし、かつ前記第１１のスイッチおよび前記第１２のスイッチがオフし、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチがオンし、前記第３のスイッチないし前記第１２のスイッチがオフする請求項８記載の半導体装置。
【請求項１０】
前記半導体装置は、さらに、
定電流源と、
前記定電流源に結合された第１導通電極と、第２導通電極と、前記第１の出力ノードに結合された制御電極とを有する第５のトランジスタと、
前記定電流源に結合された第１導通電極と、第２導通電極と、前記第２の出力ノードに結合された制御電極とを有する第６のトランジスタと、
前記第５のトランジスタの第２導通電極に結合された第１導通電極と、第３の出力ノードに結合された第２導通電極と、制御電極とを有する第７のトランジスタと、
前記第６のトランジスタの第２導通電極に結合された第１導通電極と、第４の出力ノードに結合された第２導通電極と、制御電極とを有する第８のトランジスタと、
前記第３の出力ノード、前記第７のトランジスタの第２導通電極および前記第８のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第３のキャパシタと、
前記第４の出力ノード、前記第８のトランジスタの第２導通電極および前記第７のトランジスタの制御電極に結合された第１端子と、第２端子とを有する第４のキャパシタとを備える請求項１記載の半導体装置。
【請求項１１】
前記半導体装置は、さらに、
前記第１の出力ノードの電圧および前記第２の出力ノードの電圧を比較することにより、前記第１の入力電圧および前記第２の入力電圧の比較結果を表わす信号を出力するラッチ回路を備える請求項１記載の半導体装置。
【請求項１２】
前記半導体装置は、さらに、
１ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するＤＡＣ回路とを備え、
前記第１の入力ノードに前記比較対象電圧が供給され、前記第２の入力ノードに基準電圧が供給され、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記アナログ入力電圧のデジタル変換結果として出力する請求項１１記載の半導体装置。
【請求項１３】
前記半導体装置は、さらに、
前記第１の出力ノードの電圧および前記第２の出力ノードの電圧を比較することにより、前記第１の入力電圧および前記第２の入力電圧の比較結果を表わす信号を出力するラッチ回路と、
１ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するＤＡＣ回路と、
前記比較対象電圧を受ける第１端と、前記第１の入力ノードに結合される第２端とを有する第１３のスイッチと、
基準電圧が供給されるノードおよび前記第２の入力ノードに結合される第１端と、前記第１の入力ノードに結合される第２端とを有する第１４のスイッチとを備え、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記アナログ入力電圧のデジタル変換結果として出力する請求項６記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００９−１４１７５５（Ｐ２００９−１４１７５５Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１７１７３（Ｐ２００７−３１７１７３）
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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