受信回路、電子機器、及び受信回路の制御方法
【課題】 直前の数サイクルに依存して波形が劣化する信号に対して正しく受信することができない。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信回路、電子機器、及び受信回路の制御方法に関し、特に、高速伝送信号を受信する際の基準電圧を制御する受信回路、電子機器、及び受信回路の制御方法に関する。
【背景技術】
【０００２】
ＬＳＩ（large scale integration）の内部又はＬＳＩ間の信号伝送を、高速化することで、コンピュータ等電子機器の性能は、飛躍的に向上している。一方で、ＬＳＩの微細化により、ＬＳＩ内部の伝送路において信号の減衰が増加している。また高速化、高集積化のために、ＰＷＢ(print wired board：プリント配線基板ともいう）の配線パターン幅や、ケーブルの信号線径が小さくなる傾向があり、ＰＷＢ内の伝送路やケーブルの伝送路の信号の減衰が大きくなっている。信号の減衰が増大することにより、信号波形の劣化を引き起こす。また、伝送周波数を上げることにより、波形の劣化に対する影響が顕著になっている。
【０００３】
このため、信号波形の劣化を救済する技術の開発が重要となっている。例えば、特許文献１には、減衰した信号を受信する技術が記載されている。特許文献１の発明は、２値化信号の前方に結合され２値化信号の位相及び振幅を示す繰り返し信号（ＣＲＩ信号と呼ぶ）と、２値化信号から構成される信号に対する技術である。特許文献１の発明では、ＣＲＩ信号の期間にＣＲＩ信号を２値化した後のＨｉｇｈレベルの時間とＬｏｗレベルの時間を計測し、時間の大小に基づいて受信信号を２値化する際の基準電圧を調整する。
【０００４】
【特許文献１】特開平６−２４４６８７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の発明は、基準電圧を調整するために均等にＨｉｇｈ／Ｌｏｗを繰り返すＣＲＩ信号を利用し、ＣＲＩ信号を２値化した後のＨｉｇｈ時間とＬｏｗ時間が均衡するように基準電圧を決定する。決定された基準電圧はＣＲＩ信号に続いて受信するデータ信号を受信する際の基準電圧として使用される。これにより、伝送信号の減衰の程度に応じて基準電圧を調整することができる。ただし、データ信号を受信中に基準電圧が変動することはない。
【０００６】
一方で、信号の減衰に伴って波形の劣化が大きくなる。特に、高速伝送の場合、受信した信号レベルは直前のサイクルのレベルに依存するようになる。例えば、後述する図４のような波形となる。図４では送信時には図３に示すような正常なＨｉｇｈレベルで出力された信号でも、受信時には前サイクルがＬｏｗレベルのときと前サイクルがＨｉｇｈレベルのときでは電圧レベルが異なっている。伝送周波数がさらに大きくなると２サイクル前までのレベルに影響を受けるようになる。
【０００７】
特許文献１の発明は、２値化信号を受信中には基準電圧が変動しないので、図４に示したように直前のサイクルのレベルに依存して波形が劣化する信号を正しく受信することができないという問題がある。特許文献１の発明では、規則正しく変化するＣＲＩ信号の減衰の程度を調査して減衰の程度に適した基準電圧を決定しているだけなので、直前のサイクルのレベルに依存して劣化する２値化信号に対しては全く機能しない。
【０００８】
本発明の目的は、上述した直前のサイクルのレベルに依存して波形が劣化する信号に対して正しく受信することができないという課題を解決するための受信回路、電子機器、及び受信回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の受信回路は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する。
【００１０】
本発明の電子機器は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路を有する。
【００１１】
本発明の受信回路の制御方法は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路の出力レベルを第１の記憶回路に保持し、前記第１の記憶回路の出力レベルを第２の記憶回路に保持し、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する。
【発明の効果】
【００１２】
本発明は、直前の数サイクルに依存して波形が劣化する信号に対しても正しく受信することができるので、伝送速度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態の受信回路１０の構成を示す図である。図１を参照すると、受信回路１０は、入力信号を基準電圧と比較して予め決められたハイレベル又はローレベルのいずれかのレベルで出力する比較回路１２と、比較回路１２の出力を次の１サイクル間保持する記憶回路１３と、記憶回路１３の出力を次の１サイクル間保持する記憶回路１４と、記憶回路１３と記憶回路１４の出力に応じて基準電圧のレベルを決定する電圧制御回路１１を有する。なお、レベルとは電圧値を示すものとする。
【００１４】
受信回路１０は、通常、ＬＳＩ(large scale integration)に実装される。ＬＳＩはＰＷＢ(print wired board)と呼ばれるプリント基板に実装される。従って、受信回路１０は、ＬＳＩ内部で送信された信号を受信することも、他のＬＳＩから送信された信号を受信することもある。波形の劣化の程度は、伝送距離（例えばＬＳＩ内の伝送とＬＳＩ間の伝送）や伝送周波数、又は伝送路の電気特性に依存する。
【００１５】
入力信号の理想的な波形は図２に示されるような矩形波である。しかし、実際に伝送される波形は図３に示されるような波形となる。なお、図３の信号は２値信号であり、“０”と“１”のいずれかの信号値を１サイクルで伝送する。図３では“０”はローレベルで伝送され、“１”はハイレベルで伝送されるものとしているが、逆に対応させて伝送してもよい。
【００１６】
図３の波形では、信号値が“０”のサイクルではローレベルまで電圧が降下し、信号値が“１”のサイクルではハイレベルまで電圧が上昇しているので、比較回路１２は基準電圧をハイレベルとローレベルの中間のレベルに固定することにより入力信号の値を正確に認識することができる。なお、サイクルとは１ビットの２値信号を伝送する周期に相当する時間とする。すなわち、信号は１サイクルで“０”或いは“１”を示す１ビットの情報を伝送する。後述の図６〜８では各サイクルをＴ１、Ｔ１、Ｔ２、・・として表している。
【００１７】
波形が劣化し図４に示すような波形となると、比較回路１２は、基準電圧のレベルをどのような固定値に設定しても入力信号を正確に認識することはできなくなる。図５はこの様子を示した図であり、基準電圧のレベル（図５ではＶｒｅｆと表記）をローレベルとハイレベルの中央に固定して設定した場合を示している。例えば、サイクルＴ２において、入力信号は直前のレベルがローレベルのためサイクル内で基準電圧のレベルまで電圧が上昇せず“０”と誤認識されてしまう。またサイクルＴ８において、入力信号は直前のレベルがハイレベルのため、基準電圧のレベルまで電圧が降下せず、“０”と誤認識されてしまう。
【００１８】
この問題は、差動伝送の場合も同様であり、差動伝送においても解決できない。図６はこの様子を示した図である。差動伝送では、伝送信号を正極性の信号（図７では実線で示す）と負極性の信号（図７では破線で示す）にして伝送し、両信号の大小関係で“０”か“１”かを認識する。従って、差動伝送は、両信号に同じ極性のノイズが加わったとしても、両信号間の大小関係が変わらないという特性を有する。このため、ノイズに対して誤認識を回避しやすいが、図７のような波形の劣化に対しては図５の場合と同様にサイクルＴ２とサイクルＴ８で誤認識が発生する。
【００１９】
次に、第１の実施の形態の動作について説明する。比較回路１２は、入力信号を基準電圧と比較してハイレベル又はローレベルのいずれかのレベルで出力する。比較回路１２の出力（受信信号）は次の１サイクルの間記憶回路１３に保持される。記憶回路１３の出力は次の１サイクル間記憶回路１４に保持される。
【００２０】
電圧制御回路１１は、１サイクル前の受信信号の値を保持する記憶回路１３と２サイクル前の受信信号の値を保持する記憶回路１４の出力を参照して、予め決められた電圧値の中から最適と判断される電圧値を選択して、現サイクルの基準電圧のレベルを決定する。比較回路１２は、決定された基準電圧のレベルに従って入力信号の信号値を認識する。
【００２１】
このように、第１の実施の形態の受信回路１０は、サイクル毎に直前の２サイクルの受信値から、現サイクルで使用する基準電圧のレベルを適切なレベルに設定できる。基準電圧のレベルは記憶回路１３と記憶回路１４の出力の２ビットで選択可能なため、最大４つまで切り換えることができる。基準電圧のレベルについては特に限定しない。伝送路の電気的特性や、送信回路や受信回路を構成する素子の特性や伝送周波数等に応じて最適なレベルを設定することができる。
【００２２】
図５を参照すると、伝送速度を大きくしたとき、波形の劣化により入力信号のレベルが上昇する時間や降下する時間が遅延し、１サイクルの時間内に基準電圧のレベルまで達することができなくなるという傾向が現れる。すなわち、入力信号のレベルは直前のレベルに依存する傾向がある。図５を参照すれば、直前のレベルは、直前の２サイクルの受信値を知ることによりある程度予測できることが分かる。例えば、サイクルＴ２では、直前の２サイクルの受信値が“０、０”であることから直前のレベルがローレベル又はそれに近いレベルと予測できる。サイクルＴ８では、直前の２サイクルの受信値が“１、１”であることから直前のレベルがハイレベル又はそれに近いレベルと予測できる。
【００２３】
サイクルＴ２では直前のレベルがローレベルであるため、入力信号はローレベルを起点にしてハイレベルまでレベルを上昇しなければならないが、上昇時間の遅延により、現サイクル内では十分高いレベルまでレベルが上昇できない。従って、正しく入力信号を認識するためには、基準電圧のレベルを下げればよいことが分かる。同様に、サイクルＴ８において正しく入力信号を認識するためには、基準電圧のレベルを上げればよいことが分かる。
【００２４】
従って、サイクルＴ２やサイクルＴ８で入力信号を正しく認識するためには、直前の２サイクルの受信値が“０、０”のとき基準電圧のレベルを小さな値に切り替え、直前の２サイクルの受信値が“１、１”のとき基準電圧のレベルを大きな値に切り替えれば良いことが分かる。受信回路１０、は基準電圧のレベルを直前の２サイクルの受信値によって切り換えることができるので、基準電圧のレベルを適切なレベルに設定することにより正しく入力信号を受信することができる。
【００２５】
このように、本発明の第１の実施の形態の受信回路１０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００２６】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図７は本発明の第２の実施の形態の受信回路２０の構成を示す図である。受信回路２０は第１の実施の形態の受信回路１０を詳細に構成したものであり、特に電圧制御回路２１は電圧制御回路１１の構成を詳細にしている。
【００２７】
受信回路２０は、コンパレータ２２とＦ／Ｆ２３とＦ／Ｆ２４と電圧制御回路２１を含む。コンパレータ２２は比較回路１２の一例である。コンパレータ２２は、入力信号の電圧と基準電圧との大小を比較し、入力信号のレベルが基準電圧のレベルより大きければ出力をハイレベルとし、入力信号の電圧が基準電圧のレベルより小さければ出力をローレベルとする。コンパレータ２２は負帰還をかけていない標準的なオペアンプ（operational amplifier）で実現できる。
【００２８】
Ｆ／Ｆ２３とＦ／Ｆ２４は、それぞれ記憶回路１３と記憶回路１４の一例である。Ｆ／Ｆはフリップフロップのことであり、よく知られるように、クロック信号のエッジで信号を取り込み、１クロック間取り込んだ値を保持する回路である。Ｆ／Ｆ２３はコンパレータ２２の出力を取り込み、Ｆ／Ｆ２４はＦ／Ｆ２３の出力を取り込む。クロック信号は、伝送周波数と同じ周波数となるように作成されるので、Ｆ／Ｆ２３とＦ／Ｆ２４の内容はそれぞれ１サイクル間保持される。
【００２９】
電圧制御回路２１は、電圧制御回路１１の一例であり、抵抗３１と、抵抗３２と、抵抗３３と、抵抗３４と、トランジスタ３５と、トランジスタ３６を含む。なお、図７に示したＲａ、Ｒｂ、Ｒｃ、Ｒｄはそれぞれ抵抗３１〜３４の抵抗値とする。トランジスタ３５はＦ／Ｆ２３の出力がローレベルになるとオンし、Ｆ／Ｆ２３の出力がハイレベルになるとオフするように動作するトランジスタである。トランジスタ３６はＦ／Ｆ２４の出力がローレベルになるとオンし、Ｆ／Ｆ２４の出力がハイレベルになるとオフするように動作するトランジスタである。
【００３０】
抵抗３１は一端が電源ＶＤＤに接続され、他端が接続点３７を介して抵抗３２〜３４とコンパレータ２２に接続される。なお、接続点３７は位置を説明するために定義したものであり、実体は抵抗３１〜３４とコンパレータ２２を接続する信号線である。抵抗３２は一端がグランドに接続され、他端が接続点３７を介して抵抗３１、３３、３４とコンパレータ２２に接続される。抵抗３３は一端がトランジスタ３５に接続され、他端が接続点３７を介して抵抗３１、３２、３４とコンパレータ２２に接続される。抵抗３４は一端がトランジスタ３６に接続され、他端が接続点３７を介して抵抗３１〜３３とコンパレータ２２に接続される。
【００３１】
トランジスタ３５は一端がグランドに接続され、他端が抵抗３３に接続される。トランジスタ３６は一端がグランドに接続され、他端が抵抗３４に接続される。基準電圧は接続点３７の電圧となる。
【００３２】
次に、本発明の第２の実施の形態の動作を説明する。受信回路２０は１サイクル前と２サイクル前の受信信号の電圧レベルによりコンパレータ２２の基準信号が決定される。また、抵抗３３と抵抗３４の抵抗値は等しい（Ｒｃ＝Ｒｄ）ものとする。
【００３３】
受信回路２０は、入力信号を受信すると、コンパレータ２２で基準電圧と電圧を比較し、入力信号のレベルが基準電圧のレベルより大きければ出力（受信信号）をハイレベルとし、入力信号のレベルが基準電圧のレベルより小さければ出力をハイレベルとする。なお、受信信号がハイレベルのとき受信値を“１”とし、受信信号がローレベルのとき受信値を“０”とする。ただし、レベルと受信値との対応は逆に定義することもできる。
【００３４】
受信信号は図示しないが通常受信回路の後段の回路に接続される。受信信号はＦ／Ｆ２３に接続され、次のクロック信号の立ち上がりエッジでＦ／Ｆ２３に取り込まれる。Ｆ／Ｆ２３の出力はＦ／Ｆ２４に接続され、次のクロック信号の立ち上がりエッジでＦ／Ｆ２４に取り込まれる。なお、クロック信号の立ち上がりエッジに代えて立ち下がりエッジで動作するように制御することもできる。電圧制御回路２１はＦ／Ｆ２３とＦ／Ｆ２４に従って基準電圧のレベルを切り替えてコンパレータ２２へ供給する。
【００３５】
なお、信号を伝送する際、伝送する２値信号の前に２サイクル以上のダミー信号を伝送すればＦ／Ｆ２３とＦ／Ｆ２４は次に受信する入力信号の基準電圧を最適レベルに調整することができる。ダミー信号は、例えば、連続したローレベル或いは連続したハイレベルとすることができる。
【００３６】
次に、電圧制御回路２１の動作について説明する。
（１）Ｆ／Ｆ２４＝“０”、Ｆ／Ｆ２３＝“０”のとき
トランジスタ３５、３６は共にオンとなり、基準電圧のレベルは抵抗３１〜３４の抵抗値（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）の組み合わせにより決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｌとすると、
Ｖｒｅｆ＿Ｌ＝ＶＤＤ＊（Ｒｂ＊Ｒｃ＊Ｒｄ）／（Ｒａ＊Ｒｂ＊Ｒｃ＋Ｒｂ＊Ｒｃ＊Ｒｄ＋Ｒｃ＊Ｒｄ＊Ｒａ＋Ｒｄ＊Ｒａ＊Ｒｂ）
となる。Ｒｄ＝Ｒｃのとき、ＲｄをＲｃで置き換えることができ、
Ｖｒｅｆ＿Ｌ＝ＶＤＤ＊（Ｒｂ＊Ｒｃ＊Ｒｃ）／（２＊Ｒａ＊Ｒｂ＊Ｒｃ＋Ｒｃ＊Ｒｃ＊Ｒａ＋Ｒｂ＊Ｒｃ＊Ｒｃ）
となる。
【００３７】
（２）Ｆ／Ｆ２４＝“１”、Ｆ／Ｆ２３＝“０”のとき
トランジスタ３６はオフとなり、トランジスタ３５はオンとなるので、抵抗３４は無視され、基準電圧のレベルは抵抗３１と抵抗３２と抵抗３３の抵抗値（Ｒａ、Ｒｂ、Ｒｃ）の組み合わせにより決定される。このときの基準電圧のレベルを、Ｖｒｅｆ＿Ｍ０とすると、
Ｖｒｅｆ＿Ｍ０＝ＶＤＤ＊（Ｒｂ＊Ｒｃ）／（Ｒａ＊Ｒｂ＋Ｒｂ＊Ｒｃ＋Ｒｃ＊Ｒａ）
となる。
【００３８】
（３）Ｆ／Ｆ２４＝“０”、Ｆ／Ｆ２３＝“１”のとき
トランジスタ３６はオンとなり、トランジスタ３５はオフとなるので、抵抗３３は無視され、基準電圧のレベルは抵抗３１と抵抗３２と抵抗３４の抵抗値（Ｒａ、Ｒｂ、Ｒｄ）の組み合わせにより決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｍ１とすると、
Ｖｒｅｆ＿Ｍ１＝ＶＤＤ＊（Ｒｂ＊Ｒｄ）／（Ｒａ＊Ｒｂ＋Ｒｂ＊Ｒｄ＋Ｒｄ＊Ｒａ）
となる。
Ｒｃ＝Ｒｄのとき、ＲｄをＲｃと置き換えることができ、Ｖｒｅｆ＿Ｍ１＝Ｖｒｅｆ＿Ｍ０となる。このときＶｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１＝Ｖｒｅｆ＿Ｍとする。
【００３９】
（４）Ｆ／Ｆ２４＝“１”、Ｆ／Ｆ２３＝“１”のとき
トランジスタ３５、３６は共にオフとなるので、抵抗３３と抵抗３４は無視できる。従って、基準電圧のレベルは抵抗３１と抵抗３２の抵抗値（Ｒａ、Ｒｂ）によって決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｈとすると、
Ｖｒｅｆ＿Ｈ＝ＶＤＤ＊（Ｒｂ／（Ｒａ＋Ｒｂ））
となる。
【００４０】
以上のように、電圧制御回路２１はＦ／Ｆ２３とＦ／Ｆ２４の値により基準電圧のレベルをＶｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ、Ｖｒｅｆ＿Ｈの中から選択して決定する。例えば、ＶＤＤ＝１Ｖ、Ｒａ：Ｒｂ：Ｒｃ：Ｒｄ＝１：２：２：２とすると、Ｖｒｅｆ＿Ｌ＝０．４０Ｖ、Ｖｒｅｆ＿Ｍ＝０．５０Ｖ、Ｖｒｅｆ＿Ｌ＝０．６７Ｖとなる。このとき受信回路２０は基準電圧のレベルを０．４０Ｖ、０．５０Ｖ、０．６７Ｖの３値から選択することができる。
【００４１】
次に、受信回路２０が基準電圧のレベルを切り替えながら動作する様子を図８を参照して説明する。図８ではサイクルＴ０、Ｔ１はダミー信号でありサイクルＴ２から有効な入力信号を受信するものとする。サイクルＴ０、Ｔ１は共に“０”なので、サイクルＴ２の基準電圧のレベルはＶｒｅｆ＿Ｌに設定される。サイクルＴ２で受信した入力信号はサイクルＴ２とＴ３の境界のタイミングを示すクロック信号の立ち上がりエッジによりＦ／Ｆ２３に取り込まれる。このとき、基準電圧のレベルが小さくなっているため入力信号を正しく“１”と認識できる。
【００４２】
続いて、サイクルＴ３では直前２サイクルの受信値が“０”、“１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いてサイクルＴ４では直前２サイクルの受信値が“１、０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いてサイクルＴ５では直前２サイクルの受信値が“０”、“０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｌに設定する。
【００４３】
このように、受信回路２０は直前の受信値に基づいてサイクル毎に基準電圧のレベルを切り替えながら動作する。その後、サイクルＴ８では直前２サイクルの受信値が“１、１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｈに設定する。基準電圧のレベルをＶｒｅｆ＿Ｈに設定することにより受信回路２０は、サイクルＴ８において入力信号を正しく“０”と認識することができる。
【００４４】
続いて、サイクルＴ９では直前２サイクルの受信値が“１”、“０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いて、サイクルＴ１０では直前２サイクルの受信値が“０”、“１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。サイクルＴ１０では直前のレベルがハイレベルより低いため、入力信号レベルもＶｒｅｆ＿Ｍより下がるので、基準電圧のレベルをＶｒｅｆ＿Ｈとしなくとも入力信号を正しく認識することができる。
【００４５】
このように、本発明の第２の実施の形態の受信回路２０は、信号レベルが直前のレベルに依存するような劣化に対しても、直前の受信値に応じて基準電圧のレベルをＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ／Ｖｒｅｆ＿Ｌのいずれかに切り替えて動作する。このように動作することにより、受信回路２０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００４６】
また、受信回路２０の電圧制御回路２１は、４個の抵抗と２個のトランジスタだけで構成できるため、非常に低コストで実現でき、ＬＳＩに実装する場合もわずかな面積で実装できるという特長を持つ。従って、多数の受信回路２０を１つのＬＳＩに実装する場合に有利となる。
【００４７】
以上の説明では、抵抗３１〜３４の抵抗値を比で示して説明したが、抵抗値をどのような値とするかは、伝送周波数と消費電力に配慮して決めればよい。例えば、抵抗値を小さくすると抵抗を流れる電流値が大きくなるため消費電力が増加する。受信回路２０をＬＳＩに実装する場合、ＬＳＩの消費電力制限により抵抗値の下限値が決定する。また、抵抗値が大きくなるとＦ／Ｆ２３とＦ／Ｆ２４の値が切り替わってから基準電圧のレベルへ切り替わるまでの遅延時間が大きくなる。この遅延時間の許容時間から抵抗値の最大値が決定する。抵抗値は最大値と最小値の間になるように設定することができる。
【００４８】
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。第２の実施の形態の構成では、現サイクルのレベルに与える影響の大きさは１サイクル前のレベルと２サイクル前のレベルで等しいと想定してＲｃ＝Ｒｄと設定した。これに対して第３の実施の形態では、１サイクル前のレベルの方が２サイクル前のレベルより影響が大きいと想定して基準電圧のレベルを制御する。なお、第３の実施の形態の構成は第２の実施の形態（図７）と同じであり抵抗値だけが異なるので、構成の説明は省略し、動作説明も異なる部分のみを説明する。
【００４９】
第３の実施の形態では、直前の影響を優先して反映するために、Ｆ／Ｆ２４、２３の値が“１、０”のときの基準電圧のレベル（Ｖｒｅｆ＿Ｍ０とする）を、Ｆ／Ｆ２４、２３の値が“０、１”のときの基準電圧のレベル（Ｖｒｅｆ＿Ｍ１とする）より低くなるように設定する。具体的には、図７において、Ｆ／Ｆ２３に対応する抵抗３３の抵抗値Ｒｃを、Ｆ／Ｆ２４に対応する抵抗３４の抵抗値Ｒｄより小さくすることにより実現できる。
【００５０】
例えば、ＶＤＤ＝１Ｖ、Ｒａ：Ｒｂ：Ｒｃ：Ｒｄ＝１：２：１．５：２．５とすると、Ｖｒｅｆ＿Ｌ＝０．３９Ｖ、Ｖｒｅｆ＿Ｍ０＝０．４６Ｖ、Ｖｒｅｆ＿Ｍ１＝０．５３Ｖ、Ｖｒｅｆ＿Ｌ＝０．６７Ｖとなる。これらは前述の（１）〜（４）の式によって計算できる。従って、受信回路２０は基準電圧のレベルを０．３９Ｖ、０．４６Ｖ、０．５３Ｖ、０．６７Ｖの４値から選択することができる。
【００５１】
第２の実施の形態ではＶｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１＝０．５Ｖと設定していた。第３の実施の形態では１サイクル前の受信値が“０”のときのＶｒｅｆ＿Ｍ０を０．４６Ｖとし、１サイクル前の受信値が“１”のときのＶｒｅｆ＿Ｍ１を０．５３Ｖとし、直前のレベルを重視した設定としている。
【００５２】
第３の実施の形態の受信回路２０が基準電圧のレベルを切り替えながら動作する様子を図９に示す。第２の実施の形態と同様に電圧制御回路２１は直前２サイクルの受信値によりトランジスタ３５、３６がオン／オフされて基準電圧のレベルを生成する。ただし、第２の実施の形態の動作を示す図８ではＶｒｅｆ＿Ｍ０もＶｒｅｆ＿Ｍ１も０．５Ｖと同じであったが、図９ではＶｒｅｆ＿Ｍ０は０．４６Ｖ、きＶｒｅｆ＿Ｍ１は０．５３Ｖと異なっている。
【００５３】
図９においても、サイクルＴ２では基準電圧のレベルがＶｒｅｆ＿Ｌ（０．３９Ｖ）となるため、入力信号を正しく受信することができる。また、サイクルＴ８では基準電圧のレベルがＶｒｅｆ＿Ｈ（０．６７Ｖ）となるため、入力信号を正しく受信することができる。このように第３の実施の形態でも第２の実施の形態と同様に入力信号の波形が劣化しても正しく受信することができる。
【００５４】
図１０と図１１を参照して、第２の実施の形態と第３の実施の形態で動作が異なる場合を説明する。図１０は第２の実施の形態の場合で、サイクルＴ２２のとき“１”、サイクルＴ２３のとき“０”、サイクルＴ２４のとき“１”となる場合の波形を示している。サイクルＴ２０以前は“０”とする。また、波形は１サイクル前のレベルに強く依存して劣化する波形としている。
【００５５】
サイクルＴ２２では、入力信号のレベルは十分上昇しないが、直前２サイクルが“０”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｌとなることにより正しく認識できる。しかし、サイクルＴ２４の場合は直前の２サイクルが“１”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｍとなる。しかし直前のレベルがローレベルのため、このレベルに強く依存すると入力信号のレベルは十分上昇せずサイクルＴ２４とＴ２５の境界のクロックタイミングではＶｒｅｆ＿Ｍに到達できず、誤認識してしまう。
【００５６】
これに対して第３の実施の形態の動作は、図１１のようになる。サイクルＴ２４では、直前の２サイクルが“１”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｍ０となる。Ｖｒｅｆ＿Ｍ０はＶｒｅｆ＿Ｍより低く設定できるため、第３の実施の形態では入力信号を正しく認識することができる。
【００５７】
なお、２サイクル前のレベルが現サイクルのレベルに与える影響の大きさと、１サイクル前のレベルが現サイクルのレベルに与える影響の大きさの比率は、伝送周波数や伝送路の電気的な特性によって異なる。伝送周波数や伝送路の電気的な特性により決まる比率に応じて、第２の実施の形態か第３の実施の形態を選択することができる。比率に大きな差がないか不明のときは第２の実施の形態を選択し、比率に大きな差があれば第３の実施の形態を選択すればよい。
【００５８】
また、上記で示した抵抗値は一例であり、ＲｃとＲｄの抵抗値の差分を小さくすれば、Ｖｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１の差分は小さくなり、逆に抵抗値の差分を大きくすればＶｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１の差分も大きくなる。抵抗値をどのように設定するかも、伝送周波数や伝送路の電気的な特性に応じて設定することができる。
【００５９】
このように、本発明の第３の実施の形態の受信回路２０は、信号波形が直前のレベルに依存するような劣化に対して、直前の受信値に応じて基準電圧のレベルをＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ０／Ｖｒｅｆ＿Ｍ１／Ｖｒｅｆ＿Ｌのいずれかに切り替えて動作する。このように動作することにより、受信回路２０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００６０】
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。図１２は本発明の第４の実施の形態の受信回路４０の構成を示した図である。受信回路４０は第２の実施の形態の受信回路２０に設けられた電圧制御回路２１を電圧制御回路４１に置き換えた構成を持つ。このため、同じ構成要素については同じ符号を付け、説明を省略する。
【００６１】
電圧制御回路４１は第１の実施の形態の電圧制御回路１１の一例であり、マルチプレクサ４２とＤ／Ａ変換回路４３を含む。Ｄ／Ａ変換回路４３は、マルチプレクサ４２から出力されるデジタル信号で指定された値に対応して、出力電圧値調整する回路である。Ｄ／Ａ変換回路４３は、０ＶからＶＤＤまでの範囲で電圧を調整することができる。
【００６２】
マルチプレクサ４２は、４ウェイのセレクタであり、２ビットの選択信号により４つのデジタル値のいずれかを選択して出力する。Ｆ／Ｆ２３とＦ／Ｆ２４の出力が２ビットの選択信号としてマルチプレクサ４２に接続される。マルチプレクサ４２は、Ｆ／Ｆ２４、２３の出力が“０、０”のとき低位電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“０、１”のとき中位１電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“１、０”のとき中位０電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“１、１”のとき高位電圧値を選択する。
【００６３】
次に、本発明の第４の実施の形態の受信回路４０の動作について説明する。受信回路４０は電圧制御回路４１の動作以外は受信回路２０と同様に動作するので、以降、電圧制御回路４１の動作について説明し、他の動作説明は省略する。
【００６４】
Ｆ／Ｆ２３とＦ／Ｆ２４はコンパレータ２２の出力を取り込むと、出力を選択信号としてマルチプレクサ４２に出力する。マルチプレクサ４２は選択信号に応じて電圧値を選択してＤ／Ａ変換回路４３に出力する。
【００６５】
Ｄ／Ａ変換回路４３は、マルチプレクサ４２から出力された電圧値に応じた電圧を出力する。マルチプレクサ４２からは低位電圧値／中位０電圧値／中位１電圧値／高位電圧値のいずれかが出力されるので、Ｄ／Ａ変換回路４３は、低位電圧値／中位０電圧値／中位１電圧値／高位電圧値に応じた電圧（Ｖｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ０、Ｖｒｅｆ＿Ｍ１、Ｖｒｅｆ＿Ｈ）を出力することができる。
【００６６】
例えば、ＶＤＤが１Ｖで、Ｄ／Ａ変換回路４３が０．０５Ｖ単位で０Ｖから１Ｖまで切り替えて出力できる場合を説明する。Ｄ／Ａ変換回路４３は０Ｖから１Ｖまでの２１段階の電圧を指定するため、５ビット以上のデジタル値を入力とする。Ｄ／Ａ変換回路４３は、デジタル値が“０”であれば０Ｖを出力し、以降デジタル値が“１”増加すると出力電圧が０．０５Ｖ増加するように変換する。ただし、出力電圧が１Ｖに到達すると、それ以上デジタル値を増加しても出力は１Ｖを維持するものとする。
【００６７】
例えば、Ｖｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１と設定すれば図８と同様の受信動作ができ、Ｖｒｅｆ＿Ｍ０＜Ｖｒｅｆ＿Ｍ１と設定すれば図９と同様の受信動作ができる。例えば、中位０電力値と中位１電力値を共に“１０と”すればＶｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１は共に０．５Ｖに設定できる。さらに、低位電力値を“８”に設定し、高位電力値を“１３”に設定すれば、Ｖｒｅｆ＿Ｌは０．４Ｖとなり、Ｖｒｅｆ＿Ｈは０．６５Ｖとなり、第２の実施の形態の設定値に近い設定ができる。このときの動作は図８のようになる。
【００６８】
例えば、低位電力値を“８”に設定し、中位０電力値を“９”に設定し、中位１電力値を“１１”に設定し、高位電力値を“１３”に設定すれば、Ｖｒｅｆ＿Ｌは０．４Ｖとなり、Ｖｒｅｆ＿Ｍ０は０．４５Ｖとなり、ｒｅｆ＿Ｍ１は０．５５Ｖとなり、Ｖｒｅｆ＿Ｈは０．６５Ｖとなり、第３の実施の形態の設定値に近い設定ができる。このときの動作は図９のようになる。
【００６９】
このように構成することにより、受信回路４０はＦ／Ｆ２３、２４の出力に応じて、サイクル毎に基準電圧のレベルをＶｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ０、Ｖｒｅｆ＿Ｍ１、Ｖｒｅｆ＿Ｈのいずれかに切り替えて設定することができる。
【００７０】
受信回路４０は受信回路２０と比べて、電圧制御回路４１の構成が異なるが、他の構成と動作は同じである。従って、決定された基準電圧のレベルによりコンパレータ２２が入力信号の受信値を出力する動作は同じであり、図８や図９で示した入力信号も、受信回路２０と同様に正しく認識することができる。
【００７１】
本発明の第４の実施の形態の受信回路４０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００７２】
上記の説明では、Ｄ／Ａ変換回路４３を０．０５Ｖ単位で出力電圧を切り換えることができる構成としたが、切り替える電圧単位は０．０５Ｖに限定されることなく、さらに詳細に切り替えられるように設定することもできる。受信回路４０は、抵抗分割ではなくＤ／Ａ変換回路４３で基準電圧のレベルを設定するように構成したため、容易に所望の電圧値に基準電圧のレベルを設定することができる。
【００７３】
これに対して、受信回路２０は、３つの抵抗３２〜３４を並列に組み合わせた抵抗値と、抵抗３１の抵抗値による抵抗分割により基準電圧のレベルを生成する。このため基準電圧のレベルは抵抗３１〜３４の抵抗値に依存し、設定値を線形に設定することができないという制約がある。これに対して、受信回路４０はデジタル値で基準電圧のレベルを指定できるので、電圧値を自由に設定することができるという特徴を有する。
【００７４】
ただし、受信回路２０は、４つの抵抗と２つのトランジスタのみで電圧制御回路２１を構成できるので、受信回路４０に比べて回路規模を小さくすることができる。従って、多数の受信回路を１つのＬＳＩに実装する場合、受信回路２０の方が有利である。受信回路２０と受信回路４０は、ＬＳＩの実装条件によって選択することができる。また、基準電圧のレベルであるＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ０／Ｖｒｅｆ＿Ｍ１／Ｖｒｅｆ＿Ｌは、伝送周波数や伝送路の電気的な特性に応じて設定することができる。
【００７５】
以上の説明において、比較回路１２の一例としてコンパレータ２２を説明したが、別の構成として、入力信号をＡ／Ｄ変換回路でデジタル値に変換し、基準電圧のレベルのデジタル値とを論理回路により大小比較する構成とすることもできる。特に、この構成は、実施の形態４の受信回路４０に適している。比較回路１２をデジタル値の比較とすることにより、受信回路４０では、Ｄ／Ａ変換回路４３が不要となり、マルチプレクサ４２から出力されるデジタル値を比較回路１２に直接出力して構成することができる。
【００７６】
次に、本発明の第５の実施の形態について説明する。図１３、図１４は本発明の第５の実施の形態の電子機器５０と電子機器６０の構成を示した図である。電子機器５０、６０は、受信回路１０を含んだ電子機器である。受信回路１０としては、すでに説明したように受信回路２０や受信回路４０があるので図１３、図１４において受信回路１０を受信回路２０又は受信回路４０で置き換えることができる。受信回路１０、２０、４０については、構成と動作についてすでに説明しているので、電子機器５０、６０に実装したときの動作についても説明を省略する。
【００７７】
電子機器５０と電子機器６０は、コンピュータや通信機器や携帯電話機等であり、データの高速伝送を必要とする電子機器である。なお、高速伝送が必要であれば家電製品等も電子機器５０、６０に含まれる。また、コンピュータや通信機器としての機能を備えたＬＳＩも電子機器に含まれる。
【００７８】
電子機器５０は、高速伝送を実行するために受信回路１０を実装した装置である。電子機器６０は、別の実装例を示した構成であり、外部から高速伝送される信号を受信回路１０で受信する構成と、内部の送信回路６１から高速伝送された信号を受信回路１０で受信する構成を含んでいる。電子機器６０は、どちらか一方の受信回路１０のみを含む構成でも良い。特に、外部から高速伝送される信号を受信する構成は、電子機器６０がＬＳＩで実現される場合に実装される。
【００７９】
本発明の第５の実施の形態の電子機器５０と電子機器６０は、受信回路１０、２０、４０を実装しているため、受信回路１０、２０、４０と同様に、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施の形態の受信回路１０の構成を示した図である。
【図２】理想的な伝送波形の一例を示した図である。
【図３】実際の伝送波形の一例を示した図である。
【図４】劣化の大きい伝送波形の一例を示した図である。
【図５】劣化の大きい伝送波形に対して誤認識する一例を示した図である。
【図６】劣化の大きい差動伝送の伝送波形に対して、誤認識する一例を示した図である。
【図７】本発明の第２の実施の形態の受信回路１０の構成を示した図である。
【図８】本発明の適用により、誤認識を解決し正しく認識できる一例を示した図である。
【図９】本発明の適用により、誤認識を解決し正しく認識できる一例を示した図である。
【図１０】本発明の第２の実施の形態の動作例を示した図である。
【図１１】本発明の第３の実施の形態の動作例を示した図である。
【図１２】本発明の第４の実施の形態の受信回路４０の構成を示した図である。
【図１３】本発明の第５の実施の形態の電子機器５０の構成を示した図である。
【図１４】本発明の第５の実施の形態の電子機器６０の構成を示した図である。
【符号の説明】
【００８１】
１０ 受信回路
１１ 電圧制御回路
１２ 比較回路
１３ 記憶回路
１４ 記憶回路
２０ 受信回路
２１ 電圧制御回路
２２ コンパレータ
２３ Ｆ／Ｆ
２４ Ｆ／Ｆ
３１、３２、３３、３４ 抵抗
３５、３６ トランジスタ
４０ 受信回路
４１ 電圧制御回路
４２ マルチプレクサ
４３ Ｄ／Ａ変換回路
５０、６０ 電子機器
【技術分野】
【０００１】
本発明は受信回路、電子機器、及び受信回路の制御方法に関し、特に、高速伝送信号を受信する際の基準電圧を制御する受信回路、電子機器、及び受信回路の制御方法に関する。
【背景技術】
【０００２】
ＬＳＩ（large scale integration）の内部又はＬＳＩ間の信号伝送を、高速化することで、コンピュータ等電子機器の性能は、飛躍的に向上している。一方で、ＬＳＩの微細化により、ＬＳＩ内部の伝送路において信号の減衰が増加している。また高速化、高集積化のために、ＰＷＢ(print wired board：プリント配線基板ともいう）の配線パターン幅や、ケーブルの信号線径が小さくなる傾向があり、ＰＷＢ内の伝送路やケーブルの伝送路の信号の減衰が大きくなっている。信号の減衰が増大することにより、信号波形の劣化を引き起こす。また、伝送周波数を上げることにより、波形の劣化に対する影響が顕著になっている。
【０００３】
このため、信号波形の劣化を救済する技術の開発が重要となっている。例えば、特許文献１には、減衰した信号を受信する技術が記載されている。特許文献１の発明は、２値化信号の前方に結合され２値化信号の位相及び振幅を示す繰り返し信号（ＣＲＩ信号と呼ぶ）と、２値化信号から構成される信号に対する技術である。特許文献１の発明では、ＣＲＩ信号の期間にＣＲＩ信号を２値化した後のＨｉｇｈレベルの時間とＬｏｗレベルの時間を計測し、時間の大小に基づいて受信信号を２値化する際の基準電圧を調整する。
【０００４】
【特許文献１】特開平６−２４４６８７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の発明は、基準電圧を調整するために均等にＨｉｇｈ／Ｌｏｗを繰り返すＣＲＩ信号を利用し、ＣＲＩ信号を２値化した後のＨｉｇｈ時間とＬｏｗ時間が均衡するように基準電圧を決定する。決定された基準電圧はＣＲＩ信号に続いて受信するデータ信号を受信する際の基準電圧として使用される。これにより、伝送信号の減衰の程度に応じて基準電圧を調整することができる。ただし、データ信号を受信中に基準電圧が変動することはない。
【０００６】
一方で、信号の減衰に伴って波形の劣化が大きくなる。特に、高速伝送の場合、受信した信号レベルは直前のサイクルのレベルに依存するようになる。例えば、後述する図４のような波形となる。図４では送信時には図３に示すような正常なＨｉｇｈレベルで出力された信号でも、受信時には前サイクルがＬｏｗレベルのときと前サイクルがＨｉｇｈレベルのときでは電圧レベルが異なっている。伝送周波数がさらに大きくなると２サイクル前までのレベルに影響を受けるようになる。
【０００７】
特許文献１の発明は、２値化信号を受信中には基準電圧が変動しないので、図４に示したように直前のサイクルのレベルに依存して波形が劣化する信号を正しく受信することができないという問題がある。特許文献１の発明では、規則正しく変化するＣＲＩ信号の減衰の程度を調査して減衰の程度に適した基準電圧を決定しているだけなので、直前のサイクルのレベルに依存して劣化する２値化信号に対しては全く機能しない。
【０００８】
本発明の目的は、上述した直前のサイクルのレベルに依存して波形が劣化する信号に対して正しく受信することができないという課題を解決するための受信回路、電子機器、及び受信回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の受信回路は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する。
【００１０】
本発明の電子機器は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路を有する。
【００１１】
本発明の受信回路の制御方法は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路の出力レベルを第１の記憶回路に保持し、前記第１の記憶回路の出力レベルを第２の記憶回路に保持し、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する。
【発明の効果】
【００１２】
本発明は、直前の数サイクルに依存して波形が劣化する信号に対しても正しく受信することができるので、伝送速度を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態の受信回路１０の構成を示す図である。図１を参照すると、受信回路１０は、入力信号を基準電圧と比較して予め決められたハイレベル又はローレベルのいずれかのレベルで出力する比較回路１２と、比較回路１２の出力を次の１サイクル間保持する記憶回路１３と、記憶回路１３の出力を次の１サイクル間保持する記憶回路１４と、記憶回路１３と記憶回路１４の出力に応じて基準電圧のレベルを決定する電圧制御回路１１を有する。なお、レベルとは電圧値を示すものとする。
【００１４】
受信回路１０は、通常、ＬＳＩ(large scale integration)に実装される。ＬＳＩはＰＷＢ(print wired board)と呼ばれるプリント基板に実装される。従って、受信回路１０は、ＬＳＩ内部で送信された信号を受信することも、他のＬＳＩから送信された信号を受信することもある。波形の劣化の程度は、伝送距離（例えばＬＳＩ内の伝送とＬＳＩ間の伝送）や伝送周波数、又は伝送路の電気特性に依存する。
【００１５】
入力信号の理想的な波形は図２に示されるような矩形波である。しかし、実際に伝送される波形は図３に示されるような波形となる。なお、図３の信号は２値信号であり、“０”と“１”のいずれかの信号値を１サイクルで伝送する。図３では“０”はローレベルで伝送され、“１”はハイレベルで伝送されるものとしているが、逆に対応させて伝送してもよい。
【００１６】
図３の波形では、信号値が“０”のサイクルではローレベルまで電圧が降下し、信号値が“１”のサイクルではハイレベルまで電圧が上昇しているので、比較回路１２は基準電圧をハイレベルとローレベルの中間のレベルに固定することにより入力信号の値を正確に認識することができる。なお、サイクルとは１ビットの２値信号を伝送する周期に相当する時間とする。すなわち、信号は１サイクルで“０”或いは“１”を示す１ビットの情報を伝送する。後述の図６〜８では各サイクルをＴ１、Ｔ１、Ｔ２、・・として表している。
【００１７】
波形が劣化し図４に示すような波形となると、比較回路１２は、基準電圧のレベルをどのような固定値に設定しても入力信号を正確に認識することはできなくなる。図５はこの様子を示した図であり、基準電圧のレベル（図５ではＶｒｅｆと表記）をローレベルとハイレベルの中央に固定して設定した場合を示している。例えば、サイクルＴ２において、入力信号は直前のレベルがローレベルのためサイクル内で基準電圧のレベルまで電圧が上昇せず“０”と誤認識されてしまう。またサイクルＴ８において、入力信号は直前のレベルがハイレベルのため、基準電圧のレベルまで電圧が降下せず、“０”と誤認識されてしまう。
【００１８】
この問題は、差動伝送の場合も同様であり、差動伝送においても解決できない。図６はこの様子を示した図である。差動伝送では、伝送信号を正極性の信号（図７では実線で示す）と負極性の信号（図７では破線で示す）にして伝送し、両信号の大小関係で“０”か“１”かを認識する。従って、差動伝送は、両信号に同じ極性のノイズが加わったとしても、両信号間の大小関係が変わらないという特性を有する。このため、ノイズに対して誤認識を回避しやすいが、図７のような波形の劣化に対しては図５の場合と同様にサイクルＴ２とサイクルＴ８で誤認識が発生する。
【００１９】
次に、第１の実施の形態の動作について説明する。比較回路１２は、入力信号を基準電圧と比較してハイレベル又はローレベルのいずれかのレベルで出力する。比較回路１２の出力（受信信号）は次の１サイクルの間記憶回路１３に保持される。記憶回路１３の出力は次の１サイクル間記憶回路１４に保持される。
【００２０】
電圧制御回路１１は、１サイクル前の受信信号の値を保持する記憶回路１３と２サイクル前の受信信号の値を保持する記憶回路１４の出力を参照して、予め決められた電圧値の中から最適と判断される電圧値を選択して、現サイクルの基準電圧のレベルを決定する。比較回路１２は、決定された基準電圧のレベルに従って入力信号の信号値を認識する。
【００２１】
このように、第１の実施の形態の受信回路１０は、サイクル毎に直前の２サイクルの受信値から、現サイクルで使用する基準電圧のレベルを適切なレベルに設定できる。基準電圧のレベルは記憶回路１３と記憶回路１４の出力の２ビットで選択可能なため、最大４つまで切り換えることができる。基準電圧のレベルについては特に限定しない。伝送路の電気的特性や、送信回路や受信回路を構成する素子の特性や伝送周波数等に応じて最適なレベルを設定することができる。
【００２２】
図５を参照すると、伝送速度を大きくしたとき、波形の劣化により入力信号のレベルが上昇する時間や降下する時間が遅延し、１サイクルの時間内に基準電圧のレベルまで達することができなくなるという傾向が現れる。すなわち、入力信号のレベルは直前のレベルに依存する傾向がある。図５を参照すれば、直前のレベルは、直前の２サイクルの受信値を知ることによりある程度予測できることが分かる。例えば、サイクルＴ２では、直前の２サイクルの受信値が“０、０”であることから直前のレベルがローレベル又はそれに近いレベルと予測できる。サイクルＴ８では、直前の２サイクルの受信値が“１、１”であることから直前のレベルがハイレベル又はそれに近いレベルと予測できる。
【００２３】
サイクルＴ２では直前のレベルがローレベルであるため、入力信号はローレベルを起点にしてハイレベルまでレベルを上昇しなければならないが、上昇時間の遅延により、現サイクル内では十分高いレベルまでレベルが上昇できない。従って、正しく入力信号を認識するためには、基準電圧のレベルを下げればよいことが分かる。同様に、サイクルＴ８において正しく入力信号を認識するためには、基準電圧のレベルを上げればよいことが分かる。
【００２４】
従って、サイクルＴ２やサイクルＴ８で入力信号を正しく認識するためには、直前の２サイクルの受信値が“０、０”のとき基準電圧のレベルを小さな値に切り替え、直前の２サイクルの受信値が“１、１”のとき基準電圧のレベルを大きな値に切り替えれば良いことが分かる。受信回路１０、は基準電圧のレベルを直前の２サイクルの受信値によって切り換えることができるので、基準電圧のレベルを適切なレベルに設定することにより正しく入力信号を受信することができる。
【００２５】
このように、本発明の第１の実施の形態の受信回路１０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００２６】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図７は本発明の第２の実施の形態の受信回路２０の構成を示す図である。受信回路２０は第１の実施の形態の受信回路１０を詳細に構成したものであり、特に電圧制御回路２１は電圧制御回路１１の構成を詳細にしている。
【００２７】
受信回路２０は、コンパレータ２２とＦ／Ｆ２３とＦ／Ｆ２４と電圧制御回路２１を含む。コンパレータ２２は比較回路１２の一例である。コンパレータ２２は、入力信号の電圧と基準電圧との大小を比較し、入力信号のレベルが基準電圧のレベルより大きければ出力をハイレベルとし、入力信号の電圧が基準電圧のレベルより小さければ出力をローレベルとする。コンパレータ２２は負帰還をかけていない標準的なオペアンプ（operational amplifier）で実現できる。
【００２８】
Ｆ／Ｆ２３とＦ／Ｆ２４は、それぞれ記憶回路１３と記憶回路１４の一例である。Ｆ／Ｆはフリップフロップのことであり、よく知られるように、クロック信号のエッジで信号を取り込み、１クロック間取り込んだ値を保持する回路である。Ｆ／Ｆ２３はコンパレータ２２の出力を取り込み、Ｆ／Ｆ２４はＦ／Ｆ２３の出力を取り込む。クロック信号は、伝送周波数と同じ周波数となるように作成されるので、Ｆ／Ｆ２３とＦ／Ｆ２４の内容はそれぞれ１サイクル間保持される。
【００２９】
電圧制御回路２１は、電圧制御回路１１の一例であり、抵抗３１と、抵抗３２と、抵抗３３と、抵抗３４と、トランジスタ３５と、トランジスタ３６を含む。なお、図７に示したＲａ、Ｒｂ、Ｒｃ、Ｒｄはそれぞれ抵抗３１〜３４の抵抗値とする。トランジスタ３５はＦ／Ｆ２３の出力がローレベルになるとオンし、Ｆ／Ｆ２３の出力がハイレベルになるとオフするように動作するトランジスタである。トランジスタ３６はＦ／Ｆ２４の出力がローレベルになるとオンし、Ｆ／Ｆ２４の出力がハイレベルになるとオフするように動作するトランジスタである。
【００３０】
抵抗３１は一端が電源ＶＤＤに接続され、他端が接続点３７を介して抵抗３２〜３４とコンパレータ２２に接続される。なお、接続点３７は位置を説明するために定義したものであり、実体は抵抗３１〜３４とコンパレータ２２を接続する信号線である。抵抗３２は一端がグランドに接続され、他端が接続点３７を介して抵抗３１、３３、３４とコンパレータ２２に接続される。抵抗３３は一端がトランジスタ３５に接続され、他端が接続点３７を介して抵抗３１、３２、３４とコンパレータ２２に接続される。抵抗３４は一端がトランジスタ３６に接続され、他端が接続点３７を介して抵抗３１〜３３とコンパレータ２２に接続される。
【００３１】
トランジスタ３５は一端がグランドに接続され、他端が抵抗３３に接続される。トランジスタ３６は一端がグランドに接続され、他端が抵抗３４に接続される。基準電圧は接続点３７の電圧となる。
【００３２】
次に、本発明の第２の実施の形態の動作を説明する。受信回路２０は１サイクル前と２サイクル前の受信信号の電圧レベルによりコンパレータ２２の基準信号が決定される。また、抵抗３３と抵抗３４の抵抗値は等しい（Ｒｃ＝Ｒｄ）ものとする。
【００３３】
受信回路２０は、入力信号を受信すると、コンパレータ２２で基準電圧と電圧を比較し、入力信号のレベルが基準電圧のレベルより大きければ出力（受信信号）をハイレベルとし、入力信号のレベルが基準電圧のレベルより小さければ出力をハイレベルとする。なお、受信信号がハイレベルのとき受信値を“１”とし、受信信号がローレベルのとき受信値を“０”とする。ただし、レベルと受信値との対応は逆に定義することもできる。
【００３４】
受信信号は図示しないが通常受信回路の後段の回路に接続される。受信信号はＦ／Ｆ２３に接続され、次のクロック信号の立ち上がりエッジでＦ／Ｆ２３に取り込まれる。Ｆ／Ｆ２３の出力はＦ／Ｆ２４に接続され、次のクロック信号の立ち上がりエッジでＦ／Ｆ２４に取り込まれる。なお、クロック信号の立ち上がりエッジに代えて立ち下がりエッジで動作するように制御することもできる。電圧制御回路２１はＦ／Ｆ２３とＦ／Ｆ２４に従って基準電圧のレベルを切り替えてコンパレータ２２へ供給する。
【００３５】
なお、信号を伝送する際、伝送する２値信号の前に２サイクル以上のダミー信号を伝送すればＦ／Ｆ２３とＦ／Ｆ２４は次に受信する入力信号の基準電圧を最適レベルに調整することができる。ダミー信号は、例えば、連続したローレベル或いは連続したハイレベルとすることができる。
【００３６】
次に、電圧制御回路２１の動作について説明する。
（１）Ｆ／Ｆ２４＝“０”、Ｆ／Ｆ２３＝“０”のとき
トランジスタ３５、３６は共にオンとなり、基準電圧のレベルは抵抗３１〜３４の抵抗値（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）の組み合わせにより決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｌとすると、
Ｖｒｅｆ＿Ｌ＝ＶＤＤ＊（Ｒｂ＊Ｒｃ＊Ｒｄ）／（Ｒａ＊Ｒｂ＊Ｒｃ＋Ｒｂ＊Ｒｃ＊Ｒｄ＋Ｒｃ＊Ｒｄ＊Ｒａ＋Ｒｄ＊Ｒａ＊Ｒｂ）
となる。Ｒｄ＝Ｒｃのとき、ＲｄをＲｃで置き換えることができ、
Ｖｒｅｆ＿Ｌ＝ＶＤＤ＊（Ｒｂ＊Ｒｃ＊Ｒｃ）／（２＊Ｒａ＊Ｒｂ＊Ｒｃ＋Ｒｃ＊Ｒｃ＊Ｒａ＋Ｒｂ＊Ｒｃ＊Ｒｃ）
となる。
【００３７】
（２）Ｆ／Ｆ２４＝“１”、Ｆ／Ｆ２３＝“０”のとき
トランジスタ３６はオフとなり、トランジスタ３５はオンとなるので、抵抗３４は無視され、基準電圧のレベルは抵抗３１と抵抗３２と抵抗３３の抵抗値（Ｒａ、Ｒｂ、Ｒｃ）の組み合わせにより決定される。このときの基準電圧のレベルを、Ｖｒｅｆ＿Ｍ０とすると、
Ｖｒｅｆ＿Ｍ０＝ＶＤＤ＊（Ｒｂ＊Ｒｃ）／（Ｒａ＊Ｒｂ＋Ｒｂ＊Ｒｃ＋Ｒｃ＊Ｒａ）
となる。
【００３８】
（３）Ｆ／Ｆ２４＝“０”、Ｆ／Ｆ２３＝“１”のとき
トランジスタ３６はオンとなり、トランジスタ３５はオフとなるので、抵抗３３は無視され、基準電圧のレベルは抵抗３１と抵抗３２と抵抗３４の抵抗値（Ｒａ、Ｒｂ、Ｒｄ）の組み合わせにより決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｍ１とすると、
Ｖｒｅｆ＿Ｍ１＝ＶＤＤ＊（Ｒｂ＊Ｒｄ）／（Ｒａ＊Ｒｂ＋Ｒｂ＊Ｒｄ＋Ｒｄ＊Ｒａ）
となる。
Ｒｃ＝Ｒｄのとき、ＲｄをＲｃと置き換えることができ、Ｖｒｅｆ＿Ｍ１＝Ｖｒｅｆ＿Ｍ０となる。このときＶｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１＝Ｖｒｅｆ＿Ｍとする。
【００３９】
（４）Ｆ／Ｆ２４＝“１”、Ｆ／Ｆ２３＝“１”のとき
トランジスタ３５、３６は共にオフとなるので、抵抗３３と抵抗３４は無視できる。従って、基準電圧のレベルは抵抗３１と抵抗３２の抵抗値（Ｒａ、Ｒｂ）によって決定される。このときの基準電圧のレベルをＶｒｅｆ＿Ｈとすると、
Ｖｒｅｆ＿Ｈ＝ＶＤＤ＊（Ｒｂ／（Ｒａ＋Ｒｂ））
となる。
【００４０】
以上のように、電圧制御回路２１はＦ／Ｆ２３とＦ／Ｆ２４の値により基準電圧のレベルをＶｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ、Ｖｒｅｆ＿Ｈの中から選択して決定する。例えば、ＶＤＤ＝１Ｖ、Ｒａ：Ｒｂ：Ｒｃ：Ｒｄ＝１：２：２：２とすると、Ｖｒｅｆ＿Ｌ＝０．４０Ｖ、Ｖｒｅｆ＿Ｍ＝０．５０Ｖ、Ｖｒｅｆ＿Ｌ＝０．６７Ｖとなる。このとき受信回路２０は基準電圧のレベルを０．４０Ｖ、０．５０Ｖ、０．６７Ｖの３値から選択することができる。
【００４１】
次に、受信回路２０が基準電圧のレベルを切り替えながら動作する様子を図８を参照して説明する。図８ではサイクルＴ０、Ｔ１はダミー信号でありサイクルＴ２から有効な入力信号を受信するものとする。サイクルＴ０、Ｔ１は共に“０”なので、サイクルＴ２の基準電圧のレベルはＶｒｅｆ＿Ｌに設定される。サイクルＴ２で受信した入力信号はサイクルＴ２とＴ３の境界のタイミングを示すクロック信号の立ち上がりエッジによりＦ／Ｆ２３に取り込まれる。このとき、基準電圧のレベルが小さくなっているため入力信号を正しく“１”と認識できる。
【００４２】
続いて、サイクルＴ３では直前２サイクルの受信値が“０”、“１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いてサイクルＴ４では直前２サイクルの受信値が“１、０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いてサイクルＴ５では直前２サイクルの受信値が“０”、“０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｌに設定する。
【００４３】
このように、受信回路２０は直前の受信値に基づいてサイクル毎に基準電圧のレベルを切り替えながら動作する。その後、サイクルＴ８では直前２サイクルの受信値が“１、１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｈに設定する。基準電圧のレベルをＶｒｅｆ＿Ｈに設定することにより受信回路２０は、サイクルＴ８において入力信号を正しく“０”と認識することができる。
【００４４】
続いて、サイクルＴ９では直前２サイクルの受信値が“１”、“０”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。続いて、サイクルＴ１０では直前２サイクルの受信値が“０”、“１”となるため、受信回路２０は基準電圧のレベルをＶｒｅｆ＿Ｍに設定する。サイクルＴ１０では直前のレベルがハイレベルより低いため、入力信号レベルもＶｒｅｆ＿Ｍより下がるので、基準電圧のレベルをＶｒｅｆ＿Ｈとしなくとも入力信号を正しく認識することができる。
【００４５】
このように、本発明の第２の実施の形態の受信回路２０は、信号レベルが直前のレベルに依存するような劣化に対しても、直前の受信値に応じて基準電圧のレベルをＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ／Ｖｒｅｆ＿Ｌのいずれかに切り替えて動作する。このように動作することにより、受信回路２０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００４６】
また、受信回路２０の電圧制御回路２１は、４個の抵抗と２個のトランジスタだけで構成できるため、非常に低コストで実現でき、ＬＳＩに実装する場合もわずかな面積で実装できるという特長を持つ。従って、多数の受信回路２０を１つのＬＳＩに実装する場合に有利となる。
【００４７】
以上の説明では、抵抗３１〜３４の抵抗値を比で示して説明したが、抵抗値をどのような値とするかは、伝送周波数と消費電力に配慮して決めればよい。例えば、抵抗値を小さくすると抵抗を流れる電流値が大きくなるため消費電力が増加する。受信回路２０をＬＳＩに実装する場合、ＬＳＩの消費電力制限により抵抗値の下限値が決定する。また、抵抗値が大きくなるとＦ／Ｆ２３とＦ／Ｆ２４の値が切り替わってから基準電圧のレベルへ切り替わるまでの遅延時間が大きくなる。この遅延時間の許容時間から抵抗値の最大値が決定する。抵抗値は最大値と最小値の間になるように設定することができる。
【００４８】
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。第２の実施の形態の構成では、現サイクルのレベルに与える影響の大きさは１サイクル前のレベルと２サイクル前のレベルで等しいと想定してＲｃ＝Ｒｄと設定した。これに対して第３の実施の形態では、１サイクル前のレベルの方が２サイクル前のレベルより影響が大きいと想定して基準電圧のレベルを制御する。なお、第３の実施の形態の構成は第２の実施の形態（図７）と同じであり抵抗値だけが異なるので、構成の説明は省略し、動作説明も異なる部分のみを説明する。
【００４９】
第３の実施の形態では、直前の影響を優先して反映するために、Ｆ／Ｆ２４、２３の値が“１、０”のときの基準電圧のレベル（Ｖｒｅｆ＿Ｍ０とする）を、Ｆ／Ｆ２４、２３の値が“０、１”のときの基準電圧のレベル（Ｖｒｅｆ＿Ｍ１とする）より低くなるように設定する。具体的には、図７において、Ｆ／Ｆ２３に対応する抵抗３３の抵抗値Ｒｃを、Ｆ／Ｆ２４に対応する抵抗３４の抵抗値Ｒｄより小さくすることにより実現できる。
【００５０】
例えば、ＶＤＤ＝１Ｖ、Ｒａ：Ｒｂ：Ｒｃ：Ｒｄ＝１：２：１．５：２．５とすると、Ｖｒｅｆ＿Ｌ＝０．３９Ｖ、Ｖｒｅｆ＿Ｍ０＝０．４６Ｖ、Ｖｒｅｆ＿Ｍ１＝０．５３Ｖ、Ｖｒｅｆ＿Ｌ＝０．６７Ｖとなる。これらは前述の（１）〜（４）の式によって計算できる。従って、受信回路２０は基準電圧のレベルを０．３９Ｖ、０．４６Ｖ、０．５３Ｖ、０．６７Ｖの４値から選択することができる。
【００５１】
第２の実施の形態ではＶｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１＝０．５Ｖと設定していた。第３の実施の形態では１サイクル前の受信値が“０”のときのＶｒｅｆ＿Ｍ０を０．４６Ｖとし、１サイクル前の受信値が“１”のときのＶｒｅｆ＿Ｍ１を０．５３Ｖとし、直前のレベルを重視した設定としている。
【００５２】
第３の実施の形態の受信回路２０が基準電圧のレベルを切り替えながら動作する様子を図９に示す。第２の実施の形態と同様に電圧制御回路２１は直前２サイクルの受信値によりトランジスタ３５、３６がオン／オフされて基準電圧のレベルを生成する。ただし、第２の実施の形態の動作を示す図８ではＶｒｅｆ＿Ｍ０もＶｒｅｆ＿Ｍ１も０．５Ｖと同じであったが、図９ではＶｒｅｆ＿Ｍ０は０．４６Ｖ、きＶｒｅｆ＿Ｍ１は０．５３Ｖと異なっている。
【００５３】
図９においても、サイクルＴ２では基準電圧のレベルがＶｒｅｆ＿Ｌ（０．３９Ｖ）となるため、入力信号を正しく受信することができる。また、サイクルＴ８では基準電圧のレベルがＶｒｅｆ＿Ｈ（０．６７Ｖ）となるため、入力信号を正しく受信することができる。このように第３の実施の形態でも第２の実施の形態と同様に入力信号の波形が劣化しても正しく受信することができる。
【００５４】
図１０と図１１を参照して、第２の実施の形態と第３の実施の形態で動作が異なる場合を説明する。図１０は第２の実施の形態の場合で、サイクルＴ２２のとき“１”、サイクルＴ２３のとき“０”、サイクルＴ２４のとき“１”となる場合の波形を示している。サイクルＴ２０以前は“０”とする。また、波形は１サイクル前のレベルに強く依存して劣化する波形としている。
【００５５】
サイクルＴ２２では、入力信号のレベルは十分上昇しないが、直前２サイクルが“０”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｌとなることにより正しく認識できる。しかし、サイクルＴ２４の場合は直前の２サイクルが“１”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｍとなる。しかし直前のレベルがローレベルのため、このレベルに強く依存すると入力信号のレベルは十分上昇せずサイクルＴ２４とＴ２５の境界のクロックタイミングではＶｒｅｆ＿Ｍに到達できず、誤認識してしまう。
【００５６】
これに対して第３の実施の形態の動作は、図１１のようになる。サイクルＴ２４では、直前の２サイクルが“１”、“０”のため基準電圧のレベルはＶｒｅｆ＿Ｍ０となる。Ｖｒｅｆ＿Ｍ０はＶｒｅｆ＿Ｍより低く設定できるため、第３の実施の形態では入力信号を正しく認識することができる。
【００５７】
なお、２サイクル前のレベルが現サイクルのレベルに与える影響の大きさと、１サイクル前のレベルが現サイクルのレベルに与える影響の大きさの比率は、伝送周波数や伝送路の電気的な特性によって異なる。伝送周波数や伝送路の電気的な特性により決まる比率に応じて、第２の実施の形態か第３の実施の形態を選択することができる。比率に大きな差がないか不明のときは第２の実施の形態を選択し、比率に大きな差があれば第３の実施の形態を選択すればよい。
【００５８】
また、上記で示した抵抗値は一例であり、ＲｃとＲｄの抵抗値の差分を小さくすれば、Ｖｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１の差分は小さくなり、逆に抵抗値の差分を大きくすればＶｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１の差分も大きくなる。抵抗値をどのように設定するかも、伝送周波数や伝送路の電気的な特性に応じて設定することができる。
【００５９】
このように、本発明の第３の実施の形態の受信回路２０は、信号波形が直前のレベルに依存するような劣化に対して、直前の受信値に応じて基準電圧のレベルをＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ０／Ｖｒｅｆ＿Ｍ１／Ｖｒｅｆ＿Ｌのいずれかに切り替えて動作する。このように動作することにより、受信回路２０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００６０】
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。図１２は本発明の第４の実施の形態の受信回路４０の構成を示した図である。受信回路４０は第２の実施の形態の受信回路２０に設けられた電圧制御回路２１を電圧制御回路４１に置き換えた構成を持つ。このため、同じ構成要素については同じ符号を付け、説明を省略する。
【００６１】
電圧制御回路４１は第１の実施の形態の電圧制御回路１１の一例であり、マルチプレクサ４２とＤ／Ａ変換回路４３を含む。Ｄ／Ａ変換回路４３は、マルチプレクサ４２から出力されるデジタル信号で指定された値に対応して、出力電圧値調整する回路である。Ｄ／Ａ変換回路４３は、０ＶからＶＤＤまでの範囲で電圧を調整することができる。
【００６２】
マルチプレクサ４２は、４ウェイのセレクタであり、２ビットの選択信号により４つのデジタル値のいずれかを選択して出力する。Ｆ／Ｆ２３とＦ／Ｆ２４の出力が２ビットの選択信号としてマルチプレクサ４２に接続される。マルチプレクサ４２は、Ｆ／Ｆ２４、２３の出力が“０、０”のとき低位電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“０、１”のとき中位１電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“１、０”のとき中位０電圧値を選択し、Ｆ／Ｆ２４、２３の出力が“１、１”のとき高位電圧値を選択する。
【００６３】
次に、本発明の第４の実施の形態の受信回路４０の動作について説明する。受信回路４０は電圧制御回路４１の動作以外は受信回路２０と同様に動作するので、以降、電圧制御回路４１の動作について説明し、他の動作説明は省略する。
【００６４】
Ｆ／Ｆ２３とＦ／Ｆ２４はコンパレータ２２の出力を取り込むと、出力を選択信号としてマルチプレクサ４２に出力する。マルチプレクサ４２は選択信号に応じて電圧値を選択してＤ／Ａ変換回路４３に出力する。
【００６５】
Ｄ／Ａ変換回路４３は、マルチプレクサ４２から出力された電圧値に応じた電圧を出力する。マルチプレクサ４２からは低位電圧値／中位０電圧値／中位１電圧値／高位電圧値のいずれかが出力されるので、Ｄ／Ａ変換回路４３は、低位電圧値／中位０電圧値／中位１電圧値／高位電圧値に応じた電圧（Ｖｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ０、Ｖｒｅｆ＿Ｍ１、Ｖｒｅｆ＿Ｈ）を出力することができる。
【００６６】
例えば、ＶＤＤが１Ｖで、Ｄ／Ａ変換回路４３が０．０５Ｖ単位で０Ｖから１Ｖまで切り替えて出力できる場合を説明する。Ｄ／Ａ変換回路４３は０Ｖから１Ｖまでの２１段階の電圧を指定するため、５ビット以上のデジタル値を入力とする。Ｄ／Ａ変換回路４３は、デジタル値が“０”であれば０Ｖを出力し、以降デジタル値が“１”増加すると出力電圧が０．０５Ｖ増加するように変換する。ただし、出力電圧が１Ｖに到達すると、それ以上デジタル値を増加しても出力は１Ｖを維持するものとする。
【００６７】
例えば、Ｖｒｅｆ＿Ｍ０＝Ｖｒｅｆ＿Ｍ１と設定すれば図８と同様の受信動作ができ、Ｖｒｅｆ＿Ｍ０＜Ｖｒｅｆ＿Ｍ１と設定すれば図９と同様の受信動作ができる。例えば、中位０電力値と中位１電力値を共に“１０と”すればＶｒｅｆ＿Ｍ０とＶｒｅｆ＿Ｍ１は共に０．５Ｖに設定できる。さらに、低位電力値を“８”に設定し、高位電力値を“１３”に設定すれば、Ｖｒｅｆ＿Ｌは０．４Ｖとなり、Ｖｒｅｆ＿Ｈは０．６５Ｖとなり、第２の実施の形態の設定値に近い設定ができる。このときの動作は図８のようになる。
【００６８】
例えば、低位電力値を“８”に設定し、中位０電力値を“９”に設定し、中位１電力値を“１１”に設定し、高位電力値を“１３”に設定すれば、Ｖｒｅｆ＿Ｌは０．４Ｖとなり、Ｖｒｅｆ＿Ｍ０は０．４５Ｖとなり、ｒｅｆ＿Ｍ１は０．５５Ｖとなり、Ｖｒｅｆ＿Ｈは０．６５Ｖとなり、第３の実施の形態の設定値に近い設定ができる。このときの動作は図９のようになる。
【００６９】
このように構成することにより、受信回路４０はＦ／Ｆ２３、２４の出力に応じて、サイクル毎に基準電圧のレベルをＶｒｅｆ＿Ｌ、Ｖｒｅｆ＿Ｍ０、Ｖｒｅｆ＿Ｍ１、Ｖｒｅｆ＿Ｈのいずれかに切り替えて設定することができる。
【００７０】
受信回路４０は受信回路２０と比べて、電圧制御回路４１の構成が異なるが、他の構成と動作は同じである。従って、決定された基準電圧のレベルによりコンパレータ２２が入力信号の受信値を出力する動作は同じであり、図８や図９で示した入力信号も、受信回路２０と同様に正しく認識することができる。
【００７１】
本発明の第４の実施の形態の受信回路４０は、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【００７２】
上記の説明では、Ｄ／Ａ変換回路４３を０．０５Ｖ単位で出力電圧を切り換えることができる構成としたが、切り替える電圧単位は０．０５Ｖに限定されることなく、さらに詳細に切り替えられるように設定することもできる。受信回路４０は、抵抗分割ではなくＤ／Ａ変換回路４３で基準電圧のレベルを設定するように構成したため、容易に所望の電圧値に基準電圧のレベルを設定することができる。
【００７３】
これに対して、受信回路２０は、３つの抵抗３２〜３４を並列に組み合わせた抵抗値と、抵抗３１の抵抗値による抵抗分割により基準電圧のレベルを生成する。このため基準電圧のレベルは抵抗３１〜３４の抵抗値に依存し、設定値を線形に設定することができないという制約がある。これに対して、受信回路４０はデジタル値で基準電圧のレベルを指定できるので、電圧値を自由に設定することができるという特徴を有する。
【００７４】
ただし、受信回路２０は、４つの抵抗と２つのトランジスタのみで電圧制御回路２１を構成できるので、受信回路４０に比べて回路規模を小さくすることができる。従って、多数の受信回路を１つのＬＳＩに実装する場合、受信回路２０の方が有利である。受信回路２０と受信回路４０は、ＬＳＩの実装条件によって選択することができる。また、基準電圧のレベルであるＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｍ０／Ｖｒｅｆ＿Ｍ１／Ｖｒｅｆ＿Ｌは、伝送周波数や伝送路の電気的な特性に応じて設定することができる。
【００７５】
以上の説明において、比較回路１２の一例としてコンパレータ２２を説明したが、別の構成として、入力信号をＡ／Ｄ変換回路でデジタル値に変換し、基準電圧のレベルのデジタル値とを論理回路により大小比較する構成とすることもできる。特に、この構成は、実施の形態４の受信回路４０に適している。比較回路１２をデジタル値の比較とすることにより、受信回路４０では、Ｄ／Ａ変換回路４３が不要となり、マルチプレクサ４２から出力されるデジタル値を比較回路１２に直接出力して構成することができる。
【００７６】
次に、本発明の第５の実施の形態について説明する。図１３、図１４は本発明の第５の実施の形態の電子機器５０と電子機器６０の構成を示した図である。電子機器５０、６０は、受信回路１０を含んだ電子機器である。受信回路１０としては、すでに説明したように受信回路２０や受信回路４０があるので図１３、図１４において受信回路１０を受信回路２０又は受信回路４０で置き換えることができる。受信回路１０、２０、４０については、構成と動作についてすでに説明しているので、電子機器５０、６０に実装したときの動作についても説明を省略する。
【００７７】
電子機器５０と電子機器６０は、コンピュータや通信機器や携帯電話機等であり、データの高速伝送を必要とする電子機器である。なお、高速伝送が必要であれば家電製品等も電子機器５０、６０に含まれる。また、コンピュータや通信機器としての機能を備えたＬＳＩも電子機器に含まれる。
【００７８】
電子機器５０は、高速伝送を実行するために受信回路１０を実装した装置である。電子機器６０は、別の実装例を示した構成であり、外部から高速伝送される信号を受信回路１０で受信する構成と、内部の送信回路６１から高速伝送された信号を受信回路１０で受信する構成を含んでいる。電子機器６０は、どちらか一方の受信回路１０のみを含む構成でも良い。特に、外部から高速伝送される信号を受信する構成は、電子機器６０がＬＳＩで実現される場合に実装される。
【００７９】
本発明の第５の実施の形態の電子機器５０と電子機器６０は、受信回路１０、２０、４０を実装しているため、受信回路１０、２０、４０と同様に、直前のサイクルのレベルに依存して波形が劣化する信号に対しても正しく受信するように構成することができるので、伝送速度を向上させることができる。それは、伝送周波数の向上に伴い波形の劣化が大きくなるが、劣化が大きくなっても正しく受信できるからである。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施の形態の受信回路１０の構成を示した図である。
【図２】理想的な伝送波形の一例を示した図である。
【図３】実際の伝送波形の一例を示した図である。
【図４】劣化の大きい伝送波形の一例を示した図である。
【図５】劣化の大きい伝送波形に対して誤認識する一例を示した図である。
【図６】劣化の大きい差動伝送の伝送波形に対して、誤認識する一例を示した図である。
【図７】本発明の第２の実施の形態の受信回路１０の構成を示した図である。
【図８】本発明の適用により、誤認識を解決し正しく認識できる一例を示した図である。
【図９】本発明の適用により、誤認識を解決し正しく認識できる一例を示した図である。
【図１０】本発明の第２の実施の形態の動作例を示した図である。
【図１１】本発明の第３の実施の形態の動作例を示した図である。
【図１２】本発明の第４の実施の形態の受信回路４０の構成を示した図である。
【図１３】本発明の第５の実施の形態の電子機器５０の構成を示した図である。
【図１４】本発明の第５の実施の形態の電子機器６０の構成を示した図である。
【符号の説明】
【００８１】
１０ 受信回路
１１ 電圧制御回路
１２ 比較回路
１３ 記憶回路
１４ 記憶回路
２０ 受信回路
２１ 電圧制御回路
２２ コンパレータ
２３ Ｆ／Ｆ
２４ Ｆ／Ｆ
３１、３２、３３、３４ 抵抗
３５、３６ トランジスタ
４０ 受信回路
４１ 電圧制御回路
４２ マルチプレクサ
４３ Ｄ／Ａ変換回路
５０、６０ 電子機器
【特許請求の範囲】
【請求項１】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路。
【請求項２】
前記電圧制御回路は、前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項１の受信回路。
【請求項３】
前記電圧制御回路は、前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項２の受信回路。
【請求項４】
前記電圧制御回路は、電源とグランド間に第１の抵抗と第２の抵抗を直列に接続し、前記第１の抵抗と前記第２の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第３の抵抗と前記第１の記憶回路の出力によりオン／オフされる第１のトランジスタとを直列に接続し、前記接続点とグランド間に第４の抵抗と前記第２の記憶回路の出力によりオン／オフされる第２のトランジスタとを直列に接続した電子回路であることを特徴とする請求項２の受信回路。
【請求項５】
前記電圧制御回路は、前記第１の記憶回路の出力と前記第２の記憶回路の出力とにより、４つのデジタル値を切り替えて出力するマルチプレクサと、マルチプレクサから出力されるデジタル値を電圧に変換し、前記比較回路に基準電圧として出力するＤ／Ａ変換回路を有することを特徴とする請求項２の受信回路。
【請求項６】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路を有する電子機器。
【請求項７】
前記電圧制御回路は、前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項６の電子機器。
【請求項８】
前記電圧制御回路は、前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項８の電子機器。
【請求項９】
前記電圧制御回路は、電源とグランド間に第１の抵抗と第２の抵抗を直列に接続し、前記第１の抵抗と前記第２の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第３の抵抗と前記第１の記憶回路の出力によりオン／オフされる第１のトランジスタとを直列に接続し、前記接続点とグランド間に第４の抵抗と前記第２の記憶回路の出力によりオン／オフされる第２のトランジスタとを直列に接続した電子回路であることを特徴とする請求項８の電子機器。
【請求項１０】
前記電圧制御回路は、前記第１の記憶回路の出力と前記第２の記憶回路の出力とにより、４つのデジタル値を切り替えて出力するマルチプレクサと、マルチプレクサから出力されるデジタル値を電圧に変換し、前記比較回路に基準電圧として出力するＤ／Ａ変換回路を有することを特徴とする請求項８の電子機器。
【請求項１１】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路の出力レベルを第１の記憶回路に保持し、前記第１の記憶回路の出力レベルを第２の記憶回路に保持し、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する受信回路の制御方法。
【請求項１２】
前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項１１の受信回路の制御方法。
【請求項１３】
前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項１２の受信回路の制御方法。
【請求項１】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路。
【請求項２】
前記電圧制御回路は、前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項１の受信回路。
【請求項３】
前記電圧制御回路は、前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項２の受信回路。
【請求項４】
前記電圧制御回路は、電源とグランド間に第１の抵抗と第２の抵抗を直列に接続し、前記第１の抵抗と前記第２の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第３の抵抗と前記第１の記憶回路の出力によりオン／オフされる第１のトランジスタとを直列に接続し、前記接続点とグランド間に第４の抵抗と前記第２の記憶回路の出力によりオン／オフされる第２のトランジスタとを直列に接続した電子回路であることを特徴とする請求項２の受信回路。
【請求項５】
前記電圧制御回路は、前記第１の記憶回路の出力と前記第２の記憶回路の出力とにより、４つのデジタル値を切り替えて出力するマルチプレクサと、マルチプレクサから出力されるデジタル値を電圧に変換し、前記比較回路に基準電圧として出力するＤ／Ａ変換回路を有することを特徴とする請求項２の受信回路。
【請求項６】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路と、前記比較回路の出力レベルを次の１サイクル間保持する第１の記憶回路と、前記第１の記憶回路の出力レベルを次の１サイクル間保持する第２の記憶回路と、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路を有する受信回路を有する電子機器。
【請求項７】
前記電圧制御回路は、前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項６の電子機器。
【請求項８】
前記電圧制御回路は、前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項８の電子機器。
【請求項９】
前記電圧制御回路は、電源とグランド間に第１の抵抗と第２の抵抗を直列に接続し、前記第１の抵抗と前記第２の抵抗との接続点の電圧を基準電圧として前記比較回路に出力し、前記接続点とグランド間に第３の抵抗と前記第１の記憶回路の出力によりオン／オフされる第１のトランジスタとを直列に接続し、前記接続点とグランド間に第４の抵抗と前記第２の記憶回路の出力によりオン／オフされる第２のトランジスタとを直列に接続した電子回路であることを特徴とする請求項８の電子機器。
【請求項１０】
前記電圧制御回路は、前記第１の記憶回路の出力と前記第２の記憶回路の出力とにより、４つのデジタル値を切り替えて出力するマルチプレクサと、マルチプレクサから出力されるデジタル値を電圧に変換し、前記比較回路に基準電圧として出力するＤ／Ａ変換回路を有することを特徴とする請求項８の電子機器。
【請求項１１】
入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路の出力レベルを第１の記憶回路に保持し、前記第１の記憶回路の出力レベルを第２の記憶回路に保持し、前記第１の記憶回路と前記第２の記憶回路の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する受信回路の制御方法。
【請求項１２】
前記第１の記憶回路と前記第２の記憶回路の出力レベルが共にハイレベルのとき前記基準電圧を一番高いレベルとし、前記第１の記憶回路の出力レベルがローレベルで前記第２の記憶回路の出力レベルがハイレベルのとき前記基準電圧を２番目に高いレベルとし、前記第１の記憶回路の出力レベルがハイレベルで前記第２の記憶回路の出力レベルがローレベルのとき前記基準電圧を３番目に高いレベルとし、前記第１の記憶回路と前記第２の記憶回路の出力が共にローレベルのとき前記基準電圧を一番低いレベルに決定することを特徴とする請求項１１の受信回路の制御方法。
【請求項１３】
前記２番目に高いレベルと前記３番目に高いレベルとを等しくしたことを特徴とする請求項１２の受信回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−１０３６６３（Ｐ２０１０−１０３６６３Ａ）
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願番号】特願２００８−２７１６０７（Ｐ２００８−２７１６０７）
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年５月６日（２０１０．５．６）
【国際特許分類】
【出願日】平成２０年１０月２２日（２００８．１０．２２）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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