【課題】低電圧試験のためのリセット回路及び方法を提供する。
【解決手段】低電圧試験回路１２５と、システム１００および２００と、集積回路パッケージ１０４および２０４における回路１２７の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー３２０、一部分を基準電圧と比較する比較器３１０、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ３５０を含む、選択可能閾値リセット回路１２５を含み、スイッチは製品試験装置１０２および２０２からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値を標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。 （もっと読む）

【課題】回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる電圧識別装置及び時計用制御装置を提供する。
【解決手段】基準電圧生成回路１２と、被印加線１８並びに電圧線ＶＳＨ及び接地線ＧＮＤが導通可能となるように電圧線ＶＳＨと接地線ＧＮＤとの間に挿入されると共に、被印加線１８に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路２０を備え、被印加線１８に印加された識別対象電圧の大きさと閾値とを比較することにより識別対象電圧の大きさを識別する識別回路１４と、識別回路１４に対して識別対象電圧の大きさを識別させる間、電圧線ＶＳＨと接地線ＧＮＤとの間に流れる電流の大きさが所定の大きさに保たれるようにスイッチング回路２０と接地線ＧＮＤとの間の抵抗２２を制御可能とする制御部１６と、を含む。 （もっと読む）

【課題】回路規模が小さく、出力トランジスタのしきい値電圧がばらついてもノイズを抑えつつターンオフ時間を短縮する。
【解決手段】駆動信号ＳｄがＬの時、トランジスタＴ１がオン、Ｔ２がオフしてＶGS(T3)がほぼ電源電圧Ｖccに等しくなりトランジスタＴ３がオンする。駆動信号ＳｄがＨになるとトランジスタＴ１がオフ、Ｔ２がオンする。トランジスタＴ４がオンするので抵抗Ｒ２がバイパスされ、トランジスタＴ３のゲート電荷はトランジスタＴ４、Ｔ２を通して急速に放電する。ＶGS(T3)がＶth(T4)＋ＶDS(T2)よりも低下すると、トランジスタＴ４はオフとなり、以後はトランジスタＴ３のゲート電荷が抵抗Ｒ２とトランジスタＴ２を通して緩やかに放電する。トランジスタＴ３、Ｔ４のしきい値電圧は一致する傾向があるので、ＶGS(T3)がＶTH(T3)に低下した時点でトランジスタＴ４をオフできる。 （もっと読む）

【課題】 パワーダウンモードを含む複数の動作モードを有する半導体集積回路において、モード切り換えを行うモードコントロール回路の消費電力を少なくする。
【解決手段】 制御電圧ＶＣに基づきパワーダウンを設定するか解除するかの判定を行う回路としてオフセット付き電圧比較器３０Ａを設けた。制御電圧ＶＣがオフセット電圧Ｖ０よりも低く、オフセット付き電圧比較器３０Ａがパワーダウン解除信号ＭＤ０を非アクティブレベルとしている間は、基準電圧発生回路１０Ａを動作させず、制御電圧ＶＣとの比較に用いる基準電圧Ｖ１〜Ｖ３を出力させない。制御電圧ＶＣがオフセット電圧Ｖ０を越えて上昇し、パワーダウン解除信号ＭＤ０がアクティブレベルになったとき、基準電圧発生回路１０Ａを動作させ、基準電圧Ｖ１〜Ｖ３と制御電圧ＶＣとの比較によるモード切り換えを行わせる。 （もっと読む）

【課題】電源検知回路において、ＢＴ劣化によって比較回路のミスマッチが増大することに起因する電源検知信号の精度の劣化を抑制する。
【解決手段】検知用比較回路１０４は、入力切替信号生成回路１１２によって、その出力の活性状態と非活性状態との切替時付近では、入力信号１０２と基準電圧１０３とを入力して、その両者の比較を行う。一方、前記切替時付近以外では、比較回路非使用時入力電圧１１０が検知用比較回路１０４に入力されて、その差動入力が同電位に固定される。従って、ＢＴ劣化による電源検知精度の経年劣化が有効に抑制される。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】多値技術を用いたメモリにおいて、複数ページにわたるデータを短時間に転送するフラッシュメモリを提供する。
【解決手段】フラッシュメモリは、各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、メモリセルのゲートに接続された複数のワード線と、メモリセルに接続された複数のビット線と、ビット線を介してメモリセルに記憶されたデータを検出するセンスアンプと、或るワード線に接続されたｍ個（ｍは２以上の整数）のメモリセルのそれぞれに格納されたｎビットデータを保存するｍ×ｎビットのデータラッチと、データラッチから外部へ２ビット以上のデータを同時に転送可能な多値レベルインタフェースとを備えている。 （もっと読む）

【課題】 部品点数が少なく、簡単な回路で構成でき、複数の楽音信号を１本の信号経路で送信又は受信できる楽音信号送信装置及び楽音信号受信装置を提供する。
【解決手段】 １ビットＡ／Ｄ変換部１Ｌ及び１Ｒにより、電子楽器などから入力された複数のアナログ楽音信号は各々１ビットデジタル信号に変換され、重み付け部２Ｌ及び２Ｒによりこれらの各１ビットデジタル信号は重み付け加算されて、出力部３により出力されることになると共に、受信部４により受信された重み付け加算信号は、分離部５により各１ビットデジタル信号に分離変換され、さらにＤ／Ａ変換部６により、アナログ信号に復調されることになる。 （もっと読む）

【課題】 直前の数サイクルに依存して波形が劣化する信号に対して正しく受信することができない。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。 （もっと読む）

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。 （もっと読む）

【課題】本発明は、小規模な回路構成でありながら、設定電圧の増加や変更にも柔軟に対応することが可能な多値出力回路を提供することを目的とする。
【解決手段】本発明に係る多値出力回路は、デジタル信号（電圧設定信号ＳＥＴ）からアナログ電圧Ｖａ〜Ｖｄを生成するデジタル／アナログ変換部３と；電圧選択信号Ａ１に基づいて、アナログ電圧Ｖａ〜Ｖｄのいずれか一を選択的に出力する電圧選択部４１〜４ｎと；電圧選択部４１〜４ｎの出力電圧を液晶パネル７に供給するバッファ５１〜５ｎと；を有して成る構成とされている。 （もっと読む）

【課題】ディエンファシス時と非ディエンファシス時の消費電流を一定にすることで、電源変動も一定となり、その結果ジッタの低減を可能にする出力装置を提供する。
【解決手段】入力されたデータを振幅制御して出力するデータ出力部１と、第１及び第２の振幅制御信号に基づいて伝送路に電流を重畳出力して伝送信号の振幅を制御する電流駆動部２と、第１及び第２の振幅制御信号に基づいて電流駆動部２との合計消費電流値が略一定となるように消費電流を制御するダミー電流駆動部３と、を備えて構成されている。 （もっと読む）

【課題】ＩＣのチップ面積を削減することができ消費電流を小さくすることができる検出回路及びその検出回路を使用した電子機器を得る。
【解決手段】抵抗Ｒ１及びＲ２で入力電圧Ｖｉｎを分圧した分圧電圧である入力検出電圧Ｖｓｎｓが基準電圧Ｖｒｅｆ以上になり、かつこの時点の検出温度が低く温度検出電圧Ｔｓｎｓも基準電圧Ｖｒｅｆ以上であれば、コンパレータ３の出力信号である検出信号ＳＮＳはハイレベルになるようにし、逆に、入力検出電圧Ｖｓｎｓが基準電圧Ｖｒｅｆ未満であるか、及び／又はこの時点の検出温度が高く温度検出電圧Ｔｓｎｓが基準電圧Ｖｒｅｆ未満であれば、検出信号ＳＮＳはローレベルになるようにした。 （もっと読む）

【課題】３値以上の信号に対して切り換え検出が可能で、かつ消費電力を確実に少なく抑えることができる多値検出回路を提供する。
【解決手段】入力端子３に入力信号Ｉｎが入力され、電源端子１−入力端子３の間にスイッチ７と抵抗９が、接地端子２−入力端子３の間にスイッチ８と抵抗１０が接続され、スイッチ７とスイッチ８との間に抵抗１１〜１６が直列に接続され、入力端子３と抵抗１１〜１６の各接続点はそれぞれ比較器１７〜２１で比較され、各比較器１７〜２１の出力はラッチ回路２２によって符号化して出力される構成とすることにより、６値検出選択が可能であり、クロック信号に従った間欠動作により省電力の多値検出が可能となる。 （もっと読む）

【課題】３値の１ビットアンプにおける、スイッチング回路のスイッチング回数を制御することができ、その上で、ΔΣ変調回路からの３値の信号の値に対する忠実性が向上した、３値の信号を出力し、オーディオ性能の低下を防ぐことが可能となる３値の１ビットアンプ、およびスイッチング回数制御方法を提供する。
【解決手段】本発明の３値の１ビットアンプ１は、ΔΣ変調回路１０とスイッチング回路２０とＬＰＦ３０とスイッチング回数制御回路４０とを備え、スイッチング回数制御回路４０は、ΔΣ変調回路１０からの２つのディジタル信号毎に独立して、該ディジタル信号の値を制御し、出力することができる。よって、スイッチング回数制御回路４０より出力される３値の信号は、ΔΣ変調回路１０からの３値の信号の値に対する忠実性が向上することになり、スイッチング回数制御を行った上で、オーディオ性能の低下を防ぐことが可能となる。 （もっと読む）

【課題】少数のＭＯＳで構成することができ、優れた特性を得ることができる、３値論理インバータ回路を提供すること。
【解決手段】ＭＯＳｅｐ１、ｇｐ２、ｂｐ３のサブストレート端子を第１の基板電圧に接続し、ＭＯＳｂｎ１、ｂｎ２、ｇｎ３のＭＯＳのサブストレート端子を第２の基板電圧に接続し、ＭＯＳｅｐ１、ｂｐ３のソース側を第１の信号電圧に接続し、ＭＯＳｂｎ１、ｂｎ２のソース側を第２の信号電圧に接続する。さらに、ＭＯＳｇｎ３のソース側を第３の信号電圧に接続し、ＭＯＳｇｐ２のソース側をＭＯＳｂｐ３のドレイン側に接続し、ＭＯＳｇｐ２又はＭＯＳｂｎ２のドレイン側を出力節点とする。 （もっと読む）

【課題】少数のＭＯＳで構成することができ、基板電流を回避することができる、３値論理インバータ回路を提供すること。
【解決手段】第１から第４のＭＯＳを備え、第１から第４のＭＯＳのゲート端子に、共通の入力信号を入力可能とし、第１のＭＯＳ及び前記第３のＭＯＳにおける、サブストレート端子を第１の基板電圧に接続すると共に、ソース端子を第１の信号電圧に接続し、第２のＭＯＳ及び前記第４のＭＯＳにおける、サブストレート端子を第２の基板電圧に接続すると共に、ソース端子を第２の信号電圧に接続し、第３のＭＯＳのドレイン及び第４のＭＯＳのドレインを相互に接続すると共にこの接続点を第２のＭＯＳのソース端子に接続し、あるいは、第１のＭＯＳのドレイン及び第２のＭＯＳのドレインを相互に接続すると共にこの接続点を第３のＭＯＳのソース端子に接続した。 （もっと読む）

【課題】 １００Ｖ超の高耐圧素子を用い、かつ容量性負荷を駆動させる場合でも、ハイレベルとミドルレベルの間の電位差を高耐圧素子の耐圧の範囲内で、自由に設定することを目的とする。
【解決手段】 各ドレインが出力端子４に接続された、ハイレベルトランジスタ６とミドルレベルトランジスタ７とロウレベルトランジスタ８の３個のトランジスタを有し、それぞれオン時にハイレベル、ミドルレベル、ロウレベルを出力する。さらにミドルレベルトランジスタ７と出力端子４の間に、カソードが出力端子４に接続された逆流防止ダイオード２９を備える。 （もっと読む）

【課題】 半導体集積回路の性能の最適化と消費電力の低減を実現すること。
【解決手段】 各機能回路ブロック４００ａ〜４００ｎは、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳ（Metal Insulated Semiconductor）トランジスタにより構成され、高電位側電位と、低電位側電位と、ＰチャネルＭＩＳトランジスタの基板電位と、ＮチャネルＭＩＳトランジスタの基板電位とからなる電位組を少なくとも一つ有し、複数の電源配線は、前記電位組に含まれるそれぞれの電位へ電圧を供給し、コントローラ２００は、前記複数の電源配線それぞれへ発生させる電圧の値を決定し、決定した値の電圧を発生させることを電源制御ＩＣ３００へ指示し、電源制御ＩＣ３００は、コントローラ２００の指示に基づいて、前記複数の電源配線それぞれへ電圧を発生する。
（もっと読む）

【課題】 ３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。
【解決手段】 二変数三値論理演算を行う三値論理関数回路は、第１の入力ａを構成する３つの論理値−１，０，１に応じて、一変数三値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３によって３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断し、第２の入力ｂに接続される３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３の出力を選択する。 （もっと読む）