比較方法、および、比較回路
【課題】０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路が簡単に実現する。
【解決手段】第１数列に含まれる１の数を計数し、第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別可能とする。
【解決手段】第１数列に含まれる１の数を計数し、第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路に関する。
【背景技術】
【０００２】
ハミング重み（ハミングおもみ、Ｈａｍｍｉｎｇ ｗｅｉｇｈｔ）とは、シンボル列中の``0'０以外のシンボルの個数である。典型的には，ビット列中の1の個数として使われる。ｎビット列Ａ：｛Ａ１，Ａ２，… ，Ａｎ｝のハミング重みはHＡとして定義され、Ａ１，Ａ２，… ，Ａｎは０または１の値を有する数である。
【０００３】
ハミング重み比較方法、ハミング重み比較回路とは２つのビット列Ａのハミング重みＨＡとビット列Ｂのハミング重みＨＢを比較する方法、回路である。ハミング重み比較回路は、メディアンフィルタ、ランクオーダーフィルタ、ベクトル量子化やデジタルニューラルネットワークによく用いられている回路である。
【０００４】
デジタル比較方法、デジタル比較回路とは２つデジタル数間を比較する方法、回路である。デジタル比較回路は、中央演算装置やＡＬＵなどによく用いられている回路である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
文献１と文献２に述べられているように、従来ハミング比較回路はフールデジタル回路タイプとｐｓｅｕｄｏ‐ＣＭＯＳゲートを用いたタイプが知られている。フールデジタル回路タイプで８ビットのハミング重み比較回路を実装した場合やく２００トランジスタ以上の規模で１３．４ｎｓの遅延を要する。このとき、ＡＭＩＳ社の０．８μｍＣＭＯＳプロセスが使用された。また、ｐｓｅｕｄｏ‐ＣＭＯＳゲートを用いた場合やく７０トランジスタの規模で１６ｎｓの遅延という結果が示された。このように、従来回路の欠点は回路規模及び遅延であり、長いビット列の構成には向いていない。
【０００６】
本発明は、簡単構成で小規模かつ高速のハミング重み比較回路及びデジタル比較回路を提案する。
【非特許文献１】V.A. Pedroni, ``Compact fixed-threshold and two-vector Hamming comparators,'' Electronics Letters, vol.39, no.27, pp.1705-1706, November 2003.
【非特許文献２】V.A. Pedroni, ``Compact Hamming-Comparator-based rank order filter for digital VLSI and FPGA implementations,'' Proceedings of the 2004 International Symposium on Circuits and Systems (ISCAS'04), vol.2, pp.II-585-II-588, May 2004.
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明によれば、第１数列に含まれる１の数を計数し、第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する回路とを具備したことを特徴とする。
【０００８】
このことにより、２つの数列のハミング重みの比率が簡単に求むことができ、その比率を予め設定した閾値を用いて比較することによって２つの数列間のハミング重みの大小判別が求めることができる。
【０００９】
また、本発明の一態様によれば、第１デジタル数の大きさ算出し、第２デジタル数の大きさ算出し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率を出力する回路と、前記比率を予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する回路と具備したことを特徴とする。
【００１０】
このことにより、２つのデジタル数の大きさの比率が簡単に求むことができ、その比率を予め設定した閾値を用いて比較することによって２つのデジタル数間の大きさの大小判別が求めることができる。
【発明の効果】
【００１１】
以上説明したように本発明によれば、０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路が簡単に実現可能であり、メディアンフィルタ、ランクオーダーフィルタ、ベクトル量子化やデジタルニューラルネットワーク、中央演算装置やＡＬＵなどの発展に寄与するところが大きい。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の一実施例に係るハミング重み比較回路の回路構成図である。図１に示したように、任意のビット数ｎに対するハミング重み比較回路は分圧回路とアナログ比較回路より構成される。
【００１３】
分圧回路は下記の通りに構成される。
● ドレイン端子を共通接続端子Ｖｏｕｔとする並列接続されたｎ個のプルアップＰＭＯ
Ｓトランジスタと並列接続されたｎ個のプルダウンＮＭＯＳトランジスタ。
● ドレイン端子を共通接続端子Ｖｏｕｔとする常にオン状態のプルアップＰＭＯＳトラ
ンジスタと常にオン状態プルダウンＮＭＯＳトランジスタ。
● 片方のビット列の入力を反転するｎ個のＣＭＯＳインバータ。それぞれのインバータ
の出力が並列接続されたｎ個のプルアップＰＭＯＳトランジスタのそれぞれのゲート 端子に入力される。
なお、分圧回路を構成するすべてのＰＭＯＳトランジスタのβ値とＮＭＯＳトランジスタのβ値は同値として設計される。
【００１４】
アナログ比較回路は分圧回路の共通接続端子Ｖｏｕｔを１つの入力とする通常の高増幅率の差動増幅型アナログ電圧比較回路と出力バッファ用の２個ＣＭＯＳインバータからなる。なお、この構成に限らず、アナログ電圧を比較できる他の回路構成でもよい。
【００１５】
ビット列Ａに属するＡ１，Ａ２，…，Ａｎの各ビットは分圧回路の入力反転用ＣＭＯＳインバータを介して、それぞれ対応する並列接続されたｎ個のプルアップＰＭＯＳトランジスタに入力される。これは、ＰＭＯＳトランジスタは負論理でオンするからである。
【００１６】
ビット列Ｂに属するＢ１，Ｂ２，…，Ｂｎの各ビットはそれぞれ対応する並列接続されたｎ個のプルダウンＮＭＯＳトランジスタに入力される。これは，ＮＭＯＳトランジスタは正論理でオンするからである。なお、０は接地電圧（ＧＮＤ）、１は電源電圧（Ｖｄｄ）に対応させている。
【００１７】
常にオン状態のプルアップＰＭＯＳトランジスタと常にオン状態プルダウンＮＭＯＳトランジスタは、並列接続されたｎ個のプルアップＰＭＯＳトランジスタと並列接続されたｎのプルダウンＮＭＯＳトランジスタがすべてオフ状態のときに、共通接続端子Ｖｏｕｔを電源電圧の半分のレベルに保つように導入されたものである。ＨＡ及びＨＢが共に０の値を持つとき、つまり、Ａ１，Ａ２，…，Ａｎ及びＢ１，Ｂ２，…，Ｂｎが０の値を持つとき、並列接続されたｎのプルアップＰＭＯＳトランジスタと並列接続されたｎ個のプルダウンNMOSトランジスタはすべてオフ状態となり、共通接続端子Ｖｏｕｔがフローティングになってしまう状態を防ぐためである。
【００１８】
通常，MOSトランジスタの相互コンダクタンス ｇｍ はオン抵抗値の逆数として定義され、β値にとって計算される。このとき、Ｖｏｕｔの電圧レベルは次式によって求められる。
【００１９】
【数１】
【００２０】
Ｖｄｄ＝５[Ｖ]のＡＭＩＳ社０．８μｍＣＭＯＳプロセスを使用したｎ＝４ときの分圧回路の結果を図２に示す。横軸にＡビット列及びＢビット列に与えた１の数、つまり、与えたハミング重みＨＡ及びＨＢ、縦軸はそれぞれの与えたハミング重みＨＡ及びＨＢに対応する共通接続端子Ｖｏｕｔの電圧レベルを示す。この結果により、与えたハミング重みＨＡ及びＨＢに対応して、前後することなくユニークな値を持つＶｏｕｔが得られることが分かる。
【００２１】
図２において，ＨＡ > ＨＢに対応するＶｏｕｔはＶｂｉｇ以上の値をとり、ＨＡ = ＨＢに対応するＶｏｕｔはＶｅｑの値をとり、ＨＡ < ＨＢに対応するＶｏｕｔの値はＶｌｅ以下の値をとることがわかる。このことから、図３に示すように、ＶｏｕｔをＶｂｉｇとＶｅｑ間の値を持つＶｒｅｆで比較することによってＨＡ≧ＨＢという比較結果Ｂｅｑが得られ、ＶｏｕｔをＶｅｑとＶｌｅ間の値を持つＶｒｅｆで比較することによってＨＡ < ＨＢという比較結果Ｌｅが得られることが分かる。また、ＢｅｑとＬｅの反転信号との論理積によりＨＡ = ＨＢに対応する比較結果Ｅｑ得られる。
【００２２】
ＨＡ／ＨＢの値が０／ｎからｎ／ｎに変化するときに最大遅延が観測される。これは、Ｖｏｕｔが最小電圧レベルから電源電圧Ｖｄｄの半分の電圧レベルに遷移するのに長時間が必要するからである。ｎ＝４，８，１６，３２，６４の最大遅延はそれぞれ２ｎｓ，２ｎｓ，２．２ｎｓ，５．１ｎｓ，５．８ｎｓである。
【００２３】
全体回路の規模は主に分圧回路の規模によって決まる。ｎビットに対して、分圧回路は２（２ｎ＋１）個のトランジスタで構成できる。６４ビットの場合分圧回路は２５８個のトランジスタで構成でき、アナログ比較回路と合わせても全体回路は２６６個のトランジスタで構成可能で、極めてコンパクトな回路となる。
【００２４】
並列接続されたｎ個のプルアップＰＭＯＳトランジスタと並列接続されたｎ個のプルダウンＮＭＯＳトランジスタに対して、２進数の桁に対応するノンオーバーラップの２n-1の関係をもつ重み値を持たせることで２進数表示のデジタル値の大小を比較する回路を構成できる。これらの重みはトランジスタのチャンネル形状（Ｗ／Ｌ）を変えることで対応できる。図４に２ビットの場合のデジタル比較回路の結果を示す。ハミング比較回路と同様の比較方法で、それぞれ、２つのデジタル数間の以上、以下、同等という比較結果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明のハミング比較回路の回路構成図である。
【図２】分圧回路の動作結果。
【図３】ハミング比較回路の動作結果。
【図４】デジタル比較回路の比較結果。
【技術分野】
【０００１】
本発明は、０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路に関する。
【背景技術】
【０００２】
ハミング重み（ハミングおもみ、Ｈａｍｍｉｎｇ ｗｅｉｇｈｔ）とは、シンボル列中の``0'０以外のシンボルの個数である。典型的には，ビット列中の1の個数として使われる。ｎビット列Ａ：｛Ａ１，Ａ２，… ，Ａｎ｝のハミング重みはHＡとして定義され、Ａ１，Ａ２，… ，Ａｎは０または１の値を有する数である。
【０００３】
ハミング重み比較方法、ハミング重み比較回路とは２つのビット列Ａのハミング重みＨＡとビット列Ｂのハミング重みＨＢを比較する方法、回路である。ハミング重み比較回路は、メディアンフィルタ、ランクオーダーフィルタ、ベクトル量子化やデジタルニューラルネットワークによく用いられている回路である。
【０００４】
デジタル比較方法、デジタル比較回路とは２つデジタル数間を比較する方法、回路である。デジタル比較回路は、中央演算装置やＡＬＵなどによく用いられている回路である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
文献１と文献２に述べられているように、従来ハミング比較回路はフールデジタル回路タイプとｐｓｅｕｄｏ‐ＣＭＯＳゲートを用いたタイプが知られている。フールデジタル回路タイプで８ビットのハミング重み比較回路を実装した場合やく２００トランジスタ以上の規模で１３．４ｎｓの遅延を要する。このとき、ＡＭＩＳ社の０．８μｍＣＭＯＳプロセスが使用された。また、ｐｓｅｕｄｏ‐ＣＭＯＳゲートを用いた場合やく７０トランジスタの規模で１６ｎｓの遅延という結果が示された。このように、従来回路の欠点は回路規模及び遅延であり、長いビット列の構成には向いていない。
【０００６】
本発明は、簡単構成で小規模かつ高速のハミング重み比較回路及びデジタル比較回路を提案する。
【非特許文献１】V.A. Pedroni, ``Compact fixed-threshold and two-vector Hamming comparators,'' Electronics Letters, vol.39, no.27, pp.1705-1706, November 2003.
【非特許文献２】V.A. Pedroni, ``Compact Hamming-Comparator-based rank order filter for digital VLSI and FPGA implementations,'' Proceedings of the 2004 International Symposium on Circuits and Systems (ISCAS'04), vol.2, pp.II-585-II-588, May 2004.
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明によれば、第１数列に含まれる１の数を計数し、第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する回路とを具備したことを特徴とする。
【０００８】
このことにより、２つの数列のハミング重みの比率が簡単に求むことができ、その比率を予め設定した閾値を用いて比較することによって２つの数列間のハミング重みの大小判別が求めることができる。
【０００９】
また、本発明の一態様によれば、第１デジタル数の大きさ算出し、第２デジタル数の大きさ算出し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率を出力する回路と、前記比率を予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する回路と具備したことを特徴とする。
【００１０】
このことにより、２つのデジタル数の大きさの比率が簡単に求むことができ、その比率を予め設定した閾値を用いて比較することによって２つのデジタル数間の大きさの大小判別が求めることができる。
【発明の効果】
【００１１】
以上説明したように本発明によれば、０と１を含む２つの数列間のハミング重みを比較する方法及びその回路、また、２つのデジタル数間の大きさを比較する方法及びその回路が簡単に実現可能であり、メディアンフィルタ、ランクオーダーフィルタ、ベクトル量子化やデジタルニューラルネットワーク、中央演算装置やＡＬＵなどの発展に寄与するところが大きい。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の一実施例に係るハミング重み比較回路の回路構成図である。図１に示したように、任意のビット数ｎに対するハミング重み比較回路は分圧回路とアナログ比較回路より構成される。
【００１３】
分圧回路は下記の通りに構成される。
● ドレイン端子を共通接続端子Ｖｏｕｔとする並列接続されたｎ個のプルアップＰＭＯ
Ｓトランジスタと並列接続されたｎ個のプルダウンＮＭＯＳトランジスタ。
● ドレイン端子を共通接続端子Ｖｏｕｔとする常にオン状態のプルアップＰＭＯＳトラ
ンジスタと常にオン状態プルダウンＮＭＯＳトランジスタ。
● 片方のビット列の入力を反転するｎ個のＣＭＯＳインバータ。それぞれのインバータ
の出力が並列接続されたｎ個のプルアップＰＭＯＳトランジスタのそれぞれのゲート 端子に入力される。
なお、分圧回路を構成するすべてのＰＭＯＳトランジスタのβ値とＮＭＯＳトランジスタのβ値は同値として設計される。
【００１４】
アナログ比較回路は分圧回路の共通接続端子Ｖｏｕｔを１つの入力とする通常の高増幅率の差動増幅型アナログ電圧比較回路と出力バッファ用の２個ＣＭＯＳインバータからなる。なお、この構成に限らず、アナログ電圧を比較できる他の回路構成でもよい。
【００１５】
ビット列Ａに属するＡ１，Ａ２，…，Ａｎの各ビットは分圧回路の入力反転用ＣＭＯＳインバータを介して、それぞれ対応する並列接続されたｎ個のプルアップＰＭＯＳトランジスタに入力される。これは、ＰＭＯＳトランジスタは負論理でオンするからである。
【００１６】
ビット列Ｂに属するＢ１，Ｂ２，…，Ｂｎの各ビットはそれぞれ対応する並列接続されたｎ個のプルダウンＮＭＯＳトランジスタに入力される。これは，ＮＭＯＳトランジスタは正論理でオンするからである。なお、０は接地電圧（ＧＮＤ）、１は電源電圧（Ｖｄｄ）に対応させている。
【００１７】
常にオン状態のプルアップＰＭＯＳトランジスタと常にオン状態プルダウンＮＭＯＳトランジスタは、並列接続されたｎ個のプルアップＰＭＯＳトランジスタと並列接続されたｎのプルダウンＮＭＯＳトランジスタがすべてオフ状態のときに、共通接続端子Ｖｏｕｔを電源電圧の半分のレベルに保つように導入されたものである。ＨＡ及びＨＢが共に０の値を持つとき、つまり、Ａ１，Ａ２，…，Ａｎ及びＢ１，Ｂ２，…，Ｂｎが０の値を持つとき、並列接続されたｎのプルアップＰＭＯＳトランジスタと並列接続されたｎ個のプルダウンNMOSトランジスタはすべてオフ状態となり、共通接続端子Ｖｏｕｔがフローティングになってしまう状態を防ぐためである。
【００１８】
通常，MOSトランジスタの相互コンダクタンス ｇｍ はオン抵抗値の逆数として定義され、β値にとって計算される。このとき、Ｖｏｕｔの電圧レベルは次式によって求められる。
【００１９】
【数１】
【００２０】
Ｖｄｄ＝５[Ｖ]のＡＭＩＳ社０．８μｍＣＭＯＳプロセスを使用したｎ＝４ときの分圧回路の結果を図２に示す。横軸にＡビット列及びＢビット列に与えた１の数、つまり、与えたハミング重みＨＡ及びＨＢ、縦軸はそれぞれの与えたハミング重みＨＡ及びＨＢに対応する共通接続端子Ｖｏｕｔの電圧レベルを示す。この結果により、与えたハミング重みＨＡ及びＨＢに対応して、前後することなくユニークな値を持つＶｏｕｔが得られることが分かる。
【００２１】
図２において，ＨＡ > ＨＢに対応するＶｏｕｔはＶｂｉｇ以上の値をとり、ＨＡ = ＨＢに対応するＶｏｕｔはＶｅｑの値をとり、ＨＡ < ＨＢに対応するＶｏｕｔの値はＶｌｅ以下の値をとることがわかる。このことから、図３に示すように、ＶｏｕｔをＶｂｉｇとＶｅｑ間の値を持つＶｒｅｆで比較することによってＨＡ≧ＨＢという比較結果Ｂｅｑが得られ、ＶｏｕｔをＶｅｑとＶｌｅ間の値を持つＶｒｅｆで比較することによってＨＡ < ＨＢという比較結果Ｌｅが得られることが分かる。また、ＢｅｑとＬｅの反転信号との論理積によりＨＡ = ＨＢに対応する比較結果Ｅｑ得られる。
【００２２】
ＨＡ／ＨＢの値が０／ｎからｎ／ｎに変化するときに最大遅延が観測される。これは、Ｖｏｕｔが最小電圧レベルから電源電圧Ｖｄｄの半分の電圧レベルに遷移するのに長時間が必要するからである。ｎ＝４，８，１６，３２，６４の最大遅延はそれぞれ２ｎｓ，２ｎｓ，２．２ｎｓ，５．１ｎｓ，５．８ｎｓである。
【００２３】
全体回路の規模は主に分圧回路の規模によって決まる。ｎビットに対して、分圧回路は２（２ｎ＋１）個のトランジスタで構成できる。６４ビットの場合分圧回路は２５８個のトランジスタで構成でき、アナログ比較回路と合わせても全体回路は２６６個のトランジスタで構成可能で、極めてコンパクトな回路となる。
【００２４】
並列接続されたｎ個のプルアップＰＭＯＳトランジスタと並列接続されたｎ個のプルダウンＮＭＯＳトランジスタに対して、２進数の桁に対応するノンオーバーラップの２n-1の関係をもつ重み値を持たせることで２進数表示のデジタル値の大小を比較する回路を構成できる。これらの重みはトランジスタのチャンネル形状（Ｗ／Ｌ）を変えることで対応できる。図４に２ビットの場合のデジタル比較回路の結果を示す。ハミング比較回路と同様の比較方法で、それぞれ、２つのデジタル数間の以上、以下、同等という比較結果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明のハミング比較回路の回路構成図である。
【図２】分圧回路の動作結果。
【図３】ハミング比較回路の動作結果。
【図４】デジタル比較回路の比較結果。
【特許請求の範囲】
【請求項１】
０と１を含む第１数列と第２数列間のハミング重みを比較する方法であって、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率と予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する
ことを特徴とするハミング重み比較方法。
【請求項２】
第１デジタル数と第２デジタル数間の大きさを比較する方法であって、
前記第１デジタル数の大きさと前記第２デジタル数の大きさとの比率と予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する
ことを特徴とするデジタル比較方法。
【請求項３】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列に含まれる１の数を計数し、前記第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、
前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する回路とを含む
ことを特徴とするハミング重み比較回路。
【請求項４】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数の大きさ算出し、前記第２デジタル数の大きさ算出し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率を出力する回路と、
前記比率を予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する回路とを含む
ことを特徴とするデジタル比較回路。
【請求項５】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２数列のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１数列の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２数列の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を出力する回路と、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を予め設定した閾値電圧で前記第１数列と前期第２数列間のハミング重みの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするハミング重み比較回路。
【請求項６】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２数列のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１数列の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２数列の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を出力する回路と、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を予め設定した閾値電圧を論理閾値として有するＣＭＯＳインバータで前記第１数列と前期第２数列間のハミング重みの大小を判別するＣＭＯＳインバータとを含む
ことを特徴とするハミング重み比較回路。
【請求項７】
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率が１の時に対応する電圧を出力するバイアス回路を更に含むことを特徴とする請求項５又は６記載のハミング重み比較回路。
【請求項８】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２デジタル数のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１デジタル数の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２デジタル数の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を出力する回路と、
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を予め設定した閾値電圧で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするデジタル比較回路。
【請求項９】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２デジタル数のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１デジタル数の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２デジタル数の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を出力する回路と、
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を予め設定した閾値電圧を論理閾値として有するＣＭＯＳインバータで前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするデジタル比較回路。
【請求項１０】
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率が１の時に対応する電圧を出力するバイアス回路を更に含むことを特徴とする請求項８又は９記載のデジタル比較回路。
【請求項１１】
前記プルアップＰＭＯＳトランジスタのチャンネルサイズは該プルアップＰＭＯＳトランジスタのゲート端子に入力される前記第１デジタル数のビット位に対応する２のべき乗で決められ、
前記プルダウンＮＭＯＳトランジスタのチャンネルサイズは該プルダウンＮＭＯＳトランジスタのゲート端子に入力される前記第２デジタル数のビット位に対応する２のべき乗で決められることを特徴とする請求項８又は９記載のデジタル比較回路。
【請求項１】
０と１を含む第１数列と第２数列間のハミング重みを比較する方法であって、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率と予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する
ことを特徴とするハミング重み比較方法。
【請求項２】
第１デジタル数と第２デジタル数間の大きさを比較する方法であって、
前記第１デジタル数の大きさと前記第２デジタル数の大きさとの比率と予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する
ことを特徴とするデジタル比較方法。
【請求項３】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列に含まれる１の数を計数し、前記第２数列に含まれる１の数を計数して、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率を出力する回路と、
前記比率を予め設定した閾値で前記第１数列と前期第２数列間のハミング重みの大小を判別する回路とを含む
ことを特徴とするハミング重み比較回路。
【請求項４】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数の大きさ算出し、前記第２デジタル数の大きさ算出し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率を出力する回路と、
前記比率を予め設定した閾値で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別する回路とを含む
ことを特徴とするデジタル比較回路。
【請求項５】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２数列のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１数列の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２数列の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を出力する回路と、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を予め設定した閾値電圧で前記第１数列と前期第２数列間のハミング重みの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするハミング重み比較回路。
【請求項６】
０と１を含む第１数列と第２数列間のハミング重みを比較する回路であって
前記第１数列のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２数列のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１数列の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２数列の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を出力する回路と、
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率に対応する電圧を予め設定した閾値電圧を論理閾値として有するＣＭＯＳインバータで前記第１数列と前期第２数列間のハミング重みの大小を判別するＣＭＯＳインバータとを含む
ことを特徴とするハミング重み比較回路。
【請求項７】
前記第１数列に含まれる１の数と前記第２数列に含まれる１の数との比率が１の時に対応する電圧を出力するバイアス回路を更に含むことを特徴とする請求項５又は６記載のハミング重み比較回路。
【請求項８】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２デジタル数のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１デジタル数の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２デジタル数の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を出力する回路と、
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を予め設定した閾値電圧で前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするデジタル比較回路。
【請求項９】
第１デジタル数と第２デジタル数間の大きさを比較する回路であって
前記第１デジタル数のビット数に対応する数の並列接続されたプルアップＰＭＯＳトランジスタの共通接続端子を前記第２デジタル数のビット数に対応する数の並列接続されたプルダウンＮＭＯＳトランジスタの共通接続端子に接続し、前記第１デジタル数の各々のビットの反転の値を前記並列接続されたプルアップＰＭＯＳトランジスタの各々のゲート端子に入力し、前記第２デジタル数の各々のビットの値を前記並列接続されたプルダウンＮＭＯＳトランジスタの各々のゲート端子に入力し、前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を出力する回路と、
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率に対応する電圧を予め設定した閾値電圧を論理閾値として有するＣＭＯＳインバータで前記第１デジタル数と前記第２デジタル数間の大きさの大小を判別するアナログ電圧比較回路とを含む
ことを特徴とするデジタル比較回路。
【請求項１０】
前記第１デジタル数の大きさと前記第デジタル数の大きさとの比率が１の時に対応する電圧を出力するバイアス回路を更に含むことを特徴とする請求項８又は９記載のデジタル比較回路。
【請求項１１】
前記プルアップＰＭＯＳトランジスタのチャンネルサイズは該プルアップＰＭＯＳトランジスタのゲート端子に入力される前記第１デジタル数のビット位に対応する２のべき乗で決められ、
前記プルダウンＮＭＯＳトランジスタのチャンネルサイズは該プルダウンＮＭＯＳトランジスタのゲート端子に入力される前記第２デジタル数のビット位に対応する２のべき乗で決められることを特徴とする請求項８又は９記載のデジタル比較回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−９２１２７（Ｐ２００８−９２１２７Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００６−２６８６９５（Ｐ２００６−２６８６９５）
【出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０１０３５０２２）
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１８年９月２９日（２００６．９．２９）
【出願人】（５０１０３５０２２）
【Ｆターム（参考）】
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