【課題】出力波形に付加される遅延の増大を抑制することが可能な出力回路を提供すること。
【解決手段】本発明にかかる出力回路は、高電位側電源端子と外部出力端子Ｖｏｕｔとの間に設けられ、電源電圧ＶＤＤ〜接地電圧ＶＳＳ間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＰ１１と、低電位側電源端子と外部出力端子Ｖｏｕｔとの間に設けられ、一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＮ１１と、電源電圧ＶＤＤより低く接地電圧ＶＳＳより高い中間電圧ＶＭＬが供給されている低電位側電源端子と、出力トランジスタＭＰ１１のゲートと、の間に設けられ、出力トランジスタＭＰ１１のゲート電圧と中間電圧ＶＭＬとの電圧差に基づいて出力トランジスタＭＰ１１のゲートをクランプするクランプ用トランジスタＭＰ１２と、を備える。 （もっと読む）

【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】アナログデータ出力にクロック信号が混入しないアナログマルチプレクサを提供する。
【解決手段】アナログマルチプレクサは、２つのアナログデータ信号Ｄ１，Ｄ２の非反転信号を入力とし、クロック信号ＣＬＫに応じて２つのアナログデータ信号Ｄ１，Ｄ２のうち何れか一方を選択的に出力する第１のセレクタ４と、２つのアナログデータ信号Ｄ１，Ｄ２の反転信号を入力とし、クロック信号ＣＬＫに応じて２つのアナログデータ信号Ｄ１，Ｄ２のうち何れか一方を選択的に出力する第２のセレクタ５と、第１のセレクタ４の出力信号と第２のセレクタ５の出力信号との差信号を出力する減算回路６とを備える。 （もっと読む）

【課題】受信動作への切換時に発生するノイズを抑制する。
【解決手段】受信回路１０は、圧電センサ２の受信信号ＳＰ及びＳＮを増幅するアンプ１５と、圧電センサ２の一端とアンプ１５の一端との間に並列接続されて受信動作への切換時に位相をずらしてオンされる複数のトランジスタ１１ａ及び１１ｂ（ないしは１２ａ及び１２ｂ）と、を有する。 （もっと読む）

【課題】負荷電流検出手段により検出された負荷電流を用いてリーク故障を確実に検出する。
【解決手段】駆動回路３３ａ、３３ｂの出力端子Ｔａ２、Ｔｂ２から電源線６に至る還流経路内にシャント抵抗９ａ、９ｂを接続し、電源線５と給電分岐点Ｎｓとの間に共通のシャント抵抗２４を接続する。駆動制御回路３２は、ＭＯＳＦＥＴ７ａ、７ｂをＰＷＭ駆動し、負荷電流検出回路１２ａ、１２ｂから負荷電流Ｉａ、Ｉｂを入力し、総電流検出回路２３から総電流Ｉｓを入力する。検出負荷電流Ｉａ、Ｉｂに対しそれぞれ対応するＰＷＭ駆動信号のオフ駆動期間をマスク処理し、マスク処理した検出負荷電流Ｉａｍ、Ｉｂｍを加算した加算電流Ｉｃｍと検出総電流Ｉｓとを比較する。両者が等しい場合には正常状態と判定し、異なる場合にはショート故障またはリーク故障が生じたと判定する。 （もっと読む）

【課題】高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供すること
【解決手段】本発明にかかる信号変換回路１０は、差動信号である信号Ｄ１及び信号Ｄ２が入力されるヒステリシスコンパレータ１、２及び変換バッファ３を備える。ヒステリシスコンパレータ１は、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２との大小の比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、電位Ｖ１と電位Ｖ２との大小を比較し、当該比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。変換バッファ３は、信号Ｅ１及び信号Ｅ２をシングルエンド信号Ｆに変換する。 （もっと読む）

【課題】ノイズを低減することができるインターフェース回路を提供することを課題とする。
【解決手段】インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファ（１１１）と、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチ（１２４）と、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路（１２７）とを有する。 （もっと読む）

【課題】動作モード切り換え時におけるノイズを抑制する。
【解決手段】差動入力バッファ１は、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路ＭＮ１，ＭＮ２と、ソースフォロア回路を構成する半導体素子ＭＰ１，ＭＰ３及びＭＰ２，ＭＰ４のそれぞれの寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子ＭＰ７，ＭＰ８により構成されるダミー回路とを有し、動作モードの切り換え時に第１の寄生容量に起因して発生する電流の流通方向と、動作モードの切り換え時に第２の寄生容量に起因して発生する電流の流通方向とが共通の配線において相反する構成を有する。 （もっと読む）

【課題】スイッチポート切替時間が短く、かつ低消費電力、低面積を同時に満たす高周波スイッチモジュールを提供する。
【解決手段】デコーダ３は、前記スイッチポートを切替える制御信号ＣＮＴに応答し、スイッチ７を制御するためのスイッチ制御信号ＳＷＣＮＴを生成して、スイッチ切替タイミング検出器は、スイッチ制御信号ＳＷＣＮＴに応答し、スイッチ切替え検出信号ｔ＿ｓｗを生成し、周波数制御信号生成器は、スイッチ切替え検出信号ｔ＿ｓｗに応答し、周波数制御信号ＩＣＯＮＴ、ＣＣＯＮＴを生成し、負電圧発生回路は、周波数制御信号ＩＣＯＮＴ、ＣＣＯＮＴに応答し、前記負電圧発生回路内で生成したクロック信号の周波数を２つ以上のそれぞれ異なる周波数に切替つつ、負電圧出力信号ＮＶＧ＿ＯＵＴを生成し、スイッチ７は、スイッチ制御信号ＳＷＣＮＴと前記負電圧出力信号ＮＶＧ＿ＯＵＴに応答し、複数の高周波信号ポート間の経路を切替える。 （もっと読む）

【課題】回路規模の増大を抑制しながら、コネクタに接続されたチャージャーの種類を的確に認識する。
【解決手段】電源検出回路１２は、ＶＢＵＳ端子への外部からの給電を検出する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の電圧を検出することにより、チャージャーの種類を特定する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の少なくとも一方のオープン、プルアップ、プルダウンまたは両端子間のショートを検出する。 （もっと読む）

【課題】差動出力電流のグリッチを打ち消しつつ、電源およびグランドに発生したノイズを打ち消す。
【解決手段】スイッチトランジスタＭ_１、Ｍ_２は、差動入力電圧Ｄ_ｉｐ、Ｄ_ｉｍに基づいてスイッチング動作することで入力電流Ｉ_ｉｎを電流Ｉ_ｉ１、Ｉ_ｉ２に変換し、雑音電流発生回路１は、入力電流源２を介して流れる雑音電流を模擬したダミー電流Ｉ_ｂを生成し、スイッチトランジスタＭ_３、Ｍ_４は、差動入力電圧Ｄ_ｉｐ、Ｄ_ｉｍに基づいてスイッチング動作することでダミー電流Ｉ_ｂを電流Ｉ_ｉ３、Ｉ_ｉ４に変換し、電流Ｉ_ｉ１、Ｉ_ｉ２に逆相的に重畳する。 （もっと読む）

【課題】電源電圧の低下による外部出力信号のばらつきを抑制する。
【解決手段】内部入力信号Ａの電位がグランド側からＶＤＤ側、あるいはＶＤＤ側からグランド側へ変化するのに応じて、出力部１は外部出力信号ＥＢの電位を変化させる。差動部２は、外部出力信号ＥＢと、所定の基準信号ＶＲＥＦとに応じた出力信号を出力し、外部出力信号ＥＢが所定の基準信号ＶＲＥＦに応じた電位となるようボルテージフォロアとして機能する。これにより、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制する。 （もっと読む）

【課題】定電流制御に異常が生じる場合、スイッチング素子S＊＃が熱破損するおそれが生じたり、スイッチング状態の切替に伴うサージが過度に大きくなったりするおそれがあること。
【解決手段】電源２０から出力される正の電荷は、異常検出用抵抗体２２、定電流用抵抗体２４および充電用スイッチング素子３２を介してスイッチング素子Ｓ＊＃のゲートに充電される。この際、定電流用抵抗体２４の電圧降下量が規定値となるように、オペアンプ３６によって充電用スイッチング素子３２のゲート電圧が操作される。異常検出用抵抗体２２の電圧降下量は、充電側異常判断部６２に取り込まれ、これに基づき定電流制御の異常の有無が判断される。 （もっと読む）

【課題】ポジティブエッジの波形、ネガティブエッジの波形の少なくとも一方を調節可能なドライバ回路を提供する。
【解決手段】分岐回路１０は、送信すべき入力信号Ｓ_ＩＮを複数の経路１２に分岐する。各タイミング調節回路２０は、それぞれが対応する経路に分岐された送信すべき信号Ｓａのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。合成出力回路３０は、複数のタイミング調節回路２０の出力信号Ｓｂを合成し、合成された信号Ｓ_ＯＵＴを伝送線路３に出力する。 （もっと読む）

【課題】応答性を損なうことなく能動クランプ素子の損失電力を低減できる能動クランプ回路を用いたゲート駆動回路及び半導体装置を提供する。
【解決手段】スイッチ素子Ｔｒ７のゲートを駆動するゲート駆動回路であって、制御信号に基づいてスイッチ素子Ｔｒ７を駆動する駆動部（トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５）と、スイッチ素子Ｔｒ７の第１主端子（ドレイン）と第２主端子（ソース）との間に印加される電圧が所定電圧以上の場合に、駆動部によるスイッチ素子Ｔｒ７に対する駆動動作を強制的に遮断して、スイッチ素子Ｔｒ７の第１主端子と第２主端子との間の電圧がクランプされるようにスイッチ素子Ｔｒ７を駆動するアクティブクランプ回路（ダイオードＤ１、ツェナーダイオードＺＤ１、抵抗Ｒ１、トランジスタＴｒ３，Ｔｒ６）とを備える。 （もっと読む）

【課題】同じタイプの特性量を有し、この特性量の値が相互に比例するいくつかの機能ブロックを備える電気回路をコンフィギュレーションする。
【解決手段】機能ブロックは、同様のタイプの少なくとも1組の電気素子(102a〜102d、104a〜104d)と、前記電気素子を互いに接続するおよび/もしくは電気回路100の残部に接続するための手段(106a〜106d、108a〜108d、110a〜110d)とにより構築され、テストされる1組の接続コンフィギュレーションのそれぞれに対して、電気回路のパラメータの値を測定するステップと、テストされる結合コンフィギュレーションの中から、測定されたパラメータの値が、少なくとも1対の機能ブロックの特性量の値間の不整合が最小の1つのコンフィギュレーションを選択するステップと、選択されたコンフィギュレーションに従って、接続する手段をポジショニングするステップとを含む。 （もっと読む）

【課題】ＦＥＴ（Ｔ１）のドレイン電流ＩＤが急激に増加し、電圧Ｖdsが増加する過渡期間であっても、ＦＥＴ（Ｔ１）の温度上昇量を忠実に示す信号を生成することが可能な負荷回路の保護装置を提供する。
【解決手段】ＦＥＴ（Ｔ１）の両端に生じる電圧Ｖdsに比例する電流Ｉａを流す電流変換回路２１と、この電流Ｉａを通電するインピーダンス回路２２を備える。そして、ＦＥＴ（Ｔ１）の過渡熱抵抗の時間に対する変化を示す関数を過渡熱関数Ｒth（ｔ）としたとき、ＦＥＴ（Ｔ１）に、ゼロから階段状に増加する電流を通電した際に、インピーダンス回路２２の点Ｐ２に生じる電圧Ｖ５が、過渡熱関数Ｒth（ｔ）の平方根に比例した電圧となるように、前記インピーダンス回路のインピーダンスを設定する。そして、電圧Ｖ５が判定電圧Ｖ６を上回った場合に、ＦＥＴ（Ｔ１）を遮断して負荷駆動回路を過熱から保護する。 （もっと読む）

【課題】出力信号遅延を抑制し、消費電流の増大を抑制する出力回路の提供。
【解決手段】入力端子１０１と出力端子１０２の電圧を差動入力する差動入力段１１０からなる差動増幅回路と、第１及び第２の電源端子ＶＤＤ、ＶＳＳに接続された第１及び第２のカレントミラー１３０、１４０と、前記第１及び第２のカレントミラーの入力間、出力間に接続される第１、第２の連絡回路１５０Ｌ、１５０Ｒと、第１導電型の第１のトランジスタ１２１と第２導電型の第２のトランジスタ１２２とからなる出力増幅回路と、前記第１、第２の電源端子ＶＤＤ、ＶＳＳの電源電圧の間の電圧が供給される第３の電源端子ＶＭＬの電圧に応じたバイアス信号を受ける第１導電型の第３のトランジスタ１６１からなる制御回路１６０と、を備えている。 （もっと読む）

【課題】ミリメートル波周波数において有効な切替え可能減衰器を提供する。
【解決手段】入力減衰器２２は、直列結合されているＲＦ＿ＩＮ＋端子、第１のノード、伝送線路ＴＬ３、直流遮断キャパシタＣｂｌ３、第２のノード、第３のノード、及び出力端子を有する第１の入力回路２１５を有する。第１のノードは、直列結合されているキャパシタＣｍ３及び第１のシリコンゲルマニウムヘテロ接合バイポーラトランジスタＱ９を介して選択的に接地へ結合される。第２のノードは、キャパシタＣｍ１を介して接地へ結合されている。第３のノードは、直列結合されている直流遮断キャパシタＣｂｌ１、抵抗Ｒａｔｔ１及び第２のシリコンゲルマニウムヘテロ接合バイポーラトランジスタＱ７を介して選択的に接地へ結合される。入力減衰器２２は、更に、第１の入力回路２１５と並列に、第１の入力回路２１５と同じ構造を有する第２の入力回路２１６を有する。 （もっと読む）

【課題】 外部から回路をオン、オフ制御するための制御端子を有するレギュレータ用ＩＣにおいて、制御信号による起動直後に出力端子に向かってラッシュ電流が流れるのを防止できるようにする。
【解決手段】 制御回路のオン、オフを指示する制御信号が入力される外部制御端子（ＣＥ）とを備えたレギュレータ用ＩＣにおいて、電圧入力端子または出力端子と接地電位端子との間に直列に接続された電流源（Ｔｒ０，Ｒ３）と基準電圧回路（Ｔｒ２，Ｔｒ３）を設け、該電流源と基準電圧回路との接続ノードは外付けのコンデンサが接続される外部端子（ＣＳ）に接続し、基準電圧回路はデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタが直列に接続され、それらのトランジスタのしきい値電圧の差に相当する電圧を出力するように構成した。 （もっと読む）