信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法
【課題】高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供すること
【解決手段】本発明にかかる信号変換回路１０は、差動信号である信号Ｄ１及び信号Ｄ２が入力されるヒステリシスコンパレータ１、２及び変換バッファ３を備える。ヒステリシスコンパレータ１は、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２との大小の比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、電位Ｖ１と電位Ｖ２との大小を比較し、当該比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。変換バッファ３は、信号Ｅ１及び信号Ｅ２をシングルエンド信号Ｆに変換する。
【解決手段】本発明にかかる信号変換回路１０は、差動信号である信号Ｄ１及び信号Ｄ２が入力されるヒステリシスコンパレータ１、２及び変換バッファ３を備える。ヒステリシスコンパレータ１は、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２との大小の比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、電位Ｖ１と電位Ｖ２との大小を比較し、当該比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。変換バッファ３は、信号Ｅ１及び信号Ｅ２をシングルエンド信号Ｆに変換する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法に関する。
【背景技術】
【０００２】
産業用機器などにおいては、高電圧部と低電圧部の間でデジタル通信を行う必要がある。このような場合には、電気的絶縁が必要であり、高電圧部からの電流を遮断したデジタル通信をおこなうアイソレータが必要となる。アイソレータは、例えば容量性結合を用いるものがある。なお、以下では容量性結合を用いたアイソレータを容量性アイソレータといい、アイソレータを用いて信号を伝達する回路をアイソレータ回路という。
【０００３】
例えば、特許文献１は、容量性アイソレータによって構成されているアイソレータ回路を開示している。図７は、特許文献１に記載されているアイソレータ回路の構成例である。アイソレータ回路１０１は、ノード１０３に入力されたアナログ信号Ｖｉをエンコーダ１０２により信号Ｆｉにエンコードする。差動ドライバ１０４は、信号Ｆｉを差動信号Ｆ１及びＦ２に変換する。差動信号Ｆ１、Ｆ２は、それぞれ容量性アイソレータ１０５、１０６を介して１次側から２次側に伝達される。
【０００４】
２次側に伝達された差動信号Ｐ１及びＰ２は差動アンプ１０７にてシングルエンド信号Ｔに変換される。シングルエンド信号Ｔは、コンパレータ１０８及び１０９に入力される。コンパレータ１０８及び１０９から出力された信号は、ＲＳフリップフロップ１１０を介して、信号Ｒ１及びＲ２に変換される。信号Ｒ１、Ｒ２は、それぞれ差動信号Ｆ１、Ｆ２を再構成した信号である。差動信号Ｒ１及びＲ２は、デコーダ１１１を介して、出力アナログ信号Ｖｏに変換される。
【０００５】
図８は、図７に示したアイソレータ回路１０１の信号Ｆ１、Ｆ２、Ｐ１、Ｐ２、Ｔ、Ｒ１の時間波形を示している。差動信号Ｐ１、Ｐ２は、差動信号Ｆ１、Ｆ２のエッジ部分のみが容量性アイソレータ１０５、１０６を通過することにより、図８に示した形状となる。
【０００６】
特許文献２は、ＡＣチャネル及びＤＣチャネルを合わせたアイソレータに関する回路を開示している。当該文献にかかる回路は、容量性アイソレータを介して入力信号を２次側に伝達する。伝達された信号は、ＲＳラッチを介して出力される。
【０００７】
特許文献３は、モノリシック化されたアイソレータを開示している。当該文献にかかるアイソレータは、パルス信号を容量性アイソレータにより１次側から２次側に伝達する。容量性アイソレータにより２次側に伝達された信号は、エッジトリガ型のパルス再生回路によって元のパルス信号に変換される。
【０００８】
特許文献４は、アイソレータを用いた信号伝送装置を開示している。当該文献にかかる信号伝送装置は、変調器により符号化された入力信号を、アイソレータ（例えば容量性アイソレータ）により１次側から２次側に伝達する。２次側に伝達された信号は、ＲＳフリップフロップにより符号化された入力信号に変換される。符号化された入力信号は、同期復調器により復調される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第４８３５４８６号明細書
【特許文献２】米国特許第７７５５４００号明細書
【特許文献３】特開平１１−３１７４４５号公報
【特許文献４】特開平１１−１９６１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１〜４のアイソレータ回路において２次側に伝達された信号は、ＲＳラッチ、ＲＳフリップフロップ等のエッジトリガ型の素子に入力され、そこで変換される。エッジトリガ型の素子は、出力信号の電位と入力信号の電位とを比較することにより、出力信号を出力している。そのため、安定してエッジトリガ型の回路から出力信号を出力するためには、入力信号においてセットアップタイム及びホールドタイム（入力信号の変化の前後において入力信号が変化しない時間帯）が必要である。入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。
【００１１】
以上から、本願の発明者は、以下に示す課題を見出した。特許文献１〜４に開示された技術では、アイソレータからエッジトリガ型の素子に入力された信号の周波数が高い場合、当該素子が正常に動作しない可能性がある。それにより、アイソレータ回路が正常に動作できない可能性がある。
【課題を解決するための手段】
【００１２】
本発明にかかる信号変換回路は、差動信号である第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を第１出力信号として出力する第１のヒステリシスコンパレータと、前記第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を前記第１出力信号の反転信号である第２出力信号として出力する第２のヒステリシスコンパレータと、前記第１出力信号及び第２出力信号をシングルエンド信号に変換し、出力する変換バッファを備える。このような構成により、信号変換回路は、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。
【００１３】
本発明にかかる信号変換方法は、差動信号である第１入力信号及び第２入力信号において、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を第１出力信号として出力するとともに、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を前記第１出力信号の反転信号である第２出力信号として出力する。そして、前記第１出力信号及び第２出力信号をシングルエンド信号に変換する。このような方法により、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。
【発明の効果】
【００１４】
本発明により、高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる信号変換回路の構成例を示す全体図である。
【図２】実施の形態１にかかる信号変換回路の具体的な構成例を示す回路図である。
【図３】実施の形態１にかかる信号変換回路におけるノードの時間波形を示す図である。
【図４】実施の形態１にかかる信号変換回路における時間波形の説明図である。
【図５】実施の形態２にかかるアイソレータ回路の構成例を示す全体図である。
【図６】実施の形態２にかかるアイソレータ回路におけるノードの時間波形を示す図である。
【図７】関連技術にかかるアイソレータの図である。
【図８】関連技術にかかるアイソレータにおいて、各ノードの時間波形を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１
本実施の形態にかかる信号変換回路は、２個のヒステリシスコンパレータと、ヒシテリシスコンパレータからの出力が入力される変換バッファを備える。２個のヒシテリシスコンパレータからは、位相が反対の差動信号が出力される。変換バッファは、差動信号の論理レベルに応じて差動信号をシングルエンドの信号に変換する。この信号変換回路は、フリップフロップ等のエッジトリガ型の回路を用いずに差動信号をシングルエンド信号に変換しているため、高い周波数の差動信号に対しても正常に信号を変換することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００１７】
図１は、信号変換回路１０の構成例を示す全体図である。信号変換回路１０は、ヒステリシスコンパレータ１、２及び差動−シングル変換バッフア３を備える。
【００１８】
ヒステリシスコンパレータ１は、非反転入力端子１１及び反転入力端子１２を備えている。非反転入力端子１１には、信号Ｄ１が入力され、反転入力端子１２には、信号Ｄ１の反転信号である信号Ｄ２が入力されている。換言すれば、信号Ｄ１及びＤ２は差動信号である。
【００１９】
ヒステリシスコンパレータ１は、入力された信号Ｄ１、Ｄ２に応じて、信号Ｅ１を出力する。ここで、信号Ｄ１の電位をＶ１、信号Ｄ２の電位をＶ２とする。ヒステリシスコンパレータ１は、差電圧Ｖ１−Ｖ２を第１の閾値電圧及び第２の閾値電圧と比較することによって、デジタル信号である信号Ｅ１を出力する。なお、第１の閾値電圧をＡ１、第２の閾値電圧をＡ２とする。
【００２０】
ヒステリシスコンパレータ２は、ヒステリシスコンパレータ１と同様の構成の回路である。ヒステリシスコンパレータ２は、非反転入力端子２１及び反転入力端子２２を備えている。非反転入力端子２１には、信号Ｄ２が入力され、反転入力端子２２には、信号Ｄ１が入力されている。ヒステリシスコンパレータ２は、入力された信号Ｄ１、Ｄ２に応じて、信号Ｅ２を出力する。具体的には、差電圧Ｖ２−Ｖ１を第１の閾値電圧Ａ１及び第２の閾値電圧Ａ２と比較することによって、デジタル信号である信号Ｅ２を出力する。
【００２１】
ここで、ヒステリシスコンパレータ２の非反転入力端子２１及び反転入力端子２２に入力される信号は、ヒステリシスコンパレータ１の非反転入力端子１１及び反転入力端子１２に入力される信号と逆であるため、ヒステリシスコンパレータ１、２が出力する信号Ｅ１、信号Ｅ２は、位相が実質的に反転された差動信号である。なお、誤差又は許容範囲内の数値においてのみ、信号Ｅ２の位相、振幅等は、信号Ｅ１の反転信号から変化しうる。これは、他の差動信号においても同様である。
【００２２】
信号Ｅ１、Ｅ２は、差動−シングル変換バッフア３に入力される。差動−シングル変換バッフア３は、差動信号Ｅ１、Ｅ２の論理レベルに応じてシングルエンドの信号Ｆを出力する。
【００２３】
次に、信号変換回路１０の具体的な構成を説明する。図２は、信号変換回路１０の具体例を示す回路図である。
【００２４】
図２において、電源電圧端子１９には、図示しない定電圧源が接続されており、定電圧Ｖｃｃが入力される。定電圧Ｖｃｃは、ヒステリシスコンパレータ１、２、差動−シングル変換バッファ３の共通の駆動電源である。
【００２５】
まず、ヒステリシスコンパレータ１の具体的な構成について説明する。ヒステリシスコンパレータ１は、非反転入力端子１１、反転入力端子１２、基準電流端子１３、ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタ１４−１、１４−２、１５−１、１５−２、１６、１７、１８−１、１８−２を備える。ＭＯＳトランジスタ１４−１、１４−２、１５−１、１５−２はＰｃｈ−ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)であり、ＭＯＳトランジスタ１６、１７、１８−１、１８−２はＮｃｈ−ＭＯＳＦＥＴである。基準電流端子１３には、図示しない基準電流源が接続されており、基準電流Ｉｒｅｆが入力される。
【００２６】
ＭＯＳトランジスタ１４−１、１４−２、１５−１及び１５−２のソースは電源電圧端子１９に接続され、定電圧Ｖｃｃがソースに入力されている。
【００２７】
ＭＯＳトランジスタ１４−１及び１４−２は、カレントミラーの構成である。具体的には、ＭＯＳトランジスタ１４−１及び１４−２のゲート同士が接続され、ＭＯＳトランジスタ１４−１のドレインからの出力が、ＭＯＳトランジスタ１４−１及び１４−２のゲートに入力されている。つまり、ＭＯＳトランジスタ１４−１において、ゲートとドレインとがショートされている。ＭＯＳトランジスタ１５−１及び１５−２も、同様のカレントミラーの構成である。また、ＭＯＳトランジスタ１４−１のサイズに対して、ＭＯＳトランジスタ１４−２のサイズを大きく、ＭＯＳトランジスタ１５−２のサイズに対して、ＭＯＳトランジスタ１５−１のサイズを大きくしている。こうすることによりヒステリシス特性を持たせることが出来る。
【００２８】
ＭＯＳトランジスタ１４−１、ＭＯＳトランジスタ１５−１のドレインは、ＭＯＳトランジスタ１６のドレインに接続される。ＭＯＳトランジスタ１４−２、ＭＯＳトランジスタ１５−２のドレインは、ＭＯＳトランジスタ１７のドレインに接続される。
【００２９】
なお、ＭＯＳトランジスタ１５−２の出力信号Ｅ１は、差動−シングル変換バッフア３におけるＭＯＳトランジスタ３１のゲートに入力される。ＭＯＳトランジスタ３１の動作については後述する。
【００３０】
ＭＯＳトランジスタ１６は、ゲートに非反転入力端子１１が接続され、信号Ｄ１が入力される。ＭＯＳトランジスタ１７は、ゲートに反転入力端子１２が接続され、信号Ｄ２が入力される。ＭＯＳトランジスタ１６及び１７のソースは、ＭＯＳトランジスタ１８−２のドレインに接続される。
【００３１】
ＭＯＳトランジスタ１８−１及び１８−２は、カレントミラーの構成である。具体的には、ＭＯＳトランジスタ１８−１は、ソースが基準電流端子１３に接続され、基準電流Ｉｒｅｆが入力される。ＭＯＳトランジスタ１８−１のドレインとゲートとはショートしており、ＭＯＳトランジスタ１８−２のゲートと接続されている。ＭＯＳトランジスタ１８−１のソース及びＭＯＳトランジスタ１８−２のソースは、接地されている。以上の構成により、ヒステリシスコンパレータ１のテール電流源のＭＯＳトランジスタ１８−２に電流が供給される。
【００３２】
以上の構成により、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２とが同電位になっても、信号Ｅの論理レベルがすぐに変化することがなく、ヒステリシスを持たせることができる。つまり、ヒステリシスコンパレータ１のヒステリシス特性を確保することができる。この詳細については後述する。
【００３３】
ヒステリシスコンパレータ２は、非反転入力端子２１、反転入力端子２２、基準電流端子２３、ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２、２６、２７、２８−１、２８−２を備える。ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２はＰｃｈ−ＭＯＳＦＥＴであり、ＭＯＳトランジスタ２６、２７、２８−１、２８−２はＮｃｈ−ＭＯＳＦＥＴである。
【００３４】
ＭＯＳトランジスタ２５−２の出力信号Ｅ２は、差動−シングル変換バッフア３におけるＭＯＳトランジスタ３３のゲートに入力される。それ以外のヒステリシスコンパレータ２の具体的な構成については、ヒステリシスコンパレータ１と同様であるため、説明を省略する。
【００３５】
次に、差動−シングル変換バッフア３の具体的な構成について説明する。差動−シングル変換バッフア３は、ＭＯＳトランジスタ３１、３２、３３、３４、３５、３６を備える。ＭＯＳトランジスタ３１、３３、３５はＰｃｈ−ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）であり、ＭＯＳトランジスタ３２、３４、３６はＮｃｈ−ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である。なお、ＭＯＳトランジスタ３１及び３２においては、電源電圧側にＰＭＯＳトランジスタが接続され、接地側にＮＭＯＳトランジスタが接続されている。つまり、ＭＯＳトランジスタ３１及び３２はＣＭＯＳ回路を構成している。これは、ＭＯＳトランジスタ３３及び３４、ＭＯＳトランジスタ３５及び３６についても同様である。
【００３６】
ＭＯＳトランジスタ３１のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ１５−２の出力信号Ｅ１が入力されている。ＭＯＳトランジスタ３１のドレインからの出力信号Ｋは、ＭＯＳトランジスタ３２のドレイン及びＭＯＳトランジスタ３５、３６のゲートに入力される。
【００３７】
ＭＯＳトランジスタ３２のゲートは、ＭＯＳトランジスタ３３のドレインからの出力に接続されている。ＭＯＳトランジスタ３２のソースは接地されている。
【００３８】
ＭＯＳトランジスタ３３のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ２５−２の出力信号Ｅ２が入力される。ＭＯＳトランジスタ３３のドレインからの出力信号Ｊは、ＭＯＳトランジスタ３４のドレイン、ゲート及びＭＯＳトランジスタ３２のゲートに入力される。ＭＯＳトランジスタ３４のソースは、接地されている。
【００３９】
ＭＯＳトランジスタ３５のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ３１の出力信号Ｋが入力される。ＭＯＳトランジスタ３５のドレインからの出力信号Ｆは、差動−シングル変換バッフア３の出力として出力される。また、出力信号Ｆは、ＭＯＳトランジスタ３６のドレインに入力される。
【００４０】
ＭＯＳトランジスタ３６のゲートには、前述の通り、ＭＯＳトランジスタ３１の出力信号Ｋが入力される。ＭＯＳトランジスタ３６のソースは接地されている。
【００４１】
以下、図３を用いて、図２に示した信号変換回路１０の動作を説明する。図３は、信号変換回路１０のノードにおける時間波形の一例を示す図である。
【００４２】
非反転入力端子１１、反転入力端子２２には、図３に示したエッジ信号Ｄ１が入力される。反転入力端子１２、非反転入力端子２１には、図３に示したエッジ信号Ｄ２が入力される。なお、エッジ信号Ｄ１及びＤ２は、信号の立上り及び立下りのエッジを示す信号である。このように、差動信号である信号Ｄ１及びＤ２は、ヒステリシスコンパレータ１及び２において、それぞれ逆の入力端子に接続される。これにより、ヒステリシスコンパレータ１及び２は、逆位相のデジタル信号Ｅ１及びＥ２を出力する。
【００４３】
ここで、図４を用いて、ヒステリシスコンパレータ１がエッジ信号Ｄ１及びＤ２をデジタル信号Ｅ１に変換する動作の詳細を示す。図４は、差電圧Ｖ１−Ｖ２の時間波形と、信号Ｅ１の時間波形を示した図である。
【００４４】
初期時刻ｔ０において、差電圧Ｖ１−Ｖ２の値は０である。このとき、信号Ｅ１の論理レベルは、「０」である。
【００４５】
時刻ｔ１において、差電圧Ｖ１−Ｖ２の波形は、エッジが立ち上がった状態となる。言いかえれば、電位Ｖ１は電位Ｖ２に対して十分高い。差電圧Ｖ１−Ｖ２が第１の閾値電圧Ａ１を超えると、ヒステリシスコンパレータ１において、ＭＯＳトランジスタ１６はＯＮし、ＭＯＳトランジスタ１７はＯＦＦとなる。ＭＯＳトランジスタ１７がＯＦＦすることにより、ＭＯＳトランジスタ１５−１、１５−２はＯＦＦとなる。このとき、ＭＯＳトランジスタ１４−２のソースから出力された電流は、ＭＯＳトランジスタ３１のゲートに入力される。これにより、信号Ｅ１の電圧値はほぼＶｃｃになり、信号Ｅ１は論理値「１」をとる。
【００４６】
なお、第１の閾値電圧Ａ１は正の値であり、差電圧Ｖ１−Ｖ２の最大値（立上りエッジの端点の値）よりも十分に小さな値である。
【００４７】
時刻ｔ２において、差電圧Ｖ１−Ｖ２はエッジが立ち上がった状態から０に近づく。具体的にいえば、電位Ｖ１は、エッジが立ち上がった状態から定常電圧値（例えば０）に近づき、電位Ｖ２は、エッジが立ち下がった状態から定常電圧値に近づく。
【００４８】
時刻ｔ３において、差電圧Ｖ１−Ｖ２は０の値をとる。つまり、ＭＯＳトランジスタ１６のゲートに入力される電位Ｖ１とＭＯＳトランジスタ１７のゲートに入力される電位Ｖ２は同じ値である。例えば、ＭＯＳトランジスタ１６、１７が、同じゲート長及びゲート幅を有するといった場合、ＭＯＳトランジスタ１６、１７から出力される電流は同じ値である。
【００４９】
このとき、ＭＯＳトランジスタ１５−１、１５−２はＯＦＦの状態が保持されている。また、ＭＯＳトランジスタ１４−１に対してＭＯＳトランジスタ１４−２のサイズが大きいためＭＯＳトランジスタ１４−１のドレイン電流よりもＭＯＳトランジスタ１４−２のドレイン電流の方が大きい。またＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のドレイン電流は同じである。従って、ＭＯＳトランジスタ１７のドレインに電荷が蓄積されることにより、ＭＯＳトランジスタ１７のドレイン電位はＨＩＧＨレベルを維持することになる。そのため、差電圧Ｖ１−Ｖ２が０になっても、信号Ｅ１の論理レベルは「０」にならず、「１」を保ったままでありヒステリシス特性を持たせることが出来る。
【００５０】
時刻ｔ４において、差電圧Ｖ１−Ｖ２はエッジが立ち下がった状態となる。言いかえれば、電位Ｖ１は、電位Ｖ２の電位よりも十分に低い。このとき、差電圧Ｖ１−Ｖ２が第２の閾値電圧Ａ２未満になると、ＭＯＳトランジスタ１７がＯＮし、ＭＯＳトランジスタ１６はＯＦＦとなる。ＭＯＳトランジスタ１６がＯＦＦとなることにより、ＭＯＳトランジスタ１４−１、１４−２はＯＦＦとなる。ＭＯＳトランジスタ１７がＯＮすることにより、ＭＯＳトランジスタ１７のドレイン電位は十分小さくなり、信号Ｅ１の論理レベルは「０」になる。
【００５１】
なお、第２の閾値電圧Ａ２は負の値であり、差電圧Ｖ１−Ｖ２の最小値（立下りエッジの端点の値）よりも十分に大きな値（０に近い値）である。
【００５２】
時刻ｔ５において、差電圧Ｖ１−Ｖ２はエッジが立ち下がった状態から０に近づく。つまり、電位Ｖ１はエッジが立ち下がった状態から定常電圧値に近づき、電位Ｖ２はエッジが立ち上がった状態から定常電圧値に近づく。
【００５３】
時刻ｔ６において、差電圧Ｖ１−Ｖ２は０の値をとる。ここで、ＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のゲートに入力される電位は同じ値である。このとき、ＭＯＳトランジスタ１４−１、１４−２はＯＦＦの状態が保持されている。また、ＭＯＳトランジスタ１５−２に対してＭＯＳトランジスタ１５−１のサイズが大きいためＭＯＳトランジスタ１５−２のドレイン電流よりもＭＯＳトランジスタ１５−１のドレイン電流の方が大きい。またＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のドレイン電流は同じである。従って、ＭＯＳトランジスタ１６のドレインに電荷が蓄積されることにより、ＭＯＳトランジスタ１６のドレイン電位はＨＩＧＨレベル、ＭＯＳトランジスタ１７のドレイン電位はＬＯＷレベルを維持することになる。そのため、信号Ｅ１の論理レベルは「１」にならず、「０」を保ったままである。
【００５４】
以上のようにして、ヒステリシスコンパレータ１は、エッジ信号Ｄ１及びＤ２をデジタル信号Ｅ１に変換する。ヒステリシスコンパレータ２も同様にして、エッジ信号Ｄ１及びＤ２をデジタル信号Ｅ２に変換する。なお、第１の閾値電圧Ａ１は、ＭＯＳトランジスタ１４−１及び１４−２の流す電流の比によって決定される。第２の閾値電圧Ａ２は、ＭＯＳトランジスタ１５−１及び１５−２の流す電流の比によって決定される。
【００５５】
ここで、ＭＯＳトランジスタ１４−１及び１４−２、あるいはＭＯＳトランジスタ１５−１及び１５−２の流す電流の比は、各ＭＯＳトランジスタのサイズ、つまりゲート長及びゲート幅に依存して変化する。例えば、ＭＯＳトランジスタ１４−２のゲート長がＭＯＳトランジスタ１４−１のゲート長と同じであり、ＭＯＳトランジスタ１４−２のゲート幅がＭＯＳトランジスタ１４−１のゲート幅の２倍である場合、ＭＯＳトランジスタ１４−２はＭＯＳトランジスタ１４−１の２倍の電流を出力する。
【００５６】
以下、図３に戻り、図２に示した信号変換回路１０の動作を説明する。出力信号Ｅ２は、ＭＯＳトランジスタ３３、３４を経由してＭＯＳトランジスタ３２のゲートに入力される。ここで、信号Ｅ２の論理レベルが「１」であるときにはＭＯＳトランジスタ３３は電流を流さず（動作せず）、信号Ｅ２の論理レベルが「０」であるときにはＭＯＳトランジスタ３３は電流を流す。これにより、ＭＯＳトランジスタ３２のゲートに入力されるのは、信号Ｅ２の位相が反転された信号Ｊである。つまり、ＭＯＳトランジスタ３３、３４は、信号Ｅ２の位相を反転した信号を出力する位相反転部として動作する。
【００５７】
信号Ｅ１は、ＭＯＳトランジスタ３１のゲートに入力されることにより、ＭＯＳトランジスタ３１を動作させる。つまり、信号Ｅ１の論理レベルが「１」であるときにはＭＯＳトランジスタ３１は電流を流さず、信号Ｅ１の論理レベルが「０」であるときにはＭＯＳトランジスタ３１は電流を流す。これにより、信号Ｅ１と逆位相の信号ＫがＭＯＳトランジスタ３１から出力される。また、信号Ｊは信号Ｅ１と同位相であり、ＭＯＳトランジスタ３２を動作させる。
【００５８】
ここで、ＭＯＳトランジスタ３１、３２はバッファを構成し、信号Ｅ１、信号Ｊに応じて、信号Ｅ２と実質的に同位相の信号Ｋを出力する。この信号Ｋは、ＭＯＳトランジスタ３５、３６により構成されるインバータを介して、信号Ｋを反転した信号Ｆとして出力される。ＭＯＳトランジスタ３５は、信号Ｋの論理レベルに応じて、電流を出力するか否かの動作を変更する。なお、信号Ｆは、シングルエンドの信号である。
【００５９】
以上のようにして、信号変換回路１０は、差動構成のエッジ信号Ｄ１及びＤ２を、シングルエンドの信号Ｆに変換する。ここで、信号変換回路１０は、信号の電位差に応じて動作するヒステリシスコンパレータ１、２と、信号の論理レベルに応じて動作する差動−シングル変換バッフア３を用いることにより、回路のより高速な動作を可能にしている。
【００６０】
ＲＳフリップフロップ等のエッジトリガ型の素子を用いて差動信号を変換する場合、当該素子は、出力信号の電位と入力信号の電位とを比較することにより出力信号を出力している。そのため、上述の通り、入力信号の変化の前後において入力信号が変化しない時間帯であるセットアップタイム及びホールドタイムが必要になる。ここで、入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。そのため、回路が正常に動作できない可能性がある。
【００６１】
本実施形態にかかる信号変換回路１０は、出力信号と入力信号の電位とを比較することにより、出力信号を出力するような構成をとっていない。ヒステリシスコンパレータ１及び２は、入力される信号Ｄ１及びＤ２の電位差に応じて動作する。また、差動−シングル変換バッファは、入力される信号Ｅ１及びＥ２の論理レベルに応じて動作する。以上より、信号変換回路１０は、入力信号の周波数が高い場合でも、正常に動作することができる。
【００６２】
なお、ヒステリシスコンパレータ１、２及び差動−シングル変換バッフア３は、共通の駆動電源を有するため、信号変換回路１０の構造をより簡素にすることができる。
【００６３】
なお、ヒステリシスコンパレータ１、２に入力される信号は、図３に示したエッジ信号であるＤ１、Ｄ２に限らない。例えば、ヒステリシスコンパレータ２の非反転入力端子２１には、信号Ｄ２と実質的に同位相であれば、振幅が異なるエッジ信号が入力されてもよい。その場合、反転入力端子２２には、そのエッジ信号が反転された信号が入力される。つまり、ヒステリシスコンパレータ２には、差動信号が入力される。このとき、ヒステリシスコンパレータ２における閾値電圧を適宜変更することにより、信号変換回路１０は、上述と同様に動作することができる。
【００６４】
また、ヒステリシスコンパレータ１、２に入力される信号は、エッジ信号に限らず、パルス信号等の他の種類の信号でもよい。入力される信号は、交流、直流のいずれかでもよい。
【００６５】
ヒステリシスコンパレータ１、２は、他の構成をとることも可能である。その場合、ヒステリシスコンパレータ１は、差動信号である信号Ｄ１及び信号Ｄ２が入力された場合に、信号Ｄ１及び信号Ｄ２の電位の大小を比較し、その比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、差動信号である信号Ｄ１及び信号Ｄ２が入力された場合に、信号Ｄ１及び信号Ｄ２の電位の大小を比較し、その比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。差動−シングル変換バッフア３についても、実施形態と同様に動作するものであれば、種々の構成をとることが可能である。
【００６６】
実施の形態２
本実施の形態にかかるアイソレータ回路は、実施の形態１に記載した信号変換回路を備え、デジタル信号を１次側から２次側に伝達するアイソレータ回路である。このアイソレータ回路により、高い周波数の信号の伝達が可能になる。また、信号を１次側から２次側に伝達する容量性アイソレータの容量値を抑制することができるため、容量性アイソレータの大きさを抑制することができる。つまり、アイソレータ回路全体の大きさを抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００６７】
図５は、本実施の形態にかかるアイソレータ回路の全体図である。アイソレータ回路８０は、大きく分けて、入力信号伝達部４０及びＣＬＫ（クロック）信号伝達部６０を備える。なお、図５において、容量性アイソレータ４８、４９、６４、６５の左側は１次側の回路（デジタル信号の送信側の回路）であり、右側が２次側の回路（デジタル信号の受信側の回路）である。
【００６８】
入力信号伝達部４０は、入力されたデジタル入力信号（伝達信号）ＩＮを１次側から２次側に伝達する。入力信号伝達部４０は、ＸＯＲ素子（排他的論理和演算回路）４１、合成信号伝達部４２、ＸＯＲ素子４３、ＬＰＦ（ローパスフィルタ）４４及びシュミットバッファ４５を備える。
【００６９】
ＸＯＲ素子４１においては、第１の入力端子にデジタル入力信号ＩＮが、第２の入力端子にＣＬＫ発振器６１が出力したＣＬＫ信号Ａが、それぞれ入力される。ＸＯＲ素子４１は、デジタル入力信号ＩＮ及びＣＬＫ信号Ａに応じて、合成信号Ｂを合成信号伝達部４２に出力する。
【００７０】
合成信号伝達部４２は、入力された合成信号Ｂを１次側から２次側に伝達する。合成信号伝達部５は、バッファ４６、インバータ４７、容量性アイソレータ４８、４９、基準電圧源５０、抵抗５１、５２、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５を備える。容量性アイソレータ４８、４９は、例えばキャパシタ等の容量素子により構成されている。
【００７１】
バッファ４６は、合成信号Ｂを変化させずに、信号Ｃ１として容量性アイソレータ４８に出力する。インバータ４７は、合成信号Ｂを反転させた信号Ｃ２を容量性アイソレータ４９に出力する。つまり、バッファ４６及びインバータ４７は、合成信号Ｂを差動信号Ｃ１及びＣ２に変換する変換部として機能する。
【００７２】
容量性アイソレータ４８は、１次側からの信号Ｃ１を、信号Ｃ１の立上り及び立下り（信号変化点）のエッジを示すエッジ信号Ｄ１に変換して２次側に伝達する。容量性アイソレータ４９も同様に、１次側からの信号Ｃ２を、エッジ信号Ｄ２に変換して２次側に伝達する。ここで、１次側と２次側は電気的に絶縁されている。エッジ信号Ｄ１及びＤ２は、差動信号である。
【００７３】
容量性アイソレータ４８の出力する信号Ｄ１は、ヒステリシスコンパレータ５３の非反転入力端子及びヒステリシスコンパレータ５４の反転入力端子に入力される。容量性アイソレータ４９の出力する信号Ｄ２は、ヒステリシスコンパレータ５３の反転入力端子及びヒステリシスコンパレータ５４の非反転入力端子に入力される。なお、基準電圧源５０から、基準電圧Ｖｒｅｆが抵抗５１、５２を介して、信号Ｄ１、Ｄ２を伝達するノードに出力される。この基準電圧Ｖｒｅｆにより、２次側のＤＣバイアスのレベルが決定される。
【００７４】
ヒステリシスコンパレータ５３には、前述の通り、非反転入力端子にはエッジ信号Ｄ１が、反転入力端子にはエッジ信号Ｄ２が入力される。ヒステリシスコンパレータ５３は、エッジ信号Ｄ１及びＤ２に応じてデジタル信号Ｅ１を差動−シングル変換バッファ５５に出力する。
【００７５】
ヒステリシスコンパレータ５４には、前述の通り、非反転入力端子にはエッジ信号Ｄ２が、反転入力端子にはエッジ信号Ｄ１が入力される。ヒステリシスコンパレータ５４は、エッジ信号Ｄ１及びＤ２に応じて、デジタル信号Ｅ２を差動−シングル変換バッファ５５に出力する。
【００７６】
差動−シングル変換バッファ５５は、デジタル信号Ｅ１、Ｅ２に応じて、シングルエンドの信号ＦをＸＯＲ素子４３に出力する。
【００７７】
ＸＯＲ素子４３には、差動−シングル変換バッファ５５の出力信号Ｆと、ＣＬＫ信号伝達部６０から出力されたＣＬＫ信号Ｇが入力される。ＸＯＲ素子４３は、出力信号Ｆ及びＣＬＫ信号Ｇに応じて、信号ＨをＬＰＦ４４に出力する。
【００７８】
ＬＰＦ４４は、信号Ｈの低周波数成分である信号Ｉを通して、シュミットバッファ４５に出力する。
【００７９】
シュミットバッファ４５は、入力された信号Ｉに応じて、元のデジタル入力信号ＩＮと実質的に同じデジタル信号ＯＵＴを出力する。
【００８０】
ＣＬＫ信号伝達部６０は、ＣＬＫ信号Ａを、１次側から２次側に伝達する。ＣＬＫ信号伝達部６０は、ＣＬＫ発振器６１、バッファ６２、インバータ６３、容量性アイソレータ６４、６５、基準電圧源６６、抵抗６７、６８、ヒステリシスコンパレータ６９、７０、差動−シングル変換バッフア７１を備える。
【００８１】
ＣＬＫ発振器６１は、ＣＬＫ信号Ａ（発振出力信号）を、ＸＯＲ素子４１、バッファ６２及びインバータ６３に出力する。その他の各部の構成については、前述の合成信号伝達部４２と同様なので、説明を省略する。
【００８２】
なお、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５の具体的な構成については、実施の形態１において前述した通りである。ヒステリシスコンパレータ６９、７０及び差動−シングル変換バッフア７１の具体的な構成についても同様である。
【００８３】
以下、図６を用いて、図５に示したアイソレータ回路８０の動作を説明する。図６は、アイソレータ回路８０のノードにおける時間波形の一例を示す図である。なお、信号Ｄ１、Ｄ２、Ｅ１、Ｅ２は、図３において示した信号Ｄ１、Ｄ２、Ｅ１、Ｅ２と同じ信号である。
【００８４】
まず、デジタル入力信号ＩＮが、アイソレータ回路８０のＸＯＲ素子４１に入力される。図６において、入力されたデジタル入力信号ＩＮは直流信号である。ＸＯＲ素子４１は、入力されたデジタル入力信号ＩＮと、ＣＬＫ発振器６１が出力したＣＬＫ信号Ａとをマンチェスタ符号化することにより図６に示す合成信号Ｂを生成する。つまり、ＸＯＲ素子４１は、エンコーダとして機能する。ここで、合成信号Ｂはデジタル信号である。
【００８５】
ここで、マンチェスタ符号化とは、元のデジタル信号の「１」を「１０」に、「０」を「０１」と符号化することであり、有線ＬＡＮ（ＩＥＥＥ８０２．３）において一般に用いられている技術である。デジタル入力信号ＩＮは直流信号であるため、マンチェスタ符号化によりデジタル入力信号ＩＮは、ＣＬＫ発振器６１の発振周波数を有するパルス列に変換される。
【００８６】
次に、バッファ４６及びインバータ４７は、マンチェスタ符号化した合成信号Ｂを図６に示す信号Ｃ１及びＣ２に変換する。信号Ｃ１及びＣ２は差動信号である。このように差動変換することにより、合成信号Ｂのコモンモードノイズに対する耐性を確保することができる。
【００８７】
信号Ｃ１は、容量性アイソレータ４８に入力される。容量性アイソレータ４８により、信号Ｃ１の立上りと立下り部のみを抽出したエッジ信号Ｄ１が生成され、２次側に伝達される。容量性アイソレータ４９も同様に、信号Ｃ２に基づいてエッジ信号Ｄ２を生成し、２次側に伝達する。エッジ信号Ｄ１及びＤ２は、ヒステリシスコンパレータ５３及び５４に入力される。
【００８８】
ヒステリシスコンパレータ５３、５４は、エッジ信号Ｄ１及びＤ２の立上りと立下り部を検出し、図６に示すデジタル信号Ｅ１及びＥ２を生成する。
【００８９】
デジタル信号Ｅ１及びＥ２は差動−シングル変換バッフア５５に入力され、差動信号からシングルエンドの信号Ｆに変換される。この信号Ｆは、合成信号Ｂと実質的に同じ信号であり、合成信号Ｂが合成信号伝達部４２によって伝達されたことを示している。ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５の具体的な動作は、実施の形態１において前述した通りである。
【００９０】
なお、ＣＬＫ発振器６１が出力したＣＬＫ信号Ａは、ＣＬＫ信号伝達部６０により、合成信号伝達部４２と同様にして伝達される。伝達されたＣＬＫ信号Ｇは、ＸＯＲ素子４３に入力される。ＣＬＫ信号Ｇは、ＣＬＫ信号Ａと実質的に同じ信号である。
【００９１】
信号Ｆ及びＣＬＫ信号Ｇは、ＸＯＲ素子４３において、排他的論理和の演算がされることにより、マンチェスタ復号化される。つまり、ＸＯＲ素子４３は、デコーダとして機能する。図６において、マンチェスタ復号化されてＸＯＲ素子４３から出力された信号Ｈの波形が示されている。
【００９２】
ここで、信号Ｈには、符号化に用いたＣＬＫ信号Ａと復号化に用いたＣＬＫ信号Ｇとの位相差によるスパイク状のノイズＬが重畳して現れている。
【００９３】
ＬＰＦ４４は、ノイズＬを低域フィルタにより遮断し、図６に示した信号Ｉのような波形を生成する。従って、デジタル入力信号ＩＮの最大ビットレートは、ＬＰＦ４４のカットオフ周波数により制限される。このとき、信号Ｉのエッジ部分Ｍは、低域フィルタの効果により図６で示したように鈍る。
【００９４】
信号Ｉは、シュミットバッファ４５に接続される。ここで、シュミットバッファ４５は、ＬＰＦ４４で除去しきれなかった信号Ｉのノイズを除去する。さらに、ＬＰＦ４４により鈍った信号Ｉのエッジ部分Ｍを、鋭いエッジの形に整形する。以上のようにして、信号Ｉに応じてシュミットバッファ４５が出力するデジタル信号ＯＵＴは、最初に入力されたデジタル入力信号ＩＮと実質的に同じ信号である。このようにして、２次側においてデジタル入力信号ＩＮが再現される。
【００９５】
以上に示したアイソレータ回路８０は、以下の効果を奏する。
【００９６】
アイソレータ回路８０において、容量性アイソレータ４８、４９の出力信号Ｄ１、Ｄ２は、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５によって信号Ｆに変換されている。容量性アイソレータ６４、６５の出力信号も同様に、ヒステリシスコンパレータ６９、７０及び差動−シングル変換バッファ７１によって信号Ｇに変換されている。この信号の変換において、エッジトリガ型の素子は用いられていない。そのため、実施の形態１で前述した通り、アイソレータ回路８０のより高速な動作（高速な信号の伝達）が可能である。つまり、ＣＬＫ信号Ａの周波数をより高くすることが可能である。
【００９７】
さらに、ＣＬＫ信号Ａの周波数を低くせずにすむため、容量性アイソレータ４８、４９、６４、６５の容量値を大きくする必要がない。そのため、容量性アイソレータ４８、４９、６４、６５の部品の大きさを抑制することができる。それにより、アイソレータ回路８０の大きさも抑制することが可能という、新たな効果も奏する。
【００９８】
図５において示したアイソレータ回路８０は、信号に変化がない直流のデジタル入力信号ＩＮにおいても、マンチェスタ符号化により、容量性アイソレータを介して１次側から２次側にデジタル信号を伝達することができる。これは、マンチェスタ符号化により、デジタル入力信号ＩＮがＣＬＫ信号Ａの周波数のパルス列に変換されるため、容量性アイソレータ４８、４９に伝達可能となるためである。
【００９９】
例えば、入力信号の符号化及び復号化を行わず、容量性アイソレータを入力信号の伝達に用いる場合を考える。入力信号が直流近傍の低周波である場合、入力信号を容量性アイソレータに通過させるためには、容量性アイソレータの容量値を大きくする必要がある。さらに、直流の入力信号については、容量性アイソレータを用いて通すことはできない。
【０１００】
本実施形態にかかるアイソレータ回路８０は、前述の通り、容量性アイソレータの容量値を大きくしないままの状態で、直流信号を伝達することが可能である。
【０１０１】
さらに、アイソレータ回路８０においては、シングルエンドの合成信号Ｂを差動信号Ｃ１、Ｃ２に変換した上で、信号Ｃ１、Ｃ２をそれぞれ容量性アイソレータ４８、４９に伝達させている。これにより、伝達する信号のコモンモードノイズに対する耐性を向上させることができる。同様に、容量性アイソレータ４８、４９の出力からヒステリシスコンパレータ５３、５４の入力までの信号をシングルエンドではなく差動構成とすることにより、信号のコモンモードノイズに対する耐性を向上させることができる。以上の効果は、ＣＬＫ信号の伝達においても同様である。
【０１０２】
さらに、ヒステリシスコンパレータ５３、５４において、エッジ信号Ｄ１、Ｄ２は、それぞれ逆の端子に入力されている。つまり、エッジ信号Ｄ１、Ｄ２は、「たすき掛け」の状態に接続されている。このようにして、エッジ信号の立上りと立下りを別のヒステリシスコンパレータで検出することにより、立上りと立下りの差動のバランスを良好にすることができる。そのため、信号のコモンモードノイズに対する耐性を向上させることができる。ヒステリシスコンパレータ６９、７０についても同様である。
【０１０３】
さらに、信号をマンチェスタ復号化した後に、信号をＬＰＦ４４及びシュミットバッファ４５に入力させることにより、ＣＬＫ信号ＡとＣＬＫ信号Ｇとの位相差によるノイズを除去することができる。そのため、ＣＬＫ信号Ａと、入力信号ＩＮとを同期する部品を設ける必要がなくなり、アイソレータ回路８０の簡素化ができるという効果を奏する。
【０１０４】
本実施形態にかかるアイソレータ回路８０は、アイソレータを用いる信号伝達装置において、適宜応用可能である。例えば、医療、計測分野等、精密な電気の取り扱いが必要とされる分野において、用いることができる。その他、通信分野等への応用も可能である。
【０１０５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示したヒステリシスコンパレータ１、２、差動−シングル変換バッファ３は、同様の動作をするものであれば、ＭＯＳＦＥＴ以外のトランジスタによって構成されてもよい。あるいは、エッジトリガ型の素子を用いなければ、トランジスタ以外の素子を用いて構成してもよい。ヒステリシスコンパレータ１、２、差動−シングル変換バッファ３においては、共通の駆動電源源、基準電流源を用いなくてもよい。
【０１０６】
実施の形態２にかかるアイソレータ回路８０においては、ＣＬＫ信号伝達部６０を設けることなく、ＸＯＲ素子４１と４３に対して、別のＣＬＫ発振器から出力される同期されたＣＬＫ信号を入力してもよい。そのようにしても、ＸＯＲ素子４１と４３は、マンチェスタ符号化及び復号化が可能であるため、アイソレータ回路８０は、より高速な動作ができる。しかし、その場合、別のＣＬＫ発振器から出力されるＣＬＫ信号を同期するための回路が必要になる。アイソレータ回路８０の面積をより少なくするためには、本実施形態の通り、ＣＬＫ信号伝達部６０を設けることによって、同一のＣＬＫ発振器により発振されたＣＬＫ信号をＸＯＲ素子４１、４３に伝達するのが望ましい。
【０１０７】
なお、ＣＬＫ発振器６１は、本実施形態のように１次側ではなく、２次側に設けられていてもよい。その場合、ＣＬＫ発振器６１が出力するＣＬＫ信号は、ＸＯＲ素子４３に入力される。ＣＬＫ信号伝達部６０は、ＣＬＫ発振器６１が出力するＣＬＫ信号を１次側から２次側に伝達することにより、ＸＯＲ素子４１にＣＬＫ信号を入力させる。以上の詳細については、本実施形態と同様であるため説明を省略する。
【０１０８】
実施の形態２に示したアイソレータ回路８０において信号の伝達は、図５に示した差動構成ではなく、適宜シングルエンドの構成にしてもよい。ＬＰＦ４４、シュミットバッファ４５は、信号Ｈのノイズが無視できる程度に小さい場合には設けなくてもよい。差動信号Ｄ１、Ｄ２を、前述のヒステリシスコンパレータ及び差動−シングル変換バッファを用いてシングルエンドの信号に変換するのであれば、アイソレータ回路８０中のその他の構成を適宜変更することができる。
【０１０９】
アイソレータ回路８０においては、バッファ４６及びインバータ４７によりシングルエンドの信号が差動信号に変換され、容量性アイソレータ４８及び４９により、その差動信号はエッジ信号に変換されて２次側に伝達された。しかし、ＸＯＲ素子４１により符号化されたシングルエンドの信号を容量性アイソレータによりエッジ信号に変換して２次側に伝達し、伝達されたエッジ信号をバッファ及びインバータにより構成される差動変換部によって差動信号に変換してもよい。
【０１１０】
アイソレータ回路８０においては、マンチェスタ符号化及び復号化を行うことにより直流信号を伝達したが、異なる符号化の方式を用いて直流信号を伝達してもよい。つまり、アイソレータ回路８０は、ＸＯＲ素子以外の素子等を用いることによって符号化を実行してもよい。
【０１１１】
アイソレータ回路８０のデジタル入力信号ＩＮとして、直流の信号ではなく交流のデジタル信号を伝達してもよい。そのような場合、ＣＬＫ信号によるマンチェスタ符号化は必要なく、図５に示したＸＯＲ素子４１、４３、ＣＬＫ信号伝達部６０は設けなくてよい。なお、「交流のデジタル信号」というのは、「１」、「−１」の２値、あるいは「１」、「０」、「−１」の３値といった離散値を有する信号である。
【０１１２】
アイソレータ回路８０において、容量性アイソレータ４８、４９、６４、６５は、他の原理を用いたアイソレータによるものでもよい。例えば、トランス結合を用いたアイソレータにも応用可能である。
【符号の説明】
【０１１３】
１、２ ヒステリシスコンパレータ
３ 差動−シングル変換バッフア
１０ 信号変換回路
１１ 非反転入力端子
１２ 反転入力端子
１３ 基準電流端子
１４、１５、１６、１７、１８ ＭＯＳトランジスタ
１９ 電源電圧端子
２１ 非反転入力端子
２２ 反転入力端子
２３ 基準電流端子
２４、２５、２６、２７、２８、３１、３２、３３、３４、３５、３６ ＭＯＳトランジスタ
４０ 入力信号伝達部
４１ ＸＯＲ素子
４２ 合成信号伝達部
４３ ＸＯＲ素子
４４ ＬＰＦ
４５ シュミットバッファ
４６ バッファ
４７ インバータ
４８、４９ 容量性アイソレータ
５０ 基準電圧源
５１、５２ 抵抗
５３、５４ ヒステリシスコンパレータ
５５ 差動−シングル変換バッフア
６０ ＣＬＫ信号伝達部
６１ ＣＬＫ発振器
６２ バッファ
６３ インバータ
６４、６５ 容量性アイソレータ
６６ 基準電圧源
６７、６８ 抵抗
６９、７０ ヒステリシスコンパレータ
７１ 差動−シングル変換バッフア
８０ アイソレータ回路
【技術分野】
【０００１】
本発明は、信号変換回路、その信号変換回路を備えるアイソレータ回路及び信号変換方法に関する。
【背景技術】
【０００２】
産業用機器などにおいては、高電圧部と低電圧部の間でデジタル通信を行う必要がある。このような場合には、電気的絶縁が必要であり、高電圧部からの電流を遮断したデジタル通信をおこなうアイソレータが必要となる。アイソレータは、例えば容量性結合を用いるものがある。なお、以下では容量性結合を用いたアイソレータを容量性アイソレータといい、アイソレータを用いて信号を伝達する回路をアイソレータ回路という。
【０００３】
例えば、特許文献１は、容量性アイソレータによって構成されているアイソレータ回路を開示している。図７は、特許文献１に記載されているアイソレータ回路の構成例である。アイソレータ回路１０１は、ノード１０３に入力されたアナログ信号Ｖｉをエンコーダ１０２により信号Ｆｉにエンコードする。差動ドライバ１０４は、信号Ｆｉを差動信号Ｆ１及びＦ２に変換する。差動信号Ｆ１、Ｆ２は、それぞれ容量性アイソレータ１０５、１０６を介して１次側から２次側に伝達される。
【０００４】
２次側に伝達された差動信号Ｐ１及びＰ２は差動アンプ１０７にてシングルエンド信号Ｔに変換される。シングルエンド信号Ｔは、コンパレータ１０８及び１０９に入力される。コンパレータ１０８及び１０９から出力された信号は、ＲＳフリップフロップ１１０を介して、信号Ｒ１及びＲ２に変換される。信号Ｒ１、Ｒ２は、それぞれ差動信号Ｆ１、Ｆ２を再構成した信号である。差動信号Ｒ１及びＲ２は、デコーダ１１１を介して、出力アナログ信号Ｖｏに変換される。
【０００５】
図８は、図７に示したアイソレータ回路１０１の信号Ｆ１、Ｆ２、Ｐ１、Ｐ２、Ｔ、Ｒ１の時間波形を示している。差動信号Ｐ１、Ｐ２は、差動信号Ｆ１、Ｆ２のエッジ部分のみが容量性アイソレータ１０５、１０６を通過することにより、図８に示した形状となる。
【０００６】
特許文献２は、ＡＣチャネル及びＤＣチャネルを合わせたアイソレータに関する回路を開示している。当該文献にかかる回路は、容量性アイソレータを介して入力信号を２次側に伝達する。伝達された信号は、ＲＳラッチを介して出力される。
【０００７】
特許文献３は、モノリシック化されたアイソレータを開示している。当該文献にかかるアイソレータは、パルス信号を容量性アイソレータにより１次側から２次側に伝達する。容量性アイソレータにより２次側に伝達された信号は、エッジトリガ型のパルス再生回路によって元のパルス信号に変換される。
【０００８】
特許文献４は、アイソレータを用いた信号伝送装置を開示している。当該文献にかかる信号伝送装置は、変調器により符号化された入力信号を、アイソレータ（例えば容量性アイソレータ）により１次側から２次側に伝達する。２次側に伝達された信号は、ＲＳフリップフロップにより符号化された入力信号に変換される。符号化された入力信号は、同期復調器により復調される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第４８３５４８６号明細書
【特許文献２】米国特許第７７５５４００号明細書
【特許文献３】特開平１１−３１７４４５号公報
【特許文献４】特開平１１−１９６１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１〜４のアイソレータ回路において２次側に伝達された信号は、ＲＳラッチ、ＲＳフリップフロップ等のエッジトリガ型の素子に入力され、そこで変換される。エッジトリガ型の素子は、出力信号の電位と入力信号の電位とを比較することにより、出力信号を出力している。そのため、安定してエッジトリガ型の回路から出力信号を出力するためには、入力信号においてセットアップタイム及びホールドタイム（入力信号の変化の前後において入力信号が変化しない時間帯）が必要である。入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。
【００１１】
以上から、本願の発明者は、以下に示す課題を見出した。特許文献１〜４に開示された技術では、アイソレータからエッジトリガ型の素子に入力された信号の周波数が高い場合、当該素子が正常に動作しない可能性がある。それにより、アイソレータ回路が正常に動作できない可能性がある。
【課題を解決するための手段】
【００１２】
本発明にかかる信号変換回路は、差動信号である第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を第１出力信号として出力する第１のヒステリシスコンパレータと、前記第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を前記第１出力信号の反転信号である第２出力信号として出力する第２のヒステリシスコンパレータと、前記第１出力信号及び第２出力信号をシングルエンド信号に変換し、出力する変換バッファを備える。このような構成により、信号変換回路は、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。
【００１３】
本発明にかかる信号変換方法は、差動信号である第１入力信号及び第２入力信号において、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を第１出力信号として出力するとともに、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を前記第１出力信号の反転信号である第２出力信号として出力する。そして、前記第１出力信号及び第２出力信号をシングルエンド信号に変換する。このような方法により、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。
【発明の効果】
【００１４】
本発明により、高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる信号変換回路の構成例を示す全体図である。
【図２】実施の形態１にかかる信号変換回路の具体的な構成例を示す回路図である。
【図３】実施の形態１にかかる信号変換回路におけるノードの時間波形を示す図である。
【図４】実施の形態１にかかる信号変換回路における時間波形の説明図である。
【図５】実施の形態２にかかるアイソレータ回路の構成例を示す全体図である。
【図６】実施の形態２にかかるアイソレータ回路におけるノードの時間波形を示す図である。
【図７】関連技術にかかるアイソレータの図である。
【図８】関連技術にかかるアイソレータにおいて、各ノードの時間波形を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１
本実施の形態にかかる信号変換回路は、２個のヒステリシスコンパレータと、ヒシテリシスコンパレータからの出力が入力される変換バッファを備える。２個のヒシテリシスコンパレータからは、位相が反対の差動信号が出力される。変換バッファは、差動信号の論理レベルに応じて差動信号をシングルエンドの信号に変換する。この信号変換回路は、フリップフロップ等のエッジトリガ型の回路を用いずに差動信号をシングルエンド信号に変換しているため、高い周波数の差動信号に対しても正常に信号を変換することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００１７】
図１は、信号変換回路１０の構成例を示す全体図である。信号変換回路１０は、ヒステリシスコンパレータ１、２及び差動−シングル変換バッフア３を備える。
【００１８】
ヒステリシスコンパレータ１は、非反転入力端子１１及び反転入力端子１２を備えている。非反転入力端子１１には、信号Ｄ１が入力され、反転入力端子１２には、信号Ｄ１の反転信号である信号Ｄ２が入力されている。換言すれば、信号Ｄ１及びＤ２は差動信号である。
【００１９】
ヒステリシスコンパレータ１は、入力された信号Ｄ１、Ｄ２に応じて、信号Ｅ１を出力する。ここで、信号Ｄ１の電位をＶ１、信号Ｄ２の電位をＶ２とする。ヒステリシスコンパレータ１は、差電圧Ｖ１−Ｖ２を第１の閾値電圧及び第２の閾値電圧と比較することによって、デジタル信号である信号Ｅ１を出力する。なお、第１の閾値電圧をＡ１、第２の閾値電圧をＡ２とする。
【００２０】
ヒステリシスコンパレータ２は、ヒステリシスコンパレータ１と同様の構成の回路である。ヒステリシスコンパレータ２は、非反転入力端子２１及び反転入力端子２２を備えている。非反転入力端子２１には、信号Ｄ２が入力され、反転入力端子２２には、信号Ｄ１が入力されている。ヒステリシスコンパレータ２は、入力された信号Ｄ１、Ｄ２に応じて、信号Ｅ２を出力する。具体的には、差電圧Ｖ２−Ｖ１を第１の閾値電圧Ａ１及び第２の閾値電圧Ａ２と比較することによって、デジタル信号である信号Ｅ２を出力する。
【００２１】
ここで、ヒステリシスコンパレータ２の非反転入力端子２１及び反転入力端子２２に入力される信号は、ヒステリシスコンパレータ１の非反転入力端子１１及び反転入力端子１２に入力される信号と逆であるため、ヒステリシスコンパレータ１、２が出力する信号Ｅ１、信号Ｅ２は、位相が実質的に反転された差動信号である。なお、誤差又は許容範囲内の数値においてのみ、信号Ｅ２の位相、振幅等は、信号Ｅ１の反転信号から変化しうる。これは、他の差動信号においても同様である。
【００２２】
信号Ｅ１、Ｅ２は、差動−シングル変換バッフア３に入力される。差動−シングル変換バッフア３は、差動信号Ｅ１、Ｅ２の論理レベルに応じてシングルエンドの信号Ｆを出力する。
【００２３】
次に、信号変換回路１０の具体的な構成を説明する。図２は、信号変換回路１０の具体例を示す回路図である。
【００２４】
図２において、電源電圧端子１９には、図示しない定電圧源が接続されており、定電圧Ｖｃｃが入力される。定電圧Ｖｃｃは、ヒステリシスコンパレータ１、２、差動−シングル変換バッファ３の共通の駆動電源である。
【００２５】
まず、ヒステリシスコンパレータ１の具体的な構成について説明する。ヒステリシスコンパレータ１は、非反転入力端子１１、反転入力端子１２、基準電流端子１３、ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタ１４−１、１４−２、１５−１、１５−２、１６、１７、１８−１、１８−２を備える。ＭＯＳトランジスタ１４−１、１４−２、１５−１、１５−２はＰｃｈ−ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)であり、ＭＯＳトランジスタ１６、１７、１８−１、１８−２はＮｃｈ−ＭＯＳＦＥＴである。基準電流端子１３には、図示しない基準電流源が接続されており、基準電流Ｉｒｅｆが入力される。
【００２６】
ＭＯＳトランジスタ１４−１、１４−２、１５−１及び１５−２のソースは電源電圧端子１９に接続され、定電圧Ｖｃｃがソースに入力されている。
【００２７】
ＭＯＳトランジスタ１４−１及び１４−２は、カレントミラーの構成である。具体的には、ＭＯＳトランジスタ１４−１及び１４−２のゲート同士が接続され、ＭＯＳトランジスタ１４−１のドレインからの出力が、ＭＯＳトランジスタ１４−１及び１４−２のゲートに入力されている。つまり、ＭＯＳトランジスタ１４−１において、ゲートとドレインとがショートされている。ＭＯＳトランジスタ１５−１及び１５−２も、同様のカレントミラーの構成である。また、ＭＯＳトランジスタ１４−１のサイズに対して、ＭＯＳトランジスタ１４−２のサイズを大きく、ＭＯＳトランジスタ１５−２のサイズに対して、ＭＯＳトランジスタ１５−１のサイズを大きくしている。こうすることによりヒステリシス特性を持たせることが出来る。
【００２８】
ＭＯＳトランジスタ１４−１、ＭＯＳトランジスタ１５−１のドレインは、ＭＯＳトランジスタ１６のドレインに接続される。ＭＯＳトランジスタ１４−２、ＭＯＳトランジスタ１５−２のドレインは、ＭＯＳトランジスタ１７のドレインに接続される。
【００２９】
なお、ＭＯＳトランジスタ１５−２の出力信号Ｅ１は、差動−シングル変換バッフア３におけるＭＯＳトランジスタ３１のゲートに入力される。ＭＯＳトランジスタ３１の動作については後述する。
【００３０】
ＭＯＳトランジスタ１６は、ゲートに非反転入力端子１１が接続され、信号Ｄ１が入力される。ＭＯＳトランジスタ１７は、ゲートに反転入力端子１２が接続され、信号Ｄ２が入力される。ＭＯＳトランジスタ１６及び１７のソースは、ＭＯＳトランジスタ１８−２のドレインに接続される。
【００３１】
ＭＯＳトランジスタ１８−１及び１８−２は、カレントミラーの構成である。具体的には、ＭＯＳトランジスタ１８−１は、ソースが基準電流端子１３に接続され、基準電流Ｉｒｅｆが入力される。ＭＯＳトランジスタ１８−１のドレインとゲートとはショートしており、ＭＯＳトランジスタ１８−２のゲートと接続されている。ＭＯＳトランジスタ１８−１のソース及びＭＯＳトランジスタ１８−２のソースは、接地されている。以上の構成により、ヒステリシスコンパレータ１のテール電流源のＭＯＳトランジスタ１８−２に電流が供給される。
【００３２】
以上の構成により、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２とが同電位になっても、信号Ｅの論理レベルがすぐに変化することがなく、ヒステリシスを持たせることができる。つまり、ヒステリシスコンパレータ１のヒステリシス特性を確保することができる。この詳細については後述する。
【００３３】
ヒステリシスコンパレータ２は、非反転入力端子２１、反転入力端子２２、基準電流端子２３、ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２、２６、２７、２８−１、２８−２を備える。ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２はＰｃｈ−ＭＯＳＦＥＴであり、ＭＯＳトランジスタ２６、２７、２８−１、２８−２はＮｃｈ−ＭＯＳＦＥＴである。
【００３４】
ＭＯＳトランジスタ２５−２の出力信号Ｅ２は、差動−シングル変換バッフア３におけるＭＯＳトランジスタ３３のゲートに入力される。それ以外のヒステリシスコンパレータ２の具体的な構成については、ヒステリシスコンパレータ１と同様であるため、説明を省略する。
【００３５】
次に、差動−シングル変換バッフア３の具体的な構成について説明する。差動−シングル変換バッフア３は、ＭＯＳトランジスタ３１、３２、３３、３４、３５、３６を備える。ＭＯＳトランジスタ３１、３３、３５はＰｃｈ−ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）であり、ＭＯＳトランジスタ３２、３４、３６はＮｃｈ−ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である。なお、ＭＯＳトランジスタ３１及び３２においては、電源電圧側にＰＭＯＳトランジスタが接続され、接地側にＮＭＯＳトランジスタが接続されている。つまり、ＭＯＳトランジスタ３１及び３２はＣＭＯＳ回路を構成している。これは、ＭＯＳトランジスタ３３及び３４、ＭＯＳトランジスタ３５及び３６についても同様である。
【００３６】
ＭＯＳトランジスタ３１のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ１５−２の出力信号Ｅ１が入力されている。ＭＯＳトランジスタ３１のドレインからの出力信号Ｋは、ＭＯＳトランジスタ３２のドレイン及びＭＯＳトランジスタ３５、３６のゲートに入力される。
【００３７】
ＭＯＳトランジスタ３２のゲートは、ＭＯＳトランジスタ３３のドレインからの出力に接続されている。ＭＯＳトランジスタ３２のソースは接地されている。
【００３８】
ＭＯＳトランジスタ３３のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ２５−２の出力信号Ｅ２が入力される。ＭＯＳトランジスタ３３のドレインからの出力信号Ｊは、ＭＯＳトランジスタ３４のドレイン、ゲート及びＭＯＳトランジスタ３２のゲートに入力される。ＭＯＳトランジスタ３４のソースは、接地されている。
【００３９】
ＭＯＳトランジスタ３５のソースには、電源電圧端子１９が接続され、定電圧Ｖｃｃが入力される。ゲートには、前述の通り、ＭＯＳトランジスタ３１の出力信号Ｋが入力される。ＭＯＳトランジスタ３５のドレインからの出力信号Ｆは、差動−シングル変換バッフア３の出力として出力される。また、出力信号Ｆは、ＭＯＳトランジスタ３６のドレインに入力される。
【００４０】
ＭＯＳトランジスタ３６のゲートには、前述の通り、ＭＯＳトランジスタ３１の出力信号Ｋが入力される。ＭＯＳトランジスタ３６のソースは接地されている。
【００４１】
以下、図３を用いて、図２に示した信号変換回路１０の動作を説明する。図３は、信号変換回路１０のノードにおける時間波形の一例を示す図である。
【００４２】
非反転入力端子１１、反転入力端子２２には、図３に示したエッジ信号Ｄ１が入力される。反転入力端子１２、非反転入力端子２１には、図３に示したエッジ信号Ｄ２が入力される。なお、エッジ信号Ｄ１及びＤ２は、信号の立上り及び立下りのエッジを示す信号である。このように、差動信号である信号Ｄ１及びＤ２は、ヒステリシスコンパレータ１及び２において、それぞれ逆の入力端子に接続される。これにより、ヒステリシスコンパレータ１及び２は、逆位相のデジタル信号Ｅ１及びＥ２を出力する。
【００４３】
ここで、図４を用いて、ヒステリシスコンパレータ１がエッジ信号Ｄ１及びＤ２をデジタル信号Ｅ１に変換する動作の詳細を示す。図４は、差電圧Ｖ１−Ｖ２の時間波形と、信号Ｅ１の時間波形を示した図である。
【００４４】
初期時刻ｔ０において、差電圧Ｖ１−Ｖ２の値は０である。このとき、信号Ｅ１の論理レベルは、「０」である。
【００４５】
時刻ｔ１において、差電圧Ｖ１−Ｖ２の波形は、エッジが立ち上がった状態となる。言いかえれば、電位Ｖ１は電位Ｖ２に対して十分高い。差電圧Ｖ１−Ｖ２が第１の閾値電圧Ａ１を超えると、ヒステリシスコンパレータ１において、ＭＯＳトランジスタ１６はＯＮし、ＭＯＳトランジスタ１７はＯＦＦとなる。ＭＯＳトランジスタ１７がＯＦＦすることにより、ＭＯＳトランジスタ１５−１、１５−２はＯＦＦとなる。このとき、ＭＯＳトランジスタ１４−２のソースから出力された電流は、ＭＯＳトランジスタ３１のゲートに入力される。これにより、信号Ｅ１の電圧値はほぼＶｃｃになり、信号Ｅ１は論理値「１」をとる。
【００４６】
なお、第１の閾値電圧Ａ１は正の値であり、差電圧Ｖ１−Ｖ２の最大値（立上りエッジの端点の値）よりも十分に小さな値である。
【００４７】
時刻ｔ２において、差電圧Ｖ１−Ｖ２はエッジが立ち上がった状態から０に近づく。具体的にいえば、電位Ｖ１は、エッジが立ち上がった状態から定常電圧値（例えば０）に近づき、電位Ｖ２は、エッジが立ち下がった状態から定常電圧値に近づく。
【００４８】
時刻ｔ３において、差電圧Ｖ１−Ｖ２は０の値をとる。つまり、ＭＯＳトランジスタ１６のゲートに入力される電位Ｖ１とＭＯＳトランジスタ１７のゲートに入力される電位Ｖ２は同じ値である。例えば、ＭＯＳトランジスタ１６、１７が、同じゲート長及びゲート幅を有するといった場合、ＭＯＳトランジスタ１６、１７から出力される電流は同じ値である。
【００４９】
このとき、ＭＯＳトランジスタ１５−１、１５−２はＯＦＦの状態が保持されている。また、ＭＯＳトランジスタ１４−１に対してＭＯＳトランジスタ１４−２のサイズが大きいためＭＯＳトランジスタ１４−１のドレイン電流よりもＭＯＳトランジスタ１４−２のドレイン電流の方が大きい。またＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のドレイン電流は同じである。従って、ＭＯＳトランジスタ１７のドレインに電荷が蓄積されることにより、ＭＯＳトランジスタ１７のドレイン電位はＨＩＧＨレベルを維持することになる。そのため、差電圧Ｖ１−Ｖ２が０になっても、信号Ｅ１の論理レベルは「０」にならず、「１」を保ったままでありヒステリシス特性を持たせることが出来る。
【００５０】
時刻ｔ４において、差電圧Ｖ１−Ｖ２はエッジが立ち下がった状態となる。言いかえれば、電位Ｖ１は、電位Ｖ２の電位よりも十分に低い。このとき、差電圧Ｖ１−Ｖ２が第２の閾値電圧Ａ２未満になると、ＭＯＳトランジスタ１７がＯＮし、ＭＯＳトランジスタ１６はＯＦＦとなる。ＭＯＳトランジスタ１６がＯＦＦとなることにより、ＭＯＳトランジスタ１４−１、１４−２はＯＦＦとなる。ＭＯＳトランジスタ１７がＯＮすることにより、ＭＯＳトランジスタ１７のドレイン電位は十分小さくなり、信号Ｅ１の論理レベルは「０」になる。
【００５１】
なお、第２の閾値電圧Ａ２は負の値であり、差電圧Ｖ１−Ｖ２の最小値（立下りエッジの端点の値）よりも十分に大きな値（０に近い値）である。
【００５２】
時刻ｔ５において、差電圧Ｖ１−Ｖ２はエッジが立ち下がった状態から０に近づく。つまり、電位Ｖ１はエッジが立ち下がった状態から定常電圧値に近づき、電位Ｖ２はエッジが立ち上がった状態から定常電圧値に近づく。
【００５３】
時刻ｔ６において、差電圧Ｖ１−Ｖ２は０の値をとる。ここで、ＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のゲートに入力される電位は同じ値である。このとき、ＭＯＳトランジスタ１４−１、１４−２はＯＦＦの状態が保持されている。また、ＭＯＳトランジスタ１５−２に対してＭＯＳトランジスタ１５−１のサイズが大きいためＭＯＳトランジスタ１５−２のドレイン電流よりもＭＯＳトランジスタ１５−１のドレイン電流の方が大きい。またＭＯＳトランジスタ１６とＭＯＳトランジスタ１７のドレイン電流は同じである。従って、ＭＯＳトランジスタ１６のドレインに電荷が蓄積されることにより、ＭＯＳトランジスタ１６のドレイン電位はＨＩＧＨレベル、ＭＯＳトランジスタ１７のドレイン電位はＬＯＷレベルを維持することになる。そのため、信号Ｅ１の論理レベルは「１」にならず、「０」を保ったままである。
【００５４】
以上のようにして、ヒステリシスコンパレータ１は、エッジ信号Ｄ１及びＤ２をデジタル信号Ｅ１に変換する。ヒステリシスコンパレータ２も同様にして、エッジ信号Ｄ１及びＤ２をデジタル信号Ｅ２に変換する。なお、第１の閾値電圧Ａ１は、ＭＯＳトランジスタ１４−１及び１４−２の流す電流の比によって決定される。第２の閾値電圧Ａ２は、ＭＯＳトランジスタ１５−１及び１５−２の流す電流の比によって決定される。
【００５５】
ここで、ＭＯＳトランジスタ１４−１及び１４−２、あるいはＭＯＳトランジスタ１５−１及び１５−２の流す電流の比は、各ＭＯＳトランジスタのサイズ、つまりゲート長及びゲート幅に依存して変化する。例えば、ＭＯＳトランジスタ１４−２のゲート長がＭＯＳトランジスタ１４−１のゲート長と同じであり、ＭＯＳトランジスタ１４−２のゲート幅がＭＯＳトランジスタ１４−１のゲート幅の２倍である場合、ＭＯＳトランジスタ１４−２はＭＯＳトランジスタ１４−１の２倍の電流を出力する。
【００５６】
以下、図３に戻り、図２に示した信号変換回路１０の動作を説明する。出力信号Ｅ２は、ＭＯＳトランジスタ３３、３４を経由してＭＯＳトランジスタ３２のゲートに入力される。ここで、信号Ｅ２の論理レベルが「１」であるときにはＭＯＳトランジスタ３３は電流を流さず（動作せず）、信号Ｅ２の論理レベルが「０」であるときにはＭＯＳトランジスタ３３は電流を流す。これにより、ＭＯＳトランジスタ３２のゲートに入力されるのは、信号Ｅ２の位相が反転された信号Ｊである。つまり、ＭＯＳトランジスタ３３、３４は、信号Ｅ２の位相を反転した信号を出力する位相反転部として動作する。
【００５７】
信号Ｅ１は、ＭＯＳトランジスタ３１のゲートに入力されることにより、ＭＯＳトランジスタ３１を動作させる。つまり、信号Ｅ１の論理レベルが「１」であるときにはＭＯＳトランジスタ３１は電流を流さず、信号Ｅ１の論理レベルが「０」であるときにはＭＯＳトランジスタ３１は電流を流す。これにより、信号Ｅ１と逆位相の信号ＫがＭＯＳトランジスタ３１から出力される。また、信号Ｊは信号Ｅ１と同位相であり、ＭＯＳトランジスタ３２を動作させる。
【００５８】
ここで、ＭＯＳトランジスタ３１、３２はバッファを構成し、信号Ｅ１、信号Ｊに応じて、信号Ｅ２と実質的に同位相の信号Ｋを出力する。この信号Ｋは、ＭＯＳトランジスタ３５、３６により構成されるインバータを介して、信号Ｋを反転した信号Ｆとして出力される。ＭＯＳトランジスタ３５は、信号Ｋの論理レベルに応じて、電流を出力するか否かの動作を変更する。なお、信号Ｆは、シングルエンドの信号である。
【００５９】
以上のようにして、信号変換回路１０は、差動構成のエッジ信号Ｄ１及びＤ２を、シングルエンドの信号Ｆに変換する。ここで、信号変換回路１０は、信号の電位差に応じて動作するヒステリシスコンパレータ１、２と、信号の論理レベルに応じて動作する差動−シングル変換バッフア３を用いることにより、回路のより高速な動作を可能にしている。
【００６０】
ＲＳフリップフロップ等のエッジトリガ型の素子を用いて差動信号を変換する場合、当該素子は、出力信号の電位と入力信号の電位とを比較することにより出力信号を出力している。そのため、上述の通り、入力信号の変化の前後において入力信号が変化しない時間帯であるセットアップタイム及びホールドタイムが必要になる。ここで、入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。そのため、回路が正常に動作できない可能性がある。
【００６１】
本実施形態にかかる信号変換回路１０は、出力信号と入力信号の電位とを比較することにより、出力信号を出力するような構成をとっていない。ヒステリシスコンパレータ１及び２は、入力される信号Ｄ１及びＤ２の電位差に応じて動作する。また、差動−シングル変換バッファは、入力される信号Ｅ１及びＥ２の論理レベルに応じて動作する。以上より、信号変換回路１０は、入力信号の周波数が高い場合でも、正常に動作することができる。
【００６２】
なお、ヒステリシスコンパレータ１、２及び差動−シングル変換バッフア３は、共通の駆動電源を有するため、信号変換回路１０の構造をより簡素にすることができる。
【００６３】
なお、ヒステリシスコンパレータ１、２に入力される信号は、図３に示したエッジ信号であるＤ１、Ｄ２に限らない。例えば、ヒステリシスコンパレータ２の非反転入力端子２１には、信号Ｄ２と実質的に同位相であれば、振幅が異なるエッジ信号が入力されてもよい。その場合、反転入力端子２２には、そのエッジ信号が反転された信号が入力される。つまり、ヒステリシスコンパレータ２には、差動信号が入力される。このとき、ヒステリシスコンパレータ２における閾値電圧を適宜変更することにより、信号変換回路１０は、上述と同様に動作することができる。
【００６４】
また、ヒステリシスコンパレータ１、２に入力される信号は、エッジ信号に限らず、パルス信号等の他の種類の信号でもよい。入力される信号は、交流、直流のいずれかでもよい。
【００６５】
ヒステリシスコンパレータ１、２は、他の構成をとることも可能である。その場合、ヒステリシスコンパレータ１は、差動信号である信号Ｄ１及び信号Ｄ２が入力された場合に、信号Ｄ１及び信号Ｄ２の電位の大小を比較し、その比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、差動信号である信号Ｄ１及び信号Ｄ２が入力された場合に、信号Ｄ１及び信号Ｄ２の電位の大小を比較し、その比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。差動−シングル変換バッフア３についても、実施形態と同様に動作するものであれば、種々の構成をとることが可能である。
【００６６】
実施の形態２
本実施の形態にかかるアイソレータ回路は、実施の形態１に記載した信号変換回路を備え、デジタル信号を１次側から２次側に伝達するアイソレータ回路である。このアイソレータ回路により、高い周波数の信号の伝達が可能になる。また、信号を１次側から２次側に伝達する容量性アイソレータの容量値を抑制することができるため、容量性アイソレータの大きさを抑制することができる。つまり、アイソレータ回路全体の大きさを抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００６７】
図５は、本実施の形態にかかるアイソレータ回路の全体図である。アイソレータ回路８０は、大きく分けて、入力信号伝達部４０及びＣＬＫ（クロック）信号伝達部６０を備える。なお、図５において、容量性アイソレータ４８、４９、６４、６５の左側は１次側の回路（デジタル信号の送信側の回路）であり、右側が２次側の回路（デジタル信号の受信側の回路）である。
【００６８】
入力信号伝達部４０は、入力されたデジタル入力信号（伝達信号）ＩＮを１次側から２次側に伝達する。入力信号伝達部４０は、ＸＯＲ素子（排他的論理和演算回路）４１、合成信号伝達部４２、ＸＯＲ素子４３、ＬＰＦ（ローパスフィルタ）４４及びシュミットバッファ４５を備える。
【００６９】
ＸＯＲ素子４１においては、第１の入力端子にデジタル入力信号ＩＮが、第２の入力端子にＣＬＫ発振器６１が出力したＣＬＫ信号Ａが、それぞれ入力される。ＸＯＲ素子４１は、デジタル入力信号ＩＮ及びＣＬＫ信号Ａに応じて、合成信号Ｂを合成信号伝達部４２に出力する。
【００７０】
合成信号伝達部４２は、入力された合成信号Ｂを１次側から２次側に伝達する。合成信号伝達部５は、バッファ４６、インバータ４７、容量性アイソレータ４８、４９、基準電圧源５０、抵抗５１、５２、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５を備える。容量性アイソレータ４８、４９は、例えばキャパシタ等の容量素子により構成されている。
【００７１】
バッファ４６は、合成信号Ｂを変化させずに、信号Ｃ１として容量性アイソレータ４８に出力する。インバータ４７は、合成信号Ｂを反転させた信号Ｃ２を容量性アイソレータ４９に出力する。つまり、バッファ４６及びインバータ４７は、合成信号Ｂを差動信号Ｃ１及びＣ２に変換する変換部として機能する。
【００７２】
容量性アイソレータ４８は、１次側からの信号Ｃ１を、信号Ｃ１の立上り及び立下り（信号変化点）のエッジを示すエッジ信号Ｄ１に変換して２次側に伝達する。容量性アイソレータ４９も同様に、１次側からの信号Ｃ２を、エッジ信号Ｄ２に変換して２次側に伝達する。ここで、１次側と２次側は電気的に絶縁されている。エッジ信号Ｄ１及びＤ２は、差動信号である。
【００７３】
容量性アイソレータ４８の出力する信号Ｄ１は、ヒステリシスコンパレータ５３の非反転入力端子及びヒステリシスコンパレータ５４の反転入力端子に入力される。容量性アイソレータ４９の出力する信号Ｄ２は、ヒステリシスコンパレータ５３の反転入力端子及びヒステリシスコンパレータ５４の非反転入力端子に入力される。なお、基準電圧源５０から、基準電圧Ｖｒｅｆが抵抗５１、５２を介して、信号Ｄ１、Ｄ２を伝達するノードに出力される。この基準電圧Ｖｒｅｆにより、２次側のＤＣバイアスのレベルが決定される。
【００７４】
ヒステリシスコンパレータ５３には、前述の通り、非反転入力端子にはエッジ信号Ｄ１が、反転入力端子にはエッジ信号Ｄ２が入力される。ヒステリシスコンパレータ５３は、エッジ信号Ｄ１及びＤ２に応じてデジタル信号Ｅ１を差動−シングル変換バッファ５５に出力する。
【００７５】
ヒステリシスコンパレータ５４には、前述の通り、非反転入力端子にはエッジ信号Ｄ２が、反転入力端子にはエッジ信号Ｄ１が入力される。ヒステリシスコンパレータ５４は、エッジ信号Ｄ１及びＤ２に応じて、デジタル信号Ｅ２を差動−シングル変換バッファ５５に出力する。
【００７６】
差動−シングル変換バッファ５５は、デジタル信号Ｅ１、Ｅ２に応じて、シングルエンドの信号ＦをＸＯＲ素子４３に出力する。
【００７７】
ＸＯＲ素子４３には、差動−シングル変換バッファ５５の出力信号Ｆと、ＣＬＫ信号伝達部６０から出力されたＣＬＫ信号Ｇが入力される。ＸＯＲ素子４３は、出力信号Ｆ及びＣＬＫ信号Ｇに応じて、信号ＨをＬＰＦ４４に出力する。
【００７８】
ＬＰＦ４４は、信号Ｈの低周波数成分である信号Ｉを通して、シュミットバッファ４５に出力する。
【００７９】
シュミットバッファ４５は、入力された信号Ｉに応じて、元のデジタル入力信号ＩＮと実質的に同じデジタル信号ＯＵＴを出力する。
【００８０】
ＣＬＫ信号伝達部６０は、ＣＬＫ信号Ａを、１次側から２次側に伝達する。ＣＬＫ信号伝達部６０は、ＣＬＫ発振器６１、バッファ６２、インバータ６３、容量性アイソレータ６４、６５、基準電圧源６６、抵抗６７、６８、ヒステリシスコンパレータ６９、７０、差動−シングル変換バッフア７１を備える。
【００８１】
ＣＬＫ発振器６１は、ＣＬＫ信号Ａ（発振出力信号）を、ＸＯＲ素子４１、バッファ６２及びインバータ６３に出力する。その他の各部の構成については、前述の合成信号伝達部４２と同様なので、説明を省略する。
【００８２】
なお、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５の具体的な構成については、実施の形態１において前述した通りである。ヒステリシスコンパレータ６９、７０及び差動−シングル変換バッフア７１の具体的な構成についても同様である。
【００８３】
以下、図６を用いて、図５に示したアイソレータ回路８０の動作を説明する。図６は、アイソレータ回路８０のノードにおける時間波形の一例を示す図である。なお、信号Ｄ１、Ｄ２、Ｅ１、Ｅ２は、図３において示した信号Ｄ１、Ｄ２、Ｅ１、Ｅ２と同じ信号である。
【００８４】
まず、デジタル入力信号ＩＮが、アイソレータ回路８０のＸＯＲ素子４１に入力される。図６において、入力されたデジタル入力信号ＩＮは直流信号である。ＸＯＲ素子４１は、入力されたデジタル入力信号ＩＮと、ＣＬＫ発振器６１が出力したＣＬＫ信号Ａとをマンチェスタ符号化することにより図６に示す合成信号Ｂを生成する。つまり、ＸＯＲ素子４１は、エンコーダとして機能する。ここで、合成信号Ｂはデジタル信号である。
【００８５】
ここで、マンチェスタ符号化とは、元のデジタル信号の「１」を「１０」に、「０」を「０１」と符号化することであり、有線ＬＡＮ（ＩＥＥＥ８０２．３）において一般に用いられている技術である。デジタル入力信号ＩＮは直流信号であるため、マンチェスタ符号化によりデジタル入力信号ＩＮは、ＣＬＫ発振器６１の発振周波数を有するパルス列に変換される。
【００８６】
次に、バッファ４６及びインバータ４７は、マンチェスタ符号化した合成信号Ｂを図６に示す信号Ｃ１及びＣ２に変換する。信号Ｃ１及びＣ２は差動信号である。このように差動変換することにより、合成信号Ｂのコモンモードノイズに対する耐性を確保することができる。
【００８７】
信号Ｃ１は、容量性アイソレータ４８に入力される。容量性アイソレータ４８により、信号Ｃ１の立上りと立下り部のみを抽出したエッジ信号Ｄ１が生成され、２次側に伝達される。容量性アイソレータ４９も同様に、信号Ｃ２に基づいてエッジ信号Ｄ２を生成し、２次側に伝達する。エッジ信号Ｄ１及びＤ２は、ヒステリシスコンパレータ５３及び５４に入力される。
【００８８】
ヒステリシスコンパレータ５３、５４は、エッジ信号Ｄ１及びＤ２の立上りと立下り部を検出し、図６に示すデジタル信号Ｅ１及びＥ２を生成する。
【００８９】
デジタル信号Ｅ１及びＥ２は差動−シングル変換バッフア５５に入力され、差動信号からシングルエンドの信号Ｆに変換される。この信号Ｆは、合成信号Ｂと実質的に同じ信号であり、合成信号Ｂが合成信号伝達部４２によって伝達されたことを示している。ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５の具体的な動作は、実施の形態１において前述した通りである。
【００９０】
なお、ＣＬＫ発振器６１が出力したＣＬＫ信号Ａは、ＣＬＫ信号伝達部６０により、合成信号伝達部４２と同様にして伝達される。伝達されたＣＬＫ信号Ｇは、ＸＯＲ素子４３に入力される。ＣＬＫ信号Ｇは、ＣＬＫ信号Ａと実質的に同じ信号である。
【００９１】
信号Ｆ及びＣＬＫ信号Ｇは、ＸＯＲ素子４３において、排他的論理和の演算がされることにより、マンチェスタ復号化される。つまり、ＸＯＲ素子４３は、デコーダとして機能する。図６において、マンチェスタ復号化されてＸＯＲ素子４３から出力された信号Ｈの波形が示されている。
【００９２】
ここで、信号Ｈには、符号化に用いたＣＬＫ信号Ａと復号化に用いたＣＬＫ信号Ｇとの位相差によるスパイク状のノイズＬが重畳して現れている。
【００９３】
ＬＰＦ４４は、ノイズＬを低域フィルタにより遮断し、図６に示した信号Ｉのような波形を生成する。従って、デジタル入力信号ＩＮの最大ビットレートは、ＬＰＦ４４のカットオフ周波数により制限される。このとき、信号Ｉのエッジ部分Ｍは、低域フィルタの効果により図６で示したように鈍る。
【００９４】
信号Ｉは、シュミットバッファ４５に接続される。ここで、シュミットバッファ４５は、ＬＰＦ４４で除去しきれなかった信号Ｉのノイズを除去する。さらに、ＬＰＦ４４により鈍った信号Ｉのエッジ部分Ｍを、鋭いエッジの形に整形する。以上のようにして、信号Ｉに応じてシュミットバッファ４５が出力するデジタル信号ＯＵＴは、最初に入力されたデジタル入力信号ＩＮと実質的に同じ信号である。このようにして、２次側においてデジタル入力信号ＩＮが再現される。
【００９５】
以上に示したアイソレータ回路８０は、以下の効果を奏する。
【００９６】
アイソレータ回路８０において、容量性アイソレータ４８、４９の出力信号Ｄ１、Ｄ２は、ヒステリシスコンパレータ５３、５４及び差動−シングル変換バッフア５５によって信号Ｆに変換されている。容量性アイソレータ６４、６５の出力信号も同様に、ヒステリシスコンパレータ６９、７０及び差動−シングル変換バッファ７１によって信号Ｇに変換されている。この信号の変換において、エッジトリガ型の素子は用いられていない。そのため、実施の形態１で前述した通り、アイソレータ回路８０のより高速な動作（高速な信号の伝達）が可能である。つまり、ＣＬＫ信号Ａの周波数をより高くすることが可能である。
【００９７】
さらに、ＣＬＫ信号Ａの周波数を低くせずにすむため、容量性アイソレータ４８、４９、６４、６５の容量値を大きくする必要がない。そのため、容量性アイソレータ４８、４９、６４、６５の部品の大きさを抑制することができる。それにより、アイソレータ回路８０の大きさも抑制することが可能という、新たな効果も奏する。
【００９８】
図５において示したアイソレータ回路８０は、信号に変化がない直流のデジタル入力信号ＩＮにおいても、マンチェスタ符号化により、容量性アイソレータを介して１次側から２次側にデジタル信号を伝達することができる。これは、マンチェスタ符号化により、デジタル入力信号ＩＮがＣＬＫ信号Ａの周波数のパルス列に変換されるため、容量性アイソレータ４８、４９に伝達可能となるためである。
【００９９】
例えば、入力信号の符号化及び復号化を行わず、容量性アイソレータを入力信号の伝達に用いる場合を考える。入力信号が直流近傍の低周波である場合、入力信号を容量性アイソレータに通過させるためには、容量性アイソレータの容量値を大きくする必要がある。さらに、直流の入力信号については、容量性アイソレータを用いて通すことはできない。
【０１００】
本実施形態にかかるアイソレータ回路８０は、前述の通り、容量性アイソレータの容量値を大きくしないままの状態で、直流信号を伝達することが可能である。
【０１０１】
さらに、アイソレータ回路８０においては、シングルエンドの合成信号Ｂを差動信号Ｃ１、Ｃ２に変換した上で、信号Ｃ１、Ｃ２をそれぞれ容量性アイソレータ４８、４９に伝達させている。これにより、伝達する信号のコモンモードノイズに対する耐性を向上させることができる。同様に、容量性アイソレータ４８、４９の出力からヒステリシスコンパレータ５３、５４の入力までの信号をシングルエンドではなく差動構成とすることにより、信号のコモンモードノイズに対する耐性を向上させることができる。以上の効果は、ＣＬＫ信号の伝達においても同様である。
【０１０２】
さらに、ヒステリシスコンパレータ５３、５４において、エッジ信号Ｄ１、Ｄ２は、それぞれ逆の端子に入力されている。つまり、エッジ信号Ｄ１、Ｄ２は、「たすき掛け」の状態に接続されている。このようにして、エッジ信号の立上りと立下りを別のヒステリシスコンパレータで検出することにより、立上りと立下りの差動のバランスを良好にすることができる。そのため、信号のコモンモードノイズに対する耐性を向上させることができる。ヒステリシスコンパレータ６９、７０についても同様である。
【０１０３】
さらに、信号をマンチェスタ復号化した後に、信号をＬＰＦ４４及びシュミットバッファ４５に入力させることにより、ＣＬＫ信号ＡとＣＬＫ信号Ｇとの位相差によるノイズを除去することができる。そのため、ＣＬＫ信号Ａと、入力信号ＩＮとを同期する部品を設ける必要がなくなり、アイソレータ回路８０の簡素化ができるという効果を奏する。
【０１０４】
本実施形態にかかるアイソレータ回路８０は、アイソレータを用いる信号伝達装置において、適宜応用可能である。例えば、医療、計測分野等、精密な電気の取り扱いが必要とされる分野において、用いることができる。その他、通信分野等への応用も可能である。
【０１０５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示したヒステリシスコンパレータ１、２、差動−シングル変換バッファ３は、同様の動作をするものであれば、ＭＯＳＦＥＴ以外のトランジスタによって構成されてもよい。あるいは、エッジトリガ型の素子を用いなければ、トランジスタ以外の素子を用いて構成してもよい。ヒステリシスコンパレータ１、２、差動−シングル変換バッファ３においては、共通の駆動電源源、基準電流源を用いなくてもよい。
【０１０６】
実施の形態２にかかるアイソレータ回路８０においては、ＣＬＫ信号伝達部６０を設けることなく、ＸＯＲ素子４１と４３に対して、別のＣＬＫ発振器から出力される同期されたＣＬＫ信号を入力してもよい。そのようにしても、ＸＯＲ素子４１と４３は、マンチェスタ符号化及び復号化が可能であるため、アイソレータ回路８０は、より高速な動作ができる。しかし、その場合、別のＣＬＫ発振器から出力されるＣＬＫ信号を同期するための回路が必要になる。アイソレータ回路８０の面積をより少なくするためには、本実施形態の通り、ＣＬＫ信号伝達部６０を設けることによって、同一のＣＬＫ発振器により発振されたＣＬＫ信号をＸＯＲ素子４１、４３に伝達するのが望ましい。
【０１０７】
なお、ＣＬＫ発振器６１は、本実施形態のように１次側ではなく、２次側に設けられていてもよい。その場合、ＣＬＫ発振器６１が出力するＣＬＫ信号は、ＸＯＲ素子４３に入力される。ＣＬＫ信号伝達部６０は、ＣＬＫ発振器６１が出力するＣＬＫ信号を１次側から２次側に伝達することにより、ＸＯＲ素子４１にＣＬＫ信号を入力させる。以上の詳細については、本実施形態と同様であるため説明を省略する。
【０１０８】
実施の形態２に示したアイソレータ回路８０において信号の伝達は、図５に示した差動構成ではなく、適宜シングルエンドの構成にしてもよい。ＬＰＦ４４、シュミットバッファ４５は、信号Ｈのノイズが無視できる程度に小さい場合には設けなくてもよい。差動信号Ｄ１、Ｄ２を、前述のヒステリシスコンパレータ及び差動−シングル変換バッファを用いてシングルエンドの信号に変換するのであれば、アイソレータ回路８０中のその他の構成を適宜変更することができる。
【０１０９】
アイソレータ回路８０においては、バッファ４６及びインバータ４７によりシングルエンドの信号が差動信号に変換され、容量性アイソレータ４８及び４９により、その差動信号はエッジ信号に変換されて２次側に伝達された。しかし、ＸＯＲ素子４１により符号化されたシングルエンドの信号を容量性アイソレータによりエッジ信号に変換して２次側に伝達し、伝達されたエッジ信号をバッファ及びインバータにより構成される差動変換部によって差動信号に変換してもよい。
【０１１０】
アイソレータ回路８０においては、マンチェスタ符号化及び復号化を行うことにより直流信号を伝達したが、異なる符号化の方式を用いて直流信号を伝達してもよい。つまり、アイソレータ回路８０は、ＸＯＲ素子以外の素子等を用いることによって符号化を実行してもよい。
【０１１１】
アイソレータ回路８０のデジタル入力信号ＩＮとして、直流の信号ではなく交流のデジタル信号を伝達してもよい。そのような場合、ＣＬＫ信号によるマンチェスタ符号化は必要なく、図５に示したＸＯＲ素子４１、４３、ＣＬＫ信号伝達部６０は設けなくてよい。なお、「交流のデジタル信号」というのは、「１」、「−１」の２値、あるいは「１」、「０」、「−１」の３値といった離散値を有する信号である。
【０１１２】
アイソレータ回路８０において、容量性アイソレータ４８、４９、６４、６５は、他の原理を用いたアイソレータによるものでもよい。例えば、トランス結合を用いたアイソレータにも応用可能である。
【符号の説明】
【０１１３】
１、２ ヒステリシスコンパレータ
３ 差動−シングル変換バッフア
１０ 信号変換回路
１１ 非反転入力端子
１２ 反転入力端子
１３ 基準電流端子
１４、１５、１６、１７、１８ ＭＯＳトランジスタ
１９ 電源電圧端子
２１ 非反転入力端子
２２ 反転入力端子
２３ 基準電流端子
２４、２５、２６、２７、２８、３１、３２、３３、３４、３５、３６ ＭＯＳトランジスタ
４０ 入力信号伝達部
４１ ＸＯＲ素子
４２ 合成信号伝達部
４３ ＸＯＲ素子
４４ ＬＰＦ
４５ シュミットバッファ
４６ バッファ
４７ インバータ
４８、４９ 容量性アイソレータ
５０ 基準電圧源
５１、５２ 抵抗
５３、５４ ヒステリシスコンパレータ
５５ 差動−シングル変換バッフア
６０ ＣＬＫ信号伝達部
６１ ＣＬＫ発振器
６２ バッファ
６３ インバータ
６４、６５ 容量性アイソレータ
６６ 基準電圧源
６７、６８ 抵抗
６９、７０ ヒステリシスコンパレータ
７１ 差動−シングル変換バッフア
８０ アイソレータ回路
【特許請求の範囲】
【請求項１】
差動信号である第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を第１出力信号として出力する第１のヒステリシスコンパレータと、
前記第１入力信号及び前記第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を前記第１出力信号の反転信号である第２出力信号として出力する第２のヒステリシスコンパレータと、
前記第１出力信号及び前記第２出力信号をシングルエンド信号に変換し、出力する変換バッファと、を備える、
信号変換回路。
【請求項２】
前記第１のヒステリシスコンパレータ及び前記第２のヒステリシスコンパレータは、第１閾値電圧及び前記第１閾値電圧より低い第２閾値電圧に基づいて、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較する、
請求項１に記載の信号変換回路。
【請求項３】
前記第１のヒステリシスコンパレータの非反転入力端子には前記第１入力信号が、反転入力端子には前記第２入力信号が入力され、
前記第２のヒステリシスコンパレータの非反転入力端子には前記第２入力信号が、反転入力端子には前記第１入力信号が入力される、
請求項１又は２に記載の信号変換回路。
【請求項４】
前記第１のヒステリシスコンパレータ、前記第２のヒステリシスコンパレータ及び前記変換バッファは、トランジスタにより構成されている、
請求項１ないし３のいずれか一項に記載の信号変換回路。
【請求項５】
前記変換バッファは、
前記第２出力信号の位相を反転した反転信号を生成し、出力する位相反転部と、
前記第１出力信号及び前記位相反転部が出力した反転信号に応じて、前記第２出力信号と実質的に同位相の第３出力信号を生成し、出力するバッファ部と、
前記第３出力信号を反転した前記シングルエンド信号を生成し、出力するインバータ部と、を備える、
請求項１ないし４のいずれか一項に記載の信号変換回路。
【請求項６】
前記変換バッファにおいて、前記位相反転部、前記バッファ部、前記インバータ部の少なくとも１つは、電源電圧側にＰＭＯＳトランジスタが接続され、接地側にＮＭＯＳトランジスタが接続されたＣＭＯＳ回路を備える、
請求項５に記載の信号変換回路。
【請求項７】
前記第１のヒステリシスコンパレータ、前記第２のヒステリシスコンパレータ及び前記変換バッファは、共通の駆動電源により駆動される、
請求項１ないし６のいずれか一項に記載の信号変換回路。
【請求項８】
１次側回路と、
請求項１ないし７のいずれか一項に記載した信号変換回路を含む２次側回路と、
前記１次側回路と前記２次側回路との間で信号を伝達し、かつ前記１次側回路と前記２次側回路を絶縁分離するアイソレータと、
を備えるアイソレータ回路。
【請求項９】
前記１次側回路は、入力されたシングルエンド信号を差動信号である第１の信号及び第２の信号に変換し、出力する変換部をさらに備え、前記アイソレータは、前記第１の信号及び前記第２の信号に基づいて、前記信号変換回路に前記第１入力信号及び前記第２入力信号を伝達する、
請求項８に記載のアイソレータ回路。
【請求項１０】
前記２次側回路は、前記アイソレータから伝達されたシングルエンド信号を差動信号である前記第１入力信号及び前記第２入力信号に変換し、前記信号変換回路に出力する変換部をさらに備える、
請求項８に記載のアイソレータ回路。
【請求項１１】
前記アイソレータ回路は、前記１次側回路から前記２次側回路に伝達信号を伝達するアイソレータ回路であって、
前記１次側回路は、前記伝達信号をマンチェスタ符号化して前記アイソレータに入力される信号を生成するエンコーダを備え、
前記２次側回路は、前記信号変換回路から出力された前記シングルエンド信号を前記伝達信号に復号化するデコーダを備える、
請求項８ないし１０のいずれか一項に記載のアイソレータ回路。
【請求項１２】
前記エンコーダは、入力されたクロック信号を用いることにより、前記伝達信号をマンチェスタ符号化し、
前記デコーダは、入力された前記クロック信号を用いることにより、前記シングルエンド信号を前記伝達信号に復号化する、
請求項１１に記載のアイソレータ回路。
【請求項１３】
前記アイソレータ回路は、
前記エンコーダに入力される前記クロック信号を伝達し前記デコーダに入力させるか、又は、前記デコーダに入力される前記クロック信号を伝達し前記エンコーダに入力させるクロック信号伝達部をさらに備える、
請求項１２に記載のアイソレータ回路。
【請求項１４】
前記エンコーダ及びデコーダは、排他的論理和演算回路により構成される、
請求項１１ないし１３のいずれか一項に記載のアイソレータ回路。
【請求項１５】
前記アイソレータは、容量素子により構成される、
請求項８ないし１４のいずれか一項に記載のアイソレータ回路。
【請求項１６】
差動信号である第１入力信号及び第２入力信号において、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を第１出力信号として出力するとともに、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を前記第１出力信号の反転信号である第２出力信号として出力し、
前記第１出力信号及び前記第２出力信号をシングルエンド信号に変換する、
信号変換方法。
【請求項１】
差動信号である第１入力信号及び第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を第１出力信号として出力する第１のヒステリシスコンパレータと、
前記第１入力信号及び前記第２入力信号が入力され、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較し、当該比較結果を前記第１出力信号の反転信号である第２出力信号として出力する第２のヒステリシスコンパレータと、
前記第１出力信号及び前記第２出力信号をシングルエンド信号に変換し、出力する変換バッファと、を備える、
信号変換回路。
【請求項２】
前記第１のヒステリシスコンパレータ及び前記第２のヒステリシスコンパレータは、第１閾値電圧及び前記第１閾値電圧より低い第２閾値電圧に基づいて、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較する、
請求項１に記載の信号変換回路。
【請求項３】
前記第１のヒステリシスコンパレータの非反転入力端子には前記第１入力信号が、反転入力端子には前記第２入力信号が入力され、
前記第２のヒステリシスコンパレータの非反転入力端子には前記第２入力信号が、反転入力端子には前記第１入力信号が入力される、
請求項１又は２に記載の信号変換回路。
【請求項４】
前記第１のヒステリシスコンパレータ、前記第２のヒステリシスコンパレータ及び前記変換バッファは、トランジスタにより構成されている、
請求項１ないし３のいずれか一項に記載の信号変換回路。
【請求項５】
前記変換バッファは、
前記第２出力信号の位相を反転した反転信号を生成し、出力する位相反転部と、
前記第１出力信号及び前記位相反転部が出力した反転信号に応じて、前記第２出力信号と実質的に同位相の第３出力信号を生成し、出力するバッファ部と、
前記第３出力信号を反転した前記シングルエンド信号を生成し、出力するインバータ部と、を備える、
請求項１ないし４のいずれか一項に記載の信号変換回路。
【請求項６】
前記変換バッファにおいて、前記位相反転部、前記バッファ部、前記インバータ部の少なくとも１つは、電源電圧側にＰＭＯＳトランジスタが接続され、接地側にＮＭＯＳトランジスタが接続されたＣＭＯＳ回路を備える、
請求項５に記載の信号変換回路。
【請求項７】
前記第１のヒステリシスコンパレータ、前記第２のヒステリシスコンパレータ及び前記変換バッファは、共通の駆動電源により駆動される、
請求項１ないし６のいずれか一項に記載の信号変換回路。
【請求項８】
１次側回路と、
請求項１ないし７のいずれか一項に記載した信号変換回路を含む２次側回路と、
前記１次側回路と前記２次側回路との間で信号を伝達し、かつ前記１次側回路と前記２次側回路を絶縁分離するアイソレータと、
を備えるアイソレータ回路。
【請求項９】
前記１次側回路は、入力されたシングルエンド信号を差動信号である第１の信号及び第２の信号に変換し、出力する変換部をさらに備え、前記アイソレータは、前記第１の信号及び前記第２の信号に基づいて、前記信号変換回路に前記第１入力信号及び前記第２入力信号を伝達する、
請求項８に記載のアイソレータ回路。
【請求項１０】
前記２次側回路は、前記アイソレータから伝達されたシングルエンド信号を差動信号である前記第１入力信号及び前記第２入力信号に変換し、前記信号変換回路に出力する変換部をさらに備える、
請求項８に記載のアイソレータ回路。
【請求項１１】
前記アイソレータ回路は、前記１次側回路から前記２次側回路に伝達信号を伝達するアイソレータ回路であって、
前記１次側回路は、前記伝達信号をマンチェスタ符号化して前記アイソレータに入力される信号を生成するエンコーダを備え、
前記２次側回路は、前記信号変換回路から出力された前記シングルエンド信号を前記伝達信号に復号化するデコーダを備える、
請求項８ないし１０のいずれか一項に記載のアイソレータ回路。
【請求項１２】
前記エンコーダは、入力されたクロック信号を用いることにより、前記伝達信号をマンチェスタ符号化し、
前記デコーダは、入力された前記クロック信号を用いることにより、前記シングルエンド信号を前記伝達信号に復号化する、
請求項１１に記載のアイソレータ回路。
【請求項１３】
前記アイソレータ回路は、
前記エンコーダに入力される前記クロック信号を伝達し前記デコーダに入力させるか、又は、前記デコーダに入力される前記クロック信号を伝達し前記エンコーダに入力させるクロック信号伝達部をさらに備える、
請求項１２に記載のアイソレータ回路。
【請求項１４】
前記エンコーダ及びデコーダは、排他的論理和演算回路により構成される、
請求項１１ないし１３のいずれか一項に記載のアイソレータ回路。
【請求項１５】
前記アイソレータは、容量素子により構成される、
請求項８ないし１４のいずれか一項に記載のアイソレータ回路。
【請求項１６】
差動信号である第１入力信号及び第２入力信号において、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を第１出力信号として出力するとともに、前記第１入力信号の電位と前記第２入力信号の電位との大小を比較した結果を前記第１出力信号の反転信号である第２出力信号として出力し、
前記第１出力信号及び前記第２出力信号をシングルエンド信号に変換する、
信号変換方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−２６９５９（Ｐ２０１３−２６９５９Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６２０１２（Ｐ２０１１−１６２０１２）
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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