ドライバ回路およびそれを用いた試験装置
【課題】ポジティブエッジの波形、ネガティブエッジの波形の少なくとも一方を調節可能なドライバ回路を提供する。
【解決手段】分岐回路１０は、送信すべき入力信号ＳＩＮを複数の経路１２に分岐する。各タイミング調節回路２０は、それぞれが対応する経路に分岐された送信すべき信号Ｓａのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。合成出力回路３０は、複数のタイミング調節回路２０の出力信号Ｓｂを合成し、合成された信号ＳＯＵＴを伝送線路３に出力する。
【解決手段】分岐回路１０は、送信すべき入力信号ＳＩＮを複数の経路１２に分岐する。各タイミング調節回路２０は、それぞれが対応する経路に分岐された送信すべき信号Ｓａのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。合成出力回路３０は、複数のタイミング調節回路２０の出力信号Ｓｂを合成し、合成された信号ＳＯＵＴを伝送線路３に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路を介して信号を出力するドライバ回路に関する。
【背景技術】
【０００２】
半導体デバイス（ＤＵＴ：被試験デバイス）を評価・試験するために、半導体試験装置（単に試験装置という）が利用される。試験装置は、ＤＵＴに対して試験信号を与え、ＤＵＴの状態を制御しながら、ＤＵＴの出力信号を期待値と比較することにより、ＤＵＴの良否を判定する。かかる試験装置には、ＤＵＴに対して試験信号を出力するドライバ回路が搭載される。
【０００３】
試験装置のドライバには、デジタル試験信号のポジティブエッジ（スロープ）の遷移時間（立ち上がり時間）Ｔｒ、ネガティブエッジの遷移時間（立ち下がり時間）Ｔｆを調節させる機能が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５７７１号公報
【特許文献２】特開平６−３３８７７７号公報
【特許文献３】米国特許第４，４８８，０６２号明細書
【特許文献４】米国特許第４，７９４，５５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
試験装置のドライバおよびコンパレータを含むフロントエンド（ピンエレクトロニクスとも称される）は、ＣＭＯＳプロセスを用いて集積化される。一方、特許文献１−４に記載のドライバ回路では、時間Ｔｒ、Ｔｒを調節するために、ドライバ回路に容量やダイオードを追加することが必要となるため、ＣＭＯＳプロセスとの整合性が低く、回路規模が大きくなるという問題がある。
【０００６】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ポジティブエッジの波形、ネガティブエッジの波形の少なくとも一方を調節可能なドライバ回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、伝送線路に対して信号を出力するドライバ回路に関する。このドライバ回路は、送信すべき信号を複数の経路に分岐する分岐回路と、それぞれが複数の経路ごとに設けられ、それぞれが対応する経路に分岐された送信すべき信号のポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える、複数のタイミング調節回路と、複数のタイミング調節回路の出力信号を合成し、合成された信号を伝送線路に出力する合成出力回路と、を備える。
【０００８】
この態様によると、各タイミング調節回路における遅延量に応じて、合成された信号の波形を制御することができ、ひいては、遷移時間Ｔｒおよび／またはＴｆを制御することができる。
【０００９】
合成出力回路は、所定の電圧を生成する電圧源と、その第１端子に所定の電圧を受ける第１抵抗と、その第１端子に所定の電圧を受ける第２抵抗と、それぞれが複数の経路ごとに設けられた複数の差動対であって、各差動対は、その第１端子が第１抵抗の第２端子に接続された第１トランジスタと、その第１端子が第２抵抗の第２端子に接続されるとともにその第２端子が第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む、複数の差動対と、複数の差動対にテイル電流を供給する定電流回路と、それぞれが複数の経路ごとに設けられた複数の差動変換回路であって、それぞれが対応するタイミング調節回路の出力信号を差動信号に変換し、差動信号の一方を対応する差動対の第１トランジスタの制御端子に、差動信号の他方を対応する差動対の第２トランジスタの制御端子に出力する、複数の差動変換回路と、を含んでもよい。
ドライバの出力段をＣＭＬ（Current Mode Logic）で構成し、経路ごとに差動対を設けて、各差動対に流れる電流を合成することにより、複数のタイミング調節回路の出力信号を好適に合成することができる。この構成は、ＣＭＯＳプロセスとの整合性が非常に高いという利点がある。
【００１０】
定電流回路は、複数の差動対に共通に設けられた単一の定電流源を含んでもよい。
定電流回路は、それぞれが複数の差動対ごとに設けられ、それぞれが対応する差動対に所定のテイル電流を供給する、複数の定電流源を含んでもよい。
【００１１】
合成出力回路は、第２抵抗の第２端子の信号を、伝送線路に出力してもよい。つまり、シングルエンド出力形式を有してもよい。
合成出力回路は、第２抵抗の第２端子の信号と、第１抵抗の第２端子の信号を、差動の伝送線路に出力してもよい。つまり差動出力形式を有してもよい。
【００１２】
合成出力回路は、それぞれが複数の経路ごとに設けられ、それぞれが対応するタイミング調節回路の出力信号を受ける、複数のバッファ回路と、それぞれが複数の経路ごとに設けられ、それぞれの第１端子が対応するバッファ回路の出力信号を受け、それぞれの第２端子が共通に接続されている、複数の合成抵抗と、複数の合成抵抗の共通に接続された第２端子を受け、伝送線路に出力する出力バッファと、を含んでもよい。
この態様も、抵抗を用いて信号を合成するため、ＣＭＯＳプロセスとの整合性が高い。
【００１３】
タイミング調節回路は、入力された信号を遅延させる遅延回路を含んでもよい。
この場合、このドライバ回路の出力のポジティブエッジとネガティブエッジの波形を対称にできる。
【００１４】
タイミング調節回路は、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路を含んでもよい。
この場合、ドライバ回路の出力のポジティブエッジとネガティブエッジの波形を独立に制御することができる。
【００１５】
タイミング調節回路はそれぞれ、対応する経路に直列に設けられた、入力された信号を遅延させる遅延回路と、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路と、を含んでもよい。
この場合、ドライバ回路の出力のポジティブエッジとネガティブエッジの波形を、より高い自由度にて制御することができる。
【００１６】
本発明の別の態様は、被試験デバイスを検査する試験装置に関する。この試験装置は、テストパターンに応じた信号を、伝送線路を介して被試験デバイスに出力する、上述のいずれかの態様のドライバ回路を備える。
この態様によれば、被試験デバイスに与える試験信号の波形を変化させることができ、多様な試験を行うことができる。
【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様のドライバ回路によれば、出力波形を制御できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るドライバ回路の構成を示すブロック図である。
【図２】図１のドライバ回路の動作を示す第１のタイムチャートである。
【図３】ＣＭＬ形式の合成出力回路を備えるドライバ回路の構成を示す回路図である。
【図４】図３の合成出力回路の変形例を示す回路図である。
【図５】図５（ａ）、（ｂ）は、第１、第２の変形例に係るドライバ回路を示すブロック図である。
【図６】図６（ａ）、（ｂ）は、図５（ａ）のドライバ回路の動作を示すタイムチャートである。
【図７】図５（ｂ）のドライバ回路の動作を示すタイムチャートである。
【図８】合成出力回路の別の構成例を示す回路図である。
【図９】実施の形態に係るドライバ回路を備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図１は、実施の形態に係るドライバ回路１００の構成を示すブロック図である。ドライバ回路１００は、その入力端子ＰＩＮに入力信号ＳＩＮを受け、その波形を制御して、その出力端子ＰＯＵＴから出力する。出力端子ＰＯＵＴには伝送線路３を介して、図示しない受信デバイスが接続される。
【００２３】
ドライバ回路１００は、主として分岐回路１０、複数のタイミング調節回路２０、合成出力回路３０を備える。
【００２４】
分岐回路１０は、送信すべき入力信号ＳＩＮを、複数の経路１２１〜１２ｎに分岐する。ｎは経路の個数を示す２以上の整数である。
【００２５】
複数のタイミング調節回路２０１〜２０ｎは、それぞれが複数の経路１２１〜１２ｎごとに設けられる。ｉ番目のタイミング調節回路２０ｉ（１≦ｉ≦ｎ）は、対応する経路１２ｉに分岐された入力信号Ｓａｉのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。
【００２６】
たとえばタイミング調節回路２０は、それぞれに入力された信号を遅延させる遅延回路ＶＤを含んでもよい。この遅延回路ＶＤは、遅延量を制御可能な可変遅延回路であることが好ましい。遅延回路は、その入力信号全体に同じ遅延を与える。つまり分岐された入力信号Ｓａのポジティブエッジとネガティブエッジには等しい遅延が与えられる。遅延回路としては、国際公開ＷＯ２００６／０２５２８５号パンフレット等に記載される回路を用いてもよいし、別の構成の遅延回路を用いてもよい。
【００２７】
合成出力回路３０は、複数のタイミング調節回路２０１〜２０ｎの出力信号Ｓｂ１〜Ｓｂｎを合成し、合成された信号ＳＯＵＴを伝送線路３に出力する。
【００２８】
以上がドライバ回路１００の基本構成である。続いてその動作を説明する。図２は、図１のドライバ回路１００の動作を示す第１のタイムチャートである。このタイムチャートではｎ＝３の場合が示される。タイミング調節回路２０ごとに異なる遅延量τ１、τ２、τ３を設定することにより、出力信号ＳＯＵＴのポジティブエッジには、複数の変曲点が現れる。隣接する２つの変曲点の間の区間の傾きは、その区間にポジティブエッジが存在する分岐された信号Ｓｂの個数に応じて定まる。たとえば、区間Ｔ１には、ひとつの信号Ｓｂ１のポジティブエッジが含まれ、区間Ｔ２には、２つの信号Ｓｂ１、Ｓｂ２のポジティブエッジ（スロープ）が含まれるため、区間Ｔ２の出力信号ＳＯＵＴの傾きは、区間Ｔ１の出力信号ＳＯＵＴの傾きの２倍となる。
【００２９】
このように、図１のドライバ回路１００によれば、各タイミング調節回路２０の遅延量を制御することにより、出力信号ＳＯＵＴのポジティブエッジの波形、すなわちポジティブエッジの遷移時間Ｔｒを制御することができる。
【００３０】
また波形制御の分解能は、分岐される経路の個数ｎに応じて定まる。反対に言えば、経路の個数は、必要な分解能に応じて定めればよい。
【００３１】
また、入力信号ＳＩＮのネガティブエッジについても同様の処理が行われ、出力信号ＳＯＵＴのネガティブエッジの波形、すなわち遷移時間Ｔｆを制御することができる。またタイミング調節回路２０がそれぞれ遅延回路で構成される場合、出力信号ＳＯＵＴのポジティブエッジとネガティブエッジの波形を対称とすることができる。
【００３２】
入力信号ＳＩＮおよび出力信号ＳＯＵＴが高速に遷移する場合、ドライバ回路１００の出力段は、ＣＭＬ形式で構成することが望ましい。そこでＣＭＬ形式の合成出力回路３０の具体的な構成例を説明する。
【００３３】
図３は、ＣＭＬ形式の合成出力回路３０ａを備えるドライバ回路１００ａの構成を示す回路図である。
【００３４】
合成出力回路３０ａは、電圧源３２、定電流回路３４ａ、複数の差動対３６、複数の差動変換回路３８、第１抵抗Ｒ１、第２抵抗Ｒ２を備える。
電圧源３２は、所定の電圧ＶＨを生成する。第１抵抗Ｒ１、第２抵抗Ｒ２それぞれの第１端子には電圧ＶＨが印加される。複数の差動対３６１〜３６ｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の差動対３６ｉは、第１トランジスタＭｉ１、第２トランジスタＭｉ２を含む。第１トランジスタＭｉ１の第１端子（たとえばドレイン）は、第１抵抗Ｒ１の第２端子と接続される。第２トランジスタＭｉ２の第１端子（ドレイン）は、第２抵抗Ｒ２の第２端子と接続される。第２トランジスタＭｉ２の第２端子（ソース）は、対応する第１トランジスタＭｉ１の第２端子（ソース）と接続される。同じ差動対３６に属する第１トランジスタＭｉ１と第２トランジスタＭｉ２のサイズは等しく設計される。
【００３５】
定電流回路３４ａは、複数の差動対３６１〜３６ｎにテイル電流Ｉを供給する。図３において、複数の差動対に含まれるトランジスタのソースは共通に接続されている。定電流回路３４ａは、複数の差動対３６１〜３６ｎに共通に設けられた、つまり共有される単一の定電流源を含む。
【００３６】
複数の差動変換回路３８１〜３８ｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の差動変換回路３８ｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを差動信号ＰＡＴｉ、ＰＡＴｉｘに変換し、差動信号の一方ＰＡＴｉを対応する差動対３６ｉの第１トランジスタＭｉ１の制御端子（ゲート）に出力し、差動信号の他方ＰＡＴｉｘを対応する差動対３６ｉの第２トランジスタＭｉ２の制御端子（ゲート）に出力する。
【００３７】
図３の合成出力回路３０ａはシングルエンド形式を有し、第２抵抗Ｒ２の第２端子の信号が、伝送線路３に出力される。
変形例において、合成出力回路３０ａは差動形式を有してもよい。この場合、合成出力回路３０ａは、第２抵抗Ｒ２の第２端子の信号と、第１抵抗Ｒ１の第２端子の信号のペアを、差動出力してもよい。
【００３８】
図３のドライバ回路１００ａによれば、出力段をＣＭＬ形式で構成し、経路１２１〜１２ｎごとに差動対３６１〜３６ｎを設けて、各差動対３６に流れる電流を合成することにより、複数のタイミング調節回路２０１〜２０ｎの出力信号Ｓｂ１〜Ｓｂｎを好適に合成することができる。この構成では、高速の、たとえば数Ｇｂｐｓの信号を出力することができるとともに、ＣＭＯＳプロセスとの整合性が非常に高いという利点がある。
【００３９】
また、差動対３６１〜３６ｎのトランジスタサイズを重み付けした場合には、重み付けの比率に応じて、信号Ｓｂ１〜Ｓｂｎを合成する際の係数を変えることができる。なお、すべての差動対３６１〜３６ｎのサイズは等しくてもよい。
【００４０】
図４は、図３の合成出力回路３０ａの変形例を示す回路図である。図４の合成出力回路３０ｂにおいて、差動対３６の第２端子（ソース）は、経路１２１〜１２ｎごとに独立している。そして、定電流回路３４ｂは、差動対３６１〜３６ｎごとに設けられた電流源３５１〜３５ｎを含む。ｉ番目の電流源３５ｉは、対応する差動対３６ｉにテイル電流Ｉｉを供給する。
【００４１】
図４の構成によっても、図３の合成出力回路３０ａと同様の効果を得ることができる。また差動対３６１〜３６ｎのサイズは等しくてもよいし、重み付けされてもよい。
さらに、テイル電流Ｉ１〜Ｉｎは等しくてもよいし、重み付けされてもよい。電流を重み付けすることによっても、複数の信号Ｓｂ１〜Ｓｂｎを合成する際の係数を変えることができる。
【００４２】
以下、いくつかの変形例を説明する。
これまでの説明では、タイミング調節回路２０が可変遅延回路ＶＤを含む場合を説明したが、本発明はそれに限定されない。図５（ａ）、（ｂ）は、第１、第２の変形例に係るドライバ回路１００ｄ、１００ｅを示すブロック図である。
図５（ａ）のドライバ回路１００ｄにおいて、各タイミング調節回路２０は、パルス幅調節回路ＰＷを含む。パルス幅調節回路ＰＷは、入力された信号のポジティブエッジに第１の遅延量を与え、そのネガティブエッジに第２の遅延量を与える。つまりポジティブエッジとネガティブエッジに個別の遅延を与えることにより、そのパルス幅を調節する。こうしたパルス幅調節回路としては、たとえば国際公開ＷＯ２００５／０６９４８７号パンフレットに記載の回路を利用できる。あるいは別の構成の回路を用いてもよい。
【００４３】
図６（ａ）、（ｂ）は、図５（ａ）のドライバ回路１００ｄの動作を示すタイムチャートである。ｎ＝２の場合が示されており、図６（ａ）はポジティブエッジを遅延させた場合、図６（ｂ）はネガティブエッジを遅延させた場合を示す。ポジティブエッジとネガティブエッジに個別に遅延を与えることにより、ポジティブエッジとネガティブエッジの波形を、独立に制御することができる。
【００４４】
図５（ｂ）に戻り、第２の変形例を説明する。図５（ｂ）のドライバ回路１００ｅにおいて、各タイミング調節回路２０は、直列に接続された可変遅延回路ＶＤおよびパルス幅調節回路ＰＷを備える。図７は、図５（ｂ）のドライバ回路１００ｅの動作を示すタイムチャートである。
タイミング調節回路２０を、可変遅延回路ＶＤとパルス幅調節回路ＰＷの組み合わせで構成することにより、さらに柔軟な波形制御が可能となる。
また、ある経路のタイミング調節回路２０を可変遅延回路ＶＤで構成し、別の経路のタイミング調節回路２０をパルス幅調節回路ＰＷで構成してもよい。
【００４５】
図８は、合成出力回路の別の構成例を示す回路図である。図８の合成出力回路３０ｃは、複数のバッファ回路ＢＦ１〜ＢＦｎ、複数の合成抵抗Ｒｏ１〜Ｒｏｎ、出力バッファＢＦｏと、備える。
複数のバッファ回路ＢＦ１〜ＢＦｎは、複数の経路１２１〜１２ｎ（不図示）ごとに設けられる。ｉ番目のバッファ回路ＢＦｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを受ける。複数のバッファ回路ＢＦ１〜ＢＦｎの利得は等しくてもよいし、異なっていてもよい。バッファ回路ＢＦの利得は、合成の際の係数を定める。
【００４６】
複数の合成抵抗Ｒｏ１〜Ｒｏｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受ける。複数の合成抵抗Ｒｏ１〜Ｒｏｎの第２端子は、共通に接続されている。出力バッファＢＦｏは、複数の合成抵抗Ｒｏ１〜Ｒｏｎの共通に接続された第２端子の信号ＳＯＵＴ’を受け、それに応じた出力信号ＳＯＵＴを伝送線路３に出力する。複数の合成抵抗Ｒｏ１〜Ｒｏｎの抵抗値は等しくてもよいし、異なっていてもよい。
【００４７】
図８の合成出力回路３０ｃによれば、バッファ回路ＢＦ１〜ＢＦｎそれぞれの利得をｇ１〜ｇｎとするとき、電流保存則から以下の式が成り立つ。
（Ｓｂ１×ｇ１−Ｓｏｕｔ’）／Ｒｏ１＋（Ｓｂ２×ｇ２−Ｓｏｕｔ’）／Ｒｏ２＋・・・
＝Σｉ＝１：ｎ｛（Ｓｂｉ×ｇｉ−ＳＯＵＴ’）／Ｒｏｉ｝＝０ …（１）
【００４８】
式（１）をＳＯＵＴ’について解くと、式（２）を得る。
Σｉ＝１：ｎ（Ｓｂｉ×ｇｉ／Ｒｏｉ）＝Σｉ＝１：ｎ（ＳＯＵＴ’／Ｒｏｉ）
ＳＯＵＴ’＝Σｉ＝１：ｎ（Ｓｂｉ×ｇｉ／Ｒｏｉ）／Σｉ＝１：ｎＲｏｉ …（２）
すなわち、合成抵抗Ｒｏ１〜Ｒｏｎの抵抗値および利得ｇ１〜ｇｎに応じて、信号Ｓｂ１〜Ｓｂｎを合成する際の係数を調節することができる。
【００４９】
最後に、第１または第２の実施の形態に係るドライバ回路のアプリケーションを説明する。図９は、実施の形態に係るドライバ回路を備える試験装置２の構成を示すブロック図である。
【００５０】
試験装置２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較器ＤＣを備える。
【００５１】
パターン発生器ＰＧは、ＤＵＴ１に対して供給すべきテストパターンを規定するパターンデータＤＰを発生する。タイミング発生器ＴＧは、パターンデータＤＰにもとづいて、ＤＵＴ１に与えるべき信号Ｖｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＰを、所定の周期（以下、レート周期ＴＲＡＴＥと称する）ごとに生成する。
【００５２】
波形整形器ＦＣは、パターンデータＤＰおよびタイミング設定データＴＰを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、上述の実施の形態に係るドライバ回路１００であり、波形整形器ＦＣからの信号ＦＰに応じたレベルを有する電圧ＶｏｕｔをＤＵＴ１へと出力する。
【００５３】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓ２を受け、所定のタイミングでその値をラッチする。論理比較器ＤＣは、テストサイクルごとのタイミングコンパレータＴＣの出力値を、それぞれに対応する期待値ＥＸＰとデジタル比較（Digital Compare）し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。パスフェイル信号はフェイルメモリＦＭに格納される。
【００５４】
以上が試験装置２の構成例である。実施の形態に係るドライバ回路１００を、このような試験装置２に搭載することにより、ＤＵＴ１に対して供給する信号の波形を、ＤＵＴ１の種類や試験項目に応じて、任意に調節することができる。
【００５５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５６】
１…ＤＵＴ、２…試験装置、３…伝送線路、１００…ドライバ回路、ＰＩＮ…入力端子、ＰＯＵＴ…出力端子、１０…分岐回路、２０…タイミング調節回路、３０…合成出力回路、３２…電圧源、３４…定電流回路、３６…差動対、３８…差動変換回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒｏ…合成抵抗、ＶＤ…可変遅延回路、ＰＷ…パルス幅調節回路。
【技術分野】
【０００１】
本発明は、伝送線路を介して信号を出力するドライバ回路に関する。
【背景技術】
【０００２】
半導体デバイス（ＤＵＴ：被試験デバイス）を評価・試験するために、半導体試験装置（単に試験装置という）が利用される。試験装置は、ＤＵＴに対して試験信号を与え、ＤＵＴの状態を制御しながら、ＤＵＴの出力信号を期待値と比較することにより、ＤＵＴの良否を判定する。かかる試験装置には、ＤＵＴに対して試験信号を出力するドライバ回路が搭載される。
【０００３】
試験装置のドライバには、デジタル試験信号のポジティブエッジ（スロープ）の遷移時間（立ち上がり時間）Ｔｒ、ネガティブエッジの遷移時間（立ち下がり時間）Ｔｆを調節させる機能が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５７７１号公報
【特許文献２】特開平６−３３８７７７号公報
【特許文献３】米国特許第４，４８８，０６２号明細書
【特許文献４】米国特許第４，７９４，５５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
試験装置のドライバおよびコンパレータを含むフロントエンド（ピンエレクトロニクスとも称される）は、ＣＭＯＳプロセスを用いて集積化される。一方、特許文献１−４に記載のドライバ回路では、時間Ｔｒ、Ｔｒを調節するために、ドライバ回路に容量やダイオードを追加することが必要となるため、ＣＭＯＳプロセスとの整合性が低く、回路規模が大きくなるという問題がある。
【０００６】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ポジティブエッジの波形、ネガティブエッジの波形の少なくとも一方を調節可能なドライバ回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、伝送線路に対して信号を出力するドライバ回路に関する。このドライバ回路は、送信すべき信号を複数の経路に分岐する分岐回路と、それぞれが複数の経路ごとに設けられ、それぞれが対応する経路に分岐された送信すべき信号のポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える、複数のタイミング調節回路と、複数のタイミング調節回路の出力信号を合成し、合成された信号を伝送線路に出力する合成出力回路と、を備える。
【０００８】
この態様によると、各タイミング調節回路における遅延量に応じて、合成された信号の波形を制御することができ、ひいては、遷移時間Ｔｒおよび／またはＴｆを制御することができる。
【０００９】
合成出力回路は、所定の電圧を生成する電圧源と、その第１端子に所定の電圧を受ける第１抵抗と、その第１端子に所定の電圧を受ける第２抵抗と、それぞれが複数の経路ごとに設けられた複数の差動対であって、各差動対は、その第１端子が第１抵抗の第２端子に接続された第１トランジスタと、その第１端子が第２抵抗の第２端子に接続されるとともにその第２端子が第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む、複数の差動対と、複数の差動対にテイル電流を供給する定電流回路と、それぞれが複数の経路ごとに設けられた複数の差動変換回路であって、それぞれが対応するタイミング調節回路の出力信号を差動信号に変換し、差動信号の一方を対応する差動対の第１トランジスタの制御端子に、差動信号の他方を対応する差動対の第２トランジスタの制御端子に出力する、複数の差動変換回路と、を含んでもよい。
ドライバの出力段をＣＭＬ（Current Mode Logic）で構成し、経路ごとに差動対を設けて、各差動対に流れる電流を合成することにより、複数のタイミング調節回路の出力信号を好適に合成することができる。この構成は、ＣＭＯＳプロセスとの整合性が非常に高いという利点がある。
【００１０】
定電流回路は、複数の差動対に共通に設けられた単一の定電流源を含んでもよい。
定電流回路は、それぞれが複数の差動対ごとに設けられ、それぞれが対応する差動対に所定のテイル電流を供給する、複数の定電流源を含んでもよい。
【００１１】
合成出力回路は、第２抵抗の第２端子の信号を、伝送線路に出力してもよい。つまり、シングルエンド出力形式を有してもよい。
合成出力回路は、第２抵抗の第２端子の信号と、第１抵抗の第２端子の信号を、差動の伝送線路に出力してもよい。つまり差動出力形式を有してもよい。
【００１２】
合成出力回路は、それぞれが複数の経路ごとに設けられ、それぞれが対応するタイミング調節回路の出力信号を受ける、複数のバッファ回路と、それぞれが複数の経路ごとに設けられ、それぞれの第１端子が対応するバッファ回路の出力信号を受け、それぞれの第２端子が共通に接続されている、複数の合成抵抗と、複数の合成抵抗の共通に接続された第２端子を受け、伝送線路に出力する出力バッファと、を含んでもよい。
この態様も、抵抗を用いて信号を合成するため、ＣＭＯＳプロセスとの整合性が高い。
【００１３】
タイミング調節回路は、入力された信号を遅延させる遅延回路を含んでもよい。
この場合、このドライバ回路の出力のポジティブエッジとネガティブエッジの波形を対称にできる。
【００１４】
タイミング調節回路は、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路を含んでもよい。
この場合、ドライバ回路の出力のポジティブエッジとネガティブエッジの波形を独立に制御することができる。
【００１５】
タイミング調節回路はそれぞれ、対応する経路に直列に設けられた、入力された信号を遅延させる遅延回路と、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路と、を含んでもよい。
この場合、ドライバ回路の出力のポジティブエッジとネガティブエッジの波形を、より高い自由度にて制御することができる。
【００１６】
本発明の別の態様は、被試験デバイスを検査する試験装置に関する。この試験装置は、テストパターンに応じた信号を、伝送線路を介して被試験デバイスに出力する、上述のいずれかの態様のドライバ回路を備える。
この態様によれば、被試験デバイスに与える試験信号の波形を変化させることができ、多様な試験を行うことができる。
【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様のドライバ回路によれば、出力波形を制御できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るドライバ回路の構成を示すブロック図である。
【図２】図１のドライバ回路の動作を示す第１のタイムチャートである。
【図３】ＣＭＬ形式の合成出力回路を備えるドライバ回路の構成を示す回路図である。
【図４】図３の合成出力回路の変形例を示す回路図である。
【図５】図５（ａ）、（ｂ）は、第１、第２の変形例に係るドライバ回路を示すブロック図である。
【図６】図６（ａ）、（ｂ）は、図５（ａ）のドライバ回路の動作を示すタイムチャートである。
【図７】図５（ｂ）のドライバ回路の動作を示すタイムチャートである。
【図８】合成出力回路の別の構成例を示す回路図である。
【図９】実施の形態に係るドライバ回路を備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図１は、実施の形態に係るドライバ回路１００の構成を示すブロック図である。ドライバ回路１００は、その入力端子ＰＩＮに入力信号ＳＩＮを受け、その波形を制御して、その出力端子ＰＯＵＴから出力する。出力端子ＰＯＵＴには伝送線路３を介して、図示しない受信デバイスが接続される。
【００２３】
ドライバ回路１００は、主として分岐回路１０、複数のタイミング調節回路２０、合成出力回路３０を備える。
【００２４】
分岐回路１０は、送信すべき入力信号ＳＩＮを、複数の経路１２１〜１２ｎに分岐する。ｎは経路の個数を示す２以上の整数である。
【００２５】
複数のタイミング調節回路２０１〜２０ｎは、それぞれが複数の経路１２１〜１２ｎごとに設けられる。ｉ番目のタイミング調節回路２０ｉ（１≦ｉ≦ｎ）は、対応する経路１２ｉに分岐された入力信号Ｓａｉのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。
【００２６】
たとえばタイミング調節回路２０は、それぞれに入力された信号を遅延させる遅延回路ＶＤを含んでもよい。この遅延回路ＶＤは、遅延量を制御可能な可変遅延回路であることが好ましい。遅延回路は、その入力信号全体に同じ遅延を与える。つまり分岐された入力信号Ｓａのポジティブエッジとネガティブエッジには等しい遅延が与えられる。遅延回路としては、国際公開ＷＯ２００６／０２５２８５号パンフレット等に記載される回路を用いてもよいし、別の構成の遅延回路を用いてもよい。
【００２７】
合成出力回路３０は、複数のタイミング調節回路２０１〜２０ｎの出力信号Ｓｂ１〜Ｓｂｎを合成し、合成された信号ＳＯＵＴを伝送線路３に出力する。
【００２８】
以上がドライバ回路１００の基本構成である。続いてその動作を説明する。図２は、図１のドライバ回路１００の動作を示す第１のタイムチャートである。このタイムチャートではｎ＝３の場合が示される。タイミング調節回路２０ごとに異なる遅延量τ１、τ２、τ３を設定することにより、出力信号ＳＯＵＴのポジティブエッジには、複数の変曲点が現れる。隣接する２つの変曲点の間の区間の傾きは、その区間にポジティブエッジが存在する分岐された信号Ｓｂの個数に応じて定まる。たとえば、区間Ｔ１には、ひとつの信号Ｓｂ１のポジティブエッジが含まれ、区間Ｔ２には、２つの信号Ｓｂ１、Ｓｂ２のポジティブエッジ（スロープ）が含まれるため、区間Ｔ２の出力信号ＳＯＵＴの傾きは、区間Ｔ１の出力信号ＳＯＵＴの傾きの２倍となる。
【００２９】
このように、図１のドライバ回路１００によれば、各タイミング調節回路２０の遅延量を制御することにより、出力信号ＳＯＵＴのポジティブエッジの波形、すなわちポジティブエッジの遷移時間Ｔｒを制御することができる。
【００３０】
また波形制御の分解能は、分岐される経路の個数ｎに応じて定まる。反対に言えば、経路の個数は、必要な分解能に応じて定めればよい。
【００３１】
また、入力信号ＳＩＮのネガティブエッジについても同様の処理が行われ、出力信号ＳＯＵＴのネガティブエッジの波形、すなわち遷移時間Ｔｆを制御することができる。またタイミング調節回路２０がそれぞれ遅延回路で構成される場合、出力信号ＳＯＵＴのポジティブエッジとネガティブエッジの波形を対称とすることができる。
【００３２】
入力信号ＳＩＮおよび出力信号ＳＯＵＴが高速に遷移する場合、ドライバ回路１００の出力段は、ＣＭＬ形式で構成することが望ましい。そこでＣＭＬ形式の合成出力回路３０の具体的な構成例を説明する。
【００３３】
図３は、ＣＭＬ形式の合成出力回路３０ａを備えるドライバ回路１００ａの構成を示す回路図である。
【００３４】
合成出力回路３０ａは、電圧源３２、定電流回路３４ａ、複数の差動対３６、複数の差動変換回路３８、第１抵抗Ｒ１、第２抵抗Ｒ２を備える。
電圧源３２は、所定の電圧ＶＨを生成する。第１抵抗Ｒ１、第２抵抗Ｒ２それぞれの第１端子には電圧ＶＨが印加される。複数の差動対３６１〜３６ｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の差動対３６ｉは、第１トランジスタＭｉ１、第２トランジスタＭｉ２を含む。第１トランジスタＭｉ１の第１端子（たとえばドレイン）は、第１抵抗Ｒ１の第２端子と接続される。第２トランジスタＭｉ２の第１端子（ドレイン）は、第２抵抗Ｒ２の第２端子と接続される。第２トランジスタＭｉ２の第２端子（ソース）は、対応する第１トランジスタＭｉ１の第２端子（ソース）と接続される。同じ差動対３６に属する第１トランジスタＭｉ１と第２トランジスタＭｉ２のサイズは等しく設計される。
【００３５】
定電流回路３４ａは、複数の差動対３６１〜３６ｎにテイル電流Ｉを供給する。図３において、複数の差動対に含まれるトランジスタのソースは共通に接続されている。定電流回路３４ａは、複数の差動対３６１〜３６ｎに共通に設けられた、つまり共有される単一の定電流源を含む。
【００３６】
複数の差動変換回路３８１〜３８ｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の差動変換回路３８ｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを差動信号ＰＡＴｉ、ＰＡＴｉｘに変換し、差動信号の一方ＰＡＴｉを対応する差動対３６ｉの第１トランジスタＭｉ１の制御端子（ゲート）に出力し、差動信号の他方ＰＡＴｉｘを対応する差動対３６ｉの第２トランジスタＭｉ２の制御端子（ゲート）に出力する。
【００３７】
図３の合成出力回路３０ａはシングルエンド形式を有し、第２抵抗Ｒ２の第２端子の信号が、伝送線路３に出力される。
変形例において、合成出力回路３０ａは差動形式を有してもよい。この場合、合成出力回路３０ａは、第２抵抗Ｒ２の第２端子の信号と、第１抵抗Ｒ１の第２端子の信号のペアを、差動出力してもよい。
【００３８】
図３のドライバ回路１００ａによれば、出力段をＣＭＬ形式で構成し、経路１２１〜１２ｎごとに差動対３６１〜３６ｎを設けて、各差動対３６に流れる電流を合成することにより、複数のタイミング調節回路２０１〜２０ｎの出力信号Ｓｂ１〜Ｓｂｎを好適に合成することができる。この構成では、高速の、たとえば数Ｇｂｐｓの信号を出力することができるとともに、ＣＭＯＳプロセスとの整合性が非常に高いという利点がある。
【００３９】
また、差動対３６１〜３６ｎのトランジスタサイズを重み付けした場合には、重み付けの比率に応じて、信号Ｓｂ１〜Ｓｂｎを合成する際の係数を変えることができる。なお、すべての差動対３６１〜３６ｎのサイズは等しくてもよい。
【００４０】
図４は、図３の合成出力回路３０ａの変形例を示す回路図である。図４の合成出力回路３０ｂにおいて、差動対３６の第２端子（ソース）は、経路１２１〜１２ｎごとに独立している。そして、定電流回路３４ｂは、差動対３６１〜３６ｎごとに設けられた電流源３５１〜３５ｎを含む。ｉ番目の電流源３５ｉは、対応する差動対３６ｉにテイル電流Ｉｉを供給する。
【００４１】
図４の構成によっても、図３の合成出力回路３０ａと同様の効果を得ることができる。また差動対３６１〜３６ｎのサイズは等しくてもよいし、重み付けされてもよい。
さらに、テイル電流Ｉ１〜Ｉｎは等しくてもよいし、重み付けされてもよい。電流を重み付けすることによっても、複数の信号Ｓｂ１〜Ｓｂｎを合成する際の係数を変えることができる。
【００４２】
以下、いくつかの変形例を説明する。
これまでの説明では、タイミング調節回路２０が可変遅延回路ＶＤを含む場合を説明したが、本発明はそれに限定されない。図５（ａ）、（ｂ）は、第１、第２の変形例に係るドライバ回路１００ｄ、１００ｅを示すブロック図である。
図５（ａ）のドライバ回路１００ｄにおいて、各タイミング調節回路２０は、パルス幅調節回路ＰＷを含む。パルス幅調節回路ＰＷは、入力された信号のポジティブエッジに第１の遅延量を与え、そのネガティブエッジに第２の遅延量を与える。つまりポジティブエッジとネガティブエッジに個別の遅延を与えることにより、そのパルス幅を調節する。こうしたパルス幅調節回路としては、たとえば国際公開ＷＯ２００５／０６９４８７号パンフレットに記載の回路を利用できる。あるいは別の構成の回路を用いてもよい。
【００４３】
図６（ａ）、（ｂ）は、図５（ａ）のドライバ回路１００ｄの動作を示すタイムチャートである。ｎ＝２の場合が示されており、図６（ａ）はポジティブエッジを遅延させた場合、図６（ｂ）はネガティブエッジを遅延させた場合を示す。ポジティブエッジとネガティブエッジに個別に遅延を与えることにより、ポジティブエッジとネガティブエッジの波形を、独立に制御することができる。
【００４４】
図５（ｂ）に戻り、第２の変形例を説明する。図５（ｂ）のドライバ回路１００ｅにおいて、各タイミング調節回路２０は、直列に接続された可変遅延回路ＶＤおよびパルス幅調節回路ＰＷを備える。図７は、図５（ｂ）のドライバ回路１００ｅの動作を示すタイムチャートである。
タイミング調節回路２０を、可変遅延回路ＶＤとパルス幅調節回路ＰＷの組み合わせで構成することにより、さらに柔軟な波形制御が可能となる。
また、ある経路のタイミング調節回路２０を可変遅延回路ＶＤで構成し、別の経路のタイミング調節回路２０をパルス幅調節回路ＰＷで構成してもよい。
【００４５】
図８は、合成出力回路の別の構成例を示す回路図である。図８の合成出力回路３０ｃは、複数のバッファ回路ＢＦ１〜ＢＦｎ、複数の合成抵抗Ｒｏ１〜Ｒｏｎ、出力バッファＢＦｏと、備える。
複数のバッファ回路ＢＦ１〜ＢＦｎは、複数の経路１２１〜１２ｎ（不図示）ごとに設けられる。ｉ番目のバッファ回路ＢＦｉは、対応するタイミング調節回路２０ｉの出力信号Ｓｂｉを受ける。複数のバッファ回路ＢＦ１〜ＢＦｎの利得は等しくてもよいし、異なっていてもよい。バッファ回路ＢＦの利得は、合成の際の係数を定める。
【００４６】
複数の合成抵抗Ｒｏ１〜Ｒｏｎは、複数の経路１２１〜１２ｎごとに設けられる。ｉ番目の合成抵抗Ｒｏｉの第１端子は、対応するバッファ回路ＢＦｉの出力信号を受ける。複数の合成抵抗Ｒｏ１〜Ｒｏｎの第２端子は、共通に接続されている。出力バッファＢＦｏは、複数の合成抵抗Ｒｏ１〜Ｒｏｎの共通に接続された第２端子の信号ＳＯＵＴ’を受け、それに応じた出力信号ＳＯＵＴを伝送線路３に出力する。複数の合成抵抗Ｒｏ１〜Ｒｏｎの抵抗値は等しくてもよいし、異なっていてもよい。
【００４７】
図８の合成出力回路３０ｃによれば、バッファ回路ＢＦ１〜ＢＦｎそれぞれの利得をｇ１〜ｇｎとするとき、電流保存則から以下の式が成り立つ。
（Ｓｂ１×ｇ１−Ｓｏｕｔ’）／Ｒｏ１＋（Ｓｂ２×ｇ２−Ｓｏｕｔ’）／Ｒｏ２＋・・・
＝Σｉ＝１：ｎ｛（Ｓｂｉ×ｇｉ−ＳＯＵＴ’）／Ｒｏｉ｝＝０ …（１）
【００４８】
式（１）をＳＯＵＴ’について解くと、式（２）を得る。
Σｉ＝１：ｎ（Ｓｂｉ×ｇｉ／Ｒｏｉ）＝Σｉ＝１：ｎ（ＳＯＵＴ’／Ｒｏｉ）
ＳＯＵＴ’＝Σｉ＝１：ｎ（Ｓｂｉ×ｇｉ／Ｒｏｉ）／Σｉ＝１：ｎＲｏｉ …（２）
すなわち、合成抵抗Ｒｏ１〜Ｒｏｎの抵抗値および利得ｇ１〜ｇｎに応じて、信号Ｓｂ１〜Ｓｂｎを合成する際の係数を調節することができる。
【００４９】
最後に、第１または第２の実施の形態に係るドライバ回路のアプリケーションを説明する。図９は、実施の形態に係るドライバ回路を備える試験装置２の構成を示すブロック図である。
【００５０】
試験装置２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較器ＤＣを備える。
【００５１】
パターン発生器ＰＧは、ＤＵＴ１に対して供給すべきテストパターンを規定するパターンデータＤＰを発生する。タイミング発生器ＴＧは、パターンデータＤＰにもとづいて、ＤＵＴ１に与えるべき信号Ｖｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＰを、所定の周期（以下、レート周期ＴＲＡＴＥと称する）ごとに生成する。
【００５２】
波形整形器ＦＣは、パターンデータＤＰおよびタイミング設定データＴＰを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、上述の実施の形態に係るドライバ回路１００であり、波形整形器ＦＣからの信号ＦＰに応じたレベルを有する電圧ＶｏｕｔをＤＵＴ１へと出力する。
【００５３】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓ２を受け、所定のタイミングでその値をラッチする。論理比較器ＤＣは、テストサイクルごとのタイミングコンパレータＴＣの出力値を、それぞれに対応する期待値ＥＸＰとデジタル比較（Digital Compare）し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。パスフェイル信号はフェイルメモリＦＭに格納される。
【００５４】
以上が試験装置２の構成例である。実施の形態に係るドライバ回路１００を、このような試験装置２に搭載することにより、ＤＵＴ１に対して供給する信号の波形を、ＤＵＴ１の種類や試験項目に応じて、任意に調節することができる。
【００５５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５６】
１…ＤＵＴ、２…試験装置、３…伝送線路、１００…ドライバ回路、ＰＩＮ…入力端子、ＰＯＵＴ…出力端子、１０…分岐回路、２０…タイミング調節回路、３０…合成出力回路、３２…電圧源、３４…定電流回路、３６…差動対、３８…差動変換回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒｏ…合成抵抗、ＶＤ…可変遅延回路、ＰＷ…パルス幅調節回路。
【特許請求の範囲】
【請求項１】
伝送線路に対して信号を出力するドライバ回路であって、
送信すべき信号を複数の経路に分岐する分岐回路と、
それぞれが前記複数の経路ごとに設けられ、それぞれが対応する経路に分岐された前記送信すべき信号のポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える、複数のタイミング調節回路と、
前記複数のタイミング調節回路の出力信号を合成し、合成された信号を前記伝送線路に出力する合成出力回路と、
を備えることを特徴とするドライバ回路。
【請求項２】
前記合成出力回路は、
所定の電圧を生成する電圧源と、
その第１端子に前記所定の電圧を受ける第１抵抗と、
その第１端子に前記所定の電圧を受ける第２抵抗と、
それぞれが前記複数の経路ごとに設けられた複数の差動対であって、各差動対は、その第１端子が前記第１抵抗の第２端子に接続された第１トランジスタと、その第１端子が前記第２抵抗の第２端子に接続されるとともにその第２端子が前記第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む、複数の差動対と、
前記複数の差動対にテイル電流を供給する定電流回路と、
それぞれが前記複数の経路ごとに設けられた複数の差動変換回路であって、それぞれが対応するタイミング調節回路の出力信号を差動信号に変換し、前記差動信号の一方を対応する差動対の前記第１トランジスタの制御端子に、前記差動信号の他方を対応する差動対の前記第２トランジスタの制御端子に出力する、複数の差動変換回路と、
を含むことを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記定電流回路は、
前記複数の差動対に共通に設けられた単一の定電流源を含むことを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記定電流回路は、
それぞれが前記複数の差動対ごとに設けられ、それぞれが対応する差動対に所定のテイル電流を供給する、複数の定電流源を含むことを特徴とする請求項２に記載のドライバ回路。
【請求項５】
前記合成出力回路は、前記第２抵抗の前記第２端子の信号を、前記伝送線路に出力することを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項６】
前記合成出力回路は、前記第２抵抗の前記第２端子の信号と、前記第１抵抗の前記第２端子の信号を、差動の伝送線路に出力することを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項７】
前記合成出力回路は、
それぞれが前記複数の経路ごとに設けられ、それぞれが対応する前記タイミング調節回路の出力信号を受ける、複数のバッファ回路と、
それぞれが前記複数の経路ごとに設けられ、それぞれの第１端子が対応する前記バッファ回路の出力信号を受け、それぞれの第２端子が共通に接続されている、複数の合成抵抗と、
前記複数の合成抵抗の共通に接続された前記第２端子を受け、前記伝送線路に出力する出力バッファと、
を含むことを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項８】
前記タイミング調節回路は、入力された信号を遅延させる遅延回路を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項９】
前記タイミング調節回路は、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項１０】
前記タイミング調節回路はそれぞれ、対応する経路に直列に設けられた、
入力された信号を遅延させる遅延回路と、
入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路と、
を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項１１】
被試験デバイスを検査する試験装置であって、
テストパターンに応じた信号を、伝送線路を介して前記被試験デバイスに出力する請求項１から１０のいずれかに記載のドライバ回路を備えることを特徴とする試験装置。
【請求項１】
伝送線路に対して信号を出力するドライバ回路であって、
送信すべき信号を複数の経路に分岐する分岐回路と、
それぞれが前記複数の経路ごとに設けられ、それぞれが対応する経路に分岐された前記送信すべき信号のポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える、複数のタイミング調節回路と、
前記複数のタイミング調節回路の出力信号を合成し、合成された信号を前記伝送線路に出力する合成出力回路と、
を備えることを特徴とするドライバ回路。
【請求項２】
前記合成出力回路は、
所定の電圧を生成する電圧源と、
その第１端子に前記所定の電圧を受ける第１抵抗と、
その第１端子に前記所定の電圧を受ける第２抵抗と、
それぞれが前記複数の経路ごとに設けられた複数の差動対であって、各差動対は、その第１端子が前記第１抵抗の第２端子に接続された第１トランジスタと、その第１端子が前記第２抵抗の第２端子に接続されるとともにその第２端子が前記第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む、複数の差動対と、
前記複数の差動対にテイル電流を供給する定電流回路と、
それぞれが前記複数の経路ごとに設けられた複数の差動変換回路であって、それぞれが対応するタイミング調節回路の出力信号を差動信号に変換し、前記差動信号の一方を対応する差動対の前記第１トランジスタの制御端子に、前記差動信号の他方を対応する差動対の前記第２トランジスタの制御端子に出力する、複数の差動変換回路と、
を含むことを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記定電流回路は、
前記複数の差動対に共通に設けられた単一の定電流源を含むことを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記定電流回路は、
それぞれが前記複数の差動対ごとに設けられ、それぞれが対応する差動対に所定のテイル電流を供給する、複数の定電流源を含むことを特徴とする請求項２に記載のドライバ回路。
【請求項５】
前記合成出力回路は、前記第２抵抗の前記第２端子の信号を、前記伝送線路に出力することを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項６】
前記合成出力回路は、前記第２抵抗の前記第２端子の信号と、前記第１抵抗の前記第２端子の信号を、差動の伝送線路に出力することを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項７】
前記合成出力回路は、
それぞれが前記複数の経路ごとに設けられ、それぞれが対応する前記タイミング調節回路の出力信号を受ける、複数のバッファ回路と、
それぞれが前記複数の経路ごとに設けられ、それぞれの第１端子が対応する前記バッファ回路の出力信号を受け、それぞれの第２端子が共通に接続されている、複数の合成抵抗と、
前記複数の合成抵抗の共通に接続された前記第２端子を受け、前記伝送線路に出力する出力バッファと、
を含むことを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項８】
前記タイミング調節回路は、入力された信号を遅延させる遅延回路を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項９】
前記タイミング調節回路は、入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項１０】
前記タイミング調節回路はそれぞれ、対応する経路に直列に設けられた、
入力された信号を遅延させる遅延回路と、
入力された信号のポジティブエッジとネガティブエッジそれぞれに個別の遅延を与えることにより、そのパルス幅を調節するパルス幅調節回路と、
を含むことを特徴とする請求項１から７のいずれかに記載のドライバ回路。
【請求項１１】
被試験デバイスを検査する試験装置であって、
テストパターンに応じた信号を、伝送線路を介して前記被試験デバイスに出力する請求項１から１０のいずれかに記載のドライバ回路を備えることを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１２９８１０（Ｐ２０１２−１２９８１０Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７９７３８（Ｐ２０１０−２７９７３８）
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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