インターフェース回路
【課題】ノイズを低減することができるインターフェース回路を提供することを課題とする。
【解決手段】インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファ（１１１）と、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチ（１２４）と、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路（１２７）とを有する。
【解決手段】インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファ（１１１）と、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチ（１２４）と、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路（１２７）とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路に関する。
【背景技術】
【０００２】
パラレルインターフェース回路における複数ビットの同時スイッチングノイズ（ＳＳＮ：Simultaneous Switching Noise）ΔＶｓｓｎは、次式（１）により表される。
ΔＶｓｓｎ＝Ｍ×Ｌ×ｄＩ／ｄｔ ・・・（１）
【０００３】
ここで、Ｍは、同一インターフェース回路内部の同時スイッチング数である。Ｌは、電源電圧線及びグランド電位線のインダクタンスである。ｄＩ／ｄｔは、単位時間当たりの信号入出力（Ｉ／Ｏ）バッファを流れる電流の変化率である。
【０００４】
ＳＳＮの低減には、下記の設計等を行うことにより、対策が行われる。第１に、電源電圧線及びグランド電位線の本数を増加させる。第２に、パッケージ／プリント基板設計における電源電圧線及びグランド電位線のインダクタンスを低減させる。第３に、同電位の異なるインターフェースにおける電源を分離する。
【０００５】
つまり、電源電圧線及びグランド電位線のインピーダンスを低下させることが解決策となっており、高コスト設計を行うことになる。上記の設計手法は、近年の商品価格のコストダウン要求に反し、低コストのための少ない電源電圧及びグランド電位のピン数の実現や、パッケージ層数の削減は、電源電圧線及びグランド電位線の低インピーダンス化とは真っ向から対峙するアプローチとなる。
【０００６】
ところで、電源電圧線及びグランド電位線の低インピーダンス化は、モバイルコンシューマ機器においては、放射ノイズ（ＥＭＩ）の観点で仇となる。放射ノイズ低減の観点では、電源電圧線及びグランド電位線のインピーダンスを意図的に高く設計し、集積回路装置からのノイズ放出を抑える要求がある。
【０００７】
コスト及び放射ノイズの観点からは、電源電圧線及びグランド電位線のインピーダンスの低減は、望ましい方向ではなく、ＳＳＮの影響とコスト・放射ノイズの要求とをトレードオフに決定する必要があることが技術的な課題である。
【０００８】
また、複数の入出力バッファを備える半導体集積回路装置であって、各入出力バッファを構成する出力バッファ毎に、出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、複数の入出力バッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を有する半導体集積回路装置が知られている（例えば、特許文献１参照）。
【０００９】
また、クロック信号と、クロック信号により確定遅延が決まる非クロック信号とを複数の出力バッファを介して他の装置に転送する半導体集積回路装置であって、複数の出力バッファの前段に、ＳＳＯノイズによる非クロック信号の確定遅延の増加を抑えるようにクロック信号の遅延補正を行う遅延補正部を有する半導体集積回路装置が知られている（例えば、特許文献２参照）。
【００１０】
また、電源電圧に応じて、この電源電圧より高い高電圧を生成し、生成した高電圧を高電圧線に出力する昇圧回路と、高電圧線に充電された電荷を、電源電圧の値に応じて抜き取る放電回路とを有する半導体集積回路が知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２４４９２０号公報
【特許文献２】特開２００９−８１５８８号公報
【特許文献３】特開２００４−１５２３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ノイズを低減することができるインターフェース回路を提供することである。
【課題を解決するための手段】
【００１３】
インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファと、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチと、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路とを有する。
【発明の効果】
【００１４】
第１のバッファは、第１の電源電圧ノード及び第２の電源電圧ノードから電源電圧の供給を受けることにより、ノイズを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態によるインターフェース回路の構成例を示す図である。
【図２】図１のインターフェース回路の動作例を示すタイミングチャートである。
【図３】昇圧回路の内部構成及びその周辺回路の例を示す図である。
【図４】昇圧回路内のインダクタのインダクタンス値に応じた昇圧電圧の時間変化を示すタイムチャートである。
【図５】並列度及びコンデンサの値に応じた第２の電源電圧ノードの電圧を示す図である。
【図６】図６（Ａ）及び（Ｂ）はスイッチ制御しない場合とスイッチ制御した場合の電圧波形例を示す図である。
【図７】図７（Ａ）〜（Ｃ）は回路動作を説明するための図である。
【図８】レベルシフト回路の構成例を示す回路図である。
【図９】図９（Ａ）〜（Ｃ）は回路動作を説明するための図である。
【図１０】入力信号に対する制御信号の遅延時間のシミュレーション結果を示す図である。
【図１１】図１１（Ａ）及び（Ｂ）はスイッチ制御しない場合とスイッチ制御した場合の回路動作波形例を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は出力信号及び伝送路末端信号の電圧波形例を示す図である。
【図１３】第２の実施形態によるインターフェース回路の構成例を示す図である。
【図１４】図１３のインターフェース回路の動作例を示すタイミングチャートである。
【図１５】２ビットシフトレジスタ及びデコーダの構成例を示す図である。
【図１６】多数決回路の動作例を説明するためのタイミングチャートである。
【図１７】第３の実施形態によるインターフェース回路の構成例を示す図である。
【図１８】図１８（Ａ）〜（Ｃ）は図１７の回路の動作を説明するための図である。
【図１９】図１７の回路のシミュレーション結果を示す波形図である。
【図２０】図２０（Ａ）〜（Ｄ）は第１〜第３の実施形態のシミュレーション結果を示す波形図である。
【図２１】図２１（Ａ）〜（Ｃ）は遅延器の構成例を説明するための図である。
【図２２】図２２（Ａ）及び（Ｂ）は遅延器の構成例を説明するための図である。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図１は第１の実施形態によるインターフェース回路の構成例を示す図であり、図２は図１のインターフェース回路の動作例を示すタイミングチャートである。インターフェース回路は、パラレルインターフェースの半導体集積回路であり、例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＰＣＩ、ＬＶＣＭＯＳ等のパラレルインターフェース回路である。
【００１７】
バッファ１２９〜１３１は、クロックツリーを構成する。クロック信号ＣＫ１は、バッファ１２９に入力される。クロック信号ＣＫ２は、バッファ１３０から出力される。クロック信号ＣＫ３は、バッファ１３１から出力される。フリップフロップ１２２は、ロジック回路１２１からクロック信号を入力し、クロック信号ＣＫ２の立ち下がりエッジに同期して、クロック信号ＡＣＫを出力する。ｎ個のフリップフロップ１０１〜１０ｎは、それぞれ、ロジック回路１２１からｎ個の入力信号を入力し、クロック信号ＣＫ２の立ち上がりエッジに同期して、ｎ個の入力信号Ａ１〜Ａｎを出力する。
【００１８】
入出力バッファ１２３は、電源電圧端子が電源電圧ノードＩＯ＿ＶＤＤ及びＩＯ＿ＶＤＥに接続され、基準電位端子が基準電位ノードＩＯ＿ＶＳＳに接続され、クロック信号ＡＣＫを増幅し、クロック信号ＢＣＫを出力する。基準電位ノードＩＯ＿ＶＳＳは、外部基準電位ノードＶＳＳ（例えば０Ｖ）に接続される。電源電圧ノードＩＯ＿ＶＤＤは、外部電源電圧ノードＶＤＤに接続される。ｎ個の入出力バッファ（第１のバッファ）１１１〜１１ｎは、それぞれ、電源電圧端子が電源電圧ノードＩＯ＿ＶＤＤ及びＩＯ＿ＶＤＥに接続され、基準電位端子が基準電位ノードＩＯ＿ＶＳＳに接続され、ｎ個の入力信号Ａ１〜Ａｎを増幅し、信号Ｂ１〜Ｂｎを出力する。
【００１９】
制御回路１２６は、第１の制御回路１２７及び第２の制御回路１２８を有する。第２の制御回路１２８は、バッファ１４８及びレベルシフト回路１４９を有し、クロック信号ＣＫ１を高圧側にレベルシフトし、クロック信号ＣＮＴＬを出力する。昇圧回路１２５は、クロック信号ＣＮＴＬの周期で、内部コンデンサの充電及び放電を繰り返すことにより、第１の電源電圧ノードＶＤＥの電圧を昇圧し、その昇圧した電圧を第２の電源電圧ノードＶＤＥ１に出力する。
【００２０】
スイッチ１２４は、ｐチャネル電界効果トランジスタのシャントトランジスタであり、第２の電源電圧ノードＶＤＥ１及び電源電圧ノードＩＯ＿ＶＤＥ間に接続される。すなわち、スイッチ１２４は、第２の電源電圧ノードＶＤＥ１及び入出力バッファ１１１〜１１ｎ，１２３の電源電圧端子間に接続される。具体的には、トランジスタ１２４は、ゲートに制御信号φが入力され、ソースが第２の電源電圧ノードＶＤＥ１に接続され、ドレインが電源電圧ノードＩＯ＿ＶＤＥに接続される。第１の電源電圧ノードＶＤＥは、パッケージの寄生インダクタＬｐを介して電源電圧ノードＩＯ＿ＶＤＥに接続される。スイッチ１２４がオフになると、電源電圧ノードＩＯ＿ＶＤＥには、第１の電源電圧ノードＶＤＥのみから電源電圧が供給される。これに対し、スイッチ１２４がオンになると、電源電圧ノードＩＯ＿ＶＤＥには、第１の電源電圧ノードＶＤＥ及び第２の電源電圧ノードＶＤＥ１の両方から電源電圧が供給される。電源電圧ノードＩＯ＿ＶＤＥは、入出力バッファ１１１〜１１ｎ及び入出力バッファ１２３の電源電圧端子に共通に接続される。
【００２１】
第１の制御回路１２７は、２分周器１３２、インバータ１３３、遅延器１５０及びレベルシフト回路１４７を有する。遅延器１５０は、相互に遅延時間が異なる５個（説明のため５個の遅延素子を考える）の遅延素子（バッファ）１４１〜１４５及びセレクタ１４６を有する。２分周器１３２は、クロック信号ＣＫ３を２分周し、その２分周したクロック信号を出力する。インバータ１３３は、２分周器１３２の出力信号を論理反転した信号Ｃ１を出力する。遅延素子１４１は、クロック信号Ｃ１を１番短い第１の遅延時間遅延させた信号を出力する。遅延素子１４２は、クロック信号Ｃ１を２番目に短い第２の遅延時間遅延させた信号を出力する。遅延素子１４３は、クロック信号Ｃ１を３番目に短い第３の遅延時間遅延させた信号を出力する。遅延素子１４４は、クロック信号Ｃ１を４番目に短い第４の遅延時間遅延させた信号を出力する。遅延素子１４５は、クロック信号Ｃ１を５番目に短い第５の遅延時間遅延させた信号を出力する。セレクタ１４６は、選択信号に応じて、複数の遅延素子１４１〜１４５の出力信号の中から１つを選択し、選択した出力信号Ｃ２をレベルシフト回路１４７に出力する。すなわち、セレクタ１４６は、選択信号に応じて、複数の遅延時間の中から１つを選択して遅延時間を設定する。レベルシフト回路１４７は、セレクタ１４６により選択された信号Ｃ２を高圧側にレベルシフトし、制御信号φを出力する。スイッチ１２４は、制御信号φがローレベルになるとオンし、制御信号φがハイレベルになるとオフする。
【００２２】
図３は、昇圧回路１２５の内部構成及びその周辺回路の例を示す図である。昇圧回路１２５は、インダクタＬ、ｎチャネル電界効果トランジスタＭＮ１，ＭＮ２及びコンデンサＣを有する。トランジスタＭＮ２は、ダイオードとして機能する。トランジスタＭＮ２のダイオードは、ゲートがアノードになり、ソース及びドレインがカソードになる。すなわち、トランジスタＭＮ２のダイオードは、アノードがインダクタＬ及びトランジスタＭＮ１に接続され、カソードがコンデンサＣ及びスイッチ１２４に接続される。トランジスタＭＮ１は、クロック信号ＣＮＴＬがハイレベルになるとオンし、クロック信号ＣＮＴＬがローレベルになるとオフする。トランジスタＭＮ１のオン抵抗は、１００Ω以上である。クロック信号ＣＮＴＬがローレベルになると、トランジスタＭＮ１がオフし、コンデンサＣには、第１の電源電圧ノードＶＤＥからインダクタＬ及びトランジスタ（ダイオード）ＭＮ２を介して、ＬＣ共振により、第１の電源電圧ノードＶＤＥより高い電圧に充電される。これに対して、クロック信号ＣＮＴＬがハイレベルになると、トランジスタＭＮ１がオンし、コンデンサＣは放電する。コンデンサＣは、クロック信号ＣＮＴＬの周期で充電及び放電を繰り返し、第１の電源電圧ノードＶＤＥの電圧よりも高い略一定の電圧を保持し、その保持した電圧を第２の電源電圧ノードＶＤＥ１に出力する。昇圧回路１２５は、第１の電源電圧ノードＶＤＥの電圧を昇圧し、その昇圧した電圧を第２の電源電圧ノードＶＤＥ１に出力する。第２の電源電圧ノードＶＤＥ１の電圧は、第１の電源電圧ノードＶＤＥの電圧よりも高い。
【００２３】
昇圧回路１２５は、ＳＳＮによるＬ×ｄＩ／ｄｔの電源電圧の変化量を抑えるように設計する。具体的には、昇圧回路１２５は、チップ内部のＭＯＳダイオードＭＮ２、コンデンサＣ、及び配線層で作成されるインダクタＬを有する。昇圧電圧の飽和電圧は、集積回路の信頼性で保証可能な定格電圧以下にする必要があり、かつ、ＳＳＮのノイズ変動に追従できるスイッチング速度を実現する必要がある。信号ＣＮＴＬは、ＳＳＮを発生させているインターフェース回路のクロック信号ＢＣＫの動作周波数の２〜４倍程度に設定する。例えば、信号ＣＮＴＬの周波数は、クロック信号ＣＫ１の周波数と同じである。その場合、クロック信号ＢＣＫの周期をｔＣＫとすると、クロック信号ＣＫ１及びＣＮＴＬの周期はｔＣＫ／２である。すなわち、クロック信号ＣＫ１及びＣＮＴＬの周波数は、クロック信号ＢＣＫの周波数の２倍である。
【００２４】
図４は、昇圧回路１２５内のインダクタＬのインダクタンス値に応じた昇圧電圧の時間変化を示すタイムチャートである。縦軸は第２の電源電圧ノードＶＤＥ１の電圧を示し、横軸は時間を示す。電圧４０１はインダクタＬのインダクタンス値が０．５ｎＨの時の電圧、電圧４０２はインダクタＬのインダクタンス値が５ｎＨの時の電圧、電圧４０３はインダクタＬのインダクタンス値が５０ｎＨの時の電圧を示す。インダクタＬのインダクタンス値が大きければ大きいほど、昇圧電圧は急峻に飽和電圧に達する。インダクタンス値は、５０ｎＨが好ましい。
【００２５】
オンチップインダクタＬは、外形が大きいため、チップ外部の外部電源である第１の電源電圧ノードＶＤＥから、パッケージを経由してシリコン内部に至る経路で、合計して５０ｎＨ程度のインダクタンスを段階的に形成しても良い。
【００２６】
ＭＯＳダイオードＭＮ２はｎチャネル電界効果トランジスタで形成したダイオードであり、ゲートとバルクを印加電圧側とし、ソースとドレインを負荷側として接続する。負荷側には、コンデンサＣを接続する。インダクタＬのインダクタンス値が５０ｎＨの場合、昇圧回路１２５の出力ノードＶＤＥ１の電圧は、ＬＣ共振の最大値の電圧であり、コンデンサＣの値を基に、次式（２）で表される。ここで、ＭはＭＯＳダイオードＭＮ２の並列度を示すパラメータである。ＣはｎＦのオーダーであり、２．５ｎＦの場合は２．５を代入する。
ＶＤＥ１＝−２×１０-6×Ｍ2＋｛（−０．０００１×Ｃ＋５×１０-5）×Ｍ
＋（４．１７８７×Ｃ( -0.0143 )）｝ ・・・（２）
【００２７】
図５は、式（２）の並列度Ｍ及びコンデンサＣの値に応じた第２の電源電圧ノードＶＤＥ１の電圧［Ｖ］を示す図である。集積回路の信頼性上の耐圧を例えば、４．１Ｖと仮定したとき、その電圧以上の不適切領域がハッチで示す領域５０３である。続いて、ＳＳＮの改善として、標準的なＩ／Ｏ電源電圧（３．３Ｖ）を中心として、どの程度の電源変動を救済したいかという観点で、５００ｍＶの変動をカバーしたいとすると、３．３＋０．５＝３．８Ｖを下限限界として、ハッチで示す領域５０１が設定される。領域５０１及び５０３以外の領域５０２の中から、デバイスサイズが最小となるパラメータを決定する。この例では、コンデンサＣの大きさは１ｎＦであり、ＭＯＳダイオードＭＮ２の並列度Ｍは２００と決定される。
【００２８】
外部の第１の電源電圧ノードＶＤＥは、入出力バッファ１１１〜１１ｎ，１２３に対して、２系統のパスで接続可能になっている。２系統のうちの第１の系統のパスは、第１の電源電圧ノードＶＤＥから、パッケージの寄生インダクタＬｐを介して入出力バッファ１１１〜１１ｎ，１２３に入るパスである。２系統のうちの第２の系統のパスは、第１の電源電圧ノードＶＤＥから、昇圧回路１２５を経由して第２の電源電圧ノードＶＤＥ１で昇圧され、スイッチ１２４を介して入出力バッファ１１１〜１１ｎ，１２３に入るパスである。
【００２９】
図７（Ｂ）は、入力信号Ａ１がローレベルからハイレベルに変化したときの入出力バッファ１１１の動作を示す図である。入出力バッファ１１１は、内部回路７１１、ｐチャネル電界効果トランジスタ７１２及びｎチャネル電界効果トランジスタ７１３を有する。ｐチャネル電界効果トランジスタ７１２及びｎチャネル電界効果トランジスタ７１３は、最終段のインバータを構成する。ｐチャネル電界効果トランジスタ７１２は、ソースが電源電圧ノードＩＯ＿ＶＤＥに接続され、ゲートが内部回路７１１に接続され、ドレインが出力端子を介して外部負荷コンデンサ７１４に接続される。ｎチャネル電界効果トランジスタ７１３は、ドレインが出力端子を介して外部負荷コンデンサ７１４に接続され、ゲートが内部回路７１１に接続され、ソースが基準電位ノードＶＳＳに接続される。入力信号Ａ１がローレベルからハイレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオンし、ｎチャネル電界効果トランジスタ７１３がオフする。この場合、電源電圧ノードＩＯ＿ＶＤＥのＳＳＮを抑制するため、スイッチ１２４をオンにする。すると、２個の電流パス７２１及び７２２により、外部負荷コンデンサ７１４に電流が流れる。電流パス７２１は、第１の電源電圧ノードＶＤＥから、寄生インダクタＬｐ及びトランジスタ７１２を介して、外部負荷コンデンサ７１４に流れる電流パスである。電流パス７２２は、第２の電源電圧ノードＶＤＥ１から、スイッチ１２４及びトランジスタ７１２を介して、外部負荷トランジスタ７１４に流れる電流パスである。これにより、入力信号Ａ１がローレベルからハイレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオンし、信号Ｂ１もローレベルからハイレベルに変化する。
【００３０】
図７（Ｃ）は、入力信号Ａ１がハイレベルからローレベルに変化したときの入出力バッファ１１１の動作を示す図である。入力信号Ａ１がハイレベルからローレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオフし、ｎチャネル電界効果トランジスタ７１３がオンする。この場合、スイッチ１２４がオフになる。電流パス７２３により、外部負荷コンデンサ７１４からトランジスタ７１３を介して基準電位ノードＶＳＳに電流が流れる。これにより、入力信号Ａ１がハイレベルからローレベルに変化すると、ｎチャネル電界効果トランジスタ７１３がオンし、信号Ｂ１もハイレベルからローレベルに変化する。
【００３１】
図６（Ａ）は、スイッチ１２４が常にオフの場合の電圧波形例を示す図である。ＳＳＮのノイズ発生のメカニズムを説明する。図６（Ａ）では、入力信号Ａ１の３５ｎｓ付近の立ち上がりエッジで、図７（Ｂ）に示すように、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオンとなり、電源電圧ノードＩＯ＿ＶＤＥの電圧は第１の電源電圧ノードＶＤＥの電圧（例えば３．３Ｖ）よりも低くなる。入力信号Ａ１の４４ｎｓ付近の立ち下がりエッジでは、図７（Ｃ）に示すように、入出力バッファ１１１内の最終段のｎチャネル電界効果トランジスタ７１３がオンとなり、基準電位ノードＩＯ＿ＶＳＳの電位は外部基準電位ノードＶＳＳの電位（例えば０Ｖ）よりも高くなる。
【００３２】
図６（Ｂ）は、制御信号φに応じてスイッチ１２４を制御する場合の電圧波形例を示す図である。スイッチ１２４がオフの状態では、昇圧回路１２５の出力ノードＶＤＥ１は、上記のクロック信号ＣＮＴＬによるポンピング動作で飽和電圧（無負荷で４．０９Ｖ）に達する。スイッチ１２４の制御信号φは、入力信号Ａ１の周波数と同一であり、かつ、入力信号Ａ１よりも位相をずらした信号である。
【００３３】
入力信号Ａ１がローレベルからハイレベルに遷移し、図７（Ｂ）に示すように、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオンとなり、入出力バッファ１１１の出力端子に接続される伝送路及び外部負荷コンデンサ７１４の充電が始まり、電源電圧ノードＩＯ＿ＶＤＥの電圧が下がり始める。それと共に、制御信号φをハイレベルからローレベルに切り換えることによりスイッチ１２４をオンさせ、昇圧回路１２５の出力ノードＶＤＥ１と電源電圧ノードＩＯ＿ＶＤＥとを直結させる。これにより、３７ｎｓ付近では、図６（Ｂ）の電源電圧ノードＩＯ＿ＶＤＥの電圧は、図６（Ａ）の電源電圧ノードＩＯ＿ＶＤＥの電圧より落ち込みが小さくなっており、第２の電源電圧ノードＶＤＥ１からの給電が起こっているといえる。
【００３４】
入力信号Ａ１がハイレベルからローレベルに遷移するタイミング（４４．５ｎｓ付近）の後、図７（Ｃ）に示すように、入出力バッファ１１１内の最終段のｎチャネル電界効果トランジスタ７１３がオンとなり、電流パス７２３により伝送路及び外部負荷コンデンサ７１４の電流が基準電位ノードＩＯ＿ＶＳＳに放電して流れる。このとき、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオフであり、電源電圧ノードＩＯ＿ＶＤＥの電圧の揺れは、第１の電源電圧ノードＶＤＥ及び電源電圧ノードＩＯ＿ＶＤＥ間の電源供給経路のＬＳＩ、パッケージ及びプリント基板を含めた共振インピーダンスで振動することとなる。
【００３５】
図７（Ａ）は、スイッチ制御の有無に応じた電源電圧ノードＩＯ＿ＶＤＥの電圧の比較例を示す図である。電圧ＩＯ＿ＶＤＥ１は、制御信号φに応じてスイッチ１２４を制御したときの電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。電圧ＩＯ＿ＶＤＥ２は、スイッチ１２４が常にオフのときの電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。入力信号Ａ１がローレベルからハイレベルに遷移した後の３７ｎｓ付近において、電圧ＩＯ＿ＶＤＥ１は、電圧ＩＯ＿ＶＤＥ２よりも落ち込みが小さく、ＳＳＮが低減されている。
【００３６】
制御信号φの前半周期７０１では、入出力バッファ１１１内のｐチャネル電界効果トランジスタ７１２がオンし、外部負荷コンデンサ７１４を充電する際に発生するＳＳＮのノイズΔＶは、Ｌｐ×ｄＩ／ｄｔに比例する。そこで、ノイズΔＶの分だけ昇圧回路１２５の出力ノードＶＤＥ１から電流を補充してもらうように、スイッチ１２４をオンする。制御信号φの後半周期７０２では、入出力バッファ１１１内のｐチャネル電界効果トランジスタ７１２が外部負荷コンデンサ７１４の放電パス７２３には寄与しておらず、電源電圧ノードＩＯ＿ＶＤＥの電圧は電源電圧ノードＩＯ＿ＶＤＥの電源網が持つ閉回路の共振で揺れる。
【００３７】
本実施形態では、入力信号Ａ１がローレベルからハイレベルに変化した際に、ＳＳＮによるＬｐ×ｄＩ／ｄｔの逆起電力分、電源電圧が劣ってしまう分を補うように、電源電圧ノードＩＯ＿ＶＤＥの電圧変動を抑制するようにスイッチ１２４をオン／オフ制御する。
【００３８】
図８は、図１及び図３のレベルシフト回路１４７の構成例を示す回路図である。以下、レベルシフト回路１４７の構成例を説明するが、レベルシフト回路１４９もレベルシフト回路１４７と同様の構成を有する。レベルシフト回路１４７は、反転差動アンプ及び駆動能力増幅バッファを有し、電源電圧ノードＩＯ＿ＶＤＤ，ＩＯ＿ＶＤＥ及び基準電位ノードＩＯ＿ＶＳＳに接続される。レベルシフト回路１４７は、インバータ８０１，８０２、ｎチャネル電界効果トランジスタＭＮ３，ＭＮ４、ｐチャネル電界効果トランジスタＭＰ３，ＭＰ４及び駆動能力増幅バッファ８０３を有する。駆動能力増幅バッファ８０３は、３段のインバータを有する。
【００３９】
ｎチャネル電界効果トランジスタＭＮ３のゲートは、インバータ８０１を介して入力信号ＩＮを入力する。ｎチャネル電界効果トランジスタＭＮ４のゲートは、インバータ８０１及び８０２を介して入力信号ＩＮを入力する。トランジスタＭＮ３及びＭＮ４の入力信号は、相互に相補の関係にあり、一方がハイレベルであれば、他方がローレベルである。入力信号ＩＮがハイレベルである場合、トランジスタＭＮ３はオフ、トランジスタＭＮ４はオンとなる。トランジスタＭＮ４がオンになるので、ノードＢの電位は基準電位ノードＩＯ＿ＶＳＳの電位に落ちて行く。また、トランジスタＭＮ３がオフであるので、ノードＡの電位は、プルアップ抵抗と同等の働きをするトランジスタＭＰ３により、電源電圧ノードＩＯ＿ＶＤＥの電位に持ち上がる。ノードＡの電位が電源電圧ノードＩＯ＿ＶＤＥに上がると、トランジスタＭＰ４は強固にオフ状態になる。この一連の動作は、トランジスタＭＰ３及びＭＰ４のお互いが助け合うように動作することから、トランジスタＭＰ３とＭＰ４、トランジスタＭＮ３とＭＰ４は、トランジスタ性能が等しくなるように回路設計を行う。ノードＢのローレベルは、入力信号ＩＮのハイレベルと異なる（反転差動アンプという名前である由縁）ため、駆動能力増強の意味でも３段のインバータを使った駆動能力増幅バッファ８０３により、出力信号ＯＵＴを入力信号ＩＮの論理にあわせる（反転差動アンプ＋反転バッファ＝正）。
【００４０】
図１及び図２において、インターフェース回路のサイクルタイムをｔＣＫで表すと、同期クロック信号ＣＫ１は、サイクルタイムｔＣＫの１／２の周期ｔＣＫ／２になる。第２の制御回路１２８は、バッファ１４８及びレベルシフト回路１４９を有し、ｔＣＫ／２の周期のクロック信号ＣＫ１の振幅を電源電圧ＩＯ＿ＶＤＥの電圧まで増幅し、クロック信号ＣＮＴＬを出力する。
【００４１】
外部インターフェース回路のＡＣタイミングを調整しているフリップフロップ１０１〜１０ｎ，１２２に入るクロック信号ＣＫ２は、クロックツリーを伝わってパラレルインターフェース回路の信号ビット数（データ＋コマンド＋制御信号＋クロック）分だけファンアウトしている。
【００４２】
フリップフロップ１０１〜１０ｎの出力信号は、入出力バッファ１１１〜１１ｎの入力端子に直結されており、クロック信号ＣＫ２の立ち上がりエッジに同期して入出力バッファ１１１〜１１ｎに取り込まれる。フリップフロップ１２２の出力信号は、入出力バッファ１２３の入力端子にのみ接続され、クロック信号ＣＫ２の立ち下がりエッジに同期して変化する。このとき、クロック信号ＢＣＫの周期はｔＣＫとなる。
【００４３】
第１の制御回路１２７は、クロック信号ＣＫ３を１／２分周した後に、その信号を反転し、遅延器１５０で遅らせた後に、レベルシフト回路１４７を使って電源電圧ノードＩＯ＿ＶＤＥの電圧まで振幅を増幅し、制御信号φを出力する。入力信号Ａ１と制御信号φとの位相関係は重要であり、入力信号Ａ１の立ち上がりエッジに対する制御信号φの立り下がりエッジの遅延時間Δｔは、後述の最適な遅延時間が存在する。入出力バッファ１１１の出力信号Ｂ１がローレベル（Ｌ）からハイレベル（Ｈ）に変化する期間２０３では、制御信号φは、前もってハイレベルになっている必要がある。その後、制御信号φがハイレベルからローレベルに変化し、ローレベル期間２０２ではスイッチ１２４がオンし、２系統の電流パス７２１及び７２２（図７（Ｂ））が設けられる。
【００４４】
図９（Ａ）は図１のインターフェース回路の一部の回路の構成例を示す図であり、図９（Ｂ）は図９（Ａ）の回路の電圧波形例を示す図であり、図９（Ｃ）は図９（Ａ）の回路の電流波形例を示す図である。図９（Ｃ）の電流ＩＬは、図９（Ａ）の電流ＩＬ１及びＩＬ２の合成電流を示す。
【００４５】
入出力バッファ１１１の出力端子には、伝送路９０１が接続されている。パッケージ寄生インダクタＬｐ１は、外部電源電圧ノードＶＤＤ及び内部電源電圧ノードＩＯ＿ＶＤＤ間に接続されている。また、パッケージ寄生インダクタＬｐ２は、外部基準電位ノードＶＳＳ及び内部基準電位ノードＩＯ＿ＶＳＳ間に接続されている。
【００４６】
ここでは、制御信号φを理想系で与えている場合の回路の動作メカニズムを説明するために電流の流れを示す。入力信号Ａ１がローレベルからハイレベルに変化すると、出力信号Ｂ１もローレベルからハイレベルに変化する。このとき、電源電圧ノードＩＯ＿ＶＤＥを通って、伝送路９０１及び外部負荷コンデンサ７１４（図７（Ｂ））に充電電流ＩＬ１が流れる。実際には、多ビットの同時スイッチングであるので、第１の電源電圧ノードＶＤＥからの給電流ＩＶＤＥ及び第２の電源電圧ノードＶＤＥ１からの給電流ＩＳＰの合計電流量は、充電電流ＩＬ１よりも数倍多くなる。
【００４７】
入力信号Ａ１がローレベルからハイレベルに変化し、適切な遅延時間Δtで、制御信号φがハイレベルからローレベルに変化すると、スイッチ１２４がオンとなり、第２の電源電圧ノードＶＤＥ１の昇圧電圧からの電流ＩＳＰの供給が始まる。電流ＩＶＤＥ及びＩＳＰの正負の向きが変化するのは、電源電圧ノードＩＯ＿ＶＤＥが基準となる３．３Ｖ（代表値）に比べ、オーバーシュート及びアンダーシュートしながら変化するためであり、電源電圧ノードＩＯ＿ＶＤＥの電圧がオーバーシュートしている場合は第１の電源電圧ノードＶＤＥに電流が向かい（負の電流）、電源電圧ノードＩＯ＿ＶＤＥの電圧がアンダーシュートしている場合には第１の電源電圧ノードＶＤＥから負荷に向かって正の電流が流れていることになる。
【００４８】
入力信号Ａ１がハイレベルからローレベルに変化すると、電流ＩＬ２が外部負荷コンデンサ７１４（図７（Ｃ））から伝送路９０１を介して基準電位ノードＶＳＳに流れる。
【００４９】
図１０は、入力信号Ａ１に対する制御信号φの遅延時間Δｔのシミュレーション結果を示す図である。図２、図６（Ｂ）、図９（Ａ）に示すように、入力信号Ａ１がローレベルからハイレベルに変化してから遅延時間Δｔ経過後に、制御信号φがハイレベルからローレベルに変化する。図１０の横軸は、インターフェース回路のサイクルタイムｔＣＫ［ｎｓ］（図２）を示す。遅延時間１００１は、横軸のサイクルタイムｔＣＫに対する最適な遅延時間Δｔを示す。電源電圧差１００２は、最適な遅延時間１００１における電源電圧ノードＩＯ＿ＶＤＥの最大値と最小値との差分［Ｖ］を示す。シミュレーションの結果、遅延時間１００１は、短すぎても長すぎても不適切であり、最適値が存在することが分かった。図１の遅延器１５０は、サイクルタイムｔＣＫに対する最適な遅延時間Δｔを記憶するテーブルを有し、インターフェース回路のサイクルタイムｔＣＫを基に遅延時間Δｔを決定し、その決定した遅延時間Δｔに対応する遅延素子１４１〜１４５をセレクタ１４６により選択する。遅延素子１４１〜１４５の中の選択された遅延素子の遅延時間は、上記の決定した遅延時間Δｔに対応する。ＳＳＮは、同時同方向のスイッチングが重なった時がワーストケースであるため、インターフェース回路の入力データＡ１の遷移方向は考えずに、インターフェース回路の最高周波数だけで考えて回路設計を行う。実際の集積回路装置の動作においても、インターフェース回路のサイクルタイム（動作周波数）ｔＣＫからテーブルルックアップ的に遅延時間Δｔを決める。第１の制御回路１２７は、入出力バッファ１１１の入力信号Ａ１がローレベルからハイレベルに立ち上がると、遅延時間Δｔ経過後にスイッチ１２４をオフからオンに切り換える。
【００５０】
図２１（Ａ）は、図１の遅延器１５０の入出力信号を示す図である。遅延器１５０は、入力信号Ｃ１、６ビットのサイクルタイムｔＣＫ、システムクロック信号ＣＬＫｓ及び更新信号ＵＤを入力し、信号Ｃ２を出力する。
【００５１】
図２１（Ｂ）は、図２１（Ａ）の遅延器１５０内のレジスタ２１０１及び遅延コード生成回路２１０２の構成例を示す図である。レジスタ２１０１は、更新信号ＵＤがハイレベルになると、システムクロック信号ＣＬＫｓに同期して、６ビットのサイクルタイムｔＣＫをラッチし、ラッチしたサイクルタイムｔＣＫを遅延コード生成回路２１０２に出力する。サイクルタイムｔＣＫは、６ビット２進数の整数で表現され、例えば「０００１００」は４ｎｓを示し、「１００１１０」は３８ｎｓを示す。遅延コード生成回路２１０２は、図２１（Ｃ）のテーブルを有し、レジスタ２１０１により出力されるサイクルタイムｔＣＫを入力し、３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を出力する。
【００５２】
図２１（Ｃ）は、図２１（Ｂ）の遅延コード生成回路２１０２内のテーブルの構成例を示す図である。テーブルは、図１０の遅延時間１００１に対応し、サイクルタイムｔＣＫに対応する３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を記憶する。テーブルには、遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］に対応する遅延時間Δｔを示す。遅延コード生成回路２１０２は、サイクルタイムｔＣＫを入力すると、サイクルタイムｔＣＫに対応する３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を出力する。
【００５３】
図２２（Ａ）は、図２１（Ａ）の遅延器１５０内の選択信号生成回路の構成例を示す図である。選択信号生成回路は、図２１（Ｂ）の遅延コード生成回路２１０２から遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を入力する。
【００５４】
論理積（ＡＮＤ）回路２２０１は、遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］がすべて「０」のときにハイレベルの選択信号ＳＥＬ０を出力し、それ以外ではローレベルの選択信号ＳＥＬ０を出力する。インバータ２２１１は、選択信号ＳＥＬ０の論理反転信号を選択信号ＸＳＥＬ０として出力する。
【００５５】
論理積回路２２０２は、遅延コードＤＬＹ＿ＣＯＤＥ［０］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［１］及びＤＬＹ＿ＣＯＤＥ［２］が「０」のときにハイレベルの選択信号ＳＥＬ１を出力し、それ以外ではローレベルの選択信号ＳＥＬ１を出力する。インバータ２２１２は、選択信号ＳＥＬ１の論理反転信号を選択信号ＸＳＥＬ１として出力する。
【００５６】
論理積回路２２０３は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及びＤＬＹ＿ＣＯＤＥ［２］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［１］が「１」のときにハイレベルの選択信号ＳＥＬ２を出力し、それ以外ではローレベルの選択信号ＳＥＬ２を出力する。インバータ２２１３は、選択信号ＳＥＬ２の論理反転信号を選択信号ＸＳＥＬ２として出力する。
【００５７】
論理積回路２２０４は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及び遅延コードＤＬＹ＿ＣＯＤＥ［１］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［２］が「０」のときにハイレベルの選択信号ＳＥＬ３を出力し、それ以外ではローレベルの選択信号ＳＥＬ３を出力する。インバータ２２１４は、選択信号ＳＥＬ３の論理反転信号を選択信号ＸＳＥＬ３として出力する。
【００５８】
論理積回路２２０５は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及び遅延コードＤＬＹ＿ＣＯＤＥ［１］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［２］が「１」のときにハイレベルの選択信号ＳＥＬ４を出力し、それ以外ではローレベルの選択信号ＳＥＬ４を出力する。インバータ２２１５は、選択信号ＳＥＬ４の論理反転信号を選択信号ＸＳＥＬ４として出力する。
【００５９】
論理積回路２２０６は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及びＤＬＹ＿ＣＯＤＥ［２］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［１］が「０」のときにハイレベルの選択信号ＳＥＬ５を出力し、それ以外ではローレベルの選択信号ＳＥＬ５を出力する。インバータ２２１６は、選択信号ＳＥＬ５の論理反転信号を選択信号ＸＳＥＬ５として出力する。
【００６０】
論理積回路２２０７は、遅延コードＤＬＹ＿ＣＯＤＥ［０］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［１］及びＤＬＹ＿ＣＯＤＥ［２］が「１」のときにハイレベルの選択信号ＳＥＬ６を出力し、それ以外ではローレベルの選択信号ＳＥＬ６を出力する。インバータ２２１７は、選択信号ＳＥＬ６の論理反転信号を選択信号ＸＳＥＬ６として出力する。
【００６１】
図２２（Ｂ）は、図２１（Ａ）の遅延器１５０内の遅延素子２２２１〜２２２７及びＣＭＯＳスイッチ２２３１〜２２３７の構成例を示す図である。遅延素子２２２１〜２２２７は図１の遅延素子１４１〜１４５に対応し、ＣＭＯＳスイッチ２２３１〜２２３７は図１のセレクタ１４６に対応する。遅延素子２２２１は入力信号Ｃ１を０．１２ｎｓの遅延時間Δｔ遅延し、遅延素子２２２２は入力信号Ｃ１を０．２５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２３は入力信号Ｃ１を１．５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２４は入力信号Ｃ１を１．６３ｎｓの遅延時間Δｔ遅延し、遅延素子２２２５は入力信号Ｃ１を１．７５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２６は入力信号Ｃ１を２．００ｎｓの遅延時間Δｔ遅延し、遅延素子２２２７は入力信号Ｃ１を２．１３ｎｓの遅延時間Δｔ遅延する。
【００６２】
ＣＭＯＳスイッチ２２３１〜２２３７は、それぞれ、選択信号ＳＥＬ０〜ＳＥＬ６がハイレベルになるとオンし、選択信号ＳＥＬ０〜ＳＥＬ６がローレベルになるとオフする。選択信号ＳＥＬ０〜ＳＥＬ６のうちのいずれか１つだけがハイレベルになり、残りはローレベルになる。選択信号ＳＥＬ０〜ＳＥＬ６がそれぞれハイレベルになると、それぞれ、遅延素子２２２１〜２２２７の出力信号が出力信号Ｃ２として出力される。すなわち、遅延器１５０は、サイクルタイムｔＣＫに応じて、遅延素子２２２１〜２２２７のうちのいずれか１個を選択し、選択した遅延素子の出力信号を出力信号Ｃ２として出力する。第１の制御回路１２７は、選択信号ＳＥＬ０〜ＳＥＬ６に応じて、複数の遅延時間０．１２ｎｓ〜２．１３ｎｓの中から１つを選択して遅延時間Δｔを設定することができる。
【００６３】
図１１（Ａ）はスイッチ１２４が常にオフの場合の回路動作波形例を示す図であり、図１１（Ｂ）は制御信号φに応じてスイッチ１２４が動作する場合の回路動作波形例を示す図である。図１１（Ａ）の場合、入力信号Ａ１が入力され、それから遅れること２．５ｎｓほど経ってから信号Ｂ１が入出力バッファ１１１から出力される。図９（Ａ）の伝送路９０１の末端の信号Ｅ１は、それから更に５００ｐｓ程度遅れて後段のデバイスに到達する。波形では、出力信号Ｂ１の波形に段や乱れが生じているが、これは抵抗が低く、ＬとＣで特性が決定付けられる伝送路９０１の特有の現象で、線路のインピーダンス整合条件・信号反射現象から生じるものである。電源電圧ノードＩＯ＿ＶＤＥは、入力信号Ａ１がローレベルからハイレベルに変化した時点、ハイレベルからローレベルに変化した時点で大きく揺らいでいるが、ハイレベル区間（図７（Ｂ）のｐチャネル電界効果トランジスタ７１２がオンで負荷コンデンサ７１４を充電）、ローレベル区間（図７（Ｃ）のｎチャネル電界効果トランジスタ７１３がオンで負荷コンデンサ７１４が放電）での電源電圧ノードＩＯ＿ＶＤＥの揺れの特徴が読み取りにくい。
【００６４】
これに対し、図１１（Ｂ）の場合、入力信号Ａ１が入力され、それから遅れること２．５ｎｓほど経ってから信号Ｂ１が入出力バッファ１１１から出力される。信号Ｂ１が入出力バッファ１１１から出力される時間よりも少しだけ短い遅延時間Δｔで、制御信号φがハイレベルからローレベルに変化する。制御信号φがローレベルになると、スイッチ１２４がオンとなり、第２の電源電圧ノードＶＤＥ１と電源電圧ノードＩＯ＿ＶＤＥがスイッチ１２４を介して接続される。この結果、第２の電源電圧ノードＶＤＥ１が電源電圧ノードＩＯ＿ＶＤＥを補う形で、電源電圧が供給され、図１１（Ａ）の場合に比べて、電源電圧ノードＩＯ＿ＶＤＥの電圧が揺れない波形を実現することができる。
【００６５】
図１２（Ａ）は、出力信号Ｂ１の電圧波形例を示す図である。出力信号１２０１は制御信号φに応じてスイッチ１２４が動作する場合の出力信号Ｂ１であり、出力信号１２０２はスイッチ１２４が常にオフの場合の出力信号Ｂ１である。出力信号１２０２の時の電源電圧ノードＩＯ＿ＶＤＥの電圧の方が電圧波形１２０１の時の電源電圧ノードＩＯ＿ＶＤＥの電圧よりも電源品質が悪いために、電源電圧ノードＩＯ＿ＶＤＥに乗る電源電圧のオーバーシュート及びアンダーシュートが出力信号１２０２の波形にも転写されている。出力信号１２０１の波形では、電源電圧ノードＩＯ＿ＶＤＥが回路機構により安定化されているため、出力信号１２０１にノイズが現れてくることはない。波形に出る段々は、伝送路９０１の特有のものであり、取り除くことは出来ない。
【００６６】
図１２（Ｂ）は、図９（Ａ）の伝送路９０１の末端の信号Ｅ１の電圧波形例を示す図である。電圧波形１２１１は制御信号φに応じてスイッチ１２４が動作する場合の信号Ｅ１の電圧波形であり、電圧波形１２１２はスイッチ１２４が常にオフの場合の信号Ｅ１の電圧波形である。
【００６７】
伝送路末端信号Ｅ１の波形は、伝送路９０１がローパスフィルタとして働くため、出力信号Ｂ１に乗る品質の悪い高周波のツノは全て取り除かれ、角の取れた波形となる。伝送路末端信号１２１２の波形に比べ、伝送路末端信号１２１１の波形の方がＶｃｃ／２のハイレベル幅が長く確保できていることが読み取れる。ハイレベル幅が改善した理由は、ハイレベルを維持しているのは、図７（Ｂ）のｐチャネル電界効果トランジスタ７１２がオンしている動作で、ｐチャネル電界効果トランジスタ７１２が電源電圧ノードＩＯ＿ＶＤＥに接続されているからである。本実施形態は、電源電圧ノードＩＯ＿ＶＤＥ側の回路補償技術であって、基準電位ノードＩＯ＿ＶＳＳ側の品質改善となる図７（Ｃ）のｎチャネル電界効果トランジスタ７１３の動作によるローレベル幅を救うものではない。ただし、ハイレベル幅が理想的になれば、おのずとローレベル幅が狭まり、伝送路末端信号１２１１のデューティ比は５０％に近づく。
【００６８】
（第２の実施形態）
図１３は第２の実施形態によるインターフェース回路の構成例を示す図であり、図１４は図１３のインターフェース回路の動作例を示すタイミングチャートである。図１３の回路は、図１の回路に対して、ＦＩＦＯレジスタ１３００〜１３０ｎ、２ビットシフトレジスタ１３１１〜１３１ｎ、デコーダ１３２１〜１３２ｎ、多数決回路１３３１、レジスタ１３３２及びインバータ１３３３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００６９】
第１の制御回路１２７は、２ビットレジスタ１３１１〜１３１ｎ、デコーダ１３２１〜１３２ｎ、多数決回路１３３１、レジスタ１３３２、インバータ１３３３、遅延器１５０及びレベルシフト回路１４７を有する。インバータ１３３３は、クロック信号ＣＫ１を論理反転したクロック信号ＣＫ４を出力する。
【００７０】
ＦＯＦＯレジスタ１３００は、クロック信号ＣＫ１に同期して、外部クロック信号をフリップフロップ１２２に出力する。ＦＯＦＯレジスタ１３０１〜１３０ｎは、クロック信号ＣＫ１に同期して、入力信号をフリップフロップ１０１〜１０ｎに出力する。例えば、ＦＩＦＯレジスタ１３０１は、入力信号Ｄ１を出力する。２ビットシフトレジスタ１３１１〜１３１ｎは、それぞれ、クロック信号ＣＫ１に同期して、ＦＩＦＯレジスタ１３０１〜１３０ｎの出力信号をビットシフトし、２ビットの信号を記憶する。例えば、２ビットシフトレジスタ１３１１は、入力シリアル信号Ｄ１を入力し、２ビットのパラレル信号Ｄ２及びＤ３を出力する。デコーダ１３２１〜１３２ｎは、それぞれ、２ビットシフトレジスタ１３１１〜１３１ｎの出力信号を入力し、信号Ｄ１の立ち上がりエッジ又は立ち下がりエッジを検出し、検出信号Ｄ４１〜Ｄ４ｎを出力する。信号Ｄ１がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、各検出信号Ｄ４１〜Ｄ４ｎがハイレベルになり、信号Ｄ１がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、各検出信号Ｄ４１〜Ｄ４ｎがローレベルになる。多数決回路１３３１は、検出信号Ｄ４１〜Ｄ４ｎを入力し、ｎ個の入力信号Ｄ１のうちのハイレベルからローレベルに変化している信号が多いときにはハイレベルの信号Ｄ５を出力し、ローレベルからハイレベルに変化している信号が多いときにはローレベルの信号Ｄ５を出力する。レジスタ１３３２は、クロック信号ＣＫ４に同期して、信号Ｄ５をラッチし、ラッチした信号Ｄ６を遅延器１５０に出力する。遅延器１５０は、サイクルタイムｔＣＫに応じた遅延時間Δｔで、信号Ｄ６を遅延し、出力する。レベルシフト回路１４７は、遅延器１５０の出力信号をレベルシフトし、制御信号φをスイッチ１２４に出力する。第２の制御回路１２８は、クロック信号ＣＫ１を入力し、クロック信号ＣＮＴＬを出力する。
【００７１】
図１３では、入出力バッファ１１１のみを示すが、図１と同様に、実際には入出力バッファ１１２〜１１ｎも接続されている。ＦＩＦＯレジスタ１３００〜１３０ｎとフリップフロップ１０１〜１０ｎ，１２２は、共に周期がｔＣＫ／２のクロック信号ＣＫ１に同期して動作する。２ビットシフトレジスタ１３１１〜１３１ｎは、ＦＩＦＯレジスタ１３０１〜１３０ｎの出力信号Ｄ１を入力し、前回のデータＤ２及び今回のデータＤ３の２ビットデータを出力する。デコーダ１３２１〜１３２ｎは、前回のデータＤ２と今回のデータＤ３とを比較し、データの変化がハイレベルからローレベルへの変化、又はローレベルからハイレベルへの変化を検出し、検出信号Ｄ４１〜Ｄ４ｎを出力する。検出信号Ｄ４１〜Ｄ４ｎは、例えば、１６ビットバスの場合には１６信号分になる。
【００７２】
ＳＳＮの動作は、信号内の同時同方向の遷移数に依存するため、ハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移のいずれが多かったかを多数決回路１３３１で判定する。同数の場合は、引き分けとし、ローレベルからローレベルへの遷移及びハイレベルからハイレベルへの遷移と同様に、制御しないものとする。多数決回路１３３１は、多数決をとって、１本の信号Ｄ５を出力する。レジスタ１３３２は、クロック信号ＣＫ４に同期して、信号Ｄ５をラッチし、ラッチした信号を信号Ｄ６として出力する。信号Ｄ６は、遅延器１５０及びレベルシフト回路１４９を介して、制御信号φとして出力される。第１の実施形態と同様に、制御信号φは、入力信号Ｄ１に対して最適な遅延時間Δｔを有する。
【００７３】
図１４を参照しながら、図１３の回路の動作を説明する。ＦＩＦＯレジスタ１３００〜１３０ｎは、パラレルインターフェース回路の場合、ビット数＋制御信号数分だけ存在し、クロック信号ＣＫ１に同期して動作する。２ビットシフトレジスタ１３１１〜１３１ｎは、クロック信号ＣＫ１に同期して、前回の１ビットデータＤ２と今回の１ビットデータＤ３を蓄え、前回のデータＤ２と今回のデータＤ３を出力する。
【００７４】
データ遷移方向デコーダ１３２１〜１３２ｎは、それぞれ、２ビットシフトレジスタ１３１１〜１３１ｎの出力データＤ２，Ｄ３をクロック信号ＣＫ４のエッジで取得し、信号Ｄ１の遷移がハイレベルからローレベルへの遷移、ローレベルからハイレベルへの遷移のいずれであるかを検出する。ここで、ハイレベルからハイレベルへの遷移及びローレベルからローレベルへの遷移については、ＳＳＮの発生要因には成り得ないために考えない。
【００７５】
データ遷移方向デコーダ出力信号Ｄ４１〜Ｄ４ｎは、ハイレベルからローレベルへの遷移方向又はローレベルからハイレベルへの遷移方向であった場合に、クロック信号ＣＫ４に同期して出力される。
【００７６】
多数決回路１３３１は、データ遷移方向がパラレルポートの総ビット数の半分よりも大きいか小さいかを判別する。例えば、図２２（Ａ）の回路と同様に、５ビットの場合、３ビットの組み合わせ論理でハイレベルを検出できるように３入力論理積回路で全ての信号の組み合わせ論理を作成し、続いてその論理積回路の結果を論理和回路で演算することにより、多数決回路１３３１を構成することができる。レジスタ１３３２は、多数決回路１３３１の出力信号Ｄ５を入力し、クロック信号ＣＫ４に同期して、信号Ｄ６を遅延器１５０に出力する。遅延器１５０以降の動作は、第１の実施形態と同様である。
【００７７】
図１５は、図１３の２ビットシフトレジスタ１３１１，１３１２及びデコーダ１３２１，１３２２の構成例を示す図である。２ビットシフトレジスタ１３１１，１３１２及びデコーダ１３２１，１３２２の構成例を説明するが、２ビットシフトレジスタ１３１３〜１３１ｎ及びデコーダ１３２３〜１３２ｎの構成も同様である。２ビットシフトレジスタ１３１１及び１３１２は、それぞれ、レジスタ１５０１及び１５０２を有する。デコーダ１３２１及び１３２２は、それぞれ、論理積回路１５０３，１５０４、ｐチャネル電界効果トランジスタ１５０５、ｎチャネル電界効果トランジスタ１５０６及びレジスタ１５０７を有する。
【００７８】
２ビットシフトレジスタ１３１１の入力端子ｄｉｎに、ローレベルからハイレベルに立ち上がる信号が入力される場合を例に説明する。その場合、レジスタ１５０１はハイレベルの信号を出力し、レジスタ１５０２はローレベルの信号を出力する。すると、論理積回路１５０３はローレベルの信号を出力し、論理積回路１５０４はハイレベルの信号を出力する。すると、レジスタ１５０７は、ローレベルの信号を入力し、ローレベルの信号を出力する。このように、ローレベルからハイレベルに立ち上がる信号が２ビットシフトレジスタ１３１１に入力されると、デコーダ１３２１はローレベルの信号を出力する。
【００７９】
次に、２ビットシフトレジスタ１３１２の入力端子ｄｉｎに、ハイレベルからローレベルに立ち下がる信号が入力される場合を例に説明する。その場合、レジスタ１５０１はローレベルの信号を出力し、レジスタ１５０２はハイレベルの信号を出力する。すると、論理積回路１５０３はハイレベルの信号を出力し、論理積回路１５０４はローレベルの信号を出力する。すると、レジスタ１５０７は、ハイレベルの信号を入力し、ハイレベルの信号を出力する。このように、ハイレベルからローレベルに立ち下がる信号が２ビットシフトレジスタ１３１２に入力されると、デコーダ１３２２はハイレベルの信号を出力する。
【００８０】
図１６は、図１３の多数決回路１３３１の動作例を説明するためのタイミングチャートである。８個のデコーダ１３２１〜１３２８を有する場合を例に説明する。デコーダ１３２１〜１３２８は、クロック信号ＣＫ４の立ち上がりエッジに同期して、信号Ｄ４１〜Ｄ４８を出力する。多数決回路１３３１は、信号Ｄ４１〜Ｄ４８を入力し、クロック信号ＣＫ１の立ち上がりエッジに同期して、信号Ｄ５を出力する。８ビットパラレルインターフェース回路の場合、多数決回路１３３１の閾値は、８÷２＋１＝５である。多数決回路１３３１は、信号Ｄ４１〜Ｄ４８のうちの５個以上の信号がハイレベルであるときにはハイレベルを出力し、５個未満の信号がハイレベルであるときにはローレベルを出力する。
【００８１】
８個の信号Ｄ１のうち、５個以上の信号がハイレベルからローレベルに立ち下がったときには、多数決回路１３３１はハイレベルの信号Ｄ５を出力する。すると、遅延時間Δｔ経過後、制御信号φはハイレベルになり、スイッチ１２４はオフする。
【００８２】
これに対し、８個の信号Ｄ１のうち、４個以上の信号がローレベルからハイレベルに立ち上がったときには、多数決回路１３３１はローレベルの信号Ｄ５を出力する。すると、遅延時間Δｔ経過後、制御信号φはローレベルになり、スイッチ１２４はオンする。
【００８３】
第１の制御回路１２７は、複数の入出力バッファ１１１〜１１ｎの入力信号の遷移方向に応じて、スイッチ１２４を制御する。これにより、電源電圧ノードＩＯ＿ＶＤＥのノイズを低減し、出力信号Ｂ１〜Ｂ８のノイズを低減することができる。
【００８４】
（第３の実施形態）
図１７は、第３の実施形態によるインターフェース回路の構成例を示す図である。図１７の回路は、図１の回路に対して、２分周器１７０１、バッファ１７０２及び出力バッファ（第２のバッファ）１７０４を追加し、第１の制御回路１２７の構成を変更したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００８５】
２分周器１７０１は、クロック信号ＣＫ１を２分周して出力する。バッファ１７０２は、２分周器１７０１の出力信号を増幅して出力する。フリップフロップ１０１〜１０ｎは、バッファ１７０２の出力信号の立ち上がりエッジに同期して動作する。フリップフロップ１２２は、バッファ１７０２の出力信号の立ち下がりエッジに同期して動作する。出力バッファ１７０４は、入出力バッファ１１１の出力信号Ｂ１を増幅して出力する。
【００８６】
第１の制御回路１２７は、否定論理積（ＮＡＮＤ）回路１７０３及びレベルシフト回路１４７を有する。否定論理積回路１７０３は、出力バッファ１７０４の出力信号及び信号Ａ１の否定論理積信号を出力する。レベルシフト回路１４７は、第１の実施形態と同様に、否定論理積回路１７０３の出力信号をレベルシフトし、制御信号φをスイッチ１２４に出力する。
【００８７】
本実施形態は、第１の実施形態に対して、スイッチ１２４の制御信号φの生成方法が異なる。本実施形態のパラレルインターフェース回路は、入出力バッファ１１１及び出力バッファ１７０４を有する双方向入出力バッファを有する。図１７では、簡略化のため１ビットの出力バッファ１７０４のみを示すが、すべてのビットに出力バッファを設けることができる。双方向入出力バッファは、入出力バッファ１１１と出力バッファ１７０４が半導体チップ内部の信号Ｂ１のノードを共有化している。出力バッファ１７０４の出力信号は、出力バッファ１７０４のスイッチングによる応答遅延と、入出力バッファ１１１のスイッチングによる応答遅延との和の遅延を有するため、実際の伝送路負荷が接続された場合のリアルな遅延を伺い知ることが出来る。
【００８８】
否定論理積回路１７０３は、入出力バッファ１１１の入力信号Ａ１と、出力バッファ１７０４の出力信号との否定論理積信号を出力する。レベルシフト回路１４７は、否定論理積回路１７０３の出力信号をレベルシフトして、制御信号φをスイッチ１２４に出力することにより、第１の実施形態に対して、部品点数の削減が行える。
【００８９】
図１８（Ａ）は図１７の回路の一部の回路を示し、図１８（Ｂ）は図１８（Ａ）の回路の動作例を示すタイミングチャートであり、図１８（Ｃ）は図１８（Ａ）の回路のシミュレーション結果を示す波形図である。レベルシフト回路１４７は、図８と同じ構成を有する。信号Ａ１は、入出力バッファ１１１の入力信号である。信号Ｘ１は、出力バッファ１７０４の出力信号である。信号ｎ２００１は、否定論理積回路１７０３の出力信号である。信号ｎ２００２は、ｐチャネル電界効果トランジスタＭＰ４のドレイン及びｎチャネル電界効果トランジスタＭＮ４のドレインの相互接続点の信号である。制御信号φは、スイッチ１２４の制御信号である。
【００９０】
本実施形態では、否定論理積回路１７０３は、入出力バッファ１１１の入力信号Ａ１と出力バッファ１７０４の出力信号Ｘ１との否定論理積信号ｎ２００１を出力する。信号ｎ２００２は、信号ｎ２００１に対して、論理反転し、１．２Ｖの振幅から３．３Ｖの振幅にレベルシフトした信号である。制御信号φは、信号ｎ２００２を論理反転した信号である。これにより、制御信号φは、入力信号Ａ１に対して遅延時間Δｔの遅延を有する。
【００９１】
本実施形態は、インターフェース回路の動作タイミングが１００ＭＨｚ（ダブルデータレートの場合には２００Ｍｂｐｓ）以下と低い場合に適用できる。入出力バッファ１１１の入力信号Ａ１とそれより少しだけ遅れて戻ってくる信号Ｘ１との否定論理積信号ｎ２００１は、ずれているお互いの信号Ａ１及びＸ１のハイレベルパルス幅の重なり部分で、ローレベル幅が生み出される。高速になると、そもそもの信号Ａ１のハイレベル幅に比べ、入出力バッファ１１１の遅延と出力バッファ１７０４の遅延との和が大きくなるため、ハイレベル幅の重なりが細くなり、制御信号φのローレベル幅が狭くなり、スイッチ１２４がオンになって電源電圧ノードＩＯ＿ＶＤＥの変動を抑える期間が短くなり、効果が出にくい。
【００９２】
図１９は、図１７の回路のシミュレーション結果を示す波形図である。電圧ＩＯ＿ＶＤＥ１は、制御信号φに応じてスイッチ１２４を制御した場合の電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。電圧ＩＯ＿ＶＤＥ２は、スイッチ１２４が常にオフの場合の電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。第１の制御回路１２７は、入出力バッファ１１１の入力信号Ａ１及び出力バッファ１７０４の出力信号Ｘ１を基にスイッチ１２４の制御信号φを生成する。スイッチ制御した電圧ＩＯ＿ＶＤＥ１は、スイッチ制御しない電圧ＩＯ＿ＶＤＥ２に比べ、電源電圧ノードＩＯ＿ＶＤＥの電圧変動が抑制されていることがよくわかる。
【００９３】
図２０（Ａ）は第２の実施形態の制御信号φに応じてスイッチ１２４を制御した場合のシミュレーション結果を示す波形図であり、図２０（Ｂ）はスイッチ１２４が常にオフの場合のシミュレーション結果を示す波形図である。図２０（Ｃ）は、１６７ＭＨｚにおける伝送路末端信号Ｅ１（図９（Ａ））のシミュレーション結果を示す波形図である。波形２００１は、図２０（Ａ）の場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２００３に対して広くなっている。波形２００２は、図２０（Ｂ）の場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２００３に対して狭くなっている。
【００９４】
第１〜第３の実施形態によれば、スイッチ１２４を制御することにより、入出力バッファ１１１〜１１ｎが同時同方向スイッチングをする際の電源電圧ノードＩＯ＿ＶＤＥの電圧変動を抑えることができる。特に、入力信号Ａ１に対する制御信号φの遅延時間Δｔを適切に設定することが重要である。
【００９５】
遅延時間Δｔが適切に設定されると、電源電圧ノードＩＯ＿ＶＤＥの電圧の揺れは最小になり、スイッチ制御した伝送路末端信号Ｅ１の波形２００１は、スイッチ制御しない伝送路末端信号Ｅ１の波形２００２よりもアイパターンが開く傾向にある。このアイパターンの開きは、セットアップ側のマージンを大きく広げる効果があり、外部インターフェース回路の高速化を実現することができる。
【００９６】
図２０（Ｄ）は、高速伝送の２５０ＭＨｚにおける伝送路末端信号Ｅ１（図９（Ａ））のシミュレーション結果を示す波形図である。波形２０１１は、制御信号φに応じてスイッチ１２４を制御した場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２０１３に対して広くなっている。波形２０１２は、スイッチ１２４が常にオフの場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２０１３に対して狭くなっている。スイッチ制御しない波形２０１２は、ＳＳＮの影響でアイパターンが潰れている。これに対し、スイッチ制御した波形２０１１は、高速伝送においても波形が綺麗になっている。このように、本実施形態は、伝送不可能だと思われていたＬＶＣＭＯＳ伝送においても、高速化の壁を乗り越えられる可能性を持っている。
【００９７】
第１〜第３の実施形態によれば、スイッチ１２４をオンすることにより、入出力バッファ１１１等は、第１の電源電圧ノードＶＤＥ及び第２の電源電圧ノードＶＤＥ１から電源電圧の供給を受けることにより、ノイズを低減することができる。
【００９８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９９】
１０１〜１０ｎ，１２２ フリップフロップ
１１１〜１１ｎ，１２３ 入出力バッファ
１２１ ロジック回路
１２４ スイッチ
１２５ 昇圧回路
１２６ 制御回路
１２７ 第１の制御回路
１２８ 第２の制御回路
１２９〜１３１ バッファ
１３２ ２分周器
１３３ インバータ
１４１〜１４５ 遅延素子
１４６ セレクタ
１４７ レベルシフト回路
１４８ バッファ
１４９ レベルシフト回路
１５０ 遅延器
【技術分野】
【０００１】
本発明は、インターフェース回路に関する。
【背景技術】
【０００２】
パラレルインターフェース回路における複数ビットの同時スイッチングノイズ（ＳＳＮ：Simultaneous Switching Noise）ΔＶｓｓｎは、次式（１）により表される。
ΔＶｓｓｎ＝Ｍ×Ｌ×ｄＩ／ｄｔ ・・・（１）
【０００３】
ここで、Ｍは、同一インターフェース回路内部の同時スイッチング数である。Ｌは、電源電圧線及びグランド電位線のインダクタンスである。ｄＩ／ｄｔは、単位時間当たりの信号入出力（Ｉ／Ｏ）バッファを流れる電流の変化率である。
【０００４】
ＳＳＮの低減には、下記の設計等を行うことにより、対策が行われる。第１に、電源電圧線及びグランド電位線の本数を増加させる。第２に、パッケージ／プリント基板設計における電源電圧線及びグランド電位線のインダクタンスを低減させる。第３に、同電位の異なるインターフェースにおける電源を分離する。
【０００５】
つまり、電源電圧線及びグランド電位線のインピーダンスを低下させることが解決策となっており、高コスト設計を行うことになる。上記の設計手法は、近年の商品価格のコストダウン要求に反し、低コストのための少ない電源電圧及びグランド電位のピン数の実現や、パッケージ層数の削減は、電源電圧線及びグランド電位線の低インピーダンス化とは真っ向から対峙するアプローチとなる。
【０００６】
ところで、電源電圧線及びグランド電位線の低インピーダンス化は、モバイルコンシューマ機器においては、放射ノイズ（ＥＭＩ）の観点で仇となる。放射ノイズ低減の観点では、電源電圧線及びグランド電位線のインピーダンスを意図的に高く設計し、集積回路装置からのノイズ放出を抑える要求がある。
【０００７】
コスト及び放射ノイズの観点からは、電源電圧線及びグランド電位線のインピーダンスの低減は、望ましい方向ではなく、ＳＳＮの影響とコスト・放射ノイズの要求とをトレードオフに決定する必要があることが技術的な課題である。
【０００８】
また、複数の入出力バッファを備える半導体集積回路装置であって、各入出力バッファを構成する出力バッファ毎に、出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、複数の入出力バッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を有する半導体集積回路装置が知られている（例えば、特許文献１参照）。
【０００９】
また、クロック信号と、クロック信号により確定遅延が決まる非クロック信号とを複数の出力バッファを介して他の装置に転送する半導体集積回路装置であって、複数の出力バッファの前段に、ＳＳＯノイズによる非クロック信号の確定遅延の増加を抑えるようにクロック信号の遅延補正を行う遅延補正部を有する半導体集積回路装置が知られている（例えば、特許文献２参照）。
【００１０】
また、電源電圧に応じて、この電源電圧より高い高電圧を生成し、生成した高電圧を高電圧線に出力する昇圧回路と、高電圧線に充電された電荷を、電源電圧の値に応じて抜き取る放電回路とを有する半導体集積回路が知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２４４９２０号公報
【特許文献２】特開２００９−８１５８８号公報
【特許文献３】特開２００４−１５２３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ノイズを低減することができるインターフェース回路を提供することである。
【課題を解決するための手段】
【００１３】
インターフェース回路は、電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファと、第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチと、前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路とを有する。
【発明の効果】
【００１４】
第１のバッファは、第１の電源電圧ノード及び第２の電源電圧ノードから電源電圧の供給を受けることにより、ノイズを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態によるインターフェース回路の構成例を示す図である。
【図２】図１のインターフェース回路の動作例を示すタイミングチャートである。
【図３】昇圧回路の内部構成及びその周辺回路の例を示す図である。
【図４】昇圧回路内のインダクタのインダクタンス値に応じた昇圧電圧の時間変化を示すタイムチャートである。
【図５】並列度及びコンデンサの値に応じた第２の電源電圧ノードの電圧を示す図である。
【図６】図６（Ａ）及び（Ｂ）はスイッチ制御しない場合とスイッチ制御した場合の電圧波形例を示す図である。
【図７】図７（Ａ）〜（Ｃ）は回路動作を説明するための図である。
【図８】レベルシフト回路の構成例を示す回路図である。
【図９】図９（Ａ）〜（Ｃ）は回路動作を説明するための図である。
【図１０】入力信号に対する制御信号の遅延時間のシミュレーション結果を示す図である。
【図１１】図１１（Ａ）及び（Ｂ）はスイッチ制御しない場合とスイッチ制御した場合の回路動作波形例を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は出力信号及び伝送路末端信号の電圧波形例を示す図である。
【図１３】第２の実施形態によるインターフェース回路の構成例を示す図である。
【図１４】図１３のインターフェース回路の動作例を示すタイミングチャートである。
【図１５】２ビットシフトレジスタ及びデコーダの構成例を示す図である。
【図１６】多数決回路の動作例を説明するためのタイミングチャートである。
【図１７】第３の実施形態によるインターフェース回路の構成例を示す図である。
【図１８】図１８（Ａ）〜（Ｃ）は図１７の回路の動作を説明するための図である。
【図１９】図１７の回路のシミュレーション結果を示す波形図である。
【図２０】図２０（Ａ）〜（Ｄ）は第１〜第３の実施形態のシミュレーション結果を示す波形図である。
【図２１】図２１（Ａ）〜（Ｃ）は遅延器の構成例を説明するための図である。
【図２２】図２２（Ａ）及び（Ｂ）は遅延器の構成例を説明するための図である。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図１は第１の実施形態によるインターフェース回路の構成例を示す図であり、図２は図１のインターフェース回路の動作例を示すタイミングチャートである。インターフェース回路は、パラレルインターフェースの半導体集積回路であり、例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＰＣＩ、ＬＶＣＭＯＳ等のパラレルインターフェース回路である。
【００１７】
バッファ１２９〜１３１は、クロックツリーを構成する。クロック信号ＣＫ１は、バッファ１２９に入力される。クロック信号ＣＫ２は、バッファ１３０から出力される。クロック信号ＣＫ３は、バッファ１３１から出力される。フリップフロップ１２２は、ロジック回路１２１からクロック信号を入力し、クロック信号ＣＫ２の立ち下がりエッジに同期して、クロック信号ＡＣＫを出力する。ｎ個のフリップフロップ１０１〜１０ｎは、それぞれ、ロジック回路１２１からｎ個の入力信号を入力し、クロック信号ＣＫ２の立ち上がりエッジに同期して、ｎ個の入力信号Ａ１〜Ａｎを出力する。
【００１８】
入出力バッファ１２３は、電源電圧端子が電源電圧ノードＩＯ＿ＶＤＤ及びＩＯ＿ＶＤＥに接続され、基準電位端子が基準電位ノードＩＯ＿ＶＳＳに接続され、クロック信号ＡＣＫを増幅し、クロック信号ＢＣＫを出力する。基準電位ノードＩＯ＿ＶＳＳは、外部基準電位ノードＶＳＳ（例えば０Ｖ）に接続される。電源電圧ノードＩＯ＿ＶＤＤは、外部電源電圧ノードＶＤＤに接続される。ｎ個の入出力バッファ（第１のバッファ）１１１〜１１ｎは、それぞれ、電源電圧端子が電源電圧ノードＩＯ＿ＶＤＤ及びＩＯ＿ＶＤＥに接続され、基準電位端子が基準電位ノードＩＯ＿ＶＳＳに接続され、ｎ個の入力信号Ａ１〜Ａｎを増幅し、信号Ｂ１〜Ｂｎを出力する。
【００１９】
制御回路１２６は、第１の制御回路１２７及び第２の制御回路１２８を有する。第２の制御回路１２８は、バッファ１４８及びレベルシフト回路１４９を有し、クロック信号ＣＫ１を高圧側にレベルシフトし、クロック信号ＣＮＴＬを出力する。昇圧回路１２５は、クロック信号ＣＮＴＬの周期で、内部コンデンサの充電及び放電を繰り返すことにより、第１の電源電圧ノードＶＤＥの電圧を昇圧し、その昇圧した電圧を第２の電源電圧ノードＶＤＥ１に出力する。
【００２０】
スイッチ１２４は、ｐチャネル電界効果トランジスタのシャントトランジスタであり、第２の電源電圧ノードＶＤＥ１及び電源電圧ノードＩＯ＿ＶＤＥ間に接続される。すなわち、スイッチ１２４は、第２の電源電圧ノードＶＤＥ１及び入出力バッファ１１１〜１１ｎ，１２３の電源電圧端子間に接続される。具体的には、トランジスタ１２４は、ゲートに制御信号φが入力され、ソースが第２の電源電圧ノードＶＤＥ１に接続され、ドレインが電源電圧ノードＩＯ＿ＶＤＥに接続される。第１の電源電圧ノードＶＤＥは、パッケージの寄生インダクタＬｐを介して電源電圧ノードＩＯ＿ＶＤＥに接続される。スイッチ１２４がオフになると、電源電圧ノードＩＯ＿ＶＤＥには、第１の電源電圧ノードＶＤＥのみから電源電圧が供給される。これに対し、スイッチ１２４がオンになると、電源電圧ノードＩＯ＿ＶＤＥには、第１の電源電圧ノードＶＤＥ及び第２の電源電圧ノードＶＤＥ１の両方から電源電圧が供給される。電源電圧ノードＩＯ＿ＶＤＥは、入出力バッファ１１１〜１１ｎ及び入出力バッファ１２３の電源電圧端子に共通に接続される。
【００２１】
第１の制御回路１２７は、２分周器１３２、インバータ１３３、遅延器１５０及びレベルシフト回路１４７を有する。遅延器１５０は、相互に遅延時間が異なる５個（説明のため５個の遅延素子を考える）の遅延素子（バッファ）１４１〜１４５及びセレクタ１４６を有する。２分周器１３２は、クロック信号ＣＫ３を２分周し、その２分周したクロック信号を出力する。インバータ１３３は、２分周器１３２の出力信号を論理反転した信号Ｃ１を出力する。遅延素子１４１は、クロック信号Ｃ１を１番短い第１の遅延時間遅延させた信号を出力する。遅延素子１４２は、クロック信号Ｃ１を２番目に短い第２の遅延時間遅延させた信号を出力する。遅延素子１４３は、クロック信号Ｃ１を３番目に短い第３の遅延時間遅延させた信号を出力する。遅延素子１４４は、クロック信号Ｃ１を４番目に短い第４の遅延時間遅延させた信号を出力する。遅延素子１４５は、クロック信号Ｃ１を５番目に短い第５の遅延時間遅延させた信号を出力する。セレクタ１４６は、選択信号に応じて、複数の遅延素子１４１〜１４５の出力信号の中から１つを選択し、選択した出力信号Ｃ２をレベルシフト回路１４７に出力する。すなわち、セレクタ１４６は、選択信号に応じて、複数の遅延時間の中から１つを選択して遅延時間を設定する。レベルシフト回路１４７は、セレクタ１４６により選択された信号Ｃ２を高圧側にレベルシフトし、制御信号φを出力する。スイッチ１２４は、制御信号φがローレベルになるとオンし、制御信号φがハイレベルになるとオフする。
【００２２】
図３は、昇圧回路１２５の内部構成及びその周辺回路の例を示す図である。昇圧回路１２５は、インダクタＬ、ｎチャネル電界効果トランジスタＭＮ１，ＭＮ２及びコンデンサＣを有する。トランジスタＭＮ２は、ダイオードとして機能する。トランジスタＭＮ２のダイオードは、ゲートがアノードになり、ソース及びドレインがカソードになる。すなわち、トランジスタＭＮ２のダイオードは、アノードがインダクタＬ及びトランジスタＭＮ１に接続され、カソードがコンデンサＣ及びスイッチ１２４に接続される。トランジスタＭＮ１は、クロック信号ＣＮＴＬがハイレベルになるとオンし、クロック信号ＣＮＴＬがローレベルになるとオフする。トランジスタＭＮ１のオン抵抗は、１００Ω以上である。クロック信号ＣＮＴＬがローレベルになると、トランジスタＭＮ１がオフし、コンデンサＣには、第１の電源電圧ノードＶＤＥからインダクタＬ及びトランジスタ（ダイオード）ＭＮ２を介して、ＬＣ共振により、第１の電源電圧ノードＶＤＥより高い電圧に充電される。これに対して、クロック信号ＣＮＴＬがハイレベルになると、トランジスタＭＮ１がオンし、コンデンサＣは放電する。コンデンサＣは、クロック信号ＣＮＴＬの周期で充電及び放電を繰り返し、第１の電源電圧ノードＶＤＥの電圧よりも高い略一定の電圧を保持し、その保持した電圧を第２の電源電圧ノードＶＤＥ１に出力する。昇圧回路１２５は、第１の電源電圧ノードＶＤＥの電圧を昇圧し、その昇圧した電圧を第２の電源電圧ノードＶＤＥ１に出力する。第２の電源電圧ノードＶＤＥ１の電圧は、第１の電源電圧ノードＶＤＥの電圧よりも高い。
【００２３】
昇圧回路１２５は、ＳＳＮによるＬ×ｄＩ／ｄｔの電源電圧の変化量を抑えるように設計する。具体的には、昇圧回路１２５は、チップ内部のＭＯＳダイオードＭＮ２、コンデンサＣ、及び配線層で作成されるインダクタＬを有する。昇圧電圧の飽和電圧は、集積回路の信頼性で保証可能な定格電圧以下にする必要があり、かつ、ＳＳＮのノイズ変動に追従できるスイッチング速度を実現する必要がある。信号ＣＮＴＬは、ＳＳＮを発生させているインターフェース回路のクロック信号ＢＣＫの動作周波数の２〜４倍程度に設定する。例えば、信号ＣＮＴＬの周波数は、クロック信号ＣＫ１の周波数と同じである。その場合、クロック信号ＢＣＫの周期をｔＣＫとすると、クロック信号ＣＫ１及びＣＮＴＬの周期はｔＣＫ／２である。すなわち、クロック信号ＣＫ１及びＣＮＴＬの周波数は、クロック信号ＢＣＫの周波数の２倍である。
【００２４】
図４は、昇圧回路１２５内のインダクタＬのインダクタンス値に応じた昇圧電圧の時間変化を示すタイムチャートである。縦軸は第２の電源電圧ノードＶＤＥ１の電圧を示し、横軸は時間を示す。電圧４０１はインダクタＬのインダクタンス値が０．５ｎＨの時の電圧、電圧４０２はインダクタＬのインダクタンス値が５ｎＨの時の電圧、電圧４０３はインダクタＬのインダクタンス値が５０ｎＨの時の電圧を示す。インダクタＬのインダクタンス値が大きければ大きいほど、昇圧電圧は急峻に飽和電圧に達する。インダクタンス値は、５０ｎＨが好ましい。
【００２５】
オンチップインダクタＬは、外形が大きいため、チップ外部の外部電源である第１の電源電圧ノードＶＤＥから、パッケージを経由してシリコン内部に至る経路で、合計して５０ｎＨ程度のインダクタンスを段階的に形成しても良い。
【００２６】
ＭＯＳダイオードＭＮ２はｎチャネル電界効果トランジスタで形成したダイオードであり、ゲートとバルクを印加電圧側とし、ソースとドレインを負荷側として接続する。負荷側には、コンデンサＣを接続する。インダクタＬのインダクタンス値が５０ｎＨの場合、昇圧回路１２５の出力ノードＶＤＥ１の電圧は、ＬＣ共振の最大値の電圧であり、コンデンサＣの値を基に、次式（２）で表される。ここで、ＭはＭＯＳダイオードＭＮ２の並列度を示すパラメータである。ＣはｎＦのオーダーであり、２．５ｎＦの場合は２．５を代入する。
ＶＤＥ１＝−２×１０-6×Ｍ2＋｛（−０．０００１×Ｃ＋５×１０-5）×Ｍ
＋（４．１７８７×Ｃ( -0.0143 )）｝ ・・・（２）
【００２７】
図５は、式（２）の並列度Ｍ及びコンデンサＣの値に応じた第２の電源電圧ノードＶＤＥ１の電圧［Ｖ］を示す図である。集積回路の信頼性上の耐圧を例えば、４．１Ｖと仮定したとき、その電圧以上の不適切領域がハッチで示す領域５０３である。続いて、ＳＳＮの改善として、標準的なＩ／Ｏ電源電圧（３．３Ｖ）を中心として、どの程度の電源変動を救済したいかという観点で、５００ｍＶの変動をカバーしたいとすると、３．３＋０．５＝３．８Ｖを下限限界として、ハッチで示す領域５０１が設定される。領域５０１及び５０３以外の領域５０２の中から、デバイスサイズが最小となるパラメータを決定する。この例では、コンデンサＣの大きさは１ｎＦであり、ＭＯＳダイオードＭＮ２の並列度Ｍは２００と決定される。
【００２８】
外部の第１の電源電圧ノードＶＤＥは、入出力バッファ１１１〜１１ｎ，１２３に対して、２系統のパスで接続可能になっている。２系統のうちの第１の系統のパスは、第１の電源電圧ノードＶＤＥから、パッケージの寄生インダクタＬｐを介して入出力バッファ１１１〜１１ｎ，１２３に入るパスである。２系統のうちの第２の系統のパスは、第１の電源電圧ノードＶＤＥから、昇圧回路１２５を経由して第２の電源電圧ノードＶＤＥ１で昇圧され、スイッチ１２４を介して入出力バッファ１１１〜１１ｎ，１２３に入るパスである。
【００２９】
図７（Ｂ）は、入力信号Ａ１がローレベルからハイレベルに変化したときの入出力バッファ１１１の動作を示す図である。入出力バッファ１１１は、内部回路７１１、ｐチャネル電界効果トランジスタ７１２及びｎチャネル電界効果トランジスタ７１３を有する。ｐチャネル電界効果トランジスタ７１２及びｎチャネル電界効果トランジスタ７１３は、最終段のインバータを構成する。ｐチャネル電界効果トランジスタ７１２は、ソースが電源電圧ノードＩＯ＿ＶＤＥに接続され、ゲートが内部回路７１１に接続され、ドレインが出力端子を介して外部負荷コンデンサ７１４に接続される。ｎチャネル電界効果トランジスタ７１３は、ドレインが出力端子を介して外部負荷コンデンサ７１４に接続され、ゲートが内部回路７１１に接続され、ソースが基準電位ノードＶＳＳに接続される。入力信号Ａ１がローレベルからハイレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオンし、ｎチャネル電界効果トランジスタ７１３がオフする。この場合、電源電圧ノードＩＯ＿ＶＤＥのＳＳＮを抑制するため、スイッチ１２４をオンにする。すると、２個の電流パス７２１及び７２２により、外部負荷コンデンサ７１４に電流が流れる。電流パス７２１は、第１の電源電圧ノードＶＤＥから、寄生インダクタＬｐ及びトランジスタ７１２を介して、外部負荷コンデンサ７１４に流れる電流パスである。電流パス７２２は、第２の電源電圧ノードＶＤＥ１から、スイッチ１２４及びトランジスタ７１２を介して、外部負荷トランジスタ７１４に流れる電流パスである。これにより、入力信号Ａ１がローレベルからハイレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオンし、信号Ｂ１もローレベルからハイレベルに変化する。
【００３０】
図７（Ｃ）は、入力信号Ａ１がハイレベルからローレベルに変化したときの入出力バッファ１１１の動作を示す図である。入力信号Ａ１がハイレベルからローレベルに変化すると、ｐチャネル電界効果トランジスタ７１２がオフし、ｎチャネル電界効果トランジスタ７１３がオンする。この場合、スイッチ１２４がオフになる。電流パス７２３により、外部負荷コンデンサ７１４からトランジスタ７１３を介して基準電位ノードＶＳＳに電流が流れる。これにより、入力信号Ａ１がハイレベルからローレベルに変化すると、ｎチャネル電界効果トランジスタ７１３がオンし、信号Ｂ１もハイレベルからローレベルに変化する。
【００３１】
図６（Ａ）は、スイッチ１２４が常にオフの場合の電圧波形例を示す図である。ＳＳＮのノイズ発生のメカニズムを説明する。図６（Ａ）では、入力信号Ａ１の３５ｎｓ付近の立ち上がりエッジで、図７（Ｂ）に示すように、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオンとなり、電源電圧ノードＩＯ＿ＶＤＥの電圧は第１の電源電圧ノードＶＤＥの電圧（例えば３．３Ｖ）よりも低くなる。入力信号Ａ１の４４ｎｓ付近の立ち下がりエッジでは、図７（Ｃ）に示すように、入出力バッファ１１１内の最終段のｎチャネル電界効果トランジスタ７１３がオンとなり、基準電位ノードＩＯ＿ＶＳＳの電位は外部基準電位ノードＶＳＳの電位（例えば０Ｖ）よりも高くなる。
【００３２】
図６（Ｂ）は、制御信号φに応じてスイッチ１２４を制御する場合の電圧波形例を示す図である。スイッチ１２４がオフの状態では、昇圧回路１２５の出力ノードＶＤＥ１は、上記のクロック信号ＣＮＴＬによるポンピング動作で飽和電圧（無負荷で４．０９Ｖ）に達する。スイッチ１２４の制御信号φは、入力信号Ａ１の周波数と同一であり、かつ、入力信号Ａ１よりも位相をずらした信号である。
【００３３】
入力信号Ａ１がローレベルからハイレベルに遷移し、図７（Ｂ）に示すように、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオンとなり、入出力バッファ１１１の出力端子に接続される伝送路及び外部負荷コンデンサ７１４の充電が始まり、電源電圧ノードＩＯ＿ＶＤＥの電圧が下がり始める。それと共に、制御信号φをハイレベルからローレベルに切り換えることによりスイッチ１２４をオンさせ、昇圧回路１２５の出力ノードＶＤＥ１と電源電圧ノードＩＯ＿ＶＤＥとを直結させる。これにより、３７ｎｓ付近では、図６（Ｂ）の電源電圧ノードＩＯ＿ＶＤＥの電圧は、図６（Ａ）の電源電圧ノードＩＯ＿ＶＤＥの電圧より落ち込みが小さくなっており、第２の電源電圧ノードＶＤＥ１からの給電が起こっているといえる。
【００３４】
入力信号Ａ１がハイレベルからローレベルに遷移するタイミング（４４．５ｎｓ付近）の後、図７（Ｃ）に示すように、入出力バッファ１１１内の最終段のｎチャネル電界効果トランジスタ７１３がオンとなり、電流パス７２３により伝送路及び外部負荷コンデンサ７１４の電流が基準電位ノードＩＯ＿ＶＳＳに放電して流れる。このとき、入出力バッファ１１１内の最終段のｐチャネル電界効果トランジスタ７１２がオフであり、電源電圧ノードＩＯ＿ＶＤＥの電圧の揺れは、第１の電源電圧ノードＶＤＥ及び電源電圧ノードＩＯ＿ＶＤＥ間の電源供給経路のＬＳＩ、パッケージ及びプリント基板を含めた共振インピーダンスで振動することとなる。
【００３５】
図７（Ａ）は、スイッチ制御の有無に応じた電源電圧ノードＩＯ＿ＶＤＥの電圧の比較例を示す図である。電圧ＩＯ＿ＶＤＥ１は、制御信号φに応じてスイッチ１２４を制御したときの電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。電圧ＩＯ＿ＶＤＥ２は、スイッチ１２４が常にオフのときの電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。入力信号Ａ１がローレベルからハイレベルに遷移した後の３７ｎｓ付近において、電圧ＩＯ＿ＶＤＥ１は、電圧ＩＯ＿ＶＤＥ２よりも落ち込みが小さく、ＳＳＮが低減されている。
【００３６】
制御信号φの前半周期７０１では、入出力バッファ１１１内のｐチャネル電界効果トランジスタ７１２がオンし、外部負荷コンデンサ７１４を充電する際に発生するＳＳＮのノイズΔＶは、Ｌｐ×ｄＩ／ｄｔに比例する。そこで、ノイズΔＶの分だけ昇圧回路１２５の出力ノードＶＤＥ１から電流を補充してもらうように、スイッチ１２４をオンする。制御信号φの後半周期７０２では、入出力バッファ１１１内のｐチャネル電界効果トランジスタ７１２が外部負荷コンデンサ７１４の放電パス７２３には寄与しておらず、電源電圧ノードＩＯ＿ＶＤＥの電圧は電源電圧ノードＩＯ＿ＶＤＥの電源網が持つ閉回路の共振で揺れる。
【００３７】
本実施形態では、入力信号Ａ１がローレベルからハイレベルに変化した際に、ＳＳＮによるＬｐ×ｄＩ／ｄｔの逆起電力分、電源電圧が劣ってしまう分を補うように、電源電圧ノードＩＯ＿ＶＤＥの電圧変動を抑制するようにスイッチ１２４をオン／オフ制御する。
【００３８】
図８は、図１及び図３のレベルシフト回路１４７の構成例を示す回路図である。以下、レベルシフト回路１４７の構成例を説明するが、レベルシフト回路１４９もレベルシフト回路１４７と同様の構成を有する。レベルシフト回路１４７は、反転差動アンプ及び駆動能力増幅バッファを有し、電源電圧ノードＩＯ＿ＶＤＤ，ＩＯ＿ＶＤＥ及び基準電位ノードＩＯ＿ＶＳＳに接続される。レベルシフト回路１４７は、インバータ８０１，８０２、ｎチャネル電界効果トランジスタＭＮ３，ＭＮ４、ｐチャネル電界効果トランジスタＭＰ３，ＭＰ４及び駆動能力増幅バッファ８０３を有する。駆動能力増幅バッファ８０３は、３段のインバータを有する。
【００３９】
ｎチャネル電界効果トランジスタＭＮ３のゲートは、インバータ８０１を介して入力信号ＩＮを入力する。ｎチャネル電界効果トランジスタＭＮ４のゲートは、インバータ８０１及び８０２を介して入力信号ＩＮを入力する。トランジスタＭＮ３及びＭＮ４の入力信号は、相互に相補の関係にあり、一方がハイレベルであれば、他方がローレベルである。入力信号ＩＮがハイレベルである場合、トランジスタＭＮ３はオフ、トランジスタＭＮ４はオンとなる。トランジスタＭＮ４がオンになるので、ノードＢの電位は基準電位ノードＩＯ＿ＶＳＳの電位に落ちて行く。また、トランジスタＭＮ３がオフであるので、ノードＡの電位は、プルアップ抵抗と同等の働きをするトランジスタＭＰ３により、電源電圧ノードＩＯ＿ＶＤＥの電位に持ち上がる。ノードＡの電位が電源電圧ノードＩＯ＿ＶＤＥに上がると、トランジスタＭＰ４は強固にオフ状態になる。この一連の動作は、トランジスタＭＰ３及びＭＰ４のお互いが助け合うように動作することから、トランジスタＭＰ３とＭＰ４、トランジスタＭＮ３とＭＰ４は、トランジスタ性能が等しくなるように回路設計を行う。ノードＢのローレベルは、入力信号ＩＮのハイレベルと異なる（反転差動アンプという名前である由縁）ため、駆動能力増強の意味でも３段のインバータを使った駆動能力増幅バッファ８０３により、出力信号ＯＵＴを入力信号ＩＮの論理にあわせる（反転差動アンプ＋反転バッファ＝正）。
【００４０】
図１及び図２において、インターフェース回路のサイクルタイムをｔＣＫで表すと、同期クロック信号ＣＫ１は、サイクルタイムｔＣＫの１／２の周期ｔＣＫ／２になる。第２の制御回路１２８は、バッファ１４８及びレベルシフト回路１４９を有し、ｔＣＫ／２の周期のクロック信号ＣＫ１の振幅を電源電圧ＩＯ＿ＶＤＥの電圧まで増幅し、クロック信号ＣＮＴＬを出力する。
【００４１】
外部インターフェース回路のＡＣタイミングを調整しているフリップフロップ１０１〜１０ｎ，１２２に入るクロック信号ＣＫ２は、クロックツリーを伝わってパラレルインターフェース回路の信号ビット数（データ＋コマンド＋制御信号＋クロック）分だけファンアウトしている。
【００４２】
フリップフロップ１０１〜１０ｎの出力信号は、入出力バッファ１１１〜１１ｎの入力端子に直結されており、クロック信号ＣＫ２の立ち上がりエッジに同期して入出力バッファ１１１〜１１ｎに取り込まれる。フリップフロップ１２２の出力信号は、入出力バッファ１２３の入力端子にのみ接続され、クロック信号ＣＫ２の立ち下がりエッジに同期して変化する。このとき、クロック信号ＢＣＫの周期はｔＣＫとなる。
【００４３】
第１の制御回路１２７は、クロック信号ＣＫ３を１／２分周した後に、その信号を反転し、遅延器１５０で遅らせた後に、レベルシフト回路１４７を使って電源電圧ノードＩＯ＿ＶＤＥの電圧まで振幅を増幅し、制御信号φを出力する。入力信号Ａ１と制御信号φとの位相関係は重要であり、入力信号Ａ１の立ち上がりエッジに対する制御信号φの立り下がりエッジの遅延時間Δｔは、後述の最適な遅延時間が存在する。入出力バッファ１１１の出力信号Ｂ１がローレベル（Ｌ）からハイレベル（Ｈ）に変化する期間２０３では、制御信号φは、前もってハイレベルになっている必要がある。その後、制御信号φがハイレベルからローレベルに変化し、ローレベル期間２０２ではスイッチ１２４がオンし、２系統の電流パス７２１及び７２２（図７（Ｂ））が設けられる。
【００４４】
図９（Ａ）は図１のインターフェース回路の一部の回路の構成例を示す図であり、図９（Ｂ）は図９（Ａ）の回路の電圧波形例を示す図であり、図９（Ｃ）は図９（Ａ）の回路の電流波形例を示す図である。図９（Ｃ）の電流ＩＬは、図９（Ａ）の電流ＩＬ１及びＩＬ２の合成電流を示す。
【００４５】
入出力バッファ１１１の出力端子には、伝送路９０１が接続されている。パッケージ寄生インダクタＬｐ１は、外部電源電圧ノードＶＤＤ及び内部電源電圧ノードＩＯ＿ＶＤＤ間に接続されている。また、パッケージ寄生インダクタＬｐ２は、外部基準電位ノードＶＳＳ及び内部基準電位ノードＩＯ＿ＶＳＳ間に接続されている。
【００４６】
ここでは、制御信号φを理想系で与えている場合の回路の動作メカニズムを説明するために電流の流れを示す。入力信号Ａ１がローレベルからハイレベルに変化すると、出力信号Ｂ１もローレベルからハイレベルに変化する。このとき、電源電圧ノードＩＯ＿ＶＤＥを通って、伝送路９０１及び外部負荷コンデンサ７１４（図７（Ｂ））に充電電流ＩＬ１が流れる。実際には、多ビットの同時スイッチングであるので、第１の電源電圧ノードＶＤＥからの給電流ＩＶＤＥ及び第２の電源電圧ノードＶＤＥ１からの給電流ＩＳＰの合計電流量は、充電電流ＩＬ１よりも数倍多くなる。
【００４７】
入力信号Ａ１がローレベルからハイレベルに変化し、適切な遅延時間Δtで、制御信号φがハイレベルからローレベルに変化すると、スイッチ１２４がオンとなり、第２の電源電圧ノードＶＤＥ１の昇圧電圧からの電流ＩＳＰの供給が始まる。電流ＩＶＤＥ及びＩＳＰの正負の向きが変化するのは、電源電圧ノードＩＯ＿ＶＤＥが基準となる３．３Ｖ（代表値）に比べ、オーバーシュート及びアンダーシュートしながら変化するためであり、電源電圧ノードＩＯ＿ＶＤＥの電圧がオーバーシュートしている場合は第１の電源電圧ノードＶＤＥに電流が向かい（負の電流）、電源電圧ノードＩＯ＿ＶＤＥの電圧がアンダーシュートしている場合には第１の電源電圧ノードＶＤＥから負荷に向かって正の電流が流れていることになる。
【００４８】
入力信号Ａ１がハイレベルからローレベルに変化すると、電流ＩＬ２が外部負荷コンデンサ７１４（図７（Ｃ））から伝送路９０１を介して基準電位ノードＶＳＳに流れる。
【００４９】
図１０は、入力信号Ａ１に対する制御信号φの遅延時間Δｔのシミュレーション結果を示す図である。図２、図６（Ｂ）、図９（Ａ）に示すように、入力信号Ａ１がローレベルからハイレベルに変化してから遅延時間Δｔ経過後に、制御信号φがハイレベルからローレベルに変化する。図１０の横軸は、インターフェース回路のサイクルタイムｔＣＫ［ｎｓ］（図２）を示す。遅延時間１００１は、横軸のサイクルタイムｔＣＫに対する最適な遅延時間Δｔを示す。電源電圧差１００２は、最適な遅延時間１００１における電源電圧ノードＩＯ＿ＶＤＥの最大値と最小値との差分［Ｖ］を示す。シミュレーションの結果、遅延時間１００１は、短すぎても長すぎても不適切であり、最適値が存在することが分かった。図１の遅延器１５０は、サイクルタイムｔＣＫに対する最適な遅延時間Δｔを記憶するテーブルを有し、インターフェース回路のサイクルタイムｔＣＫを基に遅延時間Δｔを決定し、その決定した遅延時間Δｔに対応する遅延素子１４１〜１４５をセレクタ１４６により選択する。遅延素子１４１〜１４５の中の選択された遅延素子の遅延時間は、上記の決定した遅延時間Δｔに対応する。ＳＳＮは、同時同方向のスイッチングが重なった時がワーストケースであるため、インターフェース回路の入力データＡ１の遷移方向は考えずに、インターフェース回路の最高周波数だけで考えて回路設計を行う。実際の集積回路装置の動作においても、インターフェース回路のサイクルタイム（動作周波数）ｔＣＫからテーブルルックアップ的に遅延時間Δｔを決める。第１の制御回路１２７は、入出力バッファ１１１の入力信号Ａ１がローレベルからハイレベルに立ち上がると、遅延時間Δｔ経過後にスイッチ１２４をオフからオンに切り換える。
【００５０】
図２１（Ａ）は、図１の遅延器１５０の入出力信号を示す図である。遅延器１５０は、入力信号Ｃ１、６ビットのサイクルタイムｔＣＫ、システムクロック信号ＣＬＫｓ及び更新信号ＵＤを入力し、信号Ｃ２を出力する。
【００５１】
図２１（Ｂ）は、図２１（Ａ）の遅延器１５０内のレジスタ２１０１及び遅延コード生成回路２１０２の構成例を示す図である。レジスタ２１０１は、更新信号ＵＤがハイレベルになると、システムクロック信号ＣＬＫｓに同期して、６ビットのサイクルタイムｔＣＫをラッチし、ラッチしたサイクルタイムｔＣＫを遅延コード生成回路２１０２に出力する。サイクルタイムｔＣＫは、６ビット２進数の整数で表現され、例えば「０００１００」は４ｎｓを示し、「１００１１０」は３８ｎｓを示す。遅延コード生成回路２１０２は、図２１（Ｃ）のテーブルを有し、レジスタ２１０１により出力されるサイクルタイムｔＣＫを入力し、３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を出力する。
【００５２】
図２１（Ｃ）は、図２１（Ｂ）の遅延コード生成回路２１０２内のテーブルの構成例を示す図である。テーブルは、図１０の遅延時間１００１に対応し、サイクルタイムｔＣＫに対応する３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を記憶する。テーブルには、遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］に対応する遅延時間Δｔを示す。遅延コード生成回路２１０２は、サイクルタイムｔＣＫを入力すると、サイクルタイムｔＣＫに対応する３ビットの遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を出力する。
【００５３】
図２２（Ａ）は、図２１（Ａ）の遅延器１５０内の選択信号生成回路の構成例を示す図である。選択信号生成回路は、図２１（Ｂ）の遅延コード生成回路２１０２から遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］を入力する。
【００５４】
論理積（ＡＮＤ）回路２２０１は、遅延コードＤＬＹ＿ＣＯＤＥ［０］，ＤＬＹ＿ＣＯＤＥ［１］，ＤＬＹ＿ＣＯＤＥ［２］がすべて「０」のときにハイレベルの選択信号ＳＥＬ０を出力し、それ以外ではローレベルの選択信号ＳＥＬ０を出力する。インバータ２２１１は、選択信号ＳＥＬ０の論理反転信号を選択信号ＸＳＥＬ０として出力する。
【００５５】
論理積回路２２０２は、遅延コードＤＬＹ＿ＣＯＤＥ［０］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［１］及びＤＬＹ＿ＣＯＤＥ［２］が「０」のときにハイレベルの選択信号ＳＥＬ１を出力し、それ以外ではローレベルの選択信号ＳＥＬ１を出力する。インバータ２２１２は、選択信号ＳＥＬ１の論理反転信号を選択信号ＸＳＥＬ１として出力する。
【００５６】
論理積回路２２０３は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及びＤＬＹ＿ＣＯＤＥ［２］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［１］が「１」のときにハイレベルの選択信号ＳＥＬ２を出力し、それ以外ではローレベルの選択信号ＳＥＬ２を出力する。インバータ２２１３は、選択信号ＳＥＬ２の論理反転信号を選択信号ＸＳＥＬ２として出力する。
【００５７】
論理積回路２２０４は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及び遅延コードＤＬＹ＿ＣＯＤＥ［１］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［２］が「０」のときにハイレベルの選択信号ＳＥＬ３を出力し、それ以外ではローレベルの選択信号ＳＥＬ３を出力する。インバータ２２１４は、選択信号ＳＥＬ３の論理反転信号を選択信号ＸＳＥＬ３として出力する。
【００５８】
論理積回路２２０５は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及び遅延コードＤＬＹ＿ＣＯＤＥ［１］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［２］が「１」のときにハイレベルの選択信号ＳＥＬ４を出力し、それ以外ではローレベルの選択信号ＳＥＬ４を出力する。インバータ２２１５は、選択信号ＳＥＬ４の論理反転信号を選択信号ＸＳＥＬ４として出力する。
【００５９】
論理積回路２２０６は、遅延コードＤＬＹ＿ＣＯＤＥ［０］及びＤＬＹ＿ＣＯＤＥ［２］が「１」、遅延コードＤＬＹ＿ＣＯＤＥ［１］が「０」のときにハイレベルの選択信号ＳＥＬ５を出力し、それ以外ではローレベルの選択信号ＳＥＬ５を出力する。インバータ２２１６は、選択信号ＳＥＬ５の論理反転信号を選択信号ＸＳＥＬ５として出力する。
【００６０】
論理積回路２２０７は、遅延コードＤＬＹ＿ＣＯＤＥ［０］が「０」、遅延コードＤＬＹ＿ＣＯＤＥ［１］及びＤＬＹ＿ＣＯＤＥ［２］が「１」のときにハイレベルの選択信号ＳＥＬ６を出力し、それ以外ではローレベルの選択信号ＳＥＬ６を出力する。インバータ２２１７は、選択信号ＳＥＬ６の論理反転信号を選択信号ＸＳＥＬ６として出力する。
【００６１】
図２２（Ｂ）は、図２１（Ａ）の遅延器１５０内の遅延素子２２２１〜２２２７及びＣＭＯＳスイッチ２２３１〜２２３７の構成例を示す図である。遅延素子２２２１〜２２２７は図１の遅延素子１４１〜１４５に対応し、ＣＭＯＳスイッチ２２３１〜２２３７は図１のセレクタ１４６に対応する。遅延素子２２２１は入力信号Ｃ１を０．１２ｎｓの遅延時間Δｔ遅延し、遅延素子２２２２は入力信号Ｃ１を０．２５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２３は入力信号Ｃ１を１．５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２４は入力信号Ｃ１を１．６３ｎｓの遅延時間Δｔ遅延し、遅延素子２２２５は入力信号Ｃ１を１．７５ｎｓの遅延時間Δｔ遅延し、遅延素子２２２６は入力信号Ｃ１を２．００ｎｓの遅延時間Δｔ遅延し、遅延素子２２２７は入力信号Ｃ１を２．１３ｎｓの遅延時間Δｔ遅延する。
【００６２】
ＣＭＯＳスイッチ２２３１〜２２３７は、それぞれ、選択信号ＳＥＬ０〜ＳＥＬ６がハイレベルになるとオンし、選択信号ＳＥＬ０〜ＳＥＬ６がローレベルになるとオフする。選択信号ＳＥＬ０〜ＳＥＬ６のうちのいずれか１つだけがハイレベルになり、残りはローレベルになる。選択信号ＳＥＬ０〜ＳＥＬ６がそれぞれハイレベルになると、それぞれ、遅延素子２２２１〜２２２７の出力信号が出力信号Ｃ２として出力される。すなわち、遅延器１５０は、サイクルタイムｔＣＫに応じて、遅延素子２２２１〜２２２７のうちのいずれか１個を選択し、選択した遅延素子の出力信号を出力信号Ｃ２として出力する。第１の制御回路１２７は、選択信号ＳＥＬ０〜ＳＥＬ６に応じて、複数の遅延時間０．１２ｎｓ〜２．１３ｎｓの中から１つを選択して遅延時間Δｔを設定することができる。
【００６３】
図１１（Ａ）はスイッチ１２４が常にオフの場合の回路動作波形例を示す図であり、図１１（Ｂ）は制御信号φに応じてスイッチ１２４が動作する場合の回路動作波形例を示す図である。図１１（Ａ）の場合、入力信号Ａ１が入力され、それから遅れること２．５ｎｓほど経ってから信号Ｂ１が入出力バッファ１１１から出力される。図９（Ａ）の伝送路９０１の末端の信号Ｅ１は、それから更に５００ｐｓ程度遅れて後段のデバイスに到達する。波形では、出力信号Ｂ１の波形に段や乱れが生じているが、これは抵抗が低く、ＬとＣで特性が決定付けられる伝送路９０１の特有の現象で、線路のインピーダンス整合条件・信号反射現象から生じるものである。電源電圧ノードＩＯ＿ＶＤＥは、入力信号Ａ１がローレベルからハイレベルに変化した時点、ハイレベルからローレベルに変化した時点で大きく揺らいでいるが、ハイレベル区間（図７（Ｂ）のｐチャネル電界効果トランジスタ７１２がオンで負荷コンデンサ７１４を充電）、ローレベル区間（図７（Ｃ）のｎチャネル電界効果トランジスタ７１３がオンで負荷コンデンサ７１４が放電）での電源電圧ノードＩＯ＿ＶＤＥの揺れの特徴が読み取りにくい。
【００６４】
これに対し、図１１（Ｂ）の場合、入力信号Ａ１が入力され、それから遅れること２．５ｎｓほど経ってから信号Ｂ１が入出力バッファ１１１から出力される。信号Ｂ１が入出力バッファ１１１から出力される時間よりも少しだけ短い遅延時間Δｔで、制御信号φがハイレベルからローレベルに変化する。制御信号φがローレベルになると、スイッチ１２４がオンとなり、第２の電源電圧ノードＶＤＥ１と電源電圧ノードＩＯ＿ＶＤＥがスイッチ１２４を介して接続される。この結果、第２の電源電圧ノードＶＤＥ１が電源電圧ノードＩＯ＿ＶＤＥを補う形で、電源電圧が供給され、図１１（Ａ）の場合に比べて、電源電圧ノードＩＯ＿ＶＤＥの電圧が揺れない波形を実現することができる。
【００６５】
図１２（Ａ）は、出力信号Ｂ１の電圧波形例を示す図である。出力信号１２０１は制御信号φに応じてスイッチ１２４が動作する場合の出力信号Ｂ１であり、出力信号１２０２はスイッチ１２４が常にオフの場合の出力信号Ｂ１である。出力信号１２０２の時の電源電圧ノードＩＯ＿ＶＤＥの電圧の方が電圧波形１２０１の時の電源電圧ノードＩＯ＿ＶＤＥの電圧よりも電源品質が悪いために、電源電圧ノードＩＯ＿ＶＤＥに乗る電源電圧のオーバーシュート及びアンダーシュートが出力信号１２０２の波形にも転写されている。出力信号１２０１の波形では、電源電圧ノードＩＯ＿ＶＤＥが回路機構により安定化されているため、出力信号１２０１にノイズが現れてくることはない。波形に出る段々は、伝送路９０１の特有のものであり、取り除くことは出来ない。
【００６６】
図１２（Ｂ）は、図９（Ａ）の伝送路９０１の末端の信号Ｅ１の電圧波形例を示す図である。電圧波形１２１１は制御信号φに応じてスイッチ１２４が動作する場合の信号Ｅ１の電圧波形であり、電圧波形１２１２はスイッチ１２４が常にオフの場合の信号Ｅ１の電圧波形である。
【００６７】
伝送路末端信号Ｅ１の波形は、伝送路９０１がローパスフィルタとして働くため、出力信号Ｂ１に乗る品質の悪い高周波のツノは全て取り除かれ、角の取れた波形となる。伝送路末端信号１２１２の波形に比べ、伝送路末端信号１２１１の波形の方がＶｃｃ／２のハイレベル幅が長く確保できていることが読み取れる。ハイレベル幅が改善した理由は、ハイレベルを維持しているのは、図７（Ｂ）のｐチャネル電界効果トランジスタ７１２がオンしている動作で、ｐチャネル電界効果トランジスタ７１２が電源電圧ノードＩＯ＿ＶＤＥに接続されているからである。本実施形態は、電源電圧ノードＩＯ＿ＶＤＥ側の回路補償技術であって、基準電位ノードＩＯ＿ＶＳＳ側の品質改善となる図７（Ｃ）のｎチャネル電界効果トランジスタ７１３の動作によるローレベル幅を救うものではない。ただし、ハイレベル幅が理想的になれば、おのずとローレベル幅が狭まり、伝送路末端信号１２１１のデューティ比は５０％に近づく。
【００６８】
（第２の実施形態）
図１３は第２の実施形態によるインターフェース回路の構成例を示す図であり、図１４は図１３のインターフェース回路の動作例を示すタイミングチャートである。図１３の回路は、図１の回路に対して、ＦＩＦＯレジスタ１３００〜１３０ｎ、２ビットシフトレジスタ１３１１〜１３１ｎ、デコーダ１３２１〜１３２ｎ、多数決回路１３３１、レジスタ１３３２及びインバータ１３３３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００６９】
第１の制御回路１２７は、２ビットレジスタ１３１１〜１３１ｎ、デコーダ１３２１〜１３２ｎ、多数決回路１３３１、レジスタ１３３２、インバータ１３３３、遅延器１５０及びレベルシフト回路１４７を有する。インバータ１３３３は、クロック信号ＣＫ１を論理反転したクロック信号ＣＫ４を出力する。
【００７０】
ＦＯＦＯレジスタ１３００は、クロック信号ＣＫ１に同期して、外部クロック信号をフリップフロップ１２２に出力する。ＦＯＦＯレジスタ１３０１〜１３０ｎは、クロック信号ＣＫ１に同期して、入力信号をフリップフロップ１０１〜１０ｎに出力する。例えば、ＦＩＦＯレジスタ１３０１は、入力信号Ｄ１を出力する。２ビットシフトレジスタ１３１１〜１３１ｎは、それぞれ、クロック信号ＣＫ１に同期して、ＦＩＦＯレジスタ１３０１〜１３０ｎの出力信号をビットシフトし、２ビットの信号を記憶する。例えば、２ビットシフトレジスタ１３１１は、入力シリアル信号Ｄ１を入力し、２ビットのパラレル信号Ｄ２及びＤ３を出力する。デコーダ１３２１〜１３２ｎは、それぞれ、２ビットシフトレジスタ１３１１〜１３１ｎの出力信号を入力し、信号Ｄ１の立ち上がりエッジ又は立ち下がりエッジを検出し、検出信号Ｄ４１〜Ｄ４ｎを出力する。信号Ｄ１がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、各検出信号Ｄ４１〜Ｄ４ｎがハイレベルになり、信号Ｄ１がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、各検出信号Ｄ４１〜Ｄ４ｎがローレベルになる。多数決回路１３３１は、検出信号Ｄ４１〜Ｄ４ｎを入力し、ｎ個の入力信号Ｄ１のうちのハイレベルからローレベルに変化している信号が多いときにはハイレベルの信号Ｄ５を出力し、ローレベルからハイレベルに変化している信号が多いときにはローレベルの信号Ｄ５を出力する。レジスタ１３３２は、クロック信号ＣＫ４に同期して、信号Ｄ５をラッチし、ラッチした信号Ｄ６を遅延器１５０に出力する。遅延器１５０は、サイクルタイムｔＣＫに応じた遅延時間Δｔで、信号Ｄ６を遅延し、出力する。レベルシフト回路１４７は、遅延器１５０の出力信号をレベルシフトし、制御信号φをスイッチ１２４に出力する。第２の制御回路１２８は、クロック信号ＣＫ１を入力し、クロック信号ＣＮＴＬを出力する。
【００７１】
図１３では、入出力バッファ１１１のみを示すが、図１と同様に、実際には入出力バッファ１１２〜１１ｎも接続されている。ＦＩＦＯレジスタ１３００〜１３０ｎとフリップフロップ１０１〜１０ｎ，１２２は、共に周期がｔＣＫ／２のクロック信号ＣＫ１に同期して動作する。２ビットシフトレジスタ１３１１〜１３１ｎは、ＦＩＦＯレジスタ１３０１〜１３０ｎの出力信号Ｄ１を入力し、前回のデータＤ２及び今回のデータＤ３の２ビットデータを出力する。デコーダ１３２１〜１３２ｎは、前回のデータＤ２と今回のデータＤ３とを比較し、データの変化がハイレベルからローレベルへの変化、又はローレベルからハイレベルへの変化を検出し、検出信号Ｄ４１〜Ｄ４ｎを出力する。検出信号Ｄ４１〜Ｄ４ｎは、例えば、１６ビットバスの場合には１６信号分になる。
【００７２】
ＳＳＮの動作は、信号内の同時同方向の遷移数に依存するため、ハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移のいずれが多かったかを多数決回路１３３１で判定する。同数の場合は、引き分けとし、ローレベルからローレベルへの遷移及びハイレベルからハイレベルへの遷移と同様に、制御しないものとする。多数決回路１３３１は、多数決をとって、１本の信号Ｄ５を出力する。レジスタ１３３２は、クロック信号ＣＫ４に同期して、信号Ｄ５をラッチし、ラッチした信号を信号Ｄ６として出力する。信号Ｄ６は、遅延器１５０及びレベルシフト回路１４９を介して、制御信号φとして出力される。第１の実施形態と同様に、制御信号φは、入力信号Ｄ１に対して最適な遅延時間Δｔを有する。
【００７３】
図１４を参照しながら、図１３の回路の動作を説明する。ＦＩＦＯレジスタ１３００〜１３０ｎは、パラレルインターフェース回路の場合、ビット数＋制御信号数分だけ存在し、クロック信号ＣＫ１に同期して動作する。２ビットシフトレジスタ１３１１〜１３１ｎは、クロック信号ＣＫ１に同期して、前回の１ビットデータＤ２と今回の１ビットデータＤ３を蓄え、前回のデータＤ２と今回のデータＤ３を出力する。
【００７４】
データ遷移方向デコーダ１３２１〜１３２ｎは、それぞれ、２ビットシフトレジスタ１３１１〜１３１ｎの出力データＤ２，Ｄ３をクロック信号ＣＫ４のエッジで取得し、信号Ｄ１の遷移がハイレベルからローレベルへの遷移、ローレベルからハイレベルへの遷移のいずれであるかを検出する。ここで、ハイレベルからハイレベルへの遷移及びローレベルからローレベルへの遷移については、ＳＳＮの発生要因には成り得ないために考えない。
【００７５】
データ遷移方向デコーダ出力信号Ｄ４１〜Ｄ４ｎは、ハイレベルからローレベルへの遷移方向又はローレベルからハイレベルへの遷移方向であった場合に、クロック信号ＣＫ４に同期して出力される。
【００７６】
多数決回路１３３１は、データ遷移方向がパラレルポートの総ビット数の半分よりも大きいか小さいかを判別する。例えば、図２２（Ａ）の回路と同様に、５ビットの場合、３ビットの組み合わせ論理でハイレベルを検出できるように３入力論理積回路で全ての信号の組み合わせ論理を作成し、続いてその論理積回路の結果を論理和回路で演算することにより、多数決回路１３３１を構成することができる。レジスタ１３３２は、多数決回路１３３１の出力信号Ｄ５を入力し、クロック信号ＣＫ４に同期して、信号Ｄ６を遅延器１５０に出力する。遅延器１５０以降の動作は、第１の実施形態と同様である。
【００７７】
図１５は、図１３の２ビットシフトレジスタ１３１１，１３１２及びデコーダ１３２１，１３２２の構成例を示す図である。２ビットシフトレジスタ１３１１，１３１２及びデコーダ１３２１，１３２２の構成例を説明するが、２ビットシフトレジスタ１３１３〜１３１ｎ及びデコーダ１３２３〜１３２ｎの構成も同様である。２ビットシフトレジスタ１３１１及び１３１２は、それぞれ、レジスタ１５０１及び１５０２を有する。デコーダ１３２１及び１３２２は、それぞれ、論理積回路１５０３，１５０４、ｐチャネル電界効果トランジスタ１５０５、ｎチャネル電界効果トランジスタ１５０６及びレジスタ１５０７を有する。
【００７８】
２ビットシフトレジスタ１３１１の入力端子ｄｉｎに、ローレベルからハイレベルに立ち上がる信号が入力される場合を例に説明する。その場合、レジスタ１５０１はハイレベルの信号を出力し、レジスタ１５０２はローレベルの信号を出力する。すると、論理積回路１５０３はローレベルの信号を出力し、論理積回路１５０４はハイレベルの信号を出力する。すると、レジスタ１５０７は、ローレベルの信号を入力し、ローレベルの信号を出力する。このように、ローレベルからハイレベルに立ち上がる信号が２ビットシフトレジスタ１３１１に入力されると、デコーダ１３２１はローレベルの信号を出力する。
【００７９】
次に、２ビットシフトレジスタ１３１２の入力端子ｄｉｎに、ハイレベルからローレベルに立ち下がる信号が入力される場合を例に説明する。その場合、レジスタ１５０１はローレベルの信号を出力し、レジスタ１５０２はハイレベルの信号を出力する。すると、論理積回路１５０３はハイレベルの信号を出力し、論理積回路１５０４はローレベルの信号を出力する。すると、レジスタ１５０７は、ハイレベルの信号を入力し、ハイレベルの信号を出力する。このように、ハイレベルからローレベルに立ち下がる信号が２ビットシフトレジスタ１３１２に入力されると、デコーダ１３２２はハイレベルの信号を出力する。
【００８０】
図１６は、図１３の多数決回路１３３１の動作例を説明するためのタイミングチャートである。８個のデコーダ１３２１〜１３２８を有する場合を例に説明する。デコーダ１３２１〜１３２８は、クロック信号ＣＫ４の立ち上がりエッジに同期して、信号Ｄ４１〜Ｄ４８を出力する。多数決回路１３３１は、信号Ｄ４１〜Ｄ４８を入力し、クロック信号ＣＫ１の立ち上がりエッジに同期して、信号Ｄ５を出力する。８ビットパラレルインターフェース回路の場合、多数決回路１３３１の閾値は、８÷２＋１＝５である。多数決回路１３３１は、信号Ｄ４１〜Ｄ４８のうちの５個以上の信号がハイレベルであるときにはハイレベルを出力し、５個未満の信号がハイレベルであるときにはローレベルを出力する。
【００８１】
８個の信号Ｄ１のうち、５個以上の信号がハイレベルからローレベルに立ち下がったときには、多数決回路１３３１はハイレベルの信号Ｄ５を出力する。すると、遅延時間Δｔ経過後、制御信号φはハイレベルになり、スイッチ１２４はオフする。
【００８２】
これに対し、８個の信号Ｄ１のうち、４個以上の信号がローレベルからハイレベルに立ち上がったときには、多数決回路１３３１はローレベルの信号Ｄ５を出力する。すると、遅延時間Δｔ経過後、制御信号φはローレベルになり、スイッチ１２４はオンする。
【００８３】
第１の制御回路１２７は、複数の入出力バッファ１１１〜１１ｎの入力信号の遷移方向に応じて、スイッチ１２４を制御する。これにより、電源電圧ノードＩＯ＿ＶＤＥのノイズを低減し、出力信号Ｂ１〜Ｂ８のノイズを低減することができる。
【００８４】
（第３の実施形態）
図１７は、第３の実施形態によるインターフェース回路の構成例を示す図である。図１７の回路は、図１の回路に対して、２分周器１７０１、バッファ１７０２及び出力バッファ（第２のバッファ）１７０４を追加し、第１の制御回路１２７の構成を変更したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００８５】
２分周器１７０１は、クロック信号ＣＫ１を２分周して出力する。バッファ１７０２は、２分周器１７０１の出力信号を増幅して出力する。フリップフロップ１０１〜１０ｎは、バッファ１７０２の出力信号の立ち上がりエッジに同期して動作する。フリップフロップ１２２は、バッファ１７０２の出力信号の立ち下がりエッジに同期して動作する。出力バッファ１７０４は、入出力バッファ１１１の出力信号Ｂ１を増幅して出力する。
【００８６】
第１の制御回路１２７は、否定論理積（ＮＡＮＤ）回路１７０３及びレベルシフト回路１４７を有する。否定論理積回路１７０３は、出力バッファ１７０４の出力信号及び信号Ａ１の否定論理積信号を出力する。レベルシフト回路１４７は、第１の実施形態と同様に、否定論理積回路１７０３の出力信号をレベルシフトし、制御信号φをスイッチ１２４に出力する。
【００８７】
本実施形態は、第１の実施形態に対して、スイッチ１２４の制御信号φの生成方法が異なる。本実施形態のパラレルインターフェース回路は、入出力バッファ１１１及び出力バッファ１７０４を有する双方向入出力バッファを有する。図１７では、簡略化のため１ビットの出力バッファ１７０４のみを示すが、すべてのビットに出力バッファを設けることができる。双方向入出力バッファは、入出力バッファ１１１と出力バッファ１７０４が半導体チップ内部の信号Ｂ１のノードを共有化している。出力バッファ１７０４の出力信号は、出力バッファ１７０４のスイッチングによる応答遅延と、入出力バッファ１１１のスイッチングによる応答遅延との和の遅延を有するため、実際の伝送路負荷が接続された場合のリアルな遅延を伺い知ることが出来る。
【００８８】
否定論理積回路１７０３は、入出力バッファ１１１の入力信号Ａ１と、出力バッファ１７０４の出力信号との否定論理積信号を出力する。レベルシフト回路１４７は、否定論理積回路１７０３の出力信号をレベルシフトして、制御信号φをスイッチ１２４に出力することにより、第１の実施形態に対して、部品点数の削減が行える。
【００８９】
図１８（Ａ）は図１７の回路の一部の回路を示し、図１８（Ｂ）は図１８（Ａ）の回路の動作例を示すタイミングチャートであり、図１８（Ｃ）は図１８（Ａ）の回路のシミュレーション結果を示す波形図である。レベルシフト回路１４７は、図８と同じ構成を有する。信号Ａ１は、入出力バッファ１１１の入力信号である。信号Ｘ１は、出力バッファ１７０４の出力信号である。信号ｎ２００１は、否定論理積回路１７０３の出力信号である。信号ｎ２００２は、ｐチャネル電界効果トランジスタＭＰ４のドレイン及びｎチャネル電界効果トランジスタＭＮ４のドレインの相互接続点の信号である。制御信号φは、スイッチ１２４の制御信号である。
【００９０】
本実施形態では、否定論理積回路１７０３は、入出力バッファ１１１の入力信号Ａ１と出力バッファ１７０４の出力信号Ｘ１との否定論理積信号ｎ２００１を出力する。信号ｎ２００２は、信号ｎ２００１に対して、論理反転し、１．２Ｖの振幅から３．３Ｖの振幅にレベルシフトした信号である。制御信号φは、信号ｎ２００２を論理反転した信号である。これにより、制御信号φは、入力信号Ａ１に対して遅延時間Δｔの遅延を有する。
【００９１】
本実施形態は、インターフェース回路の動作タイミングが１００ＭＨｚ（ダブルデータレートの場合には２００Ｍｂｐｓ）以下と低い場合に適用できる。入出力バッファ１１１の入力信号Ａ１とそれより少しだけ遅れて戻ってくる信号Ｘ１との否定論理積信号ｎ２００１は、ずれているお互いの信号Ａ１及びＸ１のハイレベルパルス幅の重なり部分で、ローレベル幅が生み出される。高速になると、そもそもの信号Ａ１のハイレベル幅に比べ、入出力バッファ１１１の遅延と出力バッファ１７０４の遅延との和が大きくなるため、ハイレベル幅の重なりが細くなり、制御信号φのローレベル幅が狭くなり、スイッチ１２４がオンになって電源電圧ノードＩＯ＿ＶＤＥの変動を抑える期間が短くなり、効果が出にくい。
【００９２】
図１９は、図１７の回路のシミュレーション結果を示す波形図である。電圧ＩＯ＿ＶＤＥ１は、制御信号φに応じてスイッチ１２４を制御した場合の電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。電圧ＩＯ＿ＶＤＥ２は、スイッチ１２４が常にオフの場合の電源電圧ノードＩＯ＿ＶＤＥの電圧を示す。第１の制御回路１２７は、入出力バッファ１１１の入力信号Ａ１及び出力バッファ１７０４の出力信号Ｘ１を基にスイッチ１２４の制御信号φを生成する。スイッチ制御した電圧ＩＯ＿ＶＤＥ１は、スイッチ制御しない電圧ＩＯ＿ＶＤＥ２に比べ、電源電圧ノードＩＯ＿ＶＤＥの電圧変動が抑制されていることがよくわかる。
【００９３】
図２０（Ａ）は第２の実施形態の制御信号φに応じてスイッチ１２４を制御した場合のシミュレーション結果を示す波形図であり、図２０（Ｂ）はスイッチ１２４が常にオフの場合のシミュレーション結果を示す波形図である。図２０（Ｃ）は、１６７ＭＨｚにおける伝送路末端信号Ｅ１（図９（Ａ））のシミュレーション結果を示す波形図である。波形２００１は、図２０（Ａ）の場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２００３に対して広くなっている。波形２００２は、図２０（Ｂ）の場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２００３に対して狭くなっている。
【００９４】
第１〜第３の実施形態によれば、スイッチ１２４を制御することにより、入出力バッファ１１１〜１１ｎが同時同方向スイッチングをする際の電源電圧ノードＩＯ＿ＶＤＥの電圧変動を抑えることができる。特に、入力信号Ａ１に対する制御信号φの遅延時間Δｔを適切に設定することが重要である。
【００９５】
遅延時間Δｔが適切に設定されると、電源電圧ノードＩＯ＿ＶＤＥの電圧の揺れは最小になり、スイッチ制御した伝送路末端信号Ｅ１の波形２００１は、スイッチ制御しない伝送路末端信号Ｅ１の波形２００２よりもアイパターンが開く傾向にある。このアイパターンの開きは、セットアップ側のマージンを大きく広げる効果があり、外部インターフェース回路の高速化を実現することができる。
【００９６】
図２０（Ｄ）は、高速伝送の２５０ＭＨｚにおける伝送路末端信号Ｅ１（図９（Ａ））のシミュレーション結果を示す波形図である。波形２０１１は、制御信号φに応じてスイッチ１２４を制御した場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２０１３に対して広くなっている。波形２０１２は、スイッチ１２４が常にオフの場合の伝送路末端信号Ｅ１の電圧波形であり、アイマスク２０１３に対して狭くなっている。スイッチ制御しない波形２０１２は、ＳＳＮの影響でアイパターンが潰れている。これに対し、スイッチ制御した波形２０１１は、高速伝送においても波形が綺麗になっている。このように、本実施形態は、伝送不可能だと思われていたＬＶＣＭＯＳ伝送においても、高速化の壁を乗り越えられる可能性を持っている。
【００９７】
第１〜第３の実施形態によれば、スイッチ１２４をオンすることにより、入出力バッファ１１１等は、第１の電源電圧ノードＶＤＥ及び第２の電源電圧ノードＶＤＥ１から電源電圧の供給を受けることにより、ノイズを低減することができる。
【００９８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９９】
１０１〜１０ｎ，１２２ フリップフロップ
１１１〜１１ｎ，１２３ 入出力バッファ
１２１ ロジック回路
１２４ スイッチ
１２５ 昇圧回路
１２６ 制御回路
１２７ 第１の制御回路
１２８ 第２の制御回路
１２９〜１３１ バッファ
１３２ ２分周器
１３３ インバータ
１４１〜１４５ 遅延素子
１４６ セレクタ
１４７ レベルシフト回路
１４８ バッファ
１４９ レベルシフト回路
１５０ 遅延器
【特許請求の範囲】
【請求項１】
電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファと、
第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチと、
前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路と
を有することを特徴とするインターフェース回路。
【請求項２】
さらに、前記第１の電源電圧ノードの電圧を昇圧し、前記昇圧した電圧を前記第２の電源電圧ノードに出力する昇圧回路を有することを特徴とするインターフェース回路。
【請求項３】
前記第１の制御回路は、選択信号に応じて、複数の遅延時間の中から１つを選択して前記遅延時間を設定することを特徴とする請求項１又は２記載のインターフェース回路。
【請求項４】
前記第１のバッファを複数有し、
前記第１の制御回路は、前記複数の第１のバッファの入力信号の遷移方向に応じて、前記スイッチを制御することを特徴とする請求項１〜３のいずれか１項に記載のインターフェース回路。
【請求項５】
さらに、前記第１のバッファの出力信号を増幅する第２のバッファを有し、
前記第１の制御回路は、前記第１のバッファの入力信号及び前記第２のバッファの出力信号を基に前記スイッチの制御信号を生成することを特徴とする請求項１又は２記載のインターフェース回路。
【請求項１】
電源電圧端子が第１の電源電圧ノードに接続され、入力信号を増幅する第１のバッファと、
第２の電源電圧ノード及び前記第１のバッファの電源電圧端子間に接続されるスイッチと、
前記第１のバッファの入力信号がローレベルからハイレベルに立ち上がると、遅延時間経過後に前記スイッチをオフからオンに切り換える第１の制御回路と
を有することを特徴とするインターフェース回路。
【請求項２】
さらに、前記第１の電源電圧ノードの電圧を昇圧し、前記昇圧した電圧を前記第２の電源電圧ノードに出力する昇圧回路を有することを特徴とするインターフェース回路。
【請求項３】
前記第１の制御回路は、選択信号に応じて、複数の遅延時間の中から１つを選択して前記遅延時間を設定することを特徴とする請求項１又は２記載のインターフェース回路。
【請求項４】
前記第１のバッファを複数有し、
前記第１の制御回路は、前記複数の第１のバッファの入力信号の遷移方向に応じて、前記スイッチを制御することを特徴とする請求項１〜３のいずれか１項に記載のインターフェース回路。
【請求項５】
さらに、前記第１のバッファの出力信号を増幅する第２のバッファを有し、
前記第１の制御回路は、前記第１のバッファの入力信号及び前記第２のバッファの出力信号を基に前記スイッチの制御信号を生成することを特徴とする請求項１又は２記載のインターフェース回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−２１５９７（Ｐ２０１３−２１５９７Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４８０１（Ｐ２０１１−１５４８０１）
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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