【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路等を提供すること。
【解決手段】比較される入力電圧が印加される入力端子IN1,2と、入力端子から供給された電圧を電流に変換する電圧電流変換部A,Bと、電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータA,Bと、クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、バッファ回路の信号を外部に出力する１つ以上の出力端子Out1と、電圧変換部を動作させる一対の第一のスイッチM７，８と、クロスカップルインバータを動作させるための一対の第二のスイッチM１１，１２と、第一のスイッチのオンタイミングと異なるタイミングで第二のスイッチをオフにする遅延回路と、を有することを特徴とするコンパレータ回路を提供する。 （もっと読む）

【課題】消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路の提供を図る。
【解決手段】複数のトランジスタＭ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２を有する電圧比較回路であって、該複数のトランジスタの少なくとも１つの第１トランジスタＭ１（Ｍ２）は、制御端子と、該制御端子に供給される信号の電圧Ｖi+（Ｖi-）により接続が制御される第１および第２端子と、第１スイッチＳ２ｐ（Ｓ２ｍ）を介して所定の電位線ＰＬ２に接続されると共に、第１容量Ｃ１（Ｃ２）の一端が接続されたボディと、を有するように構成する。 （もっと読む）

【課題】比較回路におけるメタステーブル状態による比較結果の判定時間を、劇的に改善することができる比較回路を提供する。
【解決手段】比較回路を、第１段目比較回路部と第２段目比較回路部の２段構成とする。第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはローレベルの出力電圧を比較出力として出力すると共に、比較判定ができない間は、ハイレベルとローレベルの出力電圧の中間値の出力電圧を、比較出力として出力する。第２段目比較回路部は、第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、第１段目比較回路部の比較出力を、前記中間値の出力電圧とは異なる値の比較用電圧と比較し、その比較判定結果に応じて比較出力を出力すると共に、その判定結果の比較出力を自己保持するようにする。 （もっと読む）

【課題】電源ノイズ耐性の優れ、かつ低消費電流でかつ多段接続が可能な増幅回路を実現する。
【解決手段】第１の電位変換用トランジスタ対（ＭＮ１，ＭＮ２）および第２のプリチャージトランジスタ対（ＭＰ３，ＭＰ４）を用いて電流／電圧変換用の容量素子（ＣＬ１，ＣＬ２）の対向電圧をそれぞれ第１の電源（ＶＤＤ）レベルおよび第２の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。この容量素子への電流供給停止後、第１のトランジスタ対（ＭＮ１，ＭＮ２）をオン状態、第２のトランジスタ対（ＭＰ３，ＭＰ４）をオフ状態に設定し、出力ノード（２ａ，２ｂ）の電圧のレベルシフトをして、出力信号（ＶＯＮ，ＶＯＰ）を生成する。 （もっと読む）

【課題】高速な応答性を有するラッチ機能付きのコンパレータを提供する。
【解決手段】比較増幅部２０は、正側ラインＬＰの信号および負側ラインＬＮの信号のレベルを比較し、比較結果をラッチする。第１インバータ２２は、その入力端子が正側ラインＬＰと接続され、その出力端子が負側ラインＬＮと接続される。第２インバータ２４は、その入力端子が負側ラインＬＮと接続され、その出力端子が正側ラインＬＰと接続される。
活性化スイッチ２６は、共通接続されたインバータ２２、２４の他方の電源端子に、電源電圧Ｖｄｄを出力して比較増幅部２０を不活性化する状態と、接地電圧ＶＧＮＤを出力して比較増幅部２０を活性化する状態と、を選択的に切りかえる。コンパレータＴＣは、比較増幅部２０が活性化された後のタイミングにおける正側ラインＬＰの信号ＯＰと負側ラインＬＮの信号ＯＮの少なくとも一方に応じた信号を出力する。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】比較器及びそれを備えるＡ／Ｄ変換器において、従来の比較器で存在する極性の異なる２つのクロック信号間のタイミングずれの問題を解消し、且つ、低電力動作を可能にする。
【解決手段】第１及び第２入力電圧信号、並びに、クロック信号が入力され、クロック信号に基づいて動作し、第１及び第２入力電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部と、第１及び第２出力電圧信号に基づいて動作し、第１及び第２入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部とを備える比較器、及び、それを複数備えるＡ／Ｄ変換器を提供する。 （もっと読む）

【課題】 入力電圧を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。第１選択回路８０は２値化信号を出力し、第２選択回路９０は遅れ２値化信号を出力する。ピークホールド回路３０は遅れ２値化信号に基づいてピーク電圧を減少させ、ボトムホールド回路４０は遅れ２値化信号に基づいてボトム電圧を増加させる。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることが可能となる。 （もっと読む）

【課題】
ＭＯＳトランジスタの閾値電圧の差によって発生するオフセット電圧の影響を軽減させ、比較精度の高いコンパレータ回路を提供する。
【解決手段】
各スイッチがオンにされているキャリブレーションモードにおいて、第１のキャパシタＣａおよび第２のキャパシタＣｂに、出力部５におけるプラス側とマイナス側の出力電圧を記憶させる。各スイッチがオフに切り替わり比較モードに移行すると、第１のＭＯＳトランジスタＭ６および第２のＭＯＳトランジスタＭ７のゲートに、キャパシタＣａおよびＣｂが記憶したそれぞれの電圧が印加されて補正電圧を基準としたラッチ動作の準備が整う。電流ラッチ回路２は、入力電圧と基準電圧の差を増幅させてＨＩＧＨまたはＬＯＷを出力する判定を行う。出力部５では、ＨＩＧＨまたはＬＯＷに応じた電圧差が生じ、これに応じた電流が流れる。 （もっと読む）

【課題】比較演算増幅回路やＡＤ変換回路において、回路規模や消費電力のさらなる低減を図る。
【解決手段】サンプルホールド回路５０３では、複数のサンプルホールド回路と信号選択回路により、ＡＤ変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないＡＤ変換においては、比較演算増幅回路５０１は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部６は、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。 （もっと読む）

【課題】高速動作に適し、且つピーク検出の精度を向上できるピークホールド回路を提供する。
【解決手段】第１ピークホールド回路２０ａは、入力信号Ｖｉｎが供給される入力トランジスタＱ１と、入力信号Ｖｉｎのピーク値をホールドするコンデンサＣ１と、コンデンサＣ１の保持電圧が供給されるオペアンプ２６と、補正用トランジスタＱ２とを備える。また、入力トランジスタＱ１に流れる電流を検出する電流検出回路３０と、電流検出回路３０において検出された電流のピーク値をホールドし、電流Ｉｐとして補正用トランジスタＱ２に供給するピーク電流ホールド回路３５とを備える。 （もっと読む）

【課題】高速動作を行うことができるコンパレータを提供する。
【解決手段】コンパレータは、差動増幅回路１１と、差動増幅回路の出力端子に接続され、差動増幅回路の出力を反転増幅する第１の反転増幅回路１２，１４と、第１の反転増幅回路の出力を反転増幅する第２の反転増幅回路１３，１５と、第２の反転増幅回路の出力をラッチするラッチ回路１６とを備え、差動増幅回路の出力に低増幅率、低出力インピーダンスの第１、第２の反転増幅回路を接続し、後段のラッチ回路に入力する二つの信号の電位差を高速に増幅することができ、コンパレータ回路の高速動作を可能とした。 （もっと読む）

【課題】ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器を提供する。
【解決手段】入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３の入力トランジスタをなすＰＭＯＳトランジスタのゲート−バルク間電圧を０Ｖにする。 （もっと読む）

【課題】トランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部１３０と；逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部１４０と；クロック信号が第１レベルであれば第１及び第２のインバータの出力電位を第１または第２電源端子の電位にリセットする第１及び第２のスイッチと；第１レベルと第２レベル間を遷移するクロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴを含み、正相出力信号を反転させて逆相出力信号を出力する第１のインバータ１１０と；クロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、逆相出力信号を反転させて正相出力信号を出力する第２のインバータ１２０と；を具備する。 （もっと読む）

【課題】消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供する。
【解決手段】制御信号ＶＰ１が「Ｈ」レベル、制御信号ＶＰ０が「Ｌ」レベルに時にはキャパシタＣＬ１，ＣＬ２の電荷が完全に放電される。次に制御信号ＶＰ１が「Ｌ」レベル、制御信号ＶＰ０が「Ｈ」レベルになると、相補スイッチＳＷ１，ＳＷ２はオンして、入力電圧ＶＩＰ，ＶＩＮに従ってＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。出力ノードＮ２，Ｎ１には、入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行される。すなわち、増幅動作のために負荷となるキャパシタＣＬ１，ＣＬ２へ充電する動作以外で、電流源３からの定電流ＩＢを消費しないため、低消費電流にて動作を実現できる。 （もっと読む）

【課題】入力信号レベルに応じて出力をハイレベル又はローレベルとするコンパレータに関し、精度よく入力信号を二値化できるコンパレータを提供することを目的とする。
【解決手段】本発明は、入力信号を二値化した出力するコンパレータにおいて、入力信号を二値化する第１の比較回路（１２２）と、入力信号を第１の比較回路（１２２）とは反対の極性で二値化する第２の比較回路（１２３）と、第１の比較回路（１２２）及び第２の比較回路（１２３）の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力するフリップフロップ（１２４）とを有することを特徴とする。 （もっと読む）

【課題】差動入力信号を論理ゲートによりパルス信号へ変換し出力する差動−シングル変換回路において、論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定したパルス信号に変換することを目的とする。
【解決手段】エッジ検出器３により、差動信号ＩＮを２値レベル信号に変換した信号Ｎ３と、反転させた差動信号／ＩＮを２値レベル信号に変換した信号Ｎ４との立ち上がりエッジを検出し、ＲＳフリップフロップ４により、信号Ｎ３、Ｎ４の変化を記憶するようにしたことで、ＤＵＴＹ比が一定な出力信号ＯＵＴを生成することができる。 （もっと読む）

【課題】 ＣＭＯＳ回路を用いた差動出力回路において、電源・温度・プロセス等の変動による影響により、不所望の大きさのＶＣＭ変動が発生している。
【解決手段】 本発明による低振幅差動出力回路は、相互に相補である正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとによる差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ回路１と、プレバッファ１に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢに応答して差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ回路２とを備え、正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢは、第１の電位ＶＤＤと第２の電位ＧＮＤとの電位差を振幅とし、正相駆動信号ＭＩＮＢと逆相駆動信号ＭＩＮＢは、前記第１の電位と前記第２の電位との中間の電位と、前記第１の電位との間の電位で同電位となる。 （もっと読む）

【課題】応答速度の速いコンパレータ回路を提供する。
【解決手段】 差動増幅回路とラッチ回路からなり、等化（イコライズ）トランジスタを有するコンパレータ回路において、イコライズトランジスタに入力される制御信号のＨｉｇｈレベルの電位をクロック信号のＨｉｇｈレベルの電位よりも低下したものとする。増幅・ラッチ停止時から増幅・ラッチ活性時に移行するときにイコライズトランジスタから発生するスイッチングノイズが低減されるので、出力端子からＨｉｇｈ／Ｌｏｗ信号がすばやく出力される。 （もっと読む）