差動電圧比較器及び差動回路
【課題】ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器を提供する。
【解決手段】入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３の入力トランジスタをなすＰＭＯＳトランジスタのゲート−バルク間電圧を０Ｖにする。
【解決手段】入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３の入力トランジスタをなすＰＭＯＳトランジスタのゲート−バルク間電圧を０Ｖにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動電圧比較器及び差動回路に関する。
【背景技術】
【０００２】
差動電圧比較器はＡ／Ｄ変換器（アナログ／デジタル変換器）等に使用される。図４２は従来の差動電圧比較器の一例を示す回路図である。図４２中、ＶＩＰ、ＶＩＭは差動電圧である入力電圧、１は入力電圧ＶＩＰを入力するためのＶＩＰ入力端子、２は入力電圧ＶＩＭを入力するためのＶＩＭ入力端子、３は電圧出力型の差動回路である。ＶＩＰ入力端子１は差動回路３の非反転入力端子３Ａに接続され、ＶＩＭ入力端子２は差動回路３の反転入力端子３Ｂに接続されている。
【０００３】
４は差動回路３の出力電圧をラッチして入力電圧ＶＩＰ、ＶＩＭの大小比較結果を示す出力電圧ＶＯ、ＶＸＯを出力するラッチ部、５は出力電圧ＶＯが出力されるＶＯ出力端子、６は出力電圧ＶＸＯが出力されるＶＸＯ出力端子、７はＶＯ出力端子５及びＶＸＯ出力端子６を接地電圧（Ｌレベル）にリセットするリセット部である。
【０００４】
ラッチ部４において、８は電源電圧ＶＤＤ（１.２Ｖ）を供給するＶＤＤ電源線、９、１０はインバータ、１１、１２はスイッチ素子である。インバータ９は、その入力端子を差動回路３の反転出力端子３Ｃ及びインバータ１０の出力端子に接続し、その出力端子をＶＯ出力端子５に接続し、その電源端子をスイッチ素子１１を介してＶＤＤ電源線８に接続し、その接地端子を接地している。インバータ１０は、その入力端子を差動回路３の非反転出力端子３Ｄ及びインバータ９の出力端子に接続し、その出力端子をＶＸＯ出力端子６に接続し、その電源端子をスイッチ素子１２を介してＶＤＤ電源線８に接続し、その接地端子を接地している。
【０００５】
スイッチ素子１１、１２は、クロック信号ＣＬＫを反転した反転クロック信号／ＣＬＫにより導通（以下、ＯＮと言う）、非導通（以下、ＯＦＦと言う）が制御されるものであり、反転クロック信号／ＣＬＫがＨレベルのときはＯＮとなり、反転クロック信号／ＣＬＫがＬレベルのときはＯＦＦとなる。
【０００６】
リセット部７において、１３、１４はスイッチ素子である。スイッチ素子１３は、一方の端子をＶＯ出力端子５に接続し、他方の端子を接地している。スイッチ素子１４は、一方の端子をＶＸＯ出力端子６に接続し、他方の端子を接地している。スイッチ素子１３、１４は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御されるものであり、クロック信号ＣＬＫがＨレベルのときはＯＮとなり、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。
【０００７】
図４３は差動回路３の構成を示す回路図である。図４３中、１６はＶＤＤ電源線、１７〜１９はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと言う）、２０、２１はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと言う）である。ＰＭＯＳトランジスタ１７は、定電流源をなすものであり、ソース及びバルクをＶＤＤ電源線１６に接続し、ゲートをバイアス電圧ＶＢ１が印加されるバイアス電圧入力端子に接続されている。
【０００８】
ＰＭＯＳトランジスタ１８、１９は差動動作を行う入力トランジスタである。ＰＭＯＳトランジスタ１８は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを非反転入力端子３Ａに接続し、ドレインをノード２５に接続し、バルクをＶＤＤ電源線１６に接続している。ＰＭＯＳトランジスタ１９は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを反転入力端子３Ｂに接続し、ドレインをノード２６に接続し、バルクをＶＤＤ電源線１６に接続している。
【０００９】
ＮＭＯＳトランジスタ２０は、ＰＭＯＳトランジスタ１８の負荷素子をなすものであり、ドレイン及びゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２１は、ＰＭＯＳトランジスタ１９の負荷素子をなすものであり、ドレイン及びゲートをノード２６に接続し、ソース及びバルクを接地している。
【００１０】
図４４は図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００１１】
図４２に示す従来の差動電圧比較器においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、ラッチ部４により出力電圧ＶＯ、ＶＸＯのレベルが確定されるまでの期間が判定期間とされ、判定期間が終了してから比較期間が終了するまでの期間が判定結果出力期間とされる。
【００１２】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。また、この状態で、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。
【００１３】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４はＯＦＦとなる。この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００１４】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００１５】
ところで、ＭＯＳトランジスタは、使用されることにより経年劣化する。経年劣化には、ＮＢＴＩ（negative bias temperature instability）劣化と、ＰＢＴＩ（positive bias temperature instability）劣化がある。ＮＢＴＩ劣化とは、ＰＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな負電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。これに対して、ＰＢＴＩ劣化とは、ＮＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな正電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。
【００１６】
これらの経年劣化は、高温状態でゲート−バルク間に大きな電界がかかると、ゲート酸化膜とシリコン基板との界面に、固定電荷や界面準位が形成されることに起因するものである。なお、ＭＯＳトランジスタに高い負荷を与えている状態（ＰＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい負電圧をゲートに与え続ける状態。ＮＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい正電圧をゲートに与え続ける状態。）が長ければ長いほど、劣化量（閾値の増加量やドレイン電流の減少量など）が大きくなる。
【００１７】
図４２に示す従来の差動電圧比較器においては、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行してしまう。これに対して、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルの場合は、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧が−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行してしまう。
【００１８】
ＮＢＴ１劣化の進行によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。ここで、例えば、図４２に示す従来の差動電圧比較器をＡ／Ｄ変換器に使用した場合において、ＮＢＴＩ劣化によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなり、入力オフセット電圧が大きくなることにより、判定電圧誤差が大きくなってしまうと、ＩＮＬ（integral non linearity：積分非直線性）やＤＮＬ（differential non linearity：微分非直線性）などのＡ／Ｄ変換精度が悪化してしまうという不都合がある。
【００１９】
入力トランジスタをＮＭＯＳトランジスタとする差動回路を備える従来の差動電圧比較器においても、ＰＢＴＩ劣化により差動回路の入力トランジスタをなすＮＭＯＳトランジスタの閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。差動回路を単体で使用する場合においても、同様のことが言える。したがって、差動電圧比較器や差動回路においては、ＮＢＴＩ劣化やＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することが要請される。
【非特許文献１】J.Craninckx and G.Van der Plas,“65fj/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC2007, Dig.of Tech. Papers, pp246-247, Feb. 2007.
【非特許文献２】Y.Shimizu, S.Murayama, K.kudoh, H.Yatsuda, and A.Ogawa,“A 30mW 12b 40MS/s Subranging ADC with a High-Gain Offset-Canceling Positive-Feedback Amplifier in 90nm Digital CMOS,” IEEE ISSCC2006, Dig.of Tech. Papers, pp222-225, Feb. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、かかる点に鑑み、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器及び差動回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
（開示する第１の差動電圧比較器）
ここで開示する第１の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２２】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。
【００２３】
（開示する第２の差動電圧比較器）
ここで開示する第２の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２４】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。
【００２５】
（開示する第３の差動電圧比較器）
ここで開示する第３の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２６】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。
【００２７】
（開示する第４の差動電圧比較器）
ここで開示する第４の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２８】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。
【００２９】
（開示する第５の差動電圧比較器）
ここで開示する第５の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００３０】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。
【００３１】
（開示する第６の差動電圧比較器）
ここで開示する第６の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００３２】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。
【００３３】
（開示する差動回路）
ここで開示する差動回路は、絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段とを有するものである。
【発明の効果】
【００３４】
（開示した第１の差動電圧比較器の効果）
開示した第１の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。
【００３５】
したがって、開示した第１の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第１の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００３６】
（開示した第２の差動電圧比較器の効果）
開示した第２の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００３７】
したがって、開示した第２の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第２の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００３８】
（開示した第３の差動電圧比較器の効果）
開示した第３の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００３９】
したがって、開示した第３の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第３の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４０】
（開示した第４の差動電圧比較器の効果）
開示した第４の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。
【００４１】
したがって、開示した第４の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第４の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４２】
（開示した第５の差動電圧比較器の効果）
開示した第５の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００４３】
したがって、開示した第５の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第５の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４４】
（開示した第６の差動電圧比較器の効果）
開示した第６の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００４５】
したがって、開示した第６の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第６の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４６】
（開示した差動回路の効果）
開示した差動回路においては、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間以外の期間を第１モード時とし、判定結果出力期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【００４７】
また、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間以外の期間を第１モード時とし、判定結果出力期間及びリセット期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【００４８】
また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間を第１モード時とし、判定結果出力期間以外の期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【００４９】
また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間を第１モード時とし、判定結果出力期間及びリセット期間以外の期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化が回復される。
【００５０】
したがって、開示した差動回路によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、開示した差動回路を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００５１】
（本発明の差動電圧比較器の第１実施形態）
図１は本発明の差動電圧比較器の第１実施形態を示す回路図である。本発明の差動電圧比較器の第１実施形態は、ＶＩＰ入力端子１及びＶＩＭ入力端子２と差動回路３との間に入力制御部２８を設けると共に、ＥＯＲ（排他的論理和）回路２９と、インバータ３０とを設け、その他については、図４２に示す従来の差動電圧比較器と同様に構成したものである。
【００５２】
入力制御部２８において、３１はＶＤＤ電源線、３２〜３５はスイッチ素子である。スイッチ素子３２は、ＶＩＰ入力端子１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３３は、ＶＩＭ入力端子２と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３２、３３は、反転入力制御信号／ＣＡによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＡがＨレベルのときはＯＮ、反転入力制御信号／ＣＡがＬレベルのときはＯＦＦとなる。
【００５３】
また、スイッチ素子３４は、ＶＤＤ電源線３１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３５は、ＶＤＤ電源線３１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３４、３５は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなる。
【００５４】
ＥＯＲ回路２９は、入力電圧ＶＩＰ、ＶＩＭの大小判定が終了したことを検出する判定終了検出回路をなすものである。ＥＯＲ回路２９は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３０は、入力端子をＥＯＲ回路２９の出力端子に接続し、ＥＯＲ回路２９が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。
【００５５】
図２は本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００５６】
本発明の差動電圧比較器の第１実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００５７】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００５８】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００５９】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００６０】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【００６１】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００６２】
ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【００６３】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【００６４】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００６５】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされることから、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００６６】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００６７】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【００６８】
以上のように、本発明の差動電圧比較器の第１実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【００６９】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００７０】
なお、本発明の差動電圧比較器の第１実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【００７１】
（本発明の差動電圧比較器の第２実施形態）
図３は本発明の差動電圧比較器の第２実施形態を示す回路図である。本発明の差動電圧比較器の第２実施形態は、リセット部として、本発明の差動電圧比較器の第１実施形態が備えるリセット部７と構成の異なるリセット部３７を設けると共に、判定終了検出回路としてＮＡＮＤ回路３８、反転入力制御信号生成回路としてインバータ３９を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【００７２】
リセット部３７において、４０はＶＤＤ電源線、４１、４２はスイッチ素子である。スイッチ素子４１はＶＤＤ電源線４０とＶＯ出力端子５との間に接続されている。スイッチ素子４２はＶＤＤ電源線４０とＶＸＯ出力端子６との間に接続されている。スイッチ素子４１、４２は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御され、クロック信号ＣＬＫがＨレベルのときはＯＮ、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。
【００７３】
ＮＡＮＤ回路３８は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３９は、入力端子をＮＡＮＤ回路３８の出力端子に接続し、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。
【００７４】
図４は本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００７５】
本発明の差動電圧比較器の第２実施形態においても、本発明の差動電圧比較器の第１実施形態と同様に、クロック信号ＣＬＫがＨレベルのときはリセット期間とされ、クロック信号ＣＬＫがＬレベルのときは比較期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００７６】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【００７７】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００７８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００７９】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。
【００８０】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００８１】
ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【００８２】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【００８３】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【００８４】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＮ、スイッチ素子３４、３５はＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００８５】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００８６】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【００８７】
以上のように、本発明の差動電圧比較器の第２実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【００８８】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００８９】
なお、本発明の差動電圧比較器の第２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【００９０】
（本発明の差動電圧比較器の第３実施形態）
図５は本発明の差動電圧比較器の第３実施形態を示す回路図である。本発明の差動電圧比較器の第３実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態を改良するものであり、遅延回路４４と、インバータ４５と、ＯＲ回路４６とが追加されている。
【００９１】
遅延回路４４は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ４７−１〜４７−２ｎを縦列接続して構成されている。遅延回路４４の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ４５は、遅延回路４４が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。
【００９２】
ＯＲ回路４６は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＥＯＲ回路２９の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３０は、入力端子をＯＲ回路４６の出力端子に接続し、ＯＲ回路４６が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。
【００９３】
また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部７では、スイッチ素子１３、１４は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。
【００９４】
また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の第１実施形態と同様に構成されている。
【００９５】
図６は本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００９６】
本発明の差動電圧比較器の第３実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００９７】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００９８】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【００９９】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１００】
この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、ＯＲ回路３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。
【０１０１】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４４の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０１０２】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１０３】
また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０１０４】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０１０５】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１０６】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１０７】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１０８】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【０１０９】
以上のように、本発明の差動電圧比較器の第３実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【０１１０】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１１１】
なお、本発明の差動電圧比較器の第３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０１１２】
（本発明の差動電圧比較器の第４実施形態）
図７は本発明の差動電圧比較器の第４実施形態を示す回路図である。本発明の差動電圧比較器の第４実施形態は、本発明の差動電圧比較器の第２実施形態を改良するものであり、遅延回路４９と、インバータ５０と、ＯＲ回路５１とが追加されている。
【０１１３】
遅延回路４９は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ５２−１〜５２−２ｎを縦列接続して構成されている。遅延回路４９の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ５０は、遅延回路４９が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。
【０１１４】
ＯＲ回路５１は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＮＡＮＤ回路３８の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３９は、入力端子をＯＲ回路５１の出力端子に接続し、ＯＲ回路５１が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。
【０１１５】
また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部３７では、スイッチ素子４１、４２は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。
【０１１６】
また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の差動電圧比較器の第２実施形態と同様に構成されている。
【０１１７】
図８は本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【０１１８】
本発明の差動電圧比較器の第４実施形態においても、本発明の差動電圧比較器の第３実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１１９】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１２０】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１２１】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１２２】
この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。
【０１２３】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４９の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＦＦとなる。
【０１２４】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１２５】
また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０１２６】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０１２７】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１２８】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１２９】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１３０】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【０１３１】
以上のように、本発明の差動電圧比較器の第４実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【０１３２】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１３３】
なお、本発明の差動電圧比較器の第４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０１３４】
（本発明の差動電圧比較器の第５実施形態）
図９は本発明の差動電圧比較器の第５実施形態を示す回路図である。本発明の差動電圧比較器の第５実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５４を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１３５】
入力制御部５４は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりにスイッチ素子５５を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５５は、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとの間に接続されており、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。
【０１３６】
本発明の差動電圧比較器の第５実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。
【０１３７】
本発明の差動電圧比較器の第５実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９間のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９間の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１３８】
（本発明の差動電圧比較器の第６実施形態）
図１０は本発明の差動電圧比較器の第６実施形態を示す回路図である。本発明の差動電圧比較器の第６実施形態は、入力制御部として、本発明の差動電圧比較器の第５実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１３９】
本発明の差動電圧比較器の第６実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。
【０１４０】
本発明の差動電圧比較器の第６実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４１】
（本発明の差動電圧比較器の第７実施形態）
図１１は本発明の差動電圧比較器の第７実施形態を示す回路図である。本発明の差動電圧比較器の第７実施形態は、入力制御部として入力制御部５４を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなる。また、スイッチ素子５５は入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなる。
【０１４２】
本発明の差動電圧比較器の第７実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。
【０１４３】
本発明の差動電圧比較器の第７実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４４】
（本発明の差動電圧比較器の第８実施形態）
図１２は本発明の差動電圧比較器の第８実施形態を示す回路図である。本発明の差動電圧比較器の第８実施形態は、入力制御部として、本発明の差動電圧比較器の第７実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０１４５】
本発明の差動電圧比較器の第８実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。
【０１４６】
本発明の差動電圧比較器の第８実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量が平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４７】
（本発明の差動電圧比較器の第９実施形態）
図１３は本発明の差動電圧比較器の第９実施形態を示す回路図である。本発明の差動電圧比較器の第９実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１４８】
入力制御部５７は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりに、スイッチ素子５８、５９を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５８はＶＩＰ入力端子１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子５９はＶＩＭ入力端子２と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子５８、５９は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。
【０１４９】
本発明の差動電圧比較器の第９実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。
【０１５０】
本発明の差動電圧比較器の第９実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５１】
（本発明の差動電圧比較器の第１０実施形態）
図１４は本発明の差動電圧比較器の第１０実施形態を示す回路図である。本発明の差動電圧比較器の第１０実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１５２】
本発明の差動電圧比較器の第１０実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。
【０１５３】
本発明の差動電圧比較器の第１０実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５４】
（本発明の差動電圧比較器の第１１実施形態）
図１５は本発明の差動電圧比較器の第１１実施形態を示す回路図である。本発明の差動電圧比較器の第１１実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。
【０１５５】
但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０１５６】
本発明の差動電圧比較器の第１１実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。
【０１５７】
本発明の差動電圧比較器の第１１実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５８】
（本発明の差動電圧比較器の第１２実施形態）
図１６は本発明の差動電圧比較器の第１２実施形態を示す回路図である。本発明の差動電圧比較器の第１２実施形態は、入力制御部として、本発明の差動電圧比較器の第１１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０１５９】
本発明の差動電圧比較器の第１２実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。
【０１６０】
本発明の差動電圧比較器の第１２実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１６１】
なお、本発明の第１実施形態〜第１２実施形態においては、差動回路３として、図４２に示す差動回路を設ける場合について説明したが、この代わりに、図１７に示す差動回路又は図１８に示す差動回路を設けるようにしても良い。
【０１６２】
（本発明の差動電圧比較器の第１３実施形態）
図１９は本発明の差動電圧比較器の第１３実施形態を示す回路図である。本発明の差動電圧比較器の第１３実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１実施形態が備える差動回路３及び入力制御部２８と構成の異なる差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１６３】
図２０は差動回路６１の構成を示す回路図である。図２０中、６４はＶＤＤ電源線、６５〜６７はＮＭＯＳトランジスタ、６８、６９はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ６５は、定電流源をなすものであり、ソース及びバルクを接地し、ゲートをバイアス電圧ＶＢ２が印加されるバイアス電圧入力端子７２に接続している。
【０１６４】
ＮＭＯＳトランジスタ６６、６７は差動動作を行う入力トランジスタである。ＮＭＯＳトランジスタ６６は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを非反転入力端子６１Ａに接続し、ドレインをノード７３に接続し、バルクを接地している。ＮＭＯＳトランジスタ６７は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを反転入力端子６１Ｂに接続し、ドレインをノード７４に接続し、バルクを接地している。
【０１６５】
ＰＭＯＳトランジスタ６８は、ＮＭＯＳトランジスタ６６の負荷素子をなすものであり、ドレイン及びゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ６９は、ＮＭＯＳトランジスタ６７の負荷素子をなすものであり、ドレイン及びゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接地している。
【０１６６】
また、入力制御部６２は、スイッチ素子３４を差動回路６１の非反転入力端子６１Ａと接地との間に接続すると共に、スイッチ素子３５を差動回路６１の反転入力端子６１Ｂと接地との間に接続し、その他については、図１に示す入力制御部２８と同様に構成したものである。
【０１６７】
図２１は本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０１６８】
本発明の差動電圧比較器の第１３実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１６９】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１７０】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１７１】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１７２】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０１７３】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１７４】
ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。
【０１７５】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０１７６】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１７７】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１７８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１７９】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０１８０】
以上のように、本発明の差動電圧比較器の第１３実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０１８１】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１８２】
なお、本発明の差動電圧比較器の第１３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０１８３】
（本発明の差動電圧比較器の第１４実施形態）
図２２は本発明の差動電圧比較器の第１４実施形態を示す回路図である。本発明の差動電圧比較器の第１４実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１３実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１８４】
図２３は本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０１８５】
本発明の差動電圧比較器の第１４実施形態においても、本発明の差動電圧比較器の第１３実施形態と同様に、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１８６】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１８７】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１８８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１８９】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。
【０１９０】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１９１】
ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。
【０１９２】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０１９３】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１９４】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１９５】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１９６】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０１９７】
以上のように、本発明の差動電圧比較器の第１４実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０１９８】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１９９】
なお、本発明の差動電圧比較器の第１４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２００】
（本発明の差動電圧比較器の第１５実施形態）
図２４は本発明の差動電圧比較器の第１５実施形態を示す回路図である。本発明の差動電圧比較器の第１５実施形態は、差動回路及び入力制御部として差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０２０１】
図２５は本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０２０２】
本発明の差動電圧比較器の第１５実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０２０３】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０２０４】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２０５】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２０６】
この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。
【０２０７】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４４の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０２０８】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０２０９】
また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０２１０】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０２１１】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０２１２】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２１３】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２１４】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０２１５】
以上のように、本発明の差動電圧比較器の第１５実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０２１６】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２１７】
なお、本発明の差動電圧比較器の第１５実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０２１８】
（本発明の差動電圧比較器の第１６実施形態）
図２６は本発明の差動電圧比較器の第１６実施形態を示す回路図である。本発明の差動電圧比較器の第１６実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１５実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０２１９】
図２７は本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０２２０】
本発明の差動電圧比較器の第１６実施形態においても、本発明の差動電圧比較器の第１５実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０２２１】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０２２２】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２２３】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２２４】
この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。
【０２２５】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４９の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＦＦとなる。
【０２２６】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０２２７】
また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０２２８】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０２２９】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０２３０】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２３１】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２３２】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０２３３】
以上のように、本発明の差動電圧比較器の第１６実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０２３４】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２３５】
なお、本発明の差動電圧比較器の第１６実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２３６】
（本発明の差動電圧比較器の第１７実施形態）
図２８は本発明の差動電圧比較器の第１７実施形態を示す回路図である。本発明の差動電圧比較器の第１７実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第５実施形態と同様に構成したものである。
【０２３７】
本発明の差動電圧比較器の第１７実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。
【０２３８】
本発明の差動電圧比較器の第１７実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２３９】
（本発明の差動電圧比較器の第１８実施形態）
図２９は本発明の差動電圧比較器の第１８実施形態を示す回路図である。本発明の差動電圧比較器の第１８実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第６実施形態と同様に構成したものである。
【０２４０】
本発明の差動電圧比較器の第１８実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。
【０２４１】
本発明の差動電圧比較器の第１８実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４２】
（本発明の差動電圧比較器の第１９実施形態）
図３０は本発明の差動電圧比較器の第１９実施形態を示す回路図である。本発明の差動電圧比較器の第１９実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第７実施形態と同様に構成したものである。
【０２４３】
本発明の差動電圧比較器の第１９実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。
【０２４４】
本発明の差動電圧比較器の第１９実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４５】
（本発明の差動電圧比較器の第２０実施形態）
図３１は本発明の差動電圧比較器の第２０実施形態を示す回路図である。本発明の差動電圧比較器の第２０実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第８実施形態と同様に構成したものである。
【０２４６】
本発明の差動電圧比較器の第２０実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。
【０２４７】
本発明の差動電圧比較器の第２０実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４８】
（本発明の差動電圧比較器の第２１実施形態）
図３２は本発明の差動電圧比較器の第２１実施形態を示す回路図である。本発明の差動電圧比較器の第２１実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第９実施形態と同様に構成したものである。
【０２４９】
本発明の差動電圧比較器の第２１実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。
【０２５０】
本発明の差動電圧比較器の第２１実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５１】
（本発明の差動電圧比較器の第２２実施形態）
図３３は本発明の差動電圧比較器の第２２実施形態を示す回路図である。本発明の差動電圧比較器の第２２実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第１０実施形態と同様に構成したものである。
【０２５２】
本発明の差動電圧比較器の第２２実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。
【０２５３】
本発明の差動電圧比較器の第２２実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５４】
なお、本発明の差動電圧比較器の第２２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２５５】
（本発明の差動電圧比較器の第２３実施形態）
図３４は本発明の差動電圧比較器の第２３実施形態を示す回路図である。本発明の差動電圧比較器の第２３実施形態は、入力制御部として、本発明の差動電圧比較器の第２１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１５実施形態と同様に構成したものである。
【０２５６】
但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０２５７】
本発明の差動電圧比較器の第２３実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。
【０２５８】
本発明の差動電圧比較器の第２３実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５９】
（本発明の差動電圧比較器の第２４実施形態）
図３５は本発明の差動電圧比較器の第２４実施形態を示す回路図である。本発明の差動電圧比較器の第２４実施形態は、入力制御部として、本発明の差動電圧比較器の第２３実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１６実施形態と同様に構成したものである。
【０２６０】
本発明の差動電圧比較器の第２４実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。
【０２６１】
本発明の差動電圧比較器の第２４実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＰＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２６２】
なお、本発明の第１３実施形態〜第２４実施形態においては、差動回路６１として、図２０に示す差動回路を設ける場合について説明したが、この代わりに、図３６に示す差動回路又は図３７に示す差動回路を設けるようにしても良い。
【０２６３】
（本発明の差動回路の第１実施形態）
図３８は本発明の差動回路の第１実施形態を示す回路図である。本発明の差動回路の第１実施形態は、例えば、図５に示す本発明の差動電圧比較器の第３実施形態が備える差動回路３の代わりとして、又は、図７に示す本発明の差動電圧比較器の第４実施形態が備える差動回路３の代わりとして使用されるものである。
【０２６４】
本発明の差動回路の第１実施形態は、図４３に示す差動回路３にＰＭＯＳトランジスタ７６、７７とＮＭＯＳトランジスタ７８〜８０とを追加すると共に、ＰＭＯＳトランジスタ１８、１９のバルクとＶＤＤ電源線１６とを直接に接続しないようにしたものである。
【０２６５】
ＰＭＯＳトランジスタ７６は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ７７は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１７のゲートに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。
【０２６６】
ＮＭＯＳトランジスタ７８は、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ７９は、ドレインをノード２５に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８０は、ドレインをノード２６に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。
【０２６７】
このように構成された本発明の差動回路の第１実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＰＭＯＳトランジスタ７６はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクにはＰＭＯＳトランジスタ７６を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ７７はＯＦＦとなり、ＰＭＯＳトランジスタ１７のゲートにはバイアス電圧ＶＢ１が与えられ、ＰＭＯＳトランジスタ１７は定電流源として動作する。また、ＮＭＯＳトランジスタ７８〜８０はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第１実施形態は、差動回路３と同様に動作する。
【０２６８】
これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ７６はＯＦＦとなる。また、ＰＭＯＳトランジスタ７７はＯＮとなり、ＰＭＯＳトランジスタ１７のゲートには電源電圧ＶＤＤが与えられ、ＰＭＯＳトランジスタ１７はＯＦＦとなる。また、ＮＭＯＳトランジスタ７８はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクはＮＭＯＳトランジスタ７８を介して接地され、ＰＭＯＳトランジスタ１８、１９のバルク電圧は０Ｖとなる。
【０２６９】
また、ＮＭＯＳトランジスタ７９はＯＮとなり、ＰＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ７９を介して接地され、ＰＭＯＳトランジスタ１８のドレイン電圧は０Ｖとなる。また、ＮＭＯＳトランジスタ８０はＯＮとなり、ＰＭＯＳトランジスタ１９のソースは、ＮＭＯＳトランジスタ８０を介して接地され、ＰＭＯＳトランジスタ１９のソース電圧は０Ｖとなる。
【０２７０】
この結果、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ＶＩＣＰ＞０、ＶＩＣＭ＞０の時、ゲートからバルク及びゲートからドレインに向かう電界が形成される。したがって、ＰＭＯＳトランジスタ１８、１９のうち、入力電圧整定期間及び判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【０２７１】
したがって、本発明の差動回路の第１実施形態によれば、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２７２】
（本発明の差動回路の第２実施形態）
図３９は本発明の差動回路の第２実施形態を示す回路図である。本発明の差動回路の第２実施形態は、電圧／電流変換素子をなすＮＭＯＳトランジスタ２２、２３を設け、その他については、本発明の差動回路の第１実施形態と同様に構成したものである。
【０２７３】
ＮＭＯＳトランジスタ２２は、ドレインを非反転出力端子３Ｄに接続し、ゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２３は、ドレインを反転出力端子３Ｃに接続し、ゲートをノード２６に接続し、ソース及びバルクを接地している。
【０２７４】
本発明の差動回路の第２実施形態によっても、本発明の差動回路の第１実施形態と同様に、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２７５】
なお、本発明の差動回路の第１実施形態及び第２実施形態においては、判定結果出力期間及びリセット期間の間、ゲートからバルク及びゲートからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＮＭＯＳトランジスタ７８を設けないようにしても良いし、又は、ＮＭＯＳトランジスタ７９、８０を設けないようにしても良い。
【０２７６】
また、本発明の差動回路の第１実施形態及び第２実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態が備える差動回路３の代わりとして、又は、図３に示す本発明の差動電圧比較器の第２実施形態が備える差動回路３の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。
【０２７７】
このようにすると、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ゲートからバルク及びゲートからドレインに向かう電界を形成することができる。これにより、ＰＭＯＳトランジスタ１８、１９のうち、判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【０２７８】
（本発明の差動回路の第３実施形態）
図４０は本発明の差動回路の第３実施形態を示す回路図である。本発明の差動回路の第３実施形態は、例えば、図２４に示す本発明の差動電圧比較器の第１５実施形態が備える差動回路６１の代わりとして、又は、図２６に示す本発明の差動電圧比較器の第１６実施形態が備える差動回路６１の代わりとして使用されるものである。
【０２７９】
本発明の差動回路の第３実施形態は、図２０に示す差動回路６１にＮＭＯＳトランジスタ８２、８３とＰＭＯＳトランジスタ８４〜８６とを追加すると共に、ＮＭＯＳトランジスタ６６、６７のバルクを直接に接地しないようにしたものである。
【０２８０】
ＮＭＯＳトランジスタ８２は、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ソース及びバルクを接地し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８３は、ドレインをＮＭＯＳトランジスタ６５のゲートに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。
【０２８１】
ＰＭＯＳトランジスタ８４は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８５は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７３に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８６は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７４に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。
【０２８２】
このように構成された本発明の差動回路の第３実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＮＭＯＳトランジスタ８２はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクはＮＭＯＳトランジスタ８２を介して接地される。また、ＮＭＯＳトランジスタ８３はＯＦＦとなり、ＮＭＯＳトランジスタ６５のゲートにはバイアス電圧ＶＢ２が与えられ、ＮＭＯＳトランジスタ６５は定電流源として動作する。また、ＰＭＯＳトランジスタ８４〜８６はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第３実施形態は、差動回路６１と同様に動作する。
【０２８３】
これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ８２はＯＦＦとなる。また、ＮＭＯＳトランジスタ８３はＯＮとなり、ＮＭＯＳトランジスタ６５のゲートは接地され、ＮＭＯＳトランジスタ６５はＯＦＦとなる。また、ＰＭＯＳトランジスタ８４はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクにはＰＭＯＳトランジスタ８４を介して電源電圧ＶＤＤが与えられる。
【０２８４】
また、ＰＭＯＳトランジスタ８５はＯＮとなり、ＮＭＯＳトランジスタ６６のドレインにはＰＭＯＳトランジスタ８５を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ８６はＯＮとなり、ＮＭＯＳトランジスタ６７のドレインにはＰＭＯＳトランジスタ８６を介して電源電圧ＶＤＤが与えられる。
【０２８５】
この結果、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６６、６７においては、ＶＩＣＰ＜ＶＤＤ、ＶＩＣＭ＜ＶＤＤの時、バルクからゲート及びドレインからゲートに向かう電界が形成される。したがって、ＮＭＯＳトランジスタ６６、６７のうち、入力電圧整定期間及び判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【０２８６】
したがって、本発明の差動回路の第３実施形態によれば、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２８７】
（本発明の差動回路の第４実施形態）
図４１は本発明の差動回路の第４実施形態を示す回路図である。本発明の差動回路の第４実施形態は、電圧／電流変換素子をなすＰＭＯＳトランジスタ７０、７１を設け、その他については、本発明の差動回路の第３実施形態と同様に構成したものである。
【０２８８】
ＰＭＯＳトランジスタ７０は、ドレインを非反転入力端子６１Ｄに接続し、ゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ７１は、ドレインを反転入力端子６１Ｃに接続し、ゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。
【０２８９】
本発明の差動回路の第４実施形態によっても、本発明の差動回路の第３実施形態と同様に、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２９０】
なお、本発明の差動回路の第３実施形態及び第４実施形態においては、判定結果出力期間及びリセット期間の間、バルクからゲート及びバルクからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＰＭＯＳトランジスタ８４を設けないようにしても良いし、又は、ＰＭＯＳトランジスタ８５、８６を設けないようにしても良い。
【０２９１】
また、本発明の差動回路の第３実施形態及び第４実施形態は、図１９に示す本発明の差動電圧比較器の第１３実施形態が備える差動回路６１の代わりとして、又は、図２２に示す本発明の差動電圧比較器の第１４実施形態が備える差動回路６１の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。
【０２９２】
このようにすると、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７においては、バルクからゲート及びバルクからドレインに向かう電界を形成することができる。これにより、ＮＭＯＳトランジスタ６６、６７のうち、判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【０２９３】
ここで、本発明を整理すると、本発明には、少なくとも、以下の差動電圧比較器及び差動回路が含まれる。
【０２９４】
（付記１）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９５】
（付記２）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９６】
（付記３）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９７】
（付記４）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９８】
（付記５）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９９】
（付記６）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０３００】
（付記７）絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、
第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、
第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段と、を有することを特徴とする差動回路。
【０３０１】
（付記８）前記第１、第２の入力トランジスタは、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに接地電圧を印加する第２の接地電圧印加手段を有することを特徴とする付記７に記載の差動回路。
【０３０２】
（付記９）前記第１、第２の入力トランジスタは、Ｎチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに電源電圧を印加する第２の電源電圧印加手段を有することを特徴とする付記７に記載の差動回路。
【０３０３】
（付記１０）前記所定電圧は、前記差動回路の入力トランジスタのバルク電圧であることを特徴とする付記１又は４に記載の差動電圧比較器。
【図面の簡単な説明】
【０３０４】
【図１】本発明の差動電圧比較器の第１実施形態を示す回路図である。
【図２】本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートである。
【図３】本発明の差動電圧比較器の第２実施形態を示す回路図である。
【図４】本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートである。
【図５】本発明の差動電圧比較器の第３実施形態を示す回路図である。
【図６】本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートである。
【図７】本発明の差動電圧比較器の第４実施形態を示す回路図である。
【図８】本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートである。
【図９】本発明の差動電圧比較器の第５実施形態を示す回路図である。
【図１０】本発明の差動電圧比較器の第６実施形態を示す回路図である。
【図１１】本発明の差動電圧比較器の第７実施形態を示す回路図である。
【図１２】本発明の差動電圧比較器の第８実施形態を示す回路図である。
【図１３】本発明の差動電圧比較器の第９実施形態を示す回路図である。
【図１４】本発明の差動電圧比較器の第１０実施形態を示す回路図である。
【図１５】本発明の差動電圧比較器の第１１実施形態を示す回路図である。
【図１６】本発明の差動電圧比較器の第１２実施形態を示す回路図である。
【図１７】本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。
【図１８】本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。
【図１９】本発明の差動電圧比較器の第１３実施形態を示す回路図である。
【図２０】本発明の差動電圧比較器の第１３実施形態が備える差動回路の構成を示す回路図である。
【図２１】本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートである。
【図２２】本発明の差動電圧比較器の第１４実施形態を示す回路図である。
【図２３】本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートである。
【図２４】本発明の差動電圧比較器の第１５実施形態を示す回路図である。
【図２５】本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートである。
【図２６】本発明の差動電圧比較器の第１６実施形態を示す回路図である。
【図２７】本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートである。
【図２８】本発明の差動電圧比較器の第１７実施形態を示す回路図である。
【図２９】本発明の差動電圧比較器の第１８実施形態を示す回路図である。
【図３０】本発明の差動電圧比較器の第１９実施形態を示す回路図である。
【図３１】本発明の差動電圧比較器の第２０実施形態を示す回路図である。
【図３２】本発明の差動電圧比較器の第２１実施形態を示す回路図である。
【図３３】本発明の差動電圧比較器の第２２実施形態を示す回路図である。
【図３４】本発明の差動電圧比較器の第２３実施形態を示す回路図である。
【図３５】本発明の差動電圧比較器の第２４実施形態を示す回路図である。
【図３６】本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。
【図３７】本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。
【図３８】本発明の差動回路の第１実施形態を示す回路図である。
【図３９】本発明の差動回路の第２実施形態を示す回路図である。
【図４０】本発明の差動回路の第３実施形態を示す回路図である。
【図４１】本発明の差動回路の第４実施形態を示す回路図である。
【図４２】従来の差動電圧比較器の一例を示す回路図である。
【図４３】図４２に示す従来の差動電圧比較器が備える差動回路の構成を示す回路図である。
【図４４】図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートである。
【符号の説明】
【０３０５】
ＶＩＰ、ＶＩＭ…入力電圧
ＶＯ、ＶＯＸ…出力電圧
１…ＶＩＰ入力端子
２…ＶＩＭ入力端子
３…差動増幅回路
４…ラッチ部
５…ＶＯ出力端子
６…ＶＸＯ出力端子
７…リセット部
８…ＶＤＤ電源線
９、１０…インバータ
１１〜１４…スイッチ素子
１６…ＶＤＤ電源線
１７〜１９…ＰＭＯＳトランジスタ
２０〜２３…ＮＭＯＳトランジスタ
２４…バイアス電圧入力端子
２５、２６…ノード
２８…入力制御部
２９…ＥＯＲ（排他的論理和）回路
３０…インバータ
３１…ＶＤＤ電源線
３２〜３５…スイッチ素子
３７…リセット部
３８…ＮＡＮＤ回路
３９…インバータ
４０…ＶＤＤ電源線
４１、４２…スイッチ素子
４４…遅延回路
４５…インバータ
４６…ＯＲ回路
４７−１、４７−２、４７−２ｎ…インバータ
４９…遅延回路
５０…インバータ
５１…ＯＲ回路
５２−１、５２−２、５２−２ｎ…インバータ
５４…入力制御部
５５…スイッチ素子
５７…入力制御部
５８、５９…スイッチ素子
６１…差動回路
６２…入力制御部
６４…ＶＤＤ電源線
６５〜６７…ＮＭＯＳトランジスタ
６８〜７１…ＰＭＯＳトランジスタ
７２…バイアス電圧入力端子
７３、７４…ノード
７６、７７…ＰＭＯＳトランジスタ
７８〜８０、８２、８３…ＮＭＯＳトランジスタ
８４〜８６…ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、差動電圧比較器及び差動回路に関する。
【背景技術】
【０００２】
差動電圧比較器はＡ／Ｄ変換器（アナログ／デジタル変換器）等に使用される。図４２は従来の差動電圧比較器の一例を示す回路図である。図４２中、ＶＩＰ、ＶＩＭは差動電圧である入力電圧、１は入力電圧ＶＩＰを入力するためのＶＩＰ入力端子、２は入力電圧ＶＩＭを入力するためのＶＩＭ入力端子、３は電圧出力型の差動回路である。ＶＩＰ入力端子１は差動回路３の非反転入力端子３Ａに接続され、ＶＩＭ入力端子２は差動回路３の反転入力端子３Ｂに接続されている。
【０００３】
４は差動回路３の出力電圧をラッチして入力電圧ＶＩＰ、ＶＩＭの大小比較結果を示す出力電圧ＶＯ、ＶＸＯを出力するラッチ部、５は出力電圧ＶＯが出力されるＶＯ出力端子、６は出力電圧ＶＸＯが出力されるＶＸＯ出力端子、７はＶＯ出力端子５及びＶＸＯ出力端子６を接地電圧（Ｌレベル）にリセットするリセット部である。
【０００４】
ラッチ部４において、８は電源電圧ＶＤＤ（１.２Ｖ）を供給するＶＤＤ電源線、９、１０はインバータ、１１、１２はスイッチ素子である。インバータ９は、その入力端子を差動回路３の反転出力端子３Ｃ及びインバータ１０の出力端子に接続し、その出力端子をＶＯ出力端子５に接続し、その電源端子をスイッチ素子１１を介してＶＤＤ電源線８に接続し、その接地端子を接地している。インバータ１０は、その入力端子を差動回路３の非反転出力端子３Ｄ及びインバータ９の出力端子に接続し、その出力端子をＶＸＯ出力端子６に接続し、その電源端子をスイッチ素子１２を介してＶＤＤ電源線８に接続し、その接地端子を接地している。
【０００５】
スイッチ素子１１、１２は、クロック信号ＣＬＫを反転した反転クロック信号／ＣＬＫにより導通（以下、ＯＮと言う）、非導通（以下、ＯＦＦと言う）が制御されるものであり、反転クロック信号／ＣＬＫがＨレベルのときはＯＮとなり、反転クロック信号／ＣＬＫがＬレベルのときはＯＦＦとなる。
【０００６】
リセット部７において、１３、１４はスイッチ素子である。スイッチ素子１３は、一方の端子をＶＯ出力端子５に接続し、他方の端子を接地している。スイッチ素子１４は、一方の端子をＶＸＯ出力端子６に接続し、他方の端子を接地している。スイッチ素子１３、１４は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御されるものであり、クロック信号ＣＬＫがＨレベルのときはＯＮとなり、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。
【０００７】
図４３は差動回路３の構成を示す回路図である。図４３中、１６はＶＤＤ電源線、１７〜１９はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと言う）、２０、２１はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと言う）である。ＰＭＯＳトランジスタ１７は、定電流源をなすものであり、ソース及びバルクをＶＤＤ電源線１６に接続し、ゲートをバイアス電圧ＶＢ１が印加されるバイアス電圧入力端子に接続されている。
【０００８】
ＰＭＯＳトランジスタ１８、１９は差動動作を行う入力トランジスタである。ＰＭＯＳトランジスタ１８は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを非反転入力端子３Ａに接続し、ドレインをノード２５に接続し、バルクをＶＤＤ電源線１６に接続している。ＰＭＯＳトランジスタ１９は、ソースをＰＭＯＳトランジスタ１７のドレインに接続し、ゲートを反転入力端子３Ｂに接続し、ドレインをノード２６に接続し、バルクをＶＤＤ電源線１６に接続している。
【０００９】
ＮＭＯＳトランジスタ２０は、ＰＭＯＳトランジスタ１８の負荷素子をなすものであり、ドレイン及びゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２１は、ＰＭＯＳトランジスタ１９の負荷素子をなすものであり、ドレイン及びゲートをノード２６に接続し、ソース及びバルクを接地している。
【００１０】
図４４は図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００１１】
図４２に示す従来の差動電圧比較器においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、ラッチ部４により出力電圧ＶＯ、ＶＸＯのレベルが確定されるまでの期間が判定期間とされ、判定期間が終了してから比較期間が終了するまでの期間が判定結果出力期間とされる。
【００１２】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。また、この状態で、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。
【００１３】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４はＯＦＦとなる。この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００１４】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００１５】
ところで、ＭＯＳトランジスタは、使用されることにより経年劣化する。経年劣化には、ＮＢＴＩ（negative bias temperature instability）劣化と、ＰＢＴＩ（positive bias temperature instability）劣化がある。ＮＢＴＩ劣化とは、ＰＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな負電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。これに対して、ＰＢＴＩ劣化とは、ＮＭＯＳトランジスタに起こるものであり、高温状態でバルク電位を基準にして大きな正電圧をゲートに与え続けると、閾値の増加やドレイン電流の減少などが起こる現象である。
【００１６】
これらの経年劣化は、高温状態でゲート−バルク間に大きな電界がかかると、ゲート酸化膜とシリコン基板との界面に、固定電荷や界面準位が形成されることに起因するものである。なお、ＭＯＳトランジスタに高い負荷を与えている状態（ＰＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい負電圧をゲートに与え続ける状態。ＮＭＯＳトランジスタの場合は、高温状態でバルク電位を基準にして大きい正電圧をゲートに与え続ける状態。）が長ければ長いほど、劣化量（閾値の増加量やドレイン電流の減少量など）が大きくなる。
【００１７】
図４２に示す従来の差動電圧比較器においては、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行してしまう。これに対して、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルの場合は、判定結果出力期間及びリセット期間の間、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧が−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行してしまう。
【００１８】
ＮＢＴ１劣化の進行によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。ここで、例えば、図４２に示す従来の差動電圧比較器をＡ／Ｄ変換器に使用した場合において、ＮＢＴＩ劣化によりＰＭＯＳトランジスタ１８、１９の閾値のバラツキが大きくなり、入力オフセット電圧が大きくなることにより、判定電圧誤差が大きくなってしまうと、ＩＮＬ（integral non linearity：積分非直線性）やＤＮＬ（differential non linearity：微分非直線性）などのＡ／Ｄ変換精度が悪化してしまうという不都合がある。
【００１９】
入力トランジスタをＮＭＯＳトランジスタとする差動回路を備える従来の差動電圧比較器においても、ＰＢＴＩ劣化により差動回路の入力トランジスタをなすＮＭＯＳトランジスタの閾値のバラツキが大きくなると、入力オフセット電圧が大きくなり、判定電圧誤差が大きくなってしまう。差動回路を単体で使用する場合においても、同様のことが言える。したがって、差動電圧比較器や差動回路においては、ＮＢＴＩ劣化やＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することが要請される。
【非特許文献１】J.Craninckx and G.Van der Plas,“65fj/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC2007, Dig.of Tech. Papers, pp246-247, Feb. 2007.
【非特許文献２】Y.Shimizu, S.Murayama, K.kudoh, H.Yatsuda, and A.Ogawa,“A 30mW 12b 40MS/s Subranging ADC with a High-Gain Offset-Canceling Positive-Feedback Amplifier in 90nm Digital CMOS,” IEEE ISSCC2006, Dig.of Tech. Papers, pp222-225, Feb. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、かかる点に鑑み、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器及び差動回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
（開示する第１の差動電圧比較器）
ここで開示する第１の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２２】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。
【００２３】
（開示する第２の差動電圧比較器）
ここで開示する第２の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２４】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。
【００２５】
（開示する第３の差動電圧比較器）
ここで開示する第３の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２６】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。
【００２７】
（開示する第４の差動電圧比較器）
ここで開示する第４の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００２８】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給するものである。
【００２９】
（開示する第５の差動電圧比較器）
ここで開示する第５の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００３０】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続するものである。
【００３１】
（開示する第６の差動電圧比較器）
ここで開示する第６の差動電圧比較器は、差動回路と、ラッチ部と、リセット部と、入力制御部とを有するものである。前記差動回路は、第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力するものである。前記ラッチ部は、クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるものである。前記リセット部は、前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするものである。
【００３２】
前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給するものである。
【００３３】
（開示する差動回路）
ここで開示する差動回路は、絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段とを有するものである。
【発明の効果】
【００３４】
（開示した第１の差動電圧比較器の効果）
開示した第１の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。
【００３５】
したがって、開示した第１の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第１の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００３６】
（開示した第２の差動電圧比較器の効果）
開示した第２の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００３７】
したがって、開示した第２の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第２の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００３８】
（開示した第３の差動電圧比較器の効果）
開示した第３の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）は、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００３９】
したがって、開示した第３の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第３の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４０】
（開示した第４の差動電圧比較器の効果）
開示した第４の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の入力トランジスタのゲート−バルク間電圧を０Ｖにし、前記差動回路の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化を抑制することができる。
【００４１】
したがって、開示した第４の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第４の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４２】
（開示した第５の差動電圧比較器の効果）
開示した第５の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する。これにより、判定結果出力期間及びリセット期間の間は、前記差動回路の第１及び第２の入力トランジスタは同量劣化するので、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化され、前記差動回路の第１及び第２の入力トランジスタ間のＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００４３】
したがって、開示した第５の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第５の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４４】
（開示した第６の差動電圧比較器の効果）
開示した第６の差動電圧比較器においては、前記入力制御部は、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき（即ち、判定結果出力期間の間）、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する。これにより、前記差動回路の第１及び第２の入力トランジスタの劣化量が平均化されるので、前記差動回路の第１及び第２の入力トランジスタのＮＢＴＩ劣化又はＰＢＴＩ劣化の差の増大化を抑制することができる。
【００４５】
したがって、開示した第６の差動電圧比較器によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による前記差動回路の第１及び第２の入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、この開示した第６の差動電圧比較器を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００４６】
（開示した差動回路の効果）
開示した差動回路においては、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間以外の期間を第１モード時とし、判定結果出力期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【００４７】
また、前記第１、第２の入力トランジスタがＰチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間以外の期間を第１モード時とし、判定結果出力期間及びリセット期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＨレベル電圧を印加することにより、前記第１、第２の入力トランジスタにゲートからバルクに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＬレベル電圧が印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【００４８】
また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間を第１モード時とし、判定結果出力期間以外の期間を第２モード時とすると、判定結果出力期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【００４９】
また、前記第１、第２の入力トランジスタがＮチャネル絶縁ゲート型電界効果トランジスタの場合には、判定結果出力期間及びリセット期間を第１モード時とし、判定結果出力期間及びリセット期間以外の期間を第２モード時とすると、判定結果出力期間及びリセット期間の間は、前記第１、第２の入力トランジスタのゲートにＬレベル電圧を印加することにより、前記第１、第２の入力トランジスタにバルクからゲートに向かう電界を形成することができる。これにより、前記第１、第２の入力トランジスタのうち、判定期間の間はゲートにＨレベル電圧が印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化が回復される。
【００５０】
したがって、開示した差動回路によれば、ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、開示した差動回路を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００５１】
（本発明の差動電圧比較器の第１実施形態）
図１は本発明の差動電圧比較器の第１実施形態を示す回路図である。本発明の差動電圧比較器の第１実施形態は、ＶＩＰ入力端子１及びＶＩＭ入力端子２と差動回路３との間に入力制御部２８を設けると共に、ＥＯＲ（排他的論理和）回路２９と、インバータ３０とを設け、その他については、図４２に示す従来の差動電圧比較器と同様に構成したものである。
【００５２】
入力制御部２８において、３１はＶＤＤ電源線、３２〜３５はスイッチ素子である。スイッチ素子３２は、ＶＩＰ入力端子１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３３は、ＶＩＭ入力端子２と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３２、３３は、反転入力制御信号／ＣＡによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＡがＨレベルのときはＯＮ、反転入力制御信号／ＣＡがＬレベルのときはＯＦＦとなる。
【００５３】
また、スイッチ素子３４は、ＶＤＤ電源線３１と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子３５は、ＶＤＤ電源線３１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子３４、３５は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなる。
【００５４】
ＥＯＲ回路２９は、入力電圧ＶＩＰ、ＶＩＭの大小判定が終了したことを検出する判定終了検出回路をなすものである。ＥＯＲ回路２９は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３０は、入力端子をＥＯＲ回路２９の出力端子に接続し、ＥＯＲ回路２９が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。
【００５５】
図２は本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００５６】
本発明の差動電圧比較器の第１実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００５７】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００５８】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００５９】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００６０】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【００６１】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００６２】
ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【００６３】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【００６４】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地されると共に、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００６５】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされることから、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００６６】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００６７】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【００６８】
以上のように、本発明の差動電圧比較器の第１実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【００６９】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００７０】
なお、本発明の差動電圧比較器の第１実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【００７１】
（本発明の差動電圧比較器の第２実施形態）
図３は本発明の差動電圧比較器の第２実施形態を示す回路図である。本発明の差動電圧比較器の第２実施形態は、リセット部として、本発明の差動電圧比較器の第１実施形態が備えるリセット部７と構成の異なるリセット部３７を設けると共に、判定終了検出回路としてＮＡＮＤ回路３８、反転入力制御信号生成回路としてインバータ３９を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【００７２】
リセット部３７において、４０はＶＤＤ電源線、４１、４２はスイッチ素子である。スイッチ素子４１はＶＤＤ電源線４０とＶＯ出力端子５との間に接続されている。スイッチ素子４２はＶＤＤ電源線４０とＶＸＯ出力端子６との間に接続されている。スイッチ素子４１、４２は、クロック信号ＣＬＫによりＯＮ、ＯＦＦが制御され、クロック信号ＣＬＫがＨレベルのときはＯＮ、クロック信号ＣＬＫがＬレベルのときはＯＦＦとなる。
【００７３】
ＮＡＮＤ回路３８は、一方の入力端子をインバータ９の出力端子に接続し、他方の入力端子をインバータ１０の出力端子に接続し、入力制御信号ＣＡを出力するように構成されている。インバータ３９は、入力端子をＮＡＮＤ回路３８の出力端子に接続し、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡを反転して反転入力制御信号／ＣＡを出力するように構成されている。
【００７４】
図４は本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｋ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００７５】
本発明の差動電圧比較器の第２実施形態においても、本発明の差動電圧比較器の第１実施形態と同様に、クロック信号ＣＬＫがＨレベルのときはリセット期間とされ、クロック信号ＣＬＫがＬレベルのときは比較期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００７６】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【００７７】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００７８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００７９】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。
【００８０】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【００８１】
ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【００８２】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【００８３】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【００８４】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＮ、スイッチ素子３４、３５はＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。
【００８５】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなる。この場合、ＰＭＯＳトランジスタ１９では、ゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化が進行する。
【００８６】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【００８７】
以上のように、本発明の差動電圧比較器の第２実施形態によれば、入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【００８８】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【００８９】
なお、本発明の差動電圧比較器の第２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【００９０】
（本発明の差動電圧比較器の第３実施形態）
図５は本発明の差動電圧比較器の第３実施形態を示す回路図である。本発明の差動電圧比較器の第３実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態を改良するものであり、遅延回路４４と、インバータ４５と、ＯＲ回路４６とが追加されている。
【００９１】
遅延回路４４は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ４７−１〜４７−２ｎを縦列接続して構成されている。遅延回路４４の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ４５は、遅延回路４４が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。
【００９２】
ＯＲ回路４６は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＥＯＲ回路２９の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３０は、入力端子をＯＲ回路４６の出力端子に接続し、ＯＲ回路４６が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。
【００９３】
また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部７では、スイッチ素子１３、１４は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。
【００９４】
また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の第１実施形態と同様に構成されている。
【００９５】
図６は本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【００９６】
本発明の差動電圧比較器の第３実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【００９７】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【００９８】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【００９９】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１００】
この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、ＯＲ回路３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。
【０１０１】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４４の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０１０２】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１０３】
また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０１０４】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０１０５】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１０６】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１０７】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１０８】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【０１０９】
以上のように、本発明の差動電圧比較器の第３実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【０１１０】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１１１】
なお、本発明の差動電圧比較器の第３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０１１２】
（本発明の差動電圧比較器の第４実施形態）
図７は本発明の差動電圧比較器の第４実施形態を示す回路図である。本発明の差動電圧比較器の第４実施形態は、本発明の差動電圧比較器の第２実施形態を改良するものであり、遅延回路４９と、インバータ５０と、ＯＲ回路５１とが追加されている。
【０１１３】
遅延回路４９は、クロック信号ＣＬＫを遅延して遅延クロック信号ＣＬＫ＿ｄを生成するものであり、複数個のインバータ５２−１〜５２−２ｎを縦列接続して構成されている。遅延回路４９の遅延時間は、スイッチ素子３２、３３をＯＮ、スイッチ素子３４、３５をＯＦＦとしてから、差動回路３の出力が確定するまでの時間（入力電圧確定時間）と同一時間とされる。また、インバータ５０は、遅延回路４９が出力する遅延クロック信号ＣＬＫ＿ｄを反転して反転遅延クロック信号／ＣＬＫ＿ｄを出力するものである。
【０１１４】
ＯＲ回路５１は、一方の入力端子にクロック信号ＣＬＫが与えられ、他方の入力端子にＮＡＮＤ回路３８の出力信号ＣＡが与えられ、入力制御信号ＣＢを出力するように構成されている。また、本例では、インバータ３９は、入力端子をＯＲ回路５１の出力端子に接続し、ＯＲ回路５１が出力する入力制御信号ＣＢを反転して反転入力制御信号／ＣＢを出力するようにされている。
【０１１５】
また、ラッチ部４では、スイッチ素子１１、１２は、反転遅延クロック信号／ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルのときはＯＮ、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。リセット部３７では、スイッチ素子４１、４２は、遅延クロック信号ＣＬＫ＿ｄによりＯＮ、ＯＦＦが制御され、遅延クロック信号ＣＬＫ＿ｄがＨレベルのときはＯＮ、遅延クロック信号ＣＬＫ＿ｄがＬレベルのときはＯＦＦとなるようにされている。
【０１１６】
また、入力制御部２８では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。その他については、本発明の差動電圧比較器の第２実施形態と同様に構成されている。
【０１１７】
図８は本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路３の非反転入力端子３Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路３の反転入力端子３Ｂの電圧ＶＩＣＭ、（Ｌ）はＰＭＯＳトランジスタ１９のゲート−バルク間電圧を示している。
【０１１８】
本発明の差動電圧比較器の第４実施形態においても、本発明の差動電圧比較器の第３実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルとなるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１１９】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１２０】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１２１】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１２２】
この状態から、クロック信号ＣＬＫがＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路３では、ＰＭＯＳトランジスタ１８はＯＦＦ、ＰＭＯＳトランジスタ１９はＯＮとなる。
【０１２３】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４９の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＦＦとなる。
【０１２４】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路３では、ＰＭＯＳトランジスタ１８がＯＦＦ、ＰＭＯＳトランジスタ１９がＯＮとなっているので、差動回路３の反転出力端子３Ｃの電圧ＶＯＰ＜差動回路３の非反転出力端子３Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１２５】
また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部２８では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０１２６】
したがって、差動回路３の非反転入力端子３Ａにはスイッチ素子３４を介して電源電圧ＶＤＤが供給され、差動回路３の反転入力端子３Ｂにはスイッチ素子３５を介して電源電圧ＶＤＤが供給される。この結果、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０１２７】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１２８】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部２８では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路３では、ＰＭＯＳトランジスタ１８、１９はＯＦＦの状態が維持される。
【０１２９】
したがって、リセット期間の間は、ＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＰＭＯＳトランジスタ１９のＮＢＴＩ劣化の進行が停止される。
【０１３０】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＰＭＯＳトランジスタ１８がＯＮとなり、そのゲート−バルク間電圧は−１.２Ｖとなり、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＰＭＯＳトランジスタ１８のＮＢＴＩ劣化の進行が停止される。
【０１３１】
以上のように、本発明の差動電圧比較器の第４実施形態によれば、入力制御部２８は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３のＰＭＯＳトランジスタ１８、１９のゲート−バルク間電圧を０Ｖにしているので、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化を抑制することができる。
【０１３２】
したがって、ＮＢＴＩ劣化によるＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１３３】
なお、本発明の差動電圧比較器の第４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０１３４】
（本発明の差動電圧比較器の第５実施形態）
図９は本発明の差動電圧比較器の第５実施形態を示す回路図である。本発明の差動電圧比較器の第５実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５４を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１３５】
入力制御部５４は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりにスイッチ素子５５を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５５は、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとの間に接続されており、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。
【０１３６】
本発明の差動電圧比較器の第５実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。
【０１３７】
本発明の差動電圧比較器の第５実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９間のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９間の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１３８】
（本発明の差動電圧比較器の第６実施形態）
図１０は本発明の差動電圧比較器の第６実施形態を示す回路図である。本発明の差動電圧比較器の第６実施形態は、入力制御部として、本発明の差動電圧比較器の第５実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１３９】
本発明の差動電圧比較器の第６実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。
【０１４０】
本発明の差動電圧比較器の第６実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４１】
（本発明の差動電圧比較器の第７実施形態）
図１１は本発明の差動電圧比較器の第７実施形態を示す回路図である。本発明の差動電圧比較器の第７実施形態は、入力制御部として入力制御部５４を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなる。また、スイッチ素子５５は入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなる。
【０１４２】
本発明の差動電圧比較器の第７実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。
【０１４３】
本発明の差動電圧比較器の第７実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量は平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４４】
（本発明の差動電圧比較器の第８実施形態）
図１２は本発明の差動電圧比較器の第８実施形態を示す回路図である。本発明の差動電圧比較器の第８実施形態は、入力制御部として、本発明の差動電圧比較器の第７実施形態と同様に入力制御部５４を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０１４５】
本発明の差動電圧比較器の第８実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａと反転入力端子３Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。
【０１４６】
本発明の差動電圧比較器の第８実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９は、判定結果出力期間及びリセット期間の間は同量劣化する。これにより、ＰＭＯＳトランジスタ１８、１９の劣化量が平均化されるので、ＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１４７】
（本発明の差動電圧比較器の第９実施形態）
図１３は本発明の差動電圧比較器の第９実施形態を示す回路図である。本発明の差動電圧比較器の第９実施形態は、入力制御部として、本発明の差動電圧比較器の第１実施形態が備える入力制御部２８と構成の異なる入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１４８】
入力制御部５７は、入力制御部２８が備えるＶＤＤ電源線３１を削除すると共に、入力制御部２８が備えるスイッチ素子３４、３５の代わりに、スイッチ素子５８、５９を設け、その他については、入力制御部２８と同様に構成したものである。スイッチ素子５８はＶＩＰ入力端子１と差動回路３の反転入力端子３Ｂとの間に接続されている。スイッチ素子５９はＶＩＭ入力端子２と差動回路３の非反転入力端子３Ａとの間に接続されている。スイッチ素子５８、５９は、入力制御信号ＣＡによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＡがＨレベルのときはＯＮ、入力制御信号ＣＡがＬレベルのときはＯＦＦとなるものである。
【０１４９】
本発明の差動電圧比較器の第９実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第１実施形態と同様に動作する。
【０１５０】
本発明の差動電圧比較器の第９実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５１】
（本発明の差動電圧比較器の第１０実施形態）
図１４は本発明の差動電圧比較器の第１０実施形態を示す回路図である。本発明の差動電圧比較器の第１０実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１５２】
本発明の差動電圧比較器の第１０実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第２実施形態と同様に動作する。
【０１５３】
本発明の差動電圧比較器の第１０実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５４】
（本発明の差動電圧比較器の第１１実施形態）
図１５は本発明の差動電圧比較器の第１１実施形態を示す回路図である。本発明の差動電圧比較器の第１１実施形態は、入力制御部として、本発明の差動電圧比較器の第９実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。
【０１５５】
但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０１５６】
本発明の差動電圧比較器の第１１実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第３実施形態と同様に動作する。
【０１５７】
本発明の差動電圧比較器の第１１実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１５８】
（本発明の差動電圧比較器の第１２実施形態）
図１６は本発明の差動電圧比較器の第１２実施形態を示す回路図である。本発明の差動電圧比較器の第１２実施形態は、入力制御部として、本発明の差動電圧比較器の第１１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０１５９】
本発明の差動電圧比較器の第１２実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路３の非反転入力端子３Ａへの供給及び入力電圧ＶＩＭの差動回路３の反転入力端子３Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路３の反転入力端子３Ｂに供給し、入力電圧ＶＩＭを差動回路３の非反転入力端子３Ａに供給する。その他については、本発明の差動電圧比較器の第４実施形態と同様に動作する。
【０１６０】
本発明の差動電圧比較器の第１２実施形態によれば、差動回路３のＰＭＯＳトランジスタ１８、１９の劣化量が平均化され、差動回路３のＰＭＯＳトランジスタ１８、１９のＮＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＮＢＴＩ劣化による差動回路３のＰＭＯＳトランジスタ１８、１９の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１６１】
なお、本発明の第１実施形態〜第１２実施形態においては、差動回路３として、図４２に示す差動回路を設ける場合について説明したが、この代わりに、図１７に示す差動回路又は図１８に示す差動回路を設けるようにしても良い。
【０１６２】
（本発明の差動電圧比較器の第１３実施形態）
図１９は本発明の差動電圧比較器の第１３実施形態を示す回路図である。本発明の差動電圧比較器の第１３実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１実施形態が備える差動回路３及び入力制御部２８と構成の異なる差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第１実施形態と同様に構成したものである。
【０１６３】
図２０は差動回路６１の構成を示す回路図である。図２０中、６４はＶＤＤ電源線、６５〜６７はＮＭＯＳトランジスタ、６８、６９はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ６５は、定電流源をなすものであり、ソース及びバルクを接地し、ゲートをバイアス電圧ＶＢ２が印加されるバイアス電圧入力端子７２に接続している。
【０１６４】
ＮＭＯＳトランジスタ６６、６７は差動動作を行う入力トランジスタである。ＮＭＯＳトランジスタ６６は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを非反転入力端子６１Ａに接続し、ドレインをノード７３に接続し、バルクを接地している。ＮＭＯＳトランジスタ６７は、ソースをＮＭＯＳトランジスタ６５のドレインに接続し、ゲートを反転入力端子６１Ｂに接続し、ドレインをノード７４に接続し、バルクを接地している。
【０１６５】
ＰＭＯＳトランジスタ６８は、ＮＭＯＳトランジスタ６６の負荷素子をなすものであり、ドレイン及びゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ６９は、ＮＭＯＳトランジスタ６７の負荷素子をなすものであり、ドレイン及びゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接地している。
【０１６６】
また、入力制御部６２は、スイッチ素子３４を差動回路６１の非反転入力端子６１Ａと接地との間に接続すると共に、スイッチ素子３５を差動回路６１の反転入力端子６１Ｂと接地との間に接続し、その他については、図１に示す入力制御部２８と同様に構成したものである。
【０１６７】
図２１は本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０１６８】
本発明の差動電圧比較器の第１３実施形態においては、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１６９】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１７０】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１７１】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１７２】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態となる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０１７３】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１７４】
ここで、出力電圧ＶＯがＨレベルに変化すると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。
【０１７５】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０１７６】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０１７７】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１７８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１７９】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０１８０】
以上のように、本発明の差動電圧比較器の第１３実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０１８１】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１８２】
なお、本発明の差動電圧比較器の第１３実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０１８３】
（本発明の差動電圧比較器の第１４実施形態）
図２２は本発明の差動電圧比較器の第１４実施形態を示す回路図である。本発明の差動電圧比較器の第１４実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１３実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第２実施形態と同様に構成したものである。
【０１８４】
図２３は本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は反転クロック信号／ＣＬＫ、（Ｃ）は入力電圧ＶＩＰ、（Ｄ）は入力電圧ＶＩＭ、（Ｅ）は出力電圧ＶＯ、（Ｆ）は出力電圧ＶＸＯ、（Ｇ）は入力制御信号ＣＡ、（Ｈ）は反転入力制御信号／ＣＡ、（Ｉ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｊ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｋ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０１８５】
本発明の差動電圧比較器の第１４実施形態においても、本発明の差動電圧比較器の第１３実施形態と同様に、クロック信号ＣＬＫがＬレベルのときは比較期間とされ、クロック信号ＣＬＫがＨレベルのときはリセット期間とされる。また、比較期間になってから、入力制御信号ＣＡがＨレベルとなるまでの期間が判定期間とされ、入力制御信号ＣＡがＨレベルになってから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０１８６】
ここで、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１８７】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１８８】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１８９】
この状態から、クロック信号ＣＬＫがＬレベル、反転クロック信号／ＣＬＫがＨレベルに変化して比較期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＮとなり、インバータ９、１０は活性状態となる。リセット部３７では、スイッチ素子４１、４２はＯＦＦとなる。
【０１９０】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０１９１】
ここで、出力電圧ＶＸＯがＬレベルに変化すると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦとなり、スイッチ素子３４、３５がＯＮとなる。
【０１９２】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０１９３】
その後、クロック信号ＣＬＫがＨレベル、反転クロック信号／ＣＬＫがＬレベルに変化してリセット期間になると、ラッチ部４では、スイッチ素子１１、１２はＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２はＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０１９４】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８が出力する入力制御信号ＣＡはＬレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＡはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭは、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。
【０１９５】
ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮとなる。この場合、ＮＭＯＳトランジスタ６６では、ゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化が進行する。
【０１９６】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０１９７】
以上のように、本発明の差動電圧比較器の第１４実施形態によれば、入力制御部６２は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０１９８】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０１９９】
なお、本発明の差動電圧比較器の第１４実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２００】
（本発明の差動電圧比較器の第１５実施形態）
図２４は本発明の差動電圧比較器の第１５実施形態を示す回路図である。本発明の差動電圧比較器の第１５実施形態は、差動回路及び入力制御部として差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第３実施形態と同様に構成したものである。但し、本例では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子３４、３５は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０２０１】
図２５は本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＥＯＲ回路２９の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０２０２】
本発明の差動電圧比較器の第１５実施形態においては、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０２０３】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０２０４】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２０５】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２０６】
この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路４６が出力する入力制御信号ＣＢはＬレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。
【０２０７】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４４の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＦＦとなる。
【０２０８】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０２０９】
また、出力電圧ＶＯがＨレベルに変化して判定結果出力期間になると、ＥＯＲ回路２９の出力信号ＣＡはＨレベルとなり、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０２１０】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路４６が出力する入力制御信号ＣＢがＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０２１１】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４４の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部７では、スイッチ素子１３、１４がＯＮとなり、ＶＯ出力端子５はスイッチ素子１３を介して接地され、ＶＸＯ出力端子６はスイッチ素子１４を介して接地される。この結果、出力電圧ＶＯ、ＶＸＯはＬレベルにリセットされる。
【０２１２】
また、出力電圧ＶＯ、ＶＸＯがＬレベルにリセットされると、ＥＯＲ回路２９の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路４６が出力する入力制御信号ＣＢはＨレベル、インバータ３０が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２１３】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２１４】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０２１５】
以上のように、本発明の差動電圧比較器の第１５実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０２１６】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１５実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２１７】
なお、本発明の差動電圧比較器の第１５実施形態においては、判定終了検出回路としてＥＯＲ回路２９を設けた場合について説明したが、ＥＯＲ回路２９の代わりに、ＯＲ回路を設けるようにしても良い。
【０２１８】
（本発明の差動電圧比較器の第１６実施形態）
図２６は本発明の差動電圧比較器の第１６実施形態を示す回路図である。本発明の差動電圧比較器の第１６実施形態は、差動回路及び入力制御部として、本発明の差動電圧比較器の第１５実施形態と同様に差動回路６１及び入力制御部６２を設け、その他については、本発明の差動電圧比較器の第４実施形態と同様に構成したものである。
【０２１９】
図２７は本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートであり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルの場合を例にしている。（Ａ）はクロック信号ＣＬＫ、（Ｂ）は遅延クロック信号ＣＬＫ＿ｄ、（Ｃ）は反転遅延クロック信号／ＣＬＫ＿ｄ、（Ｄ）は入力電圧ＶＩＰ、（Ｅ）は入力電圧ＶＩＭ、（Ｆ）は出力電圧ＶＯ、（Ｇ）は出力電圧ＶＸＯ、（Ｈ）はＮＡＮＤ回路３８の出力信号ＣＡ、（Ｉ）は入力制御信号ＣＢ、（Ｊ）は差動回路６１の非反転入力端子６１Ａの電圧ＶＩＣＰ、（Ｋ）は差動回路６１の反転入力端子６１Ｂの電圧ＶＩＣＭ、（Ｌ）はＮＭＯＳトランジスタ６６のゲート−バルク間電圧を示している。
【０２２０】
本発明の差動電圧比較器の第１６実施形態においても、本発明の差動電圧比較器の第１５実施形態と同様に、クロック信号ＣＬＫがＬレベルになったときから、遅延クロック信号ＣＬＫ＿ｄがＨレベルになるまでの期間が比較期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＨレベルになったときから、クロック信号ＣＬＫがＬレベルとなるまでの期間がリセット期間とされる。また、比較期間になってから、遅延クロック信号ＣＬＫ＿ｄがＬレベルとなるまでの期間が入力電圧整定期間とされる。また、遅延クロック信号ＣＬＫ＿ｄがＬレベルになったときから、入力制御信号ＣＢがＨレベルとなるまでの期間が判定期間とされる。また、入力制御信号ＣＢがＨレベルになったときから、比較期間が終了するまでの期間が判定結果出力期間とされる。
【０２２１】
ここで、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０２２２】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２２３】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルである場合でも、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２２４】
この状態から、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、ＯＲ回路５１が出力する入力制御信号ＣＢはＬレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＨレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＮ、スイッチ素子３４、３５がＯＦＦとなり、入力電圧ＶＩＰ及び入力電圧ＶＩＭが、それぞれ差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂに印加される。ここで、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであると、差動回路６１では、ＮＭＯＳトランジスタ６６はＯＮ、ＮＭＯＳトランジスタ６７はＯＦＦとなる。
【０２２５】
また、クロック信号ＣＬＫがＨレベルからＬレベルに変化して比較期間になると、遅延回路４９の遅延時間が経過した後、遅延クロック信号ＣＬＫ＿ｄがＬレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＨレベルに変化して入力電圧整定期間から判定期間となる。この場合、ラッチ部４では、スイッチ素子１１、１２がＯＮとなり、インバータ９、１０は活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＦＦとなる。
【０２２６】
この結果、入力電圧ＶＩＰ、ＶＩＭの大小判定が行われるが、差動回路６１では、ＮＭＯＳトランジスタ６６がＯＮ、ＮＭＯＳトランジスタ６７がＯＦＦとなっているので、差動回路６１の反転出力端子６１Ｃの電圧ＶＯＰ＜差動回路６１の非反転出力端子６１Ｄの電圧ＶＯＭとなる。この状態がラッチ部４に取り込まれ、出力電圧ＶＯがＨレベル、出力電圧ＶＸＯがＬレベルになる。これにより、判定期間が終了し、リセット期間が開始されるまで、判定結果出力期間となる。
【０２２７】
また、出力電圧ＶＸＯがＬレベルに変化して判定結果出力期間になると、ＮＡＮＤ回路３８の出力信号ＣＡはＨレベルとなり、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベルとなり、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルとなる。この結果、入力制御部６２では、スイッチ素子３２、３３がＯＦＦ、スイッチ素子３４、３５がＯＮとなる。
【０２２８】
したがって、差動回路６１の非反転入力端子６１Ａはスイッチ素子３４を介して接地され、差動回路６１の反転入力端子６１Ｂはスイッチ素子３５を介して接地される。この結果、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。その後、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。この場合、ＯＲ回路５１が出力する入力制御信号ＣＢがＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢがＬレベルの状態は変化しない。
【０２２９】
また、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、遅延回路４９の遅延時間経過後、遅延クロック信号ＣＬＫ＿ｄがＨレベル、反転遅延クロック信号／ＣＬＫ＿ｄがＬレベルに変化してリセット期間になる。リセット期間になると、ラッチ部４では、スイッチ素子１１、１２がＯＦＦとなり、インバータ９、１０は非活性状態になる。リセット部３７では、スイッチ素子４１、４２がＯＮとなり、ＶＯ出力端子５にはスイッチ素子４１を介して電源電圧ＶＤＤが供給され、ＶＸＯ出力端子６にはスイッチ素子４２を介して電源電圧ＶＤＤが供給される。この結果、出力電圧ＶＯ、ＶＸＯはＨレベルにリセットされる。
【０２３０】
また、出力電圧ＶＯ、ＶＸＯがＨレベルにリセットされると、ＮＡＮＤ回路３８の出力信号ＣＡはＬレベルとなる。ここで、クロック信号ＣＬＫはＨレベルを維持するので、ＯＲ回路５１が出力する入力制御信号ＣＢはＨレベル、インバータ３９が出力する反転入力制御信号／ＣＢはＬレベルを維持する。この結果、入力制御部６２では、スイッチ素子３２、３３はＯＦＦ、スイッチ素子３４、３５はＯＮを維持する。また、この結果、差動回路６１では、ＮＭＯＳトランジスタ６６、６７はＯＦＦの状態が維持される。
【０２３１】
したがって、リセット期間の間は、ＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＨレベル、入力電圧ＶＩＭがＬレベルであるにも関わらず、ＮＭＯＳトランジスタ６６のＰＢＴＩ劣化の進行が停止される。
【０２３２】
なお、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルのときは、判定期間の間、ＮＭＯＳトランジスタ６７がＯＮとなり、そのゲート−バルク間電圧は１.２Ｖとなり、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化が進行する。しかし、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６７のゲート−バルク間電圧は０Ｖとなり、入力電圧ＶＩＰがＬレベル、入力電圧ＶＩＭがＨレベルであるにも関わらず、ＮＭＯＳトランジスタ６７のＰＢＴＩ劣化の進行が停止される。
【０２３３】
以上のように、本発明の差動電圧比較器の第１６実施形態によれば、入力制御部６２は、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂを接地し、差動回路６１のＮＭＯＳトランジスタ６６、６７のゲート−バルク間電圧を０Ｖにしているので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化を抑制することができる。
【０２３４】
したがって、ＰＢＴＩ劣化によるＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１６実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２３５】
なお、本発明の差動電圧比較器の第１６実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２３６】
（本発明の差動電圧比較器の第１７実施形態）
図２８は本発明の差動電圧比較器の第１７実施形態を示す回路図である。本発明の差動電圧比較器の第１７実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第５実施形態と同様に構成したものである。
【０２３７】
本発明の差動電圧比較器の第１７実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。
【０２３８】
本発明の差動電圧比較器の第１７実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１７実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２３９】
（本発明の差動電圧比較器の第１８実施形態）
図２９は本発明の差動電圧比較器の第１８実施形態を示す回路図である。本発明の差動電圧比較器の第１８実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第６実施形態と同様に構成したものである。
【０２４０】
本発明の差動電圧比較器の第１８実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。
【０２４１】
本発明の差動電圧比較器の第１８実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１８実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４２】
（本発明の差動電圧比較器の第１９実施形態）
図３０は本発明の差動電圧比較器の第１９実施形態を示す回路図である。本発明の差動電圧比較器の第１９実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第７実施形態と同様に構成したものである。
【０２４３】
本発明の差動電圧比較器の第１９実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。
【０２４４】
本発明の差動電圧比較器の第１９実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第１９実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４５】
（本発明の差動電圧比較器の第２０実施形態）
図３１は本発明の差動電圧比較器の第２０実施形態を示す回路図である。本発明の差動電圧比較器の第２０実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第８実施形態と同様に構成したものである。
【０２４６】
本発明の差動電圧比較器の第２０実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５５はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５５はＯＦＦとなる。即ち、判定結果出力期間及びリセット期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路６１の非反転入力端子６１Ａ及び反転入力端子６１Ｂへの供給を遮断し、差動回路６１の非反転入力端子６１Ａと反転入力端子６１Ｂとをスイッチ素子５５を介して電気的に接続する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。
【０２４７】
本発明の差動電圧比較器の第２０実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７は、判定期間の間は同量劣化する。これにより、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２０実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２４８】
（本発明の差動電圧比較器の第２１実施形態）
図３２は本発明の差動電圧比較器の第２１実施形態を示す回路図である。本発明の差動電圧比較器の第２１実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第９実施形態と同様に構成したものである。
【０２４９】
本発明の差動電圧比較器の第２１実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１３実施形態と同様に動作する。
【０２５０】
本発明の差動電圧比較器の第２１実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５１】
（本発明の差動電圧比較器の第２２実施形態）
図３３は本発明の差動電圧比較器の第２２実施形態を示す回路図である。本発明の差動電圧比較器の第２２実施形態は、差動回路として差動回路６１を設け、その他については、本発明の差動電圧比較器の第１０実施形態と同様に構成したものである。
【０２５２】
本発明の差動電圧比較器の第２２実施形態においては、入力制御信号ＣＡがＨレベルとなる判定結果出力期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＡがＬレベルとなる判定結果出力期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間の間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１４実施形態と同様に動作する。
【０２５３】
本発明の差動電圧比較器の第２２実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２２実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５４】
なお、本発明の差動電圧比較器の第２２実施形態においては、判定終了検出回路としてＮＡＮＤ回路３８を設けた場合について説明したが、ＮＡＮＤ回路３８の代わりに、ＥＯＲ回路を設けるようにしても良い。
【０２５５】
（本発明の差動電圧比較器の第２３実施形態）
図３４は本発明の差動電圧比較器の第２３実施形態を示す回路図である。本発明の差動電圧比較器の第２３実施形態は、入力制御部として、本発明の差動電圧比較器の第２１実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１５実施形態と同様に構成したものである。
【０２５６】
但し、入力制御部５７では、スイッチ素子３２、３３は、反転入力制御信号／ＣＢによりＯＮ、ＯＦＦが制御され、反転入力制御信号／ＣＢがＨレベルのときはＯＮ、反転入力制御信号／ＣＢがＬレベルのときはＯＦＦとなるようにされている。スイッチ素子５８、５９は、入力制御信号ＣＢによりＯＮ、ＯＦＦが制御され、入力制御信号ＣＢがＨレベルのときはＯＮ、入力制御信号ＣＢがＬレベルのときはＯＦＦとなるようにされている。
【０２５７】
本発明の差動電圧比較器の第２３実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１５実施形態と同様に動作する。
【０２５８】
本発明の差動電圧比較器の第２３実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＮＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２５９】
（本発明の差動電圧比較器の第２４実施形態）
図３５は本発明の差動電圧比較器の第２４実施形態を示す回路図である。本発明の差動電圧比較器の第２４実施形態は、入力制御部として、本発明の差動電圧比較器の第２３実施形態と同様に入力制御部５７を設け、その他については、本発明の差動電圧比較器の第１６実施形態と同様に構成したものである。
【０２６０】
本発明の差動電圧比較器の第２４実施形態においては、入力制御信号ＣＢがＨレベルとなる判定結果出力期間及びリセット期間の間は、スイッチ素子３２、３３はＯＦＦ、スイッチ素子５８、５９はＯＮとなる。これに対して、入力制御信号ＣＢがＬレベルとなる判定結果出力期間及びリセット期間以外の間は、スイッチ素子３２、３３はＯＮ、スイッチ素子５８、５９はＯＦＦとなる。即ち、判定結果出力期間及びリセットの間は、入力電圧ＶＩＰの差動回路６１の非反転入力端子６１Ａへの供給及び入力電圧ＶＩＭの差動回路６１の反転入力端子６１Ｂへの供給を遮断し、入力電圧ＶＩＰを差動回路６１の反転入力端子６１Ｂに供給し、入力電圧ＶＩＭを差動回路６１の非反転入力端子６１Ａに供給する。その他については、本発明の差動電圧比較器の第１６実施形態と同様に動作する。
【０２６１】
本発明の差動電圧比較器の第２４実施形態によれば、差動回路６１のＮＭＯＳトランジスタ６６、６７の劣化量が平均化されるので、差動回路６１のＮＭＯＳトランジスタ６６、６７間のＰＢＴＩ劣化の差の増大化を抑制することができる。したがって、ＰＢＴＩ劣化による差動回路６１のＰＭＯＳトランジスタ６６、６７の閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動電圧比較器の第２４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２６２】
なお、本発明の第１３実施形態〜第２４実施形態においては、差動回路６１として、図２０に示す差動回路を設ける場合について説明したが、この代わりに、図３６に示す差動回路又は図３７に示す差動回路を設けるようにしても良い。
【０２６３】
（本発明の差動回路の第１実施形態）
図３８は本発明の差動回路の第１実施形態を示す回路図である。本発明の差動回路の第１実施形態は、例えば、図５に示す本発明の差動電圧比較器の第３実施形態が備える差動回路３の代わりとして、又は、図７に示す本発明の差動電圧比較器の第４実施形態が備える差動回路３の代わりとして使用されるものである。
【０２６４】
本発明の差動回路の第１実施形態は、図４３に示す差動回路３にＰＭＯＳトランジスタ７６、７７とＮＭＯＳトランジスタ７８〜８０とを追加すると共に、ＰＭＯＳトランジスタ１８、１９のバルクとＶＤＤ電源線１６とを直接に接続しないようにしたものである。
【０２６５】
ＰＭＯＳトランジスタ７６は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ７７は、ソース及びバルクをＶＤＤ電源線１６に接続し、ドレインをＰＭＯＳトランジスタ１７のゲートに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。
【０２６６】
ＮＭＯＳトランジスタ７８は、ドレインをＰＭＯＳトランジスタ１８、１９のバルクに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ７９は、ドレインをノード２５に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８０は、ドレインをノード２６に接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。
【０２６７】
このように構成された本発明の差動回路の第１実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＰＭＯＳトランジスタ７６はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクにはＰＭＯＳトランジスタ７６を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ７７はＯＦＦとなり、ＰＭＯＳトランジスタ１７のゲートにはバイアス電圧ＶＢ１が与えられ、ＰＭＯＳトランジスタ１７は定電流源として動作する。また、ＮＭＯＳトランジスタ７８〜８０はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第１実施形態は、差動回路３と同様に動作する。
【０２６８】
これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ７６はＯＦＦとなる。また、ＰＭＯＳトランジスタ７７はＯＮとなり、ＰＭＯＳトランジスタ１７のゲートには電源電圧ＶＤＤが与えられ、ＰＭＯＳトランジスタ１７はＯＦＦとなる。また、ＮＭＯＳトランジスタ７８はＯＮとなり、ＰＭＯＳトランジスタ１８、１９のバルクはＮＭＯＳトランジスタ７８を介して接地され、ＰＭＯＳトランジスタ１８、１９のバルク電圧は０Ｖとなる。
【０２６９】
また、ＮＭＯＳトランジスタ７９はＯＮとなり、ＰＭＯＳトランジスタ１８のドレインは、ＮＭＯＳトランジスタ７９を介して接地され、ＰＭＯＳトランジスタ１８のドレイン電圧は０Ｖとなる。また、ＮＭＯＳトランジスタ８０はＯＮとなり、ＰＭＯＳトランジスタ１９のソースは、ＮＭＯＳトランジスタ８０を介して接地され、ＰＭＯＳトランジスタ１９のソース電圧は０Ｖとなる。
【０２７０】
この結果、判定結果出力期間及びリセット期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ＶＩＣＰ＞０、ＶＩＣＭ＞０の時、ゲートからバルク及びゲートからドレインに向かう電界が形成される。したがって、ＰＭＯＳトランジスタ１８、１９のうち、入力電圧整定期間及び判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【０２７１】
したがって、本発明の差動回路の第１実施形態によれば、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２７２】
（本発明の差動回路の第２実施形態）
図３９は本発明の差動回路の第２実施形態を示す回路図である。本発明の差動回路の第２実施形態は、電圧／電流変換素子をなすＮＭＯＳトランジスタ２２、２３を設け、その他については、本発明の差動回路の第１実施形態と同様に構成したものである。
【０２７３】
ＮＭＯＳトランジスタ２２は、ドレインを非反転出力端子３Ｄに接続し、ゲートをノード２５に接続し、ソース及びバルクを接地している。ＮＭＯＳトランジスタ２３は、ドレインを反転出力端子３Ｃに接続し、ゲートをノード２６に接続し、ソース及びバルクを接地している。
【０２７４】
本発明の差動回路の第２実施形態によっても、本発明の差動回路の第１実施形態と同様に、ＮＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第１実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２７５】
なお、本発明の差動回路の第１実施形態及び第２実施形態においては、判定結果出力期間及びリセット期間の間、ゲートからバルク及びゲートからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＮＭＯＳトランジスタ７８を設けないようにしても良いし、又は、ＮＭＯＳトランジスタ７９、８０を設けないようにしても良い。
【０２７６】
また、本発明の差動回路の第１実施形態及び第２実施形態は、図１に示す本発明の差動電圧比較器の第１実施形態が備える差動回路３の代わりとして、又は、図３に示す本発明の差動電圧比較器の第２実施形態が備える差動回路３の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。
【０２７７】
このようにすると、判定結果出力期間の間は、ＰＭＯＳトランジスタ１８、１９においては、ゲートからバルク及びゲートからドレインに向かう電界を形成することができる。これにより、ＰＭＯＳトランジスタ１８、１９のうち、判定期間の間、ゲートにＬレベルが印加され、バルクからゲートに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＮＢＴＩ劣化を回復することができる。
【０２７８】
（本発明の差動回路の第３実施形態）
図４０は本発明の差動回路の第３実施形態を示す回路図である。本発明の差動回路の第３実施形態は、例えば、図２４に示す本発明の差動電圧比較器の第１５実施形態が備える差動回路６１の代わりとして、又は、図２６に示す本発明の差動電圧比較器の第１６実施形態が備える差動回路６１の代わりとして使用されるものである。
【０２７９】
本発明の差動回路の第３実施形態は、図２０に示す差動回路６１にＮＭＯＳトランジスタ８２、８３とＰＭＯＳトランジスタ８４〜８６とを追加すると共に、ＮＭＯＳトランジスタ６６、６７のバルクを直接に接地しないようにしたものである。
【０２８０】
ＮＭＯＳトランジスタ８２は、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ソース及びバルクを接地し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＮＭＯＳトランジスタ８３は、ドレインをＮＭＯＳトランジスタ６５のゲートに接続し、ソース及びバルクを接地し、ゲートに入力制御信号ＣＢが与えられるように構成されている。
【０２８１】
ＰＭＯＳトランジスタ８４は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをＮＭＯＳトランジスタ６６、６７のバルクに接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８５は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７３に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。ＰＭＯＳトランジスタ８６は、ソース及びバルクをＶＤＤ電源線６４に接続し、ドレインをノード７４に接続し、ゲートに反転入力制御信号／ＣＢが与えられるように構成されている。
【０２８２】
このように構成された本発明の差動回路の第３実施形態は、入力制御信号ＣＢがＬレベルの期間、即ち、入力電圧整定期間及び判定期間の間は、ＮＭＯＳトランジスタ８２はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクはＮＭＯＳトランジスタ８２を介して接地される。また、ＮＭＯＳトランジスタ８３はＯＦＦとなり、ＮＭＯＳトランジスタ６５のゲートにはバイアス電圧ＶＢ２が与えられ、ＮＭＯＳトランジスタ６５は定電流源として動作する。また、ＰＭＯＳトランジスタ８４〜８６はＯＦＦとなる。したがって、この場合には、本発明の差動回路の第３実施形態は、差動回路６１と同様に動作する。
【０２８３】
これに対して、入力制御信号ＣＢがＨレベルの期間、即ち、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ８２はＯＦＦとなる。また、ＮＭＯＳトランジスタ８３はＯＮとなり、ＮＭＯＳトランジスタ６５のゲートは接地され、ＮＭＯＳトランジスタ６５はＯＦＦとなる。また、ＰＭＯＳトランジスタ８４はＯＮとなり、ＮＭＯＳトランジスタ６６、６７のバルクにはＰＭＯＳトランジスタ８４を介して電源電圧ＶＤＤが与えられる。
【０２８４】
また、ＰＭＯＳトランジスタ８５はＯＮとなり、ＮＭＯＳトランジスタ６６のドレインにはＰＭＯＳトランジスタ８５を介して電源電圧ＶＤＤが与えられる。また、ＰＭＯＳトランジスタ８６はＯＮとなり、ＮＭＯＳトランジスタ６７のドレインにはＰＭＯＳトランジスタ８６を介して電源電圧ＶＤＤが与えられる。
【０２８５】
この結果、判定結果出力期間及びリセット期間の間は、ＮＭＯＳトランジスタ６６、６７においては、ＶＩＣＰ＜ＶＤＤ、ＶＩＣＭ＜ＶＤＤの時、バルクからゲート及びドレインからゲートに向かう電界が形成される。したがって、ＮＭＯＳトランジスタ６６、６７のうち、入力電圧整定期間及び判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【０２８６】
したがって、本発明の差動回路の第３実施形態によれば、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第３実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２８７】
（本発明の差動回路の第４実施形態）
図４１は本発明の差動回路の第４実施形態を示す回路図である。本発明の差動回路の第４実施形態は、電圧／電流変換素子をなすＰＭＯＳトランジスタ７０、７１を設け、その他については、本発明の差動回路の第３実施形態と同様に構成したものである。
【０２８８】
ＰＭＯＳトランジスタ７０は、ドレインを非反転入力端子６１Ｄに接続し、ゲートをノード７３に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。ＰＭＯＳトランジスタ７１は、ドレインを反転入力端子６１Ｃに接続し、ゲートをノード７４に接続し、ソース及びバルクをＶＤＤ電源線６４に接続している。
【０２８９】
本発明の差動回路の第４実施形態によっても、本発明の差動回路の第３実施形態と同様に、ＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制し、入力オフセット電圧の増大化を抑制することができ、本発明の差動回路の第４実施形態を、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができる。
【０２９０】
なお、本発明の差動回路の第３実施形態及び第４実施形態においては、判定結果出力期間及びリセット期間の間、バルクからゲート及びバルクからドレインに向う電界を形成するようにしているが、いずれか一方を形成するようにしても良い。即ち、ＰＭＯＳトランジスタ８４を設けないようにしても良いし、又は、ＰＭＯＳトランジスタ８５、８６を設けないようにしても良い。
【０２９１】
また、本発明の差動回路の第３実施形態及び第４実施形態は、図１９に示す本発明の差動電圧比較器の第１３実施形態が備える差動回路６１の代わりとして、又は、図２２に示す本発明の差動電圧比較器の第１４実施形態が備える差動回路６１の代わりとして使用することもできる。この場合には、入力制御信号ＣＢ及び反転入力制御信号／ＣＢの代わりに入力制御信号ＣＡ及び反転入力制御信号／ＣＡを使用するようにする。
【０２９２】
このようにすると、判定結果出力期間の間は、ＮＭＯＳトランジスタ６６、６７においては、バルクからゲート及びバルクからドレインに向かう電界を形成することができる。これにより、ＮＭＯＳトランジスタ６６、６７のうち、判定期間の間、ゲートにＨレベルが印加され、ゲートからバルクに向かう電界が形成されていた入力トランジスタについては、そのゲート酸化膜とシリコン基板との界面の固定電荷や界面準位を修復し、ＰＢＴＩ劣化を回復することができる。
【０２９３】
ここで、本発明を整理すると、本発明には、少なくとも、以下の差動電圧比較器及び差動回路が含まれる。
【０２９４】
（付記１）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９５】
（付記２）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９６】
（付記３）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９７】
（付記４）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９８】
（付記５）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、を有することを特徴とする差動電圧比較器。
【０２９９】
（付記６）第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、を有することを特徴とする差動電圧比較器。
【０３００】
（付記７）絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、
第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、
第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段と、を有することを特徴とする差動回路。
【０３０１】
（付記８）前記第１、第２の入力トランジスタは、Ｐチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに接地電圧を印加する第２の接地電圧印加手段を有することを特徴とする付記７に記載の差動回路。
【０３０２】
（付記９）前記第１、第２の入力トランジスタは、Ｎチャネル絶縁ゲート型電界効果トランジスタであり、
前記第２モード時に、前記第１、第２の入力トランジスタのドレインに電源電圧を印加する第２の電源電圧印加手段を有することを特徴とする付記７に記載の差動回路。
【０３０３】
（付記１０）前記所定電圧は、前記差動回路の入力トランジスタのバルク電圧であることを特徴とする付記１又は４に記載の差動電圧比較器。
【図面の簡単な説明】
【０３０４】
【図１】本発明の差動電圧比較器の第１実施形態を示す回路図である。
【図２】本発明の差動電圧比較器の第１実施形態の動作例を示すタイミングチャートである。
【図３】本発明の差動電圧比較器の第２実施形態を示す回路図である。
【図４】本発明の差動電圧比較器の第２実施形態の動作例を示すタイミングチャートである。
【図５】本発明の差動電圧比較器の第３実施形態を示す回路図である。
【図６】本発明の差動電圧比較器の第３実施形態の動作例を示すタイミングチャートである。
【図７】本発明の差動電圧比較器の第４実施形態を示す回路図である。
【図８】本発明の差動電圧比較器の第４実施形態の動作例を示すタイミングチャートである。
【図９】本発明の差動電圧比較器の第５実施形態を示す回路図である。
【図１０】本発明の差動電圧比較器の第６実施形態を示す回路図である。
【図１１】本発明の差動電圧比較器の第７実施形態を示す回路図である。
【図１２】本発明の差動電圧比較器の第８実施形態を示す回路図である。
【図１３】本発明の差動電圧比較器の第９実施形態を示す回路図である。
【図１４】本発明の差動電圧比較器の第１０実施形態を示す回路図である。
【図１５】本発明の差動電圧比較器の第１１実施形態を示す回路図である。
【図１６】本発明の差動電圧比較器の第１２実施形態を示す回路図である。
【図１７】本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。
【図１８】本発明の差動電圧比較器の第１実施形態〜第１２実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。
【図１９】本発明の差動電圧比較器の第１３実施形態を示す回路図である。
【図２０】本発明の差動電圧比較器の第１３実施形態が備える差動回路の構成を示す回路図である。
【図２１】本発明の差動電圧比較器の第１３実施形態の動作例を示すタイミングチャートである。
【図２２】本発明の差動電圧比較器の第１４実施形態を示す回路図である。
【図２３】本発明の差動電圧比較器の第１４実施形態の動作例を示すタイミングチャートである。
【図２４】本発明の差動電圧比較器の第１５実施形態を示す回路図である。
【図２５】本発明の差動電圧比較器の第１５実施形態の動作例を示すタイミングチャートである。
【図２６】本発明の差動電圧比較器の第１６実施形態を示す回路図である。
【図２７】本発明の差動電圧比較器の第１６実施形態の動作例を示すタイミングチャートである。
【図２８】本発明の差動電圧比較器の第１７実施形態を示す回路図である。
【図２９】本発明の差動電圧比較器の第１８実施形態を示す回路図である。
【図３０】本発明の差動電圧比較器の第１９実施形態を示す回路図である。
【図３１】本発明の差動電圧比較器の第２０実施形態を示す回路図である。
【図３２】本発明の差動電圧比較器の第２１実施形態を示す回路図である。
【図３３】本発明の差動電圧比較器の第２２実施形態を示す回路図である。
【図３４】本発明の差動電圧比較器の第２３実施形態を示す回路図である。
【図３５】本発明の差動電圧比較器の第２４実施形態を示す回路図である。
【図３６】本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の一例を示す回路図である。
【図３７】本発明の差動電圧比較器の第１３実施形態〜第２４実施形態が備える差動回路の代わりに使用することができる差動回路の他の例を示す回路図である。
【図３８】本発明の差動回路の第１実施形態を示す回路図である。
【図３９】本発明の差動回路の第２実施形態を示す回路図である。
【図４０】本発明の差動回路の第３実施形態を示す回路図である。
【図４１】本発明の差動回路の第４実施形態を示す回路図である。
【図４２】従来の差動電圧比較器の一例を示す回路図である。
【図４３】図４２に示す従来の差動電圧比較器が備える差動回路の構成を示す回路図である。
【図４４】図４２に示す従来の差動電圧比較器の動作例を示すタイミングチャートである。
【符号の説明】
【０３０５】
ＶＩＰ、ＶＩＭ…入力電圧
ＶＯ、ＶＯＸ…出力電圧
１…ＶＩＰ入力端子
２…ＶＩＭ入力端子
３…差動増幅回路
４…ラッチ部
５…ＶＯ出力端子
６…ＶＸＯ出力端子
７…リセット部
８…ＶＤＤ電源線
９、１０…インバータ
１１〜１４…スイッチ素子
１６…ＶＤＤ電源線
１７〜１９…ＰＭＯＳトランジスタ
２０〜２３…ＮＭＯＳトランジスタ
２４…バイアス電圧入力端子
２５、２６…ノード
２８…入力制御部
２９…ＥＯＲ（排他的論理和）回路
３０…インバータ
３１…ＶＤＤ電源線
３２〜３５…スイッチ素子
３７…リセット部
３８…ＮＡＮＤ回路
３９…インバータ
４０…ＶＤＤ電源線
４１、４２…スイッチ素子
４４…遅延回路
４５…インバータ
４６…ＯＲ回路
４７−１、４７−２、４７−２ｎ…インバータ
４９…遅延回路
５０…インバータ
５１…ＯＲ回路
５２−１、５２−２、５２−２ｎ…インバータ
５４…入力制御部
５５…スイッチ素子
５７…入力制御部
５８、５９…スイッチ素子
６１…差動回路
６２…入力制御部
６４…ＶＤＤ電源線
６５〜６７…ＮＭＯＳトランジスタ
６８〜７１…ＰＭＯＳトランジスタ
７２…バイアス電圧入力端子
７３、７４…ノード
７６、７７…ＰＭＯＳトランジスタ
７８〜８０、８２、８３…ＮＭＯＳトランジスタ
８４〜８６…ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項２】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項３】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項４】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項５】
絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、
第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、
第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段と、
を有することを特徴とする差動回路。
【請求項１】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項２】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子と前記第２の入力端子とを電気的に接続する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項３】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一のときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力電圧及び前記第２の入力電圧をそれぞれ前記第２の入力端子及び前記第１の入力端子に供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項４】
第１の入力端子及び第２の入力端子を有し、第１の出力電圧及び第２の出力電圧を出力する差動回路と、
クロック信号を所定時間遅延した遅延クロック信号が第１の論理レベルのときは活性状態となり、前記第１の出力電圧及び前記第２の出力電圧を取り込んで相補関係にある第３の出力電圧及び第４の出力電圧をそれぞれ第１の出力端子及び第２の出力端子に出力し、前記遅延クロック信号が第２の論理レベルのときは非活性状態となるラッチ部と、
前記遅延クロック信号が前記第２の論理レベルのときは、前記第１の出力端子と前記第２の出力端子とを同一の論理レベルにリセットするリセット部と、
前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが同一、かつ、前記クロック信号が前記第１の論理レベルのときは、第１の入力電圧及び第２の入力電圧をそれぞれ前記第１の入力端子及び前記第２の入力端子に与え、前記第１の出力端子の論理レベルと前記第２の出力端子の論理レベルとが異なるとき、又は、前記クロック信号が前記第２の論理レベルのときは、前記第１の入力電圧及び前記第２の入力電圧の前記第１の入力端子及び前記第２の入力端子への供給を遮断し、前記第１の入力端子及び前記第２の入力端子に所定電圧を供給する入力制御部と、
を有することを特徴とする差動電圧比較器。
【請求項５】
絶縁ゲート型電界効果トランジスタからなる第１、第２の入力トランジスタと、
第１モード時に、前記第１、第２の入力トランジスタのバルクに電源電圧を印加する電源電圧印加手段と、
第２モード時に、前記第１、第２の入力トランジスタのバルクに接地電圧を印加する接地電圧印加手段と、
を有することを特徴とする差動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２００９−２９０４３４（Ｐ２００９−２９０４３４Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１３９３９２（Ｐ２００８−１３９３９２）
【出願日】平成２０年５月２８日（２００８．５．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月２８日（２００８．５．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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