比較演算増幅回路、ＡＤ変換回路、電子機器
【課題】比較演算増幅回路やＡＤ変換回路において、回路規模や消費電力のさらなる低減を図る。
【解決手段】サンプルホールド回路５０３では、複数のサンプルホールド回路と信号選択回路により、ＡＤ変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないＡＤ変換においては、比較演算増幅回路５０１は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部６は、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。
【解決手段】サンプルホールド回路５０３では、複数のサンプルホールド回路と信号選択回路により、ＡＤ変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないＡＤ変換においては、比較演算増幅回路５０１は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部６は、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較演算増幅回路、ＡＤ変換回路、電子機器に関する。より詳細には、２種の信号を比較・増幅して出力する比較演算増幅回路、アナログ信号をデジタルデータに変換するＡＤ変換回路、ＡＤ変換回路の仕組みを利用する記録再生装置を始めとする電子機器に関する。
【背景技術】
【０００２】
記録再生装置を始めとする各種の電子機器においては、２種の信号を比較・増幅して出力する比較演算増幅回路や、アナログ信号をデジタルデータに変換するＡＤ変換回路を用いることがある。
【０００３】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、並列型（フラッシュ型）のＡＤ変換回路が知られている。並列型のＡＤ変換回路は、アナログ入力電圧を複数の基準電圧とクロック信号に従って一斉に比較を行なうことでアナログ入力電圧に対応するデジタルデータを取得するものである。
【０００４】
並列型のＡＤ変換回路は、基本的な構成として、ビット分解能の２のべき乗個の比較演算増幅回路を用いて回路が構成されている。そのため、ビット数が増えると回路規模や消費電力が膨大になる難点がある。
【０００５】
たとえば、並列型のＡＤ変換回路では、アナログ入力信号と複数の基準電位とを比較演算増幅回路を用いて比較し、アナログ信号が基準電位より低ければ差動分で負、高ければ差動分で正となる、あるゲインで入力信号に追従したアナログ差動信号（ゼロクロス信号や増幅出力信号対と呼ぶ）を生成する。そして、増幅出力信号対の差をコンパレータおよびラッチ回路を用いて２値化する（正負判別を行なう）ことにより、その基準電位の分解能に応じたデジタルコードへの変換を行なう。
【０００６】
この比較演算増幅回路、コンパレータ、ラッチ回路は分解能が細かくなるほどその回路の素子数も増大する。また、プロセスの微細化に伴う低電圧化によって、その分解能はより細かい電圧となり、高精度な比較演算増幅回路・コンパレータ・ラッチ回路が必要となる。さらに、高速動作を実現させるためにも面積・電力は増大してしまう。
【０００７】
このような問題を解決するために、様々な技術が提案されているが、一例として、特許文献１，２に記載のＡＤ変換回路が知られている。
【０００８】
【特許文献１】特開２００７−１８９５１９号公報
【特許文献２】特公平０７−０６１０１８号公報
【０００９】
特許文献１に記載の仕組みは、特許文献２に記載のフォールディング方式を採用した構成であり、アナログ信号を、折返し演算回路を用いることで複数回折り返し、その折り返した分、回路規模や消費電力を、基本的な構成に比べて少なくするものである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、比較演算増幅回路や並列型のＡＤ変換回路では、回路規模や消費電力の各側面において、さらなる改善が望まれている。フォールディング方式のＡＤ変換回路においても同様に、回路規模や消費電力の各側面において、さらなる改善が望まれている。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、フォールディング方式を採らない場合において、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる並列型のＡＤ変換回路の仕組みを提供することを目的とする。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、フォールディング方式を採る場合において、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる並列型のＡＤ変換回路の仕組みを提供することを目的とする。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる比較演算増幅回路の仕組みを提供することを目的とする。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる電子機器の仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るＡＤ変換回路は、先ず、ＡＤ変換対象の差動アナログ信号対について、複数のサンプルホールド回路によりそれぞれ異なるタイミングでそのレベルを一時保持し、各ホールドモード時の出力信号対の何れかを第１の信号選択回路により選択する。つまり、複数のサンプルホールド回路と第１の信号選択回路により、差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。
【００１６】
そして、フォールディング方式を採らない第１の態様においては、時分割で供給される複数の出力信号対について、第２の信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、比較演算増幅部では、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。これを受けて、デジタルデータ取得部では、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。
【００１７】
また、フォールディング方式を採る第２の態様においては、折返し演算回路は、複数の差動基準信号対について比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する。サンプルホールド回路では、Ｐ相の折り返された差動信号対を第４の信号選択回路により各別に分配し、第４の信号選択回路により分配されたＰ相の折り返された差動信号対を保持回路で保持する。これを受けて、デジタルデータ取得部では、Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換する。
【００１８】
フォールディング方式では、さらに、上位ビットと下位ビットに分けた処理を行なうこともある。このような第３の態様においては、下位ビットの処理について、前述の第２の態様を適用するのがよい。
【００１９】
また、フォールディング方式を採る第２や第３の態様では、補間方式と組み合わせることもある。この場合、前述の第２の態様において、さらに、サンプルホールド回路の後段に、Ｐ相の折り返された差動信号対の間を補間することでＰ×Ｑ相の折り返された差動信号対を生成する補間部を設ける。そして、Ｐ×Ｑ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて差動アナログ信号対をデジタルデータに変換する。
【００２０】
本発明に係る比較演算増幅回路は、複数の差動基準信号対について信号選択回路により時分割で扱うように切り替えながら、比較演算増幅部では、差動アナログ信号対と複数の差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。
【００２１】
本発明に係る電子機器は、前述の本発明に係るＡＤ変換回路と同様の仕組みを備えたものである。
【００２２】
本発明に係る比較演算増幅回路は、ＡＤ変換回路のみではなく、一般的な電子機器にも適用可能である。
【００２３】
本発明のＡＤ変換回路や比較演算増幅回路や電子機器では、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対を共通の比較演算増幅回路にて比較増幅するようにしている点で、同様の構成を備えている。
【００２４】
差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対に関して、共通の比較演算増幅回路にて比較増幅するので、信号選択回路と比較演算増幅回路の構成次第ではあるが、複数の差動基準信号対のそれぞれについて比較演算増幅回路を設ける場合よりも、全体の回路規模や電力消費が削減され得る。
【００２５】
たとえば、本発明を適用しない場合には、複数の差動基準信号対のそれぞれについて、差動アナログ信号対あるいは増幅出力信号対と各差動基準信号対を比較増幅する比較演算増幅回路が、複数の差動基準信号対のそれぞれについて設けられる。複数の比較演算増幅回路が同時並行的に動作するので、電力消費は、同時並行的に動作する複数の比較演算増幅回路の分となる。
【００２６】
一方、本発明では、信号選択回路にて複数の差動基準信号対を時分割で扱うようにしながら、差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対のそれぞれを比較演算増幅回路にて比較増幅する。追加される信号選択回路の電力消費分は僅かと考えてよく、時分割で比較増幅を行なうので、電力消費は、共通使用される１つの比較演算増幅回路の分となるから、本発明を適用しない場合よりも電力消費が低減される。
【００２７】
また、追加される信号選択回路の回路規模の方が、信号選択回路を適用することで比較演算増幅回路の全体または一部を共通使用可能となることによる比較演算増幅回路側の回路規模の削減分よりも少なければ、本発明を適用しない場合よりも回路規模が低減される。この観点では、複数の差動基準信号対を時分割化する信号選択回路の構成としてはできるだけ素子数が少ないのが好ましく、差動基準信号ごとに１つのトランジスタを使用するトランジスタスイッチにするのがよい。なお、このトランジスタスイッチのことは、複数の差動基準信号対を時分割化する信号選択回路だけでなく、その他の信号選択回路についても同様である。回路規模をできるだけ増やさないようにするためである。
【発明の効果】
【００２８】
本発明によれば、本発明を採用しない場合と比較して、回路規模や消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。以下では、ｎチャネル型のＭＯＳトランジスタをｎＭＯＳ、ｐチャネル型のＭＯＳトランジスタをｐＭＯＳと称する。各種信号において対をなすものについては、各信号の符号名の後に“Ｐ”または“Ｎ”の符号を小文字で付す。
【００３０】
＜比較演算増幅回路：第１例＞
図１は、本実施形態の第１例の比較演算増幅回路を説明する図である。ここで、図１（１）は、第１例の比較演算増幅回路１Ａの全体概要を示す図であり、図１（２）は、第１例の比較演算増幅回路１Ａの動作を説明するタイミングチャートである。
【００３１】
第１例の比較演算増幅回路１Ａは、差動構成を採る第１差動増幅回路１１０Ａ、差動構成を採る第２差動増幅回路１２０Ａ、および負荷回路１３０を具備した比較演算増幅部の一例である比較演算増幅回路１００Ａ（プリアンプ，PreAMP）と、信号選択回路１４０（第２の信号選択回路）との組合せで構成されている。
【００３２】
比較演算増幅回路１００Ａは、差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）と差動参照電圧（基準電位VRP ，VRN の対）との電位差を増幅するものである。比較演算増幅回路１００Ａは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、差動の増幅出力信号VOP ，VON （纏めてゼロクロス信号VOと称する）を出力する。
【００３３】
差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）と差動参照電圧（基準電位VRP ，VRN の対）との間には、差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）のコモン電圧（中点電位）を基準として同じ電圧差の点に設定する、つまり、（VRP ＋VRN ）／２＝（VIP ＋VIN ）／２となるように設定するのがよい。この設定により、アナログ入力信号VIP と基準電位VRP の電圧差とアナログ入力信号VIN と基準電位VRN の電圧差は常に等しくなる。
【００３４】
第１例の第１差動増幅回路１１０Ａは、第１の差動対をなすｎＭＯＳ１１２およびｎＭＯＳ１１４と、この差動ＴＲペア（ｎＭＯＳ１１２，１１４）に所定の動作電流を供給する電流源として機能するｎＭＯＳ１１６を有する。第１例の第２差動増幅回路１２０Ａは、第２の差動対をなすｎＭＯＳ１２２およびｎＭＯＳ１２４と、この差動ＴＲペア（ｎＭＯＳ１２２，１２４）に所定の動作電流を供給する電流源として機能するｎＭＯＳ１２６を有する。ｎＭＯＳ１１２，１２２は、アナログ入力信号AIN （アナログ入力信号VIP ，VIN ）が入力されるアナログ信号入力トランジスタである。ｎＭＯＳ１１４，１２４は、基準電位REF （基準電位VRP ，VRN ）が入力される基準信号入力トランジスタである。
【００３５】
ｎＭＯＳ１１６は、ソースが負電源Ｖssに接続され、ドレインがｎＭＯＳ１１２，１１４の各ソースと共通に接続されている。ｎＭＯＳ１２６は、ソースが負電源Ｖssに接続され、ドレインがｎＭＯＳ１２２，１２４の各ソースと共通に接続されている。ｎＭＯＳ１１６，１２６の各ゲートにはバイアス電圧VIB が共通に供給されている。ｎＭＯＳ１１２のゲートにはアナログ入力信号VIP が供給され、ｎＭＯＳ１１４のゲートには信号選択回路１４０からの基準電位VRP が供給される。ｎＭＯＳ１２２のゲートにはアナログ入力信号VIP と差動関係にあるアナログ入力信号VIN が供給され、ｎＭＯＳ１２４のゲートには信号選択回路１４０からの基準電位VRN が供給される。
【００３６】
負荷回路１３０は、負荷となる２つの抵抗素子１３２，１３４を有する。抵抗素子１３２は、一方の端子が電源Ｖddに接続され、他方の端子がｎＭＯＳ１１２，１２４の各ドレインに共通に接続され、その接続点が比較演算増幅回路１Ａの反転出力端となり増幅出力信号VON が出力される。抵抗素子１３４は、一方の端子が電源Ｖddに接続され、他方の端子がｎＭＯＳ１１４，１２２の各ドレインに共通に接続され、その接続点が比較演算増幅回路１Ａの非反転出力端となり増幅出力信号VOP が出力される。なお、ここでは負荷素子として抵抗素子を使用した受動負荷としているが、ｐＭＯＳカレントミラー回路などトランジスタを負荷とする能動負荷としてもよい。
【００３７】
第１例の比較演算増幅回路１Ａは、各差動増幅回路１１０Ａ，１２０Ａのそれぞれについて、基準信号入力トランジスタであるｎＭＯＳ１１４，１２４に対して、基準電位VRP ，VRN が入力される制御入力端側（つまりゲート側）に信号選択回路１４０を配置する構成を採っている。この場合、後述する第２例の比較演算増幅回路１Ｂとは異なり、ｎＭＯＳ１１４，１２４はそれぞれ１つでよい。
【００３８】
信号選択回路１４０は、２入力−１出力型のセレクタ（マルチプレクサ：multiplexer ）を２系統有する。たとえば、第１差動増幅回路１１０Ａ用にはセレクタ１４２が配置され、第２差動増幅回路１２０Ａ用にはセレクタ１４４が配置されている。セレクタ１４２はスイッチ１４２_A，１４２_Bを有し、セレクタ１４４はスイッチ１４４_A，１４４_Bを有する。
【００３９】
スイッチ１４２_Aの入力側には基準電位REFAの内の一方の基準電位VRPAが供給され、スイッチ１４２_Bの入力側には基準電位REFBの内の一方の基準電位VRPBが供給される。スイッチ１４２_A，１４２_Bの出力側は、共通に接続され、セレクタ１４２で選択された基準電位VRPA，VRPBの何れか一方が基準電位VRP としてｎＭＯＳ１１４のゲートに供給される。スイッチ１４４_Aの入力側には基準電位REFAの内の他方の基準電位VRNAが供給され、スイッチ１４４_Bの入力側には基準電位REFBの内の他方の基準電位VRNBが供給される。スイッチ１４４_A，１４４_Bの出力側は、共通に接続され、セレクタ１４４で選択された基準電位VRNA，VRNBの何れか一方が基準電位VRN としてｎＭＯＳ１２４のゲートに供給される。
【００４０】
各スイッチ１４２_A，１４２_B，１４４_A，１４４_Bは、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。信号選択回路としては、たとえば、ｐＭＯＳとｎＭＯＳを相補型に並列接続した１対のＣＭＯＳ構成の相補スイッチ（トランスファーゲート、トランスミッションゲート）を入出力間に配置するものが知られているが、ここでは回路構成をコンパクトにする点に鑑み１つのトランジスタで構成する。ｐＭＯＳを使用する場合はそのゲートにアクティブＬの制御信号を入力し、ｎＭＯＳを使用する場合はそのゲートにアクティブＨの制御信号を入力することでトランジスタをオンさせる。
【００４１】
セレクタ１４２は、スイッチ１４２_A，１４２_Bにより基準電位VRPA，VRPBの何れか一方を選択するために、スイッチ１４２_A，１４２_Bの各ゲートには選択制御信号として相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。セレクタ１４４は、スイッチ１４４_A，１４４_Bにより基準電位VRNA，VRNBの何れか一方を選択するために、スイッチ１４４_A，１４４_Bの各ゲートには相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。クロック信号ΦPA，ｘΦPAを纏めて比較演算増幅回路１用のクロック信号CKPAと称する。ここでは、各スイッチ１４２_A，１４２_B，１４４_A，１４４_BはｎＭＯＳであり、スイッチ１４２_A，１４４_Aのゲートにクロック信号ΦPAが供給され、スイッチ１４２_B，１４４_Bのゲートにクロック信号ｘΦPAが供給されるものとする。
【００４２】
このような構成により、第１例の比較演算増幅回路１Ａは、アナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）と複数の異なる基準差動電圧（基準電位VRPA，VRNAおよび基準電位VRPB，VRNB）が入力され、信号選択回路１４０で選択された１つの基準差動電圧（基準電位VRPA，VRNAもしくは基準電位VRPB，VRNB）とアナログ入力差動電圧信号との差電圧を比較演算増幅回路１００Ａで増幅出力し、それぞれの増幅出力をシリアルに（時分割で）差動の増幅出力信号VOP ，VON として出力する（図１（２）を参照）。
【００４３】
たとえば、クロック信号ΦPAがＨレベルでクロック信号ｘΦPAがＬレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオンし、スイッチ１４２_B，スイッチ１４４_Bがオフするので、比較演算増幅回路１００Ａには基準電位REFA（基準電位VRPA，VRNA）が入力される。比較演算増幅回路１００Ａは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、ゼロクロス信号VOA を出力する。一方、クロック信号ΦPAがＬレベルでクロック信号ｘΦPAがＨレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオフし、スイッチ１４２_B，スイッチ１４４_Bがオンするので、比較演算増幅回路１００Ａには基準電位REFB（基準電位VRPB，VRNB）が入力される。比較演算増幅回路１００Ａは、基準電位REFB（基準電位VRPB，VRNB）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、ゼロクロス信号VOB を出力する。
【００４４】
これにより１つの比較演算増幅回路１００Ａにて２系統の基準電位REFA，REFBに対するゼロクロス信号VOA ，VOB がシリアルに出力される。比較演算増幅回路１Ａは、比較演算増幅回路１００Ａを１サイクルで２回使う、つまり各差動増幅回路１１０，１２０の基準信号入力トランジスタ（ｎＭＯＳ１１４，１２４）のゲートに２系統の基準電位を時分割で供給するものとなる。
【００４５】
第１例の比較演算増幅回路１Ａの適用の有無による素子数（トランジスタ数＝ＴＲ数、負荷素子数＝Ｒ数）や面積・電力の差について考察する。第１例の比較演算増幅回路１Ａを適用しない場合には、２系統の基準電位REFA，REFBのそれぞれに比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）が使用されることになる。したがって、トランジスタは１２個（＝６個×２系統）、負荷素子は抵抗素子が４個（＝２個×２系統）となる。一方、第１例の比較演算増幅回路１Ａは、１つの比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）と１つの信号選択回路１４０（ＴＲ数＝４）で構成されているので、トランジスタは１０個（＝６個＋４個）、負荷素子は抵抗素子が２個となり、トランジスタが２個削減され、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【００４６】
また、第１例の比較演算増幅回路１Ａを適用しない場合には、２系統の基準電位REFA，REFB用の各比較演算増幅回路１００Ａが常時動作する２系統並行処理となるのに対して、第１例の比較演算増幅回路１Ａは、２系統の基準電位REFA，REFBを切り替えて動作する時分割処理となるので消費電力が概ね１／２以下に削減される。ここで「概ね１／２以下」と称したのは、信号選択回路１４０での電力消費分（ごく僅かである）を考慮したものである。
【００４７】
このように第１例の比較演算増幅回路１Ａでは、２つの基準電位REF に対して１つの比較演算増幅回路１００を共有することで回路面積や電力消費を削減する仕組みを採っている。この削減に当たり新たに追加される信号選択回路１４０の素子数（トランジスタ数）をできるだけ少なくすることで、その削減効果が十分に得られる。換言すれば、本実施形態では、回路面積の削減効果が不十分となるかあるいは逆に回路規模が大きくなってしまうことがないように、比較演算増幅回路１００の削減分よりも信号選択回路１４０の追加分の方が回路規模が少なくなるようにすることに留意する。
【００４８】
本例では信号選択回路１４０として２入力−１出力型のセレクタ１４２，１４４を有する構成としたので、２系統の基準電位REFA，REFBを時分割で切り替えることで、基準電位REFA，REFBに対するゼロクロス信号をシリアルに出力するものとなっているが、３系統以上の基準電位を時分割で切り替える構成にしてもよい。この場合、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、Ｎ系統の基準電位に対するゼロクロス信号がシリアルに出力される。
【００４９】
第１例の比較演算増幅回路１Ａでは、比較演算増幅回路１００Ａを構成する第１差動増幅回路１１０Ａ，１２０Ａのトランジスタのゲートに与える基準電位VRP ，VRN を切り替えているので、後述する第２例よりも回路規模が小さくて済む利点があるが、基準電位VRP ，VRN のセトリングに関する問題が発生し得る。すなわち、基準電位VRP ，VRN は、それぞれ異なる基準電位VRPA，VRNAと基準電位VRPB，VRNBで切り替えられるので、切り替え時にセトリングして（安定になって）から比較演算を行なう必要があり、その分比較演算増幅回路１００Ａの比較演算のための時間が短くなる。
【００５０】
特に、複数の基準電圧（基準電位VRPA，VRNAや基準電位VRPB，VRNB）を設定する回路として一般的な抵抗分割による基準電位生成回路（抵抗ラダー回路）を使用した場合、消費電力を抑えるために抵抗の値を大きくする。よって、抵抗ラダー回路の出力ノードの時定数は大きくなるため、基準電位VRP ，VRN の切り替え時のセトリング時間は大きいものとなってしまう。後述の第２例の比較演算増幅回路１Ｂは、この点の対策をとったものである。
【００５１】
＜比較演算増幅回路：第２例＞
図２は、本実施形態の第２例の比較演算増幅回路を説明する図である。ここで、図２（１）は、第２例の比較演算増幅回路１Ｂの全体概要を示す図であり、図２（２）は、第２例の比較演算増幅回路１Ｂの動作を説明するタイミングチャートである。 第２例の比較演算増幅回路１Ｂは、各差動増幅回路１１０Ｂ，１２０Ｂのそれぞれについて、基準信号入力トランジスタであるｎＭＯＳ１１４，１２４を２系統の基準電位REFA，REFB用に個別に持つ構成としている。たとえば、第１差動増幅回路１１０Ｂは、ｎＭＯＳ１１４_A，１１４_Bを有し、第２差動増幅回路１２０Ｂは、ｎＭＯＳ１２４_A，１２４_Bを有する。ｎＭＯＳ１１２とｎＭＯＳ１１４_A、ｎＭＯＳ１１２とｎＭＯＳ１１４_Bはそれぞれ差動対を構成し、ｎＭＯＳ１２２とｎＭＯＳ１２４_A、ｎＭＯＳ１２２とｎＭＯＳ１２４_Bはそれぞれ差動対を構成する。
【００５２】
さらに、信号選択回路１４０が差動増幅回路１１０Ｂ，１２０Ｂ内に入り込んだ構成としている。特に、信号選択回路１４０を差動増幅回路１１０Ｂ，１２０Ｂ内に入り込んだ構成とするに当たっては、ｎＭＯＳ１１４，１２４に対して負荷側（つまりドレイン側）に配置する構成と、電流源であるｎＭＯＳ１１６，１２６側（つまりソース側）に配置する構成の何れかを採り得るが、ここでは後者のソース側を採用している。つまり、比較演算増幅回路１００Ｂには基準信号入力トランジスタを複数設け、そのトランジスタのソース側にスイッチを設ける構成としている。
【００５３】
具体的には、信号選択回路１４０は、第１差動増幅回路１１０Ｂ用にセレクタ１４２が配置され、第２差動増幅回路１２０Ｂ用にセレクタ１４４が配置されている。各セレクタ１４２，１４４の構成自体は第１例と同様であるが、入出力端の接続態様が第１例とは異なる。
【００５４】
スイッチ１４２_Aの入力側はｎＭＯＳ１１４_Aのソースが接続され、スイッチ１４２_Bの入力側はｎＭＯＳ１１４_Bのソースが接続される。スイッチ１４２_A，１４２_Bの出力側は、ｎＭＯＳ１１２のソースと共通に接続され、ｎＭＯＳ１１６のドレインと接続される。スイッチ１４４_Aの入力側はｎＭＯＳ１２４_Aのソースが接続され、スイッチ１４４_Bの入力側はｎＭＯＳ１２４_Bのソースが接続される。スイッチ１４４_A，１４４_Bの出力側は、ｎＭＯＳ１２２のソースと共通に接続され、ｎＭＯＳ１２６のドレインと接続される。
【００５５】
セレクタ１４２はスイッチ１４２_A，１４２_BによりｎＭＯＳ１１４_A，１１４_Bの何れか一方を選択し、セレクタ１４４はスイッチ１４４_A，１４４_BによりｎＭＯＳ１２４_A，１２４_Bの何れか一方を選択するために、スイッチ１４２_A，１４２_Bやスイッチ１４４_A，１４４_Bの各ゲートには、選択制御信号として相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。たとえばスイッチ１４２_A，１４４_Aのゲートにクロック信号ΦPAが供給され、スイッチ１４２_B，１４４_Bのゲートにクロック信号ｘΦPAが供給されるものとする。
【００５６】
このような構成により、第２例の比較演算増幅回路１Ｂも、アナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）と複数の異なる基準差動電圧（基準電位VRPA，VRNAおよび基準電位VRPB，VRNB）が入力され、信号選択回路１４０で選択された１つの基準差動電圧（基準電位VRPA，VRNAもしくは基準電位VRPB，VRNB）とアナログ入力差動電圧信号との差電圧を比較演算増幅回路１００Ａで増幅出力し、それぞれの増幅出力をシリアルに差動の増幅出力信号VOP ，VON として出力する（図２（２）を参照）。
【００５７】
第１例では、基準差動電圧を直接に信号選択回路１４０で選択する構成であるのに対して、第２例では、ｎＭＯＳ１１４_A，ｎＭＯＳ１１４_Bの動作電流経路やｎＭＯＳ１２４_A，ｎＭＯＳ１２４_Bの動作電流経路を時分割で切り替えることで、基準差動電圧を基準信号入力トランジスタを介して間接的に信号選択回路１４０で選択する構成である点で相違があるが、基準電位REF を切り替えるという点においては同様の機能を持つ。
【００５８】
たとえば、クロック信号ΦPAがＨレベルでクロック信号ｘΦPAがＬレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオンし、スイッチ１４２_B，スイッチ１４４_Bがオフするので、基準電位REFA（基準電位VRPA，VRNA）が入力される側のｎＭＯＳ１１４_A、１２４_Aが電流を流し、基準電位REFB（基準電位VRPB，VRNB）が入力される側のｎＭＯＳ１１４_B、１２４_Bは電流を流さない。このため、比較演算増幅回路１００Ｂは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、増幅出力信号VOP ，VON としてゼロクロス信号（VOA ）を出力する。
【００５９】
一方、クロック信号ΦPAがＬレベルでクロック信号ｘΦPAがＨレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオフし、スイッチ１４２_B，スイッチ１４４_Bがオンするので、基準電位REFB（基準電位VRPB，VRNB）が入力される側のｎＭＯＳ１１４_B、１２４_Bが電流を流し、基準電位REFA（基準電位VRPA，VRNA）が入力される側のｎＭＯＳ１１４_A、１２４_Aは電流を流さない。このため、比較演算増幅回路１００Ｂは、基準電位REFB（基準電位VRPB，VRNB）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、増幅出力信号VOP ，VON としてゼロクロス信号（VOB ）を出力する。
【００６０】
これにより１つの比較演算増幅回路１００Ｂにて２系統の基準電位REFA，REFBに対するゼロクロス信号がシリアルに出力される。比較演算増幅回路１００Ｂを１サイクルで２回使うこととなる点で、第１例と同様である。
【００６１】
本例では信号選択回路１４０として２入力−１出力型のセレクタを有する構成としたので、２系統の基準電位REFA，REFBに対するゼロクロス信号をシリアルに出力するものとなっているが、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、Ｎ系統の基準電位に対するゼロクロス信号がシリアルに出力される。
【００６２】
基準信号入力トランジスタであるｎＭＯＳ１１４，１２４を２系統の基準電位REFA，REFB用に個別に持つ構成としているので、基準電位VRP ，VRN を切り替える場合においても、その基準信号入力トランジスタのゲートに与える基準電位VRP ，VRN は不変であり、切り替え時の基準電位のセトリングの問題は解消される。比較演算増幅回路１Ｂは、比較演算増幅回路１００Ｂにおける比較演算に当たり基準電位のセトリング時間を加味する必要がなく、２系統の基準電位と入力信号との比較演算出力を１つの比較演算増幅回路１００でシリアルに出力するようになる。
【００６３】
この点は、信号選択回路１４０をｎＭＯＳ１１４，１２４に対して負荷側（つまりドレイン側）に配置する構成を採った場合においても同様である。つまり、比較演算増幅回路１００Ｂには基準信号入力トランジスタを複数設け、そのトランジスタのドレイン側にスイッチを設ける構成としても、比較演算増幅回路１Ｂと同様の効果が得られる。
【００６４】
第２例の比較演算増幅回路１Ｂの適用の有無による素子数（トランジスタ数＝ＴＲ数、負荷素子数＝Ｒ数）や面積・電力の差について考察する。第２例の比較演算増幅回路１Ｂを適用しない場合には、２系統の基準電位REFA，REFBのそれぞれに比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）が使用されることになる。したがって、トランジスタは１２個（＝６個×２系統）、負荷素子は抵抗素子が４個（＝２個×２系統）となる。一方、第２例の比較演算増幅回路１Ｂは、１つの比較演算増幅回路１００Ｂ（信号選択回路１４０の分は除く；ＴＲ数＝８，Ｒ数＝２）と１つの信号選択回路１４０（ＴＲ数＝４）で構成されているので、トランジスタは１２個（＝８個＋４個）、負荷素子は抵抗素子が２個となり、トランジスタは削減されないが、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【００６５】
また、第２例の比較演算増幅回路１Ｂを適用しない場合には、２系統の基準電位REFA，REFB用の各比較演算増幅回路１００Ａが常時動作する２系統並行処理となるのに対して、第２例の比較演算増幅回路１Ｂは、２系統の基準電位REFA，REFBを切り替えて動作する時分割処理となるので消費電力が概ね１／２以下に削減される。ここで「概ね１／２以下」と称したのは、信号選択回路１４０での電力消費分（ごく僅かである）を考慮したものである。
【００６６】
＜サンプルホールド回路＞
図３は、本実施形態のサンプルホールド回路を説明する図である。ここで、図３（１）は、サンプルホールド回路３の全体概要を示す図であり、図３（２）は、サンプルホールド回路３の動作を説明するタイミングチャートである。
【００６７】
本実施形態のサンプルホールド回路３は、２つのサンプルホールド回路３１０_1，３１０_2と、信号選択回路３４０（第１の信号選択回路）との組合せで構成されている。各サンプルホールド回路３１０_1，３１０_2は、たとえば特許第３９３８７２７号明細書の図１に記載されているようなサンプルホールド機能を持った回路である。各サンプルホールド回路３１０_1，３１０_2の入力端には共通にアナログ入力信号AINが入力される。
【００６８】
信号選択回路３４０は、２入力−１出力型のセレクタ３４２（信号選択回路）を有する。セレクタ３４２はスイッチ３４２_1，３４２_2を有する。スイッチ３４２_1の入力側はサンプルホールド回路３１０_1の出力に接続され、スイッチ３４２_2の入力側はサンプルホールド回路３１０_2の出力に接続されている。セレクタ３４２は、サンプルホールド回路３１０_1，３１０_2の出力を時分割で切り替えることで出力信号ＡOUT を出力する。
【００６９】
各スイッチ３４２_1，３４２_2は、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。
【００７０】
サンプルホールド回路３１０_1，３１０_2やスイッチ３４２_1，３４２_2の制御入力端には相補関係にあるクロック信号ΦSH，ｘΦSHが供給される。クロック信号ΦSH，ｘΦSHを纏めてサンプルホールド回路３用のクロック信号CKSHと称する。たとえば、スイッチ３４２_1のゲートにクロック信号ｘΦSHが供給され、スイッチ３４２_2のゲートにクロック信号ΦSHが供給されるものとする。サンプルホールド回路３１０_1の制御入力端にはクロック信号ΦSHが供給され、サンプルホールド回路３１０_2の制御入力端にはクロック信号ｘΦSHが供給される。
【００７１】
このような構成により、本実施形態のサンプルホールド回路３は、複数のサンプルホールド回路（サンプルホールド回路３１０_1，３１０_2）の出力を切り替える信号選択回路３４０を備え、クロック信号ΦSH，ｘΦSHの１周期の間、常に複数のホールド出力を行なうものとなる（図３（２）を参照）。つまり、従来のサンプルホールド回路のサンプル期間においても、ホールド出力を行なうことを可能とするサンプルホールド回路が構成される。
【００７２】
たとえば、クロック信号ΦSHがＨレベルでクロック信号ｘΦSHがＬレベルのときには、サンプルホールド回路３１０_1はサンプルモードとなりアナログ入力信号AINに追従した信号を出力し、サンプルホールド回路３１０_2はホールドモードとなりクロック信号ΦSHがＨレベルとなる直前のアナログ入力信号AINをホールドして出力する。このとき、サンプルホールド回路３１０_1の出力先のスイッチ３４２_1はオフとなり、サンプルホールド回路３１０_2の出力先のスイッチ３４２_2はオンとなる。よって、このサンプルホールド回路３の出力信号Ａout はサンプルホールド回路３１０_2のホールドモード時の出力となる。
【００７３】
一方、クロック信号ΦSHがＬレベルでクロック信号ｘΦSHがＨレベルのときには、サンプルホールド回路３１０_2がサンプルモードとなりアナログ入力信号AINに追従した信号を出力し、サンプルホールド回路３１０_1はホールドモードとなりクロック信号ΦSHがＨレベルとなる直前のアナログ入力信号AINをホールドして出力する。このとき、サンプルホールド回路３１０_2の出力先のスイッチ３４２_2はオフとなり、サンプルホールド回路３１０_1の出力先のスイッチ３４２_1はオンとなる。よって、このサンプルホールド回路３の出力信号Ａout はサンプルホールド回路３１０_1のホールドモード時の出力となる。
【００７４】
したがって、本実施形態のサンプルホールド回路３を用いることにより、常にホールドされた入力信号が出力されることになる。このことは、本実施形態のサンプルホールド回路３を適用しないサンプルホールド回路３１０_1，３１０_2の何れか一方の構成の場合は、アナログ入力信号AINに追従した信号が出力される期間が存在するのと異なる。
【００７５】
本例では信号選択回路３４０として２入力−１出力型のセレクタ３４２を有する構成としたので、１周期で２つのホールドされた入力信号を時分割で出力するものとなっているが、３以上のホールドされた入力信号を時分割で切り替える構成にしてもよい。この場合、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、１周期でＮ個のホールドされた入力信号が時分割で出力される。たとえば、１番目のサンプルホールド回路３１０_1がサンプルモードのときにｎ番目のサンプルホールド回路３１０_nのホールドモード時の出力が出力信号ＡOUT となり、その後はｎ番目のサンプルホールド回路３１０_nがサンプルモードのときにｎ−１番目のサンプルホールド回路３１０_n-1のホールドモード時の出力が出力信号ＡOUT となり、以下順に繰り返すようにすればよい。
【００７６】
本実施形態のサンプルホールド回路３の適用の有無による素子数（トランジスタ数＝ＴＲ数）や面積・電力の差について考察する。サンプルホールド回路３を適用しない場合には、サンプルホールド回路３１０_1，３１０_2の何れか一方を備えたものとなるのに対して、サンプルホールド回路３は２つのサンプルホールド回路３１０_1，３１０_2と信号選択回路３４０を備えるので、面積・電力の面では不利である。しかしながら、その出力信号は、サンプルホールド回路３１０_1，３１０_2の何れかのホールドモード時の出力が常に得られる利点がある。常にホールドモード時の出力が得られることで、本実施形態の比較演算増幅回路１との組合せによりＡＤ変換回路を構成する場合に、負荷となる比較演算増幅回路１００の数が削減され負荷容量が減るので負荷駆動能力（つまり駆動電流）は少なくてよく、消費電力や動作速度の低減に寄与する。この点は次のＡＤ変換回路の項目で詳しく説明する。
【００７７】
＜ＡＤ変換回路：第１例＞
図４〜図４Ｃは、本実施形態の第１例のＡＤ変換回路を説明する図である。ここで、図４は、第１例のＡＤ変換回路５Ａの全体概要を示す図である。図４Ａは、第１例のＡＤ変換回路５Ａを適用しない第１比較例のＡＤ変換回路５Ｘの全体概要を示す図である。図４Ｂは、第１例のＡＤ変換回路５Ａの動作を説明するタイミングチャートである。図４Ｃは、第１比較例のＡＤ変換回路５Ｘの動作を説明するタイミングチャートである。
【００７８】
並列型のＡＤ変換回路は、高速処理が可能であるが、分解能に応じた比較演算増幅回路とマスターコンパレータラッチが必要になるため、分解能を高めようとすると回路規模が指数関数的に増大し、これに伴い消費電力とチップサイズが増大する欠点を持つ。さらに、高分解能を実現しようとすると各回路間のオフセットが深刻になるため、その応用範囲が制限される傾向にある。そこで、本実施形態では、本実施形態の比較演算増幅回路１とサンプルホールド回路３の仕組みを利用してＡＤ変換回路の入力段のアナログ前処理を工夫することで、回路規模や消費電力を低減することを考える。
【００７９】
第１例のＡＤ変換回路５Ａは、比較演算増幅回路５０１（比較演算増幅部）と、基準電位生成回路５０２と、サンプルホールド回路５０３（サンプルホールド部）と、ラッチ回路５０８Ａと、デコード回路５０９の組合せで構成されている。ラッチ回路５０８Ａとデコード回路５０９により、比較演算増幅回路５０１から時分割で出力される複数の増幅出力信号対（ゼロクロス信号VO：増幅出力信号VOP ，VON ）の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部６が構成される。アナログ系統の回路（比較演算増幅回路５０１、サンプルホールド回路５０３）に関する信号線は差動表記であるものとする。図では、４ビット対応の構成で示している。この構成は４ビットに限るものではなく５ビット以上においても同様に組むことができる。
【００８０】
４ビット対応であり、基準電位生成回路５０２は、１６系統の基準電位REF1〜REF16 （それぞれ基準電位VRP ，VRN の対）を生成することとなる。１６系統の基準電位REF1〜REF16 を生成する基準電位生成回路５０２は、一般的な抵抗分割による抵抗ラダー回路を使用する。このとき、高電圧Ｖｈと低電圧Ｖｌとの間を等分割し、差動参照電圧（基準電位VRP ，VRN の対）は、その中間電圧（Ｖｈ＋Ｖｌ）／２（＝入力信号のコモン電圧）を基準として同じ電圧差の点に設定する、つまり、（VRP ＋VRN ）／２＝（VIP ＋VIN ）／２となるように設定するのがよい。この設定により、アナログ入力信号VIP と基準電位VRP の電圧差とアナログ入力信号VIN と基準電位VRN の電圧差は、１６系統の基準電位REF1〜REF16 の何れにおいても等しくなる。
【００８１】
比較演算増幅回路５０１は、１６系統の基準電位REF について２系統ごとに、２つの基準電位と入力信号を比較し比較結果をシリアルに出力する本実施形態の比較演算増幅回路１（図では１_1〜１_8）を備える構成となっている。
【００８２】
ラッチ回路５０８Ａは、比較演算増幅回路１ごとにラッチ５８０（図では５８０_1〜５８０_8）を有する。ラッチ５８０は、比較演算増幅回路１から出力される増幅出力信号対の差を２値化する。ラッチ５８０は、マスターコンパレータラッチとも称されるもので、比較演算増幅回路１の差動出力（ゼロクロス信号）に基づき比較処理を行なう比較器（コンパレータ）（後述する図６Ａ（２）を参照）とＤ型フリップフロップを有する。比較器は、比較演算増幅回路１から出力される増幅出力信号対の差を２値化する、つまりゼロクロス信号VOに基づき正負判別を行なう。Ｄ型フリップフロップがクロック信号CKLTに基づき比較器による正負判別結果を保持することでサーモメータコードＤを生成し、後段のデコード回路５０９に出力する。デコード回路５０９は、２つの基準電位に関するサーモメータコードDO，DEを合成して４ビットデジタルコードDOUTを出力する。
【００８３】
サンプルホールド回路５０３には、アナログ入力信号VIP ，VIN 用にそれぞれ、１周期で２つのホールドされた入力信号を出力する本実施形態のサンプルホールド回路３が使用されており、その出力信号が比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8のアナログ入力信号（VIP ，VIN ）とされる。
【００８４】
全体的には、セレクタ１４２の入力対応数をＮ（本例では２）としたとき、比較演算増幅回路１を１サイクルでＮ回使うことと、比較演算増幅回路１の出力をラッチ５８０で時分割的に保持する機能を持つ。
【００８５】
図４Ａに示すように、第１例のＡＤ変換回路５Ａを適用しない比較例（通常のフラッシュ方式）のＡＤ変換回路５Ｘでは、サンプルホールド回路５０３Ｘに、アナログ入力信号AINに追従した信号（サンプル出力）が出力される期間が存在する通常のサンプルホールド回路３１０が使用される。また、比較演算増幅回路５０１Ｘは、１６系統の基準電位REF ごとに、基準電位と入力信号を比較し比較結果を出力する通常の比較演算増幅回路１００を備える構成となっている。ラッチ回路５０８Ｘは、１６系統の基準電位用の比較演算増幅回路１００ごとにラッチ５８０（図では５８０_1〜５８０_16 ）を有する。
【００８６】
第１比較例のＡＤ変換回路５Ｘと第１例のＡＤ変換回路５Ａを比較すると、比較演算増幅回路１に２つの基準電位を入力させることによって、比較演算増幅回路１００やラッチ５８０の数が半減する。比較演算増幅回路１についての前述の説明から理解されるように、比較演算増幅回路１００を半減させるのに信号選択回路１４０を必要とするが、比較演算増幅回路５０１やラッチ回路５０８Ａの回路規模が削減されるのは明らかである。また２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。
【００８７】
また、サンプルホールド回路３についての前述の説明から理解されるように、サンプルホールド回路５０３には、差動信号のそれぞれについて、２つのサンプルホールド回路３１０が必要であるが、サンプルホールド回路３からは常にホールドモード時の出力が得られる。ＡＤ変換回路５Ｘと比較して、サンプルホールド回路５０３（詳細は各サンプルホールド回路３１０）は、半分の動作速度の設計でよい。動作速度が半分でよくなることで、消費電力は低減するし、トランジスタサイズは小さくてよくなり、ＡＤ変換回路５Ｘの面積・電力の削減に寄与するため、サンプルホールド回路３１０が２つになる影響は少ない。
【００８８】
＜ＡＤ変換回路の動作：第１例＞
図４Ｂを参照して、第１例のＡＤ変換回路５Ａでは、第１比較例のＡＤ変換回路５Ｘに対してサンプルホールド回路５０３の動作速度が半分でよくなる点について詳細に説明する。図中のCKSHはサンプルホールド回路５０３用のクロック信号、CKPAは比較演算増幅回路５０１（比較演算増幅回路１_1〜１_8）用のクロック信号、CKLTはラッチ回路５０８Ａ（ラッチ５８０_1〜５８０_8）用のクロック信号である。クロック信号CKPAはクロック信号CKSHに対して２倍の周波数であり、クロック信号CKLTはクロック信号CKPAに対して２倍の周波数である。各クロック信号は同期をとっている。これにより、信号遅延に起因するＡＤ変換エラーの発生を防止し、ＡＤ変換精度を向上させる。
【００８９】
また、サンプルホールドの出力をAOUT、比較演算増幅回路５０１（各比較演算増幅回路１_1〜１_8）に入力される基準電位をREF 、比較演算増幅回路５０１のゼロクロス信号出力をVO、ラッチ出力のサーモメータコードをＤ、４ビットデジタルコード出力をDOUTと表記する。また、奇数番目には参照子Ｏ（Odd ）、偶数番目には参照子Ｅ（Even）を付す。表記の都合で、全角文字を適宜半角文字に変更して記載することがある。
【００９０】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。
【００９１】
このとき、クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。この比較演算増幅回路１_1〜１_8の出力を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_8が正負判別を行ない、基準電位が奇数番目のときのサーモメータコードDO1 を後段のデコード回路５０９に出力する。
【００９２】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。この比較演算増幅回路１_1〜１_8の出力を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_8が正負判別を行ない、基準電位が偶数番目のときのサーモメータコードDE1 を後段のデコード回路５０９に出力する。
【００９３】
これから分かるように、ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。これに対応して、ラッチ出力も、奇数番目の基準電位REF_O に対応するラッチ出力DOと偶数番目の基準電位REF_E に対応するラッチ出力DEとが時分割で切り替えられる。
【００９４】
デコード回路５０９は、奇数番目と偶数番目に基準電位を分けて比較演算されたサーモメータコードDO1 ，DE1 を合成して４ビットデジタルコードDOUT1 を出力する。
【００９５】
次に、クロック信号CKSHがＨレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４ビットデジタルコードDOUT2 を出力する。
【００９６】
この結果から分かるように、第１例のＡＤ変換回路５ＡにおけるＡＤ変換の動作クロックは、サンプルホールド回路５０３用のクロック信号CKSHではなく、比較演算増幅回路５０１用のクロック信号CKPAであり、クロック信号CKPAの１周期ごとにＡＤ変換結果を出力する。
【００９７】
第１比較例のＡＤ変換回路５Ｘでは、図４Ａに示すように、サンプルホールド回路５０３Ｘに、サンプル出力期間が存在する通常のサンプルホールド回路３１０が使用される。その動作例が図４Ｃに示されている。通常のフラッシュ方式のＡＤ変換回路５Ｘはサンプルホールド用クロック信号CKSHの１周期ごとにＡＤ変換結果を出力する。これに対して、第１例のＡＤ変換回路５Ａは、図４Ｂに示した通り、サンプルホールド用クロック信号の半分の周期でＡＤ変換結果を出力する。
【００９８】
したがって、同じ周期でＡＤ変換結果を出力する場合を比較すると、第１例のＡＤ変換器５Ａのサンプルホールド用クロック信号CKSHは、第１比較例のＡＤ変換回路５Ｘと比較して、周波数が１／２となり、サンプルホールド回路３１０の動作速度が半分でよくなり、電力消費削減に寄与する。その結果、サンプルホールド回路３１０が２つになる影響は少ないと言える。
【００９９】
ここで、第１例のＡＤ変換回路５Ａは、ラッチ回路５０８Ａの各ラッチ５８０がＡＤ動作クロックの２倍の周波数で動作することが必要となる。一方、第１比較例のＡＤ変換回路５Ｘでは、ＡＤ動作クロックと同じ周波数でよい。このことは、第１比較例のＡＤ変換回路５Ｘと比べると、ラッチ５８０の設計が難しいものと考えられるし、ラッチ５８０の部分で消費電力の上昇が懸念されラッチ５８０の半減による消費電力の低減効果を低くしてしまう可能性がある。後述の第２例のＡＤ変換回路５Ｂは、この点の対策をとったものである。
【０１００】
＜ＡＤ変換回路：第２例＞
図５〜図５Ａは、本実施形態の第２例のＡＤ変換回路を説明する図である。ここで、図５は、第２例のＡＤ変換回路５Ｂの全体概要を示す図である。図５Ａは、第２例のＡＤ変換回路５Ｂの動作を説明するタイミングチャートである。
【０１０１】
第２例のＡＤ変換回路５Ｂは、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8とラッチ回路５０８Ｂとの間に１つの信号（本例では奇偶の増幅出力信号VOP ，VON を時分割化したゼロクロス信号VO）をそれぞれ各別に（本例では２系統）に分配する１入力−２出力型のセレクタ５４２_1〜５４２_8（デマルチプレクサ：demultiplexer ）を具備する信号選択回路５４０（第３の信号選択回路）を配置している。加えて、ラッチ回路５０８Ｂには、第１比較例のＡＤ変換回路５Ｘと同様に、１６系統の基準電位ごとにラッチ５８０（図では５８０_1〜５８０_16 ）を設けている。１６個のラッチ５８０_1〜５８０_16 の内、奇数番目のものをラッチ５８０_O、偶数番目のものをラッチ５８０_Eと称する。
【０１０２】
セレクタ５４２_1〜５４２_8はそれぞれスイッチ５４２_O，５４２_Eを有する。各スイッチ５４２_O，５４２_Eは、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。奇数番目の各スイッチ５４２_Oの制御入力端にはスイッチ用のクロック信号CKSWO が共通に供給され、偶数番目の各スイッチ５４２_Eの制御入力端にはスイッチ用のクロック信号CKSWE が共通に供給される。
【０１０３】
セレクタ５４２_1〜５４２_8の入力側（スイッチ５４２_O，５４２_Eの各入力側）は比較演算増幅回路１_1〜_8の内の対応するものの出力に接続されている。スイッチ５４２_Oの出力側はラッチ回路５０８の奇数番目のラッチ５８０の入力に接続され、スイッチ５４２_Eの出力側はラッチ回路５０８の偶数番目のラッチ５８０の入力に接続されている。スイッチ５４２_Oの出力側はラッチ回路５０８の奇数番目のラッチ５８０_Oの入力に接続され、スイッチ５４２_Eの出力側はラッチ回路５０８の偶数番目のラッチ５８０_Eの入力に接続されている。
【０１０４】
このように、第２例のＡＤ変換回路５Ｂは、第１例のＡＤ変換回路５Ａの比較演算増幅回路１_kの出力にスイッチ５４２_O，５４２_Eを設け、スイッチ５４２_Oにはラッチ５８０_O、スイッチ５４２_Eにはラッチ５８０_Eを設けることで、ラッチ回路５０８が備えるラッチ５８０の数を倍にしたものである。ＡＤ変換回路５Ｂは、比較演算増幅回路１の出力先を切り替えるデマルチプレクサ（信号選択回路）を有し、比較演算増幅回路１の出力を時分割ではあるがパラレルに出力する構成となる。
【０１０５】
ここで、第２例のＡＤ変換回路５Ｂの適用の有無による素子数や面積・電力の差について考察する。第２例のＡＤ変換回路５Ｂを適用するとラッチ回路５０８が具備するラッチ５８０の数はＡＤ変換回路５Ｘと同じになり、比較演算増幅回路１００の数が半減するものの信号選択回路５４０（セレクタ５４２）を必要とする。２系統の基準電位に対して１つの比較演算増幅回路１と１つのセレクタ５４２（ＴＲ数＝２）が必要なるので、比較演算増幅回路１が第１例・第２例の何れであるかなどにもより、回路規模が削減されるか否かは一概に決まらない。
【０１０６】
ここで、比較演算増幅回路１として第１例の比較演算増幅回路１Ａ（ＴＲ数＝１０，Ｒ数＝２）を採用している場合には、図５Ａ（１）に示すように、２系統当たり、トランジスタは１２個（＝１０個＋２個）、負荷素子は抵抗素子が２個となり、トランジスタは削減されないが、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【０１０７】
一方、比較演算増幅回路１として第２例の比較演算増幅回路１Ｂ（ＴＲ数＝１２，Ｒ数＝２）を採用している場合には、図５Ａ（２）に示すように、２系統当たり、トランジスタは１４個（＝１２個＋２個）、負荷素子は抵抗素子が２個となり、トランジスタが２個増加し負荷素子である抵抗素子が２個削減されるので、回路面積が削減されるか否かは一概に決まらない。ただし、一般的には抵抗素子よりもトランジスタの方が小面積でよく、トランジスタの２個増加による面積増加よりも抵抗素子の２個削減による面積削減の方が効果が高いと言える。よって、第２例の比較演算増幅回路１Ｂとの組合せに当たっては、比較演算増幅回路１００の負荷素子としてはトランジスタではなく抵抗素子を使用することで回路面積が削減されると言える。
【０１０８】
一方、比較演算増幅回路１が第１例・第２例の何れであっても、２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。サンプルホールド回路５０３については、第１例と同様であり、ＡＤ変換回路５Ｘと比較して半分の動作速度の設計でよく、消費電力は低減するし、面積・電力の削減に寄与する。
【０１０９】
＜ＡＤ変換回路の動作：第２例＞
図５Ａを参照して、第２例のＡＤ変換回路５Ｂの動作について説明する。図中のCKSWO ，CKSWE は比較演算増幅回路１_1〜１_8の出力に接続されたセレクタ５４２_1〜５４２_8用のクロック信号、CKLTO は奇数番目のラッチ５８０_O用のクロック信号、CKLTE は偶数番目のラッチ５８０_E用のクロック信号である。また、奇数番目のラッチ５８０_Oの出力サーモメータコードをDO、偶数番目のラッチ５８０_Eの出力サーモメータコードをDEと表記する。
【０１１０】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。このとき、クロック信号CKSWO はＨレベルで、クロック信号CKSWE はＬレベルであり、スイッチ５４２_Oがオン、スイッチ５４２_Eがオフとなっている。そのため、比較演算増幅回路１_1〜１_8の出力（比較演算結果VOO1）は奇数番目のラッチ５８０_Oにのみ供給される。この比較演算増幅回路１_1〜１_8の出力（比較演算結果VOO1）を受け、クロック信号CKLTO がＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_Oが正負判別を行ない、基準電位が奇数番目のときのサーモメータコードDO1 を後段のデコード回路５０９に出力する。
【０１１１】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。このとき、クロック信号CKSWO はＬレベルで、クロック信号CKSWE はＨレベルであり、スイッチ５４２_Oがオフ、スイッチ５４２_Eがオンとなっている。そのため、比較演算増幅回路１_1〜１_8の出力（比較演算結果VOE1）は偶数番目のラッチ５８０_Eにのみ供給される。この比較演算増幅回路１_1〜１_8の出力（比較演算結果VOE1）を受け、クロック信号CKLTE がＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_Eが正負判別を行ない、基準電位が偶数番目のときのサーモメータコードDE1 を後段のデコード回路５０９に出力する。
【０１１２】
デコード回路５０９は、奇数番目と偶数番目に基準電位を分けて比較演算されたサーモメータコードDO1 （ラッチ５８０_Oが生成），DE1 （ラッチ５８０_Eが生成）を合成して４ビットデジタルコードDOUT1 を出力する。
【０１１３】
次に、クロック信号CKSHがＨＬレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４ビットデジタルコードDOUT2 を出力する。
【０１１４】
これから分かるように、第２例でも、ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。これに対応して、ラッチ出力も、奇数番目の基準電位REF_O に対応するラッチ出力DOと偶数番目の基準電位REF_E に対応するラッチ出力DEとが時分割で切り替えられる。
【０１１５】
第１例では１つのラッチ５８０が奇数番目のサーモメータコードDOと偶数番目のサーモメータコードDEを時分割でデコード回路５０９に伝達するのに対して、第２例では奇数番目のサーモメータコードDOはラッチ５８０_Oで、偶数番目のサーモメータコードDEはラッチ５８０_Eで、それぞれ個別に対処する点の相違があるが、デコード回路５０９の動作としては第１例と第２例で相違はない。
【０１１６】
この結果から分かるように、第１例のＡＤ変換回路５ＡにおけるＡＤ変換の動作クロックは、サンプルホールド回路５０３用のクロック信号CKSHではなく、比較演算増幅回路５０１用のクロック信号CKPAであり、クロック信号CKPAの１周期ごとにＡＤ変換結果を出力する。従前のようにＡＤ変換の動作クロックをクロック信号CKPAの周波数と同じにするのであれば、クロック信号CKPAはクロック信号CKSHに対して２倍の周波数であるから、各クロック信号の周波数を全体的に１／２になり、動作速度が半分でよくなる。
【０１１７】
加えて、ラッチ５８０用のクロック信号CKLTO ，CKLTE はクロック信号CKPAと同じ周期となるため、ラッチ５８０は第１比較例のＡＤ変換回路５Ｘと同様な回路でよい。
【０１１８】
＜ＡＤ変換回路：第３例＞
図６〜図６Ｆは、本実施形態の第３例のＡＤ変換回路を説明する図である。ここで、図６は、第３例のＡＤ変換回路５Ｃの全体概要を示す図である。図６Ａは、第３例のＡＤ変換回路５Ｃで使用する抵抗補間回路の構成例を示す図である。図６Ｂは、第３例のＡＤ変換回路５Ｃで使用する折返し演算回路（フォールディング回路）の構成例を示す図である。図６Ｃは、第３例で適用する補間処理を説明する図である。図６Ｄは、第３例のＡＤ変換回路５Ｃを適用しない第２比較例のＡＤ変換回路５Ｙの全体概要を示す図である。図６Ｅは、第２比較例のＡＤ変換回路５Ｙで使用する折返し演算回路の構成例を示す図である。図６Ｆは、第３例のＡＤ変換回路５Ｃの動作を説明するタイミングチャートである。
【０１１９】
第３例のＡＤ変換回路５Ｃは、ｍ＋ｎビット対応の構成であり、上位ｍビットと下位ｎビットのデジタルデータ（グレイコードデータ）を各別に発生する方式を採っている。本例では、５ビット対応の構成であり、上位２ビットと下位３ビットのデジタルデータ（グレイコードデータ）を各別に発生するものとする。上位２ビットについては、一般的なフォールディング方式を採用し、下位３ビットについては、フォールディング方式と補間（インターポレーション）が組み合わされた折返し・補間型を採用している。折返し・補間型では、フォールディング方式で得られる所定量Ｐずつ位相がずらされたＱ相のサイン波対の間を補間してＲ・Ｑ相のサイン波対を取得し、このＲ・Ｑ相のサイン波対をそれぞれ比較して２値データを生成し、２値データをｎ（本例では３）ビットのグレイコードに変換する。
【０１２０】
ここで、第３実施形態のＡＤ変換回路５Ｃは、フォールディング方式でＱ個のサイン波対を生成する際に、本実施形態の比較演算増幅回路１から出力される、基準電位を時分割した結果を受けた各出力信号（本例では増幅出力信号VOP ，VON の対）を使用する点、これを受けて補間回路ではフォールディング方式で得られる各系統の出力信号（サイン波）をサンプルホールドする（何れか１つはサンプルホールドが不要）仕組みを持つ点に特徴がある。
【０１２１】
このため、ＡＤ変換回路５Ｃは先ず、５ビットの内の上位２ビットについて一般的なフォールディング方式によりＡＤ変換行なう上位ビット変換回路５０４UPを備える。上位ビット変換回路５０４UPには、基準電位生成回路５０２から上位ビット変換用の基準電位が供給され、サンプルホールド回路５０３からアナログ入力信号AIN のホールド出力が供給される。上位ビット変換回路５０４UPは、入力信号と複数の基準電位によって上位２ビットのデジタルデータ（グレイコードデータ）を出力する。
【０１２２】
すなわち、上位ビット変換回路５０４UPは、差動アナログ信号対（アナログ入力信号VIP ，VIN ）と差動基準信号対（基準電位VRP ，VRN ）がそれぞれ入力され、両信号対の差を増幅する比較演算増幅回路と、比較演算増幅回路から出力されるゼロクロス信号VO（増幅出力信号VOP ，VON ）に基づき折り返された差動信号対（折返し信号FOP ，FON ）を出力する折返し演算回路を備え、折返し演算回路が出力する差動信号対（折返し信号FOP ，FON ）を比較し、上位ｍビットのグレイコードを生成する。
【０１２３】
また、第３例のＡＤ変換回路５Ｃは、５ビットの内の下位３ビットについて折返し・補間型でＡＤ変換を行なう下位ビット変換回路５０４DNとして、先ず、比較演算増幅回路５０１、ラッチ回路５０８、デコード回路５０９を備える。下位ビット変換回路５０４DNはさらに、比較演算増幅回路５０１とラッチ回路５０８の間に、８系統入力の折返し演算回路５０５と、サンプルホールド回路５６０および抵抗補間回路５７０を具備したＲ倍補間回路５０６を備える。折返し演算回路５０５は差動出力で、折返し演算回路５０５から出力される折返し信号FOは折返し信号FOP ，FON の対であり、折返し信号FOP ，FON に対応するような構成のＲ倍補間回路５０６が設けられる。
【０１２４】
比較演算増幅回路５０１により時分割で２系統の基準電位が切り替えられたものに基づく増幅出力信号VO_1〜VO_8（それぞれVOP ，VON の差動対）が折返し演算回路５０５に入力される。折返し演算回路５０５としては、たとえば、特開２００７−１４３１４０号公報の段落５９〜６２、図３に示されているような方式のものをベースに、８差動入力対に拡張した差動８入力・差動出力（折返し信号FOP ，FON ）の折返し演算回路、つまり８回フォールディングする構成を採用するとよい（詳細は後述する）。
【０１２５】
Ｒ倍補間回路５０６は、一例としてＰ相（ここでは２相）の信号を受けて２倍補間を行なうもので示す。その結果、Ｒ倍補間回路５０６は、４相の信号IOをラッチ回路５０８に供給する。ラッチ回路５０８は、Ｒ倍補間回路５０６から出力される信号数に対応して、４つのラッチ５８０_1〜５８０_4を有している。ラッチ回路５０８から出力される４相のサイクルコードD_1 〜D_4 はデコード回路５０９に供給される。
【０１２６】
デコード回路５０９は、グレイコード・エンコーダを持つ。グレイコード・エンコーダは、たとえば、Ｒ倍補間回路５０６からの４相のサイクルコードD_1 〜D_4 を排他的論理和（Exclusive OR）回路を用いてグレイコードに変換する回路である。回路構成は周知のものを用いることができるので、ここでは説明を割愛する。
【０１２７】
Ｒ倍補間回路５０６のサンプルホールド回路５６０は、スイッチ５６２（第４の信号選択回路）と保持容量５６４とバッファ５６６を、奇数系統用と偶数系統用の２系統分有している。スイッチ５６２と保持容量５６４は、奇数系統用と偶数系統用のそれぞれにおいて、折返し信号FOP ，FON のそれぞれに設けられる。一方、バッファ５６６は差動入力・差動出力型のものとすることで、差動の折返し信号FOP ，FON を入力可能となるので、奇数系統用と偶数系統用のそれぞれに１つを設ければ十分である。
【０１２８】
各スイッチ５６２_O，５６２_Eは、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。奇数系統用のスイッチ５６２_Oの制御入力端にはスイッチ用のクロック信号CKSWO が供給され、偶数系統用のスイッチ５６２_Eの制御入力端にはスイッチ用のクロック信号CKSWE が供給される。スイッチ５６２_O，スイッチ５６２_Eの入力側は共通に折返し演算回路５０５の出力に接続されている。
【０１２９】
スイッチ５６２_Oの出力は保持容量５６４_Oの一方の端子およびバッファ５６６_Oの入力に接続され、スイッチ５６２_Eの出力は保持容量５６４_Eの一方の端子およびバッファ５６６_Eの入力に接続されている。保持容量５６４_O，５６４_Eの各他方の端子は共通に基準点（たとえば接地電位）に接続されている。因みに、本構成例の場合、その動作との関係で、保持容量５６４_Eを備えることは必須ではない。バッファ５６６_Oの出力はラッチ５８０_1の入力に接続され、バッファ５６６_Eの出力はラッチ５８０_3の入力に接続されている。
【０１３０】
Ｒ倍補間回路５０６の抵抗補間回路５７０としては、たとえば、特公平０７−０６１０１８号公報の第８図の補間回路１２に示されているような抵抗器のリング方式の構成を採用する。具体的には、図６Ａ（１）に示すように、抵抗値が同一の８つの抵抗素子５７２Ｐ，５７４Ｐ，５７６Ｐ，５７８Ｐ，５７２Ｎ，５７４Ｎ，５７６Ｎ，５７８Ｎ（特に補間抵抗と称する）の環状接続回路である。抵抗素子５７２Ｐと抵抗素子５７８Ｎとの接続点をノードN1P 、抵抗素子５７２Ｐと抵抗素子５７４Ｐとの接続点をノードN2P 、抵抗素子５７４Ｐと抵抗素子５７６Ｐとの接続点をノードN3P 、抵抗素子５７６Ｐと抵抗素子５７８Ｐとの接続点をノードN4P とする。抵抗素子５７２Ｎと抵抗素子５７８Ｐとの接続点をノードN1N 、抵抗素子５７２Ｎと抵抗素子５７４Ｎの接続点をノードN2N 、抵抗素子５７４Ｎ抵抗素子５７６Ｎの接続点をノードN3N 、抵抗素子５７６Ｎと抵抗素子５７８Ｎとの接続点をノードN4N とする。
【０１３１】
ノードN1P はバッファ５６６_Oの非反転出力IO1Pおよびラッチ５８０_1の入力IO1Pに接続されている。ノードN2P はラッチ５８０_2の非反転入力IO2Pに接続されている。ノードN3P はバッファ５６６_Eの非反転出力IO3Pおよびラッチ５８０_3の非反転入力IO3Pに接続されている。ノードN4P はラッチ５８０_4の非反転入力IO4Pに接続されている。ノードN1N はバッファ５６６_Oの反転出力IO1Nおよびラッチ５８０_1の反転入力IO1Nに接続されている。ノードN2N はラッチ５８０_2の反転入力IO2Nに接続されている。ノードN3N はバッファ５６６_Eの反転出力IO3Nおよびラッチ５８０_3の反転入力IO3Nに接続されている。ノードN4Nはラッチ５８０_4の反転入力IO4Nに接続されている。図６Ａ（２）に示すように、ラッチ５８０に内蔵のコンパレータ（比較器）は、入力されたサイン波対IOP ，ION の差を２値化する、つまりサイン波対に基づき正負判別を行なう。
【０１３２】
このように、第３例のＡＤ変換回路５Ｃは、折返し演算回路５０５と、折返し演算回路５０５の出力を切り替えるスイッチ５６２と、折返し演算回路５０５の出力を時分割で保持する保持容量５６４を有し、保持容量５６４に保持された２系統の情報に基づき補間演算を行なう構成となっている。
【０１３３】
８系統入力の折返し演算回路５０５は、一例として、図６Ｂに示すような回路構成が採用される。折返し演算回路５０５は、８系統入力に対応するべく、８個の差動ＴＲペアＭ（ｎＭＯＳ差動トランジスタ対：ｎＭＯＳ５５０，５５２）と、差動ＴＲペアに所定の動作電流を供給する電流源として機能するｎＭＯＳ５５４と、負荷素子としての抵抗素子５５６，５５８を備えている。なお、ここでは負荷素子として抵抗素子を使用した受動負荷としているが、ｐＭＯＳカレントミラー回路などトランジスタを負荷とする能動負荷としてもよい。
【０１３４】
差動ＴＲペアＭ_1〜Ｍ_8には比較演算増幅回路１_1〜１_8の対応するものから出力されるゼロクロス信号VO_1〜VO_8（増幅出力信号VOP_1 ，VON_1 〜VOP_8 ，VON_8 ）が供給される。詳しくは、ｎＭＯＳ５５０_1〜５５０_8には増幅出力信号VOP_1 〜VOP_8 が供給され、ｎＭＯＳ５５２_1〜５５２_8には増幅出力信号VON_1 〜VON_8 が供給される。ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。
【０１３５】
抵抗素子５５６は、一方の端子が電源Ｖddに接続され、他方の端子が奇数番目のｎＭＯＳ５５０_Oの各ドレインおよび偶数番目のｎＭＯＳ５５２_Eの各ドレインに共通に接続され、その接続点から折返し信号FOP が出力される。抵抗素子５５８は、一方の端子が電源Ｖddに接続され、他方の端子が奇数番目のｎＭＯＳ５５２_Oの各ドレインおよび偶数番目のｎＭＯＳ５５０_Eの各ドレインに共通に接続され、その接続点から折返し信号FON が出力される。各差動ＴＲペアＭの出力信号は基準電位REF の位置で折り返された入出力特性となる。
【０１３６】
折返し演算回路５０５は、８個の差動ＴＲペアＭの出力信号を合成することで、各基準電位REF の位置でゼロクロスする折返し信号FO（FOP ，FON ）を出力することになる。たとえば、図６Ｃには、Ｒ倍補間回路５０６の入出力特性（IO対AIN ）を示す動作波形図が示されている。
【０１３７】
折返し演算回路５０５は、比較演算増幅回路１_1〜１_8のゼロクロス信号VO（増幅出力信号VOP ，VON ）が奇数番目の基準電位REF_O のときは奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）を出力する。また折返し演算回路５０５は、比較演算増幅回路１_1〜１_8のゼロクロス信号VO（増幅出力信号VOP ，VON ）が偶数番目の基準電位REF_E のときは偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）を出力する。折返し信号FO_Oと折返し信号FO_Eとの間には９０度の位相差がある。
【０１３８】
このことから分かるように、折返し演算回路５０５は、折返し信号FO_O，FO_Eを時分割で出力する。因みに、折返し信号FOの特性（FOP ，FON ：IO）がサイン波のように見えるので折返し演算回路５０５はサイン波発生回路とも称される。よって、折返し演算回路５０５は、アナログ入力信号AIN に応じて９０度の位相差を持つ２相のサイン波対IO1 ，IO3 を時分割で出力するものとなる。
【０１３９】
Ｒ倍補間回路５０６は、この折返し演算回路５０５から時分割で出力される折返し信号FO_O，FO_E（２相のサイン波対IO1 ，IO3 ）に基づき、２相のサイン波対IO1 ，IO3 の間を補間してサイン波対IO2 ，IO4 を生成することで４相のサイン波対を取得する。つまり、Ｒ倍補間回路５０６は、サイン波対IO1 ，IO3 の間を２分割した４個のサイン波対を生成する。このとき、折返し演算回路５０５は折返し信号FO_O，FO_E（２相のサイン波対IO1 ，IO3 ）を時分割で出力するので、Ｒ倍補間回路５０６は、少なくとも先に出力される方のサイン波対（本例ではサイン波対IO1 ）を保持しておく仕組みとしてサンプルホールド回路５６０を有している。各ノードのサイン波対IO1 〜IO4 がラッチ５８０のコンパレータに入力されることで正負判別が行なわれる。
【０１４０】
一方、図６Ｄに示すように、第３実施形態を適用しない第２比較例（通常のフォールディング方式）のＡＤ変換回路５Ｙは、比較演算増幅回路５０１Ｙは基準電位REF ごとに比較演算増幅回路１００を有し、折返し演算回路５０５Ｙは折返し演算回路５０５_Oと折返し演算回路５０５_Eを個別に有する。折返し演算回路５０５_Oは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO が入力され、奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）を生成する。折返し演算回路５０５_Eは、偶数番目の基準電位REF_E に対応するゼロクロス信号VOE が入力され、偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）を生成する。
【０１４１】
奇数番目用の折返し演算回路５０５_Oと偶数番目用の折返し演算回路５０５_Eは、一例として、図６Ｅに示すような回路構成が採用される。何れも基本的な回路構成は折返し演算回路５０５と同じであるが、折返し演算回路５０５_Oに入力されるゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO のみであり、折返し演算回路５０５_Eに入力されるゼロクロス信号VOは、偶数番目の基準電位REF_O にE応するゼロクロス信号VOE のみである。これは、折返し演算回路５０５_Oと折返し演算回路５０５_Eを個別に有することから明らかである。
【０１４２】
ＡＤ変換回路５ＣとＡＤ変換回路５Ｙを比較すると、先ず、２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。回路規模に関しては、比較演算増幅回路５０１と折返し演算回路５０５の規模が削減され得るものの、サンプルホールド回路５６０が必要になる。したがって、比較演算増幅回路５０１の回路規模の削減分×折返し演算回路５０５への入力系統数（本例では８系統）＋折返し演算回路５０５の削減分よりも、サンプルホールド回路５６０の回路規模が少なくなるようにすることに留意する。比較演算増幅回路５０１側の削減効果が少なくても、折返し演算回路５０５の回路規模は半減するので、総じて言えば、折返し演算回路５０５の削減分よりもサンプルホールド回路５６０の回路規模が少なくなるようにすると概ね十分な削減効果が得られると言える。もちろん、比較演算増幅回路５０１は、第２例の比較演算増幅回路１Ｂではなく第１例の比較演算増幅回路１Ａを使用するのが好ましい。
【０１４３】
＜ＡＤ変換回路の動作：第３例＞
図６Ｆを参照して、第３例のＡＤ変換回路５Ｃの動作について説明する。図中のCKSWO はスイッチ５６２_O用のクロック信号、CKSWE はスイッチ５６２_E用のクロック信号、CKLTはラッチ５８０_１〜５８０_4用のクロック信号である。
【０１４４】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。これを受けて、折返し演算回路５０５は、奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）をＲ倍補間回路５０６に供給する。
【０１４５】
このとき、クロック信号CKSWO はＨレベルで、クロック信号CKSWE はＬレベルであり、スイッチ５６２_Oがオン、スイッチ５６２_Eがオフとなっている。そのため、折返し演算回路５０５から出力された折返し信号FO_O（FOP_O ，FON_O ：IO1 ）は保持容量５６４_Oにサンプルされ、バッファ５６６_Oを介して抵抗補間回路５７０のノードN1に出力される。
【０１４６】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。これを受けて、折返し演算回路５０５は、偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）をＲ倍補間回路５０６に供給する。このとき、クロック信号CKSWO はＬレベルで、クロック信号CKSWE はＨレベルであり、スイッチ５６２_Oがオフ、スイッチ５６２_Eがオンとなっている。そのため、折返し演算回路５０５から出力された折返し信号FO_E（FOP_E ，FON_E ：IO3 ）は保持容量５６４_Eにサンプルされ、バッファ５６６_Eを介して抵抗補間回路５７０のノードN3に出力される。
【０１４７】
このとき、スイッチ５６２_Oがオフしているので、保持容量５６４_Oにはサンプルされた折返し信号FO_O（FOP_O ，FON_O ：IO1 ）がホールドされており、バッファ５６６_Oを介して抵抗補間回路５７０のノードN1に出力されている。
【０１４８】
そこで、Ｒ倍補間回路５０６は、バッファ５６６_Eを介して抵抗補間回路５７０のノードN3に折返し信号FO_E（FOP_E ，FON_E ：IO3 ）が供給されると、抵抗補間回路５７０のノードN2にサイン波対IO1 ，IO3 の間を補間したサイン波対IO2 を生成し、抵抗補間回路５７０のノードN4にサイン波対IO3 ，IO1 の間を補間したサイン波対IO4 を生成する。
【０１４９】
これにより、ラッチ回路５０８には、Ｒ倍補間回路５０６から４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 が供給される。
【０１５０】
ラッチ回路５０８は、４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_4が正負判別を行ないサイクルコードD1_1〜D1_4を取得し後段のデコード回路５０９に出力する。デコード回路５０９は、４相のサイクルコードD1_1〜D1_4に基づき、下位３ビットのデジタルコードDOUT1 （グレイコード）を出力する。すなわち、４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 をコンパレータによって比較すると、２値化されたサイクルコードD1_1〜D1_4が得られる。そして、このサイクルコードD1_1〜D1_4をデコード回路５０９によってコーディングすると、下位３ビットのグレイコードが得られる。
【０１５１】
次に、クロック信号CKSHがＨＬレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４相のサイクルコードD2_1〜D2_4に基づき、下位３ビットのデジタルコードDOUT2 （グレイコード）を出力する。
【０１５２】
この結果から分かるように、第３例のＡＤ変換回路５ＣにおけるＡＤ変換は、下位３ビットについて、フォールディング（サイン波生成）用の基準電位REF を奇数番目と偶数番目で時分割で折返し演算回路５０５に供給することで、２相のサイン波対IO1 ，IO3 を時分割で生成する点において第２比較例のＡＤ変換回路５Ｙと異なるが、その後の補間処理やサイクルコードの生成とグレイコードへの変換は第２比較例のＡＤ変換回路５Ｙと同じである。
【０１５３】
サイン波発生回路として機能する折返し演算回路５０５の出力を切り替えて、それぞれサンプルホールドすることにより、回路数を削減し、第２比較例のＡＤ変換回路５Ｙよりも回路面積や電力を削減したＡＤ変換器が実現される。
【０１５４】
なお、前記の説明では、５ビット対応の構成で説明したが、５ビットに限るものではなく６ビット以上においても同様に組むことができる。また、上位ビットと下位ビットの区分けも任意である。一般的には、上位ビットの方を下位ビットよりも少なくする。
【０１５５】
前記の説明では、抵抗補間回路５７０を備える構成で説明したが、抵抗補間回路５７０を備えることは必須ではなく、抵抗補間回路５７０を取り外した構成にしてもよい。さらに、上位ビットと下位ビットに区分けすること自体も不要であり、この場合、前記説明における上位ビット変換回路５０４UPを取り外した構成にすればよい。これら変形例については、各機能部を備えない構成であり、図示するまでもなくその構成を特定できるし、その場合の動作も特定できるので、それら変形例の構成図や動作説明は割愛する。
【０１５６】
＜電子機器への適用：記録再生装置＞
図７は、本実施形態の電子機器を説明する図である。本実施形態の電子機器は、前述の比較演算増幅回路１やサンプルホールド回路３やＡＤ変換回路５の仕組みを一般的な電子機器に適用したものである。つまり、電子機器に本発明に係る比較演算増幅回路やＡＤ変換回路を適用する事例を示したものである。図７は、その電子機器として記録再生装置（光ディスク装置）を例に示している。比較演算増幅回路やＡＤ変換回路において、複数系統の基準電位REF を時分割で扱うことにより、電子機器としても、回路削減や電力消費低減がなされる。
【０１５７】
本実施形態の記録再生装置９は、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤ（Photo Disk）を回転させるスピンドルモータ９１０と、スピンドルモータ９１０を駆動するモータドライバ９１２と、光ディスクＰＤに付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ９１４を備える。
【０１５８】
光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０７ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【０１５９】
記録再生装置９は、スピンドルモータ制御部９３０とピックアップ制御部９４０を備える。スピンドルモータ制御部９３０は、モータドライバ９１２を制御する回転制御部（回転サーボ系）の一例である。ピックアップ制御部９４０は、トラッキングサーボ系およびフォーカスサーボ系の一例であり、光ピックアップ９１４の光ディスクＰＤに対する半径方向位置を制御する。
【０１６０】
記録再生装置９は、記録・再生系として、光ピックアップ９１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部９５０を備える。記録・再生信号処理部９５０の構成としては、たとえば位相同期回路やＡＤ変換回路を備えている。
【０１６１】
記録再生装置９は、コントローラ系として、コントローラ９６２や図示を割愛したインタフェース機能をなすインタフェース部などを備える。コントローラ９６２は、マイクロプロセッサ（ＭＰＵ：Micro Processing Unit ）で構成されており、スピンドルモータ制御部９３０およびピックアップ制御部９４０を有するサーボ系や記録・再生信号処理部９５０の動作を制御する。インタフェース部は、当該記録再生装置９を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）との間のインタフェース（接続）機能をなす。インタフェース部には、ホストＩＦコントローラが設けられる。記録再生装置９とパソコンにより情報記録再生システム（光ディスクシステム）が構成される。
【０１６２】
＜記録・信号処理部＞
記録・再生信号処理部９５０は、ＲＦ増幅部９５２と、波形整形部９５３（波形等化器；Equalizer ）と、ＡＤ変換回路の一例であるＡＤ変換部９５４（ＡＤＣ；Analog to Digital Converter ）を備える。ＡＤ変換部９５４の前段に配置されたアナログ信号処理系統（光ピックアップ９１４から波形整形部９５３までの各機能部）は、ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部を構成する。
【０１６３】
ＲＦ増幅部９５２は、光ピックアップ９１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅する。波形整形部９５３は、ＲＦ増幅部９５２から出力された再生ＲＦ信号を整形する。ＡＤ変換部９５４は、波形整形部９５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換する。
【０１６４】
記録・再生信号処理部９５０は、クロック再生部９５５と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部９５６と、記録電流制御部９５７と、書込みクロック生成部９６０を備える。
【０１６５】
クロック再生部９５５は、ＡＤ変換部９５４から出力されたデジタルデータ列に基づきクロック信号を再生する。クロック再生部９５５は、ＡＤ変換部９５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。クロック再生部９５５は、再生したクロック信号をＡＤ変換部９５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部９５４は、ＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。デジタル信号処理部９５６は、ＡＤ変換部９５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。
【０１６６】
記録電流制御部９５７は、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する。記録電流制御部９５７は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調し、また、レーザ光源（光ピックアップ９１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御を行なう。
【０１６７】
書込みクロック生成部９６０は、クリスタル発振器などから供給される基準クロックに基づいて光ディスクＰＤへの記録の際にデータを変調するための書込みクロックを生成する。
【０１６８】
このような構成の記録再生装置９としても、ＡＤ変換部９５４は、複数系統の基準電位REF を時分割で扱う本実施形態のＡＤ変換回路５Ａ〜５Ｃの仕組みを適用することで、回路規模や電力消費を抑える仕組みが実現される。
【０１６９】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１７０】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１７１】
たとえば、前記実施形態では、電子機器として光ディスク装置などの記録再生装置への適用例で説明したが、記録再生装置としては光ディスク装置に限らず、たとえば、ハードディスク駆動装置などもあり、ハードディスク駆動装置もＡＤ変換回路を使用することがある。このＡＤ変換回路に前記実施形態のＡＤ変換回路５Ａ〜５Ｃを適用可能である。
【０１７２】
さらに、記録再生装置に限らず、たとえば、固体撮像装置や撮像装置や表示装置など、その他の電子機器にも適用可能である。
【０１７３】
また、本実施形態の比較演算増幅回路１は、本実施形態のＡＤ変換回路５Ａ〜５Ｃへの適用に限らず、複数の基準電位REF を扱う各種の比較演算増幅回路や、それを利用した一般的な電子機器にも適用可能である。
【図面の簡単な説明】
【０１７４】
【図１】本実施形態の第１例の比較演算増幅回路を説明する図である。
【図２】本実施形態の第２例の比較演算増幅回路を説明する図である。
【図３】本実施形態のサンプルホールド回路を説明する図である。
【図４】本実施形態の第１例のＡＤ変換回路の全体概要を示す図である。
【図４Ａ】本実施形態の第１例のＡＤ変換回路を適用しない第１比較例のＡＤ変換回路の全体概要を示す図である。
【図４Ｂ】本実施形態の第１例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図４Ｃ】第１比較例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図５】本実施形態の第２例のＡＤ変換回路の全体概要を示す図である。
【図５Ａ】本実施形態の第２例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図６】本実施形態の第３例のＡＤ変換回路の全体概要を示す図である。
【図６Ａ】本実施形態の第３例のＡＤ変換回路で使用する抵抗補間回路の構成例を示す図である。
【図６Ｂ】本実施形態の第３例のＡＤ変換回路で使用する折返し演算回路の構成例を示す図である。
【図６Ｃ】本実施形態の第３例で適用する補間処理を説明する図である。
【図６Ｄ】本実施形態の第３例のＡＤ変換回路を適用しない第２比較例のＡＤ変換回路の全体概要を示す図である。
【図６Ｅ】第２比較例のＡＤ変換回路で使用する折返し演算回路の構成例を示す図である。
【図６Ｆ】本実施形態の第３例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図７】本実施形態の電子機器を説明する図である。
【符号の説明】
【０１７５】
１…比較演算増幅回路、１００…比較演算増幅回路、１１０…第１差動増幅回路、１２０…第２差動増幅回路、１３０…負荷回路、１４０…信号選択回路（第２の信号選択回路）、３…サンプルホールド回路、３１０…サンプルホールド回路、３４０…信号選択回路（第１の信号選択回路）、５…ＡＤ変換回路、５０１…比較演算増幅回路、５０２…基準電位生成回路、５０３…サンプルホールド回路、５０４DN…下位ビット変換回路、５０４UP…上位ビット変換回路、５０５…折返し演算回路、５０６…Ｒ倍補間回路、５０８…ラッチ回路、５０９…デコード回路、５４０…信号選択回路（第３の信号選択回路）、５６０…サンプルホールド回路、５６２…スイッチ（第４の信号選択回路）、５６４…保持容量、５６６…バッファ、５７０…抵抗補間回路、５８０…ラッチ、６…デジタルデータ取得部、９…記録再生装置、９５４…ＡＤ変換部
【技術分野】
【０００１】
本発明は、比較演算増幅回路、ＡＤ変換回路、電子機器に関する。より詳細には、２種の信号を比較・増幅して出力する比較演算増幅回路、アナログ信号をデジタルデータに変換するＡＤ変換回路、ＡＤ変換回路の仕組みを利用する記録再生装置を始めとする電子機器に関する。
【背景技術】
【０００２】
記録再生装置を始めとする各種の電子機器においては、２種の信号を比較・増幅して出力する比較演算増幅回路や、アナログ信号をデジタルデータに変換するＡＤ変換回路を用いることがある。
【０００３】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、並列型（フラッシュ型）のＡＤ変換回路が知られている。並列型のＡＤ変換回路は、アナログ入力電圧を複数の基準電圧とクロック信号に従って一斉に比較を行なうことでアナログ入力電圧に対応するデジタルデータを取得するものである。
【０００４】
並列型のＡＤ変換回路は、基本的な構成として、ビット分解能の２のべき乗個の比較演算増幅回路を用いて回路が構成されている。そのため、ビット数が増えると回路規模や消費電力が膨大になる難点がある。
【０００５】
たとえば、並列型のＡＤ変換回路では、アナログ入力信号と複数の基準電位とを比較演算増幅回路を用いて比較し、アナログ信号が基準電位より低ければ差動分で負、高ければ差動分で正となる、あるゲインで入力信号に追従したアナログ差動信号（ゼロクロス信号や増幅出力信号対と呼ぶ）を生成する。そして、増幅出力信号対の差をコンパレータおよびラッチ回路を用いて２値化する（正負判別を行なう）ことにより、その基準電位の分解能に応じたデジタルコードへの変換を行なう。
【０００６】
この比較演算増幅回路、コンパレータ、ラッチ回路は分解能が細かくなるほどその回路の素子数も増大する。また、プロセスの微細化に伴う低電圧化によって、その分解能はより細かい電圧となり、高精度な比較演算増幅回路・コンパレータ・ラッチ回路が必要となる。さらに、高速動作を実現させるためにも面積・電力は増大してしまう。
【０００７】
このような問題を解決するために、様々な技術が提案されているが、一例として、特許文献１，２に記載のＡＤ変換回路が知られている。
【０００８】
【特許文献１】特開２００７−１８９５１９号公報
【特許文献２】特公平０７−０６１０１８号公報
【０００９】
特許文献１に記載の仕組みは、特許文献２に記載のフォールディング方式を採用した構成であり、アナログ信号を、折返し演算回路を用いることで複数回折り返し、その折り返した分、回路規模や消費電力を、基本的な構成に比べて少なくするものである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、比較演算増幅回路や並列型のＡＤ変換回路では、回路規模や消費電力の各側面において、さらなる改善が望まれている。フォールディング方式のＡＤ変換回路においても同様に、回路規模や消費電力の各側面において、さらなる改善が望まれている。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、フォールディング方式を採らない場合において、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる並列型のＡＤ変換回路の仕組みを提供することを目的とする。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、フォールディング方式を採る場合において、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる並列型のＡＤ変換回路の仕組みを提供することを目的とする。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる比較演算増幅回路の仕組みを提供することを目的とする。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、回路規模や消費電力の内の少なくとも一側面において、さらなる低減を図ることのできる電子機器の仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るＡＤ変換回路は、先ず、ＡＤ変換対象の差動アナログ信号対について、複数のサンプルホールド回路によりそれぞれ異なるタイミングでそのレベルを一時保持し、各ホールドモード時の出力信号対の何れかを第１の信号選択回路により選択する。つまり、複数のサンプルホールド回路と第１の信号選択回路により、差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。
【００１６】
そして、フォールディング方式を採らない第１の態様においては、時分割で供給される複数の出力信号対について、第２の信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、比較演算増幅部では、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。これを受けて、デジタルデータ取得部では、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。
【００１７】
また、フォールディング方式を採る第２の態様においては、折返し演算回路は、複数の差動基準信号対について比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する。サンプルホールド回路では、Ｐ相の折り返された差動信号対を第４の信号選択回路により各別に分配し、第４の信号選択回路により分配されたＰ相の折り返された差動信号対を保持回路で保持する。これを受けて、デジタルデータ取得部では、Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換する。
【００１８】
フォールディング方式では、さらに、上位ビットと下位ビットに分けた処理を行なうこともある。このような第３の態様においては、下位ビットの処理について、前述の第２の態様を適用するのがよい。
【００１９】
また、フォールディング方式を採る第２や第３の態様では、補間方式と組み合わせることもある。この場合、前述の第２の態様において、さらに、サンプルホールド回路の後段に、Ｐ相の折り返された差動信号対の間を補間することでＰ×Ｑ相の折り返された差動信号対を生成する補間部を設ける。そして、Ｐ×Ｑ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて差動アナログ信号対をデジタルデータに変換する。
【００２０】
本発明に係る比較演算増幅回路は、複数の差動基準信号対について信号選択回路により時分割で扱うように切り替えながら、比較演算増幅部では、差動アナログ信号対と複数の差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。
【００２１】
本発明に係る電子機器は、前述の本発明に係るＡＤ変換回路と同様の仕組みを備えたものである。
【００２２】
本発明に係る比較演算増幅回路は、ＡＤ変換回路のみではなく、一般的な電子機器にも適用可能である。
【００２３】
本発明のＡＤ変換回路や比較演算増幅回路や電子機器では、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対を共通の比較演算増幅回路にて比較増幅するようにしている点で、同様の構成を備えている。
【００２４】
差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対に関して、共通の比較演算増幅回路にて比較増幅するので、信号選択回路と比較演算増幅回路の構成次第ではあるが、複数の差動基準信号対のそれぞれについて比較演算増幅回路を設ける場合よりも、全体の回路規模や電力消費が削減され得る。
【００２５】
たとえば、本発明を適用しない場合には、複数の差動基準信号対のそれぞれについて、差動アナログ信号対あるいは増幅出力信号対と各差動基準信号対を比較増幅する比較演算増幅回路が、複数の差動基準信号対のそれぞれについて設けられる。複数の比較演算増幅回路が同時並行的に動作するので、電力消費は、同時並行的に動作する複数の比較演算増幅回路の分となる。
【００２６】
一方、本発明では、信号選択回路にて複数の差動基準信号対を時分割で扱うようにしながら、差動アナログ信号対あるいは増幅出力信号対と複数の差動基準信号対のそれぞれを比較演算増幅回路にて比較増幅する。追加される信号選択回路の電力消費分は僅かと考えてよく、時分割で比較増幅を行なうので、電力消費は、共通使用される１つの比較演算増幅回路の分となるから、本発明を適用しない場合よりも電力消費が低減される。
【００２７】
また、追加される信号選択回路の回路規模の方が、信号選択回路を適用することで比較演算増幅回路の全体または一部を共通使用可能となることによる比較演算増幅回路側の回路規模の削減分よりも少なければ、本発明を適用しない場合よりも回路規模が低減される。この観点では、複数の差動基準信号対を時分割化する信号選択回路の構成としてはできるだけ素子数が少ないのが好ましく、差動基準信号ごとに１つのトランジスタを使用するトランジスタスイッチにするのがよい。なお、このトランジスタスイッチのことは、複数の差動基準信号対を時分割化する信号選択回路だけでなく、その他の信号選択回路についても同様である。回路規模をできるだけ増やさないようにするためである。
【発明の効果】
【００２８】
本発明によれば、本発明を採用しない場合と比較して、回路規模や消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。以下では、ｎチャネル型のＭＯＳトランジスタをｎＭＯＳ、ｐチャネル型のＭＯＳトランジスタをｐＭＯＳと称する。各種信号において対をなすものについては、各信号の符号名の後に“Ｐ”または“Ｎ”の符号を小文字で付す。
【００３０】
＜比較演算増幅回路：第１例＞
図１は、本実施形態の第１例の比較演算増幅回路を説明する図である。ここで、図１（１）は、第１例の比較演算増幅回路１Ａの全体概要を示す図であり、図１（２）は、第１例の比較演算増幅回路１Ａの動作を説明するタイミングチャートである。
【００３１】
第１例の比較演算増幅回路１Ａは、差動構成を採る第１差動増幅回路１１０Ａ、差動構成を採る第２差動増幅回路１２０Ａ、および負荷回路１３０を具備した比較演算増幅部の一例である比較演算増幅回路１００Ａ（プリアンプ，PreAMP）と、信号選択回路１４０（第２の信号選択回路）との組合せで構成されている。
【００３２】
比較演算増幅回路１００Ａは、差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）と差動参照電圧（基準電位VRP ，VRN の対）との電位差を増幅するものである。比較演算増幅回路１００Ａは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、差動の増幅出力信号VOP ，VON （纏めてゼロクロス信号VOと称する）を出力する。
【００３３】
差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）と差動参照電圧（基準電位VRP ，VRN の対）との間には、差動アナログ入力信号（アナログ入力信号VIP ，VIN の対）のコモン電圧（中点電位）を基準として同じ電圧差の点に設定する、つまり、（VRP ＋VRN ）／２＝（VIP ＋VIN ）／２となるように設定するのがよい。この設定により、アナログ入力信号VIP と基準電位VRP の電圧差とアナログ入力信号VIN と基準電位VRN の電圧差は常に等しくなる。
【００３４】
第１例の第１差動増幅回路１１０Ａは、第１の差動対をなすｎＭＯＳ１１２およびｎＭＯＳ１１４と、この差動ＴＲペア（ｎＭＯＳ１１２，１１４）に所定の動作電流を供給する電流源として機能するｎＭＯＳ１１６を有する。第１例の第２差動増幅回路１２０Ａは、第２の差動対をなすｎＭＯＳ１２２およびｎＭＯＳ１２４と、この差動ＴＲペア（ｎＭＯＳ１２２，１２４）に所定の動作電流を供給する電流源として機能するｎＭＯＳ１２６を有する。ｎＭＯＳ１１２，１２２は、アナログ入力信号AIN （アナログ入力信号VIP ，VIN ）が入力されるアナログ信号入力トランジスタである。ｎＭＯＳ１１４，１２４は、基準電位REF （基準電位VRP ，VRN ）が入力される基準信号入力トランジスタである。
【００３５】
ｎＭＯＳ１１６は、ソースが負電源Ｖssに接続され、ドレインがｎＭＯＳ１１２，１１４の各ソースと共通に接続されている。ｎＭＯＳ１２６は、ソースが負電源Ｖssに接続され、ドレインがｎＭＯＳ１２２，１２４の各ソースと共通に接続されている。ｎＭＯＳ１１６，１２６の各ゲートにはバイアス電圧VIB が共通に供給されている。ｎＭＯＳ１１２のゲートにはアナログ入力信号VIP が供給され、ｎＭＯＳ１１４のゲートには信号選択回路１４０からの基準電位VRP が供給される。ｎＭＯＳ１２２のゲートにはアナログ入力信号VIP と差動関係にあるアナログ入力信号VIN が供給され、ｎＭＯＳ１２４のゲートには信号選択回路１４０からの基準電位VRN が供給される。
【００３６】
負荷回路１３０は、負荷となる２つの抵抗素子１３２，１３４を有する。抵抗素子１３２は、一方の端子が電源Ｖddに接続され、他方の端子がｎＭＯＳ１１２，１２４の各ドレインに共通に接続され、その接続点が比較演算増幅回路１Ａの反転出力端となり増幅出力信号VON が出力される。抵抗素子１３４は、一方の端子が電源Ｖddに接続され、他方の端子がｎＭＯＳ１１４，１２２の各ドレインに共通に接続され、その接続点が比較演算増幅回路１Ａの非反転出力端となり増幅出力信号VOP が出力される。なお、ここでは負荷素子として抵抗素子を使用した受動負荷としているが、ｐＭＯＳカレントミラー回路などトランジスタを負荷とする能動負荷としてもよい。
【００３７】
第１例の比較演算増幅回路１Ａは、各差動増幅回路１１０Ａ，１２０Ａのそれぞれについて、基準信号入力トランジスタであるｎＭＯＳ１１４，１２４に対して、基準電位VRP ，VRN が入力される制御入力端側（つまりゲート側）に信号選択回路１４０を配置する構成を採っている。この場合、後述する第２例の比較演算増幅回路１Ｂとは異なり、ｎＭＯＳ１１４，１２４はそれぞれ１つでよい。
【００３８】
信号選択回路１４０は、２入力−１出力型のセレクタ（マルチプレクサ：multiplexer ）を２系統有する。たとえば、第１差動増幅回路１１０Ａ用にはセレクタ１４２が配置され、第２差動増幅回路１２０Ａ用にはセレクタ１４４が配置されている。セレクタ１４２はスイッチ１４２_A，１４２_Bを有し、セレクタ１４４はスイッチ１４４_A，１４４_Bを有する。
【００３９】
スイッチ１４２_Aの入力側には基準電位REFAの内の一方の基準電位VRPAが供給され、スイッチ１４２_Bの入力側には基準電位REFBの内の一方の基準電位VRPBが供給される。スイッチ１４２_A，１４２_Bの出力側は、共通に接続され、セレクタ１４２で選択された基準電位VRPA，VRPBの何れか一方が基準電位VRP としてｎＭＯＳ１１４のゲートに供給される。スイッチ１４４_Aの入力側には基準電位REFAの内の他方の基準電位VRNAが供給され、スイッチ１４４_Bの入力側には基準電位REFBの内の他方の基準電位VRNBが供給される。スイッチ１４４_A，１４４_Bの出力側は、共通に接続され、セレクタ１４４で選択された基準電位VRNA，VRNBの何れか一方が基準電位VRN としてｎＭＯＳ１２４のゲートに供給される。
【００４０】
各スイッチ１４２_A，１４２_B，１４４_A，１４４_Bは、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。信号選択回路としては、たとえば、ｐＭＯＳとｎＭＯＳを相補型に並列接続した１対のＣＭＯＳ構成の相補スイッチ（トランスファーゲート、トランスミッションゲート）を入出力間に配置するものが知られているが、ここでは回路構成をコンパクトにする点に鑑み１つのトランジスタで構成する。ｐＭＯＳを使用する場合はそのゲートにアクティブＬの制御信号を入力し、ｎＭＯＳを使用する場合はそのゲートにアクティブＨの制御信号を入力することでトランジスタをオンさせる。
【００４１】
セレクタ１４２は、スイッチ１４２_A，１４２_Bにより基準電位VRPA，VRPBの何れか一方を選択するために、スイッチ１４２_A，１４２_Bの各ゲートには選択制御信号として相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。セレクタ１４４は、スイッチ１４４_A，１４４_Bにより基準電位VRNA，VRNBの何れか一方を選択するために、スイッチ１４４_A，１４４_Bの各ゲートには相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。クロック信号ΦPA，ｘΦPAを纏めて比較演算増幅回路１用のクロック信号CKPAと称する。ここでは、各スイッチ１４２_A，１４２_B，１４４_A，１４４_BはｎＭＯＳであり、スイッチ１４２_A，１４４_Aのゲートにクロック信号ΦPAが供給され、スイッチ１４２_B，１４４_Bのゲートにクロック信号ｘΦPAが供給されるものとする。
【００４２】
このような構成により、第１例の比較演算増幅回路１Ａは、アナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）と複数の異なる基準差動電圧（基準電位VRPA，VRNAおよび基準電位VRPB，VRNB）が入力され、信号選択回路１４０で選択された１つの基準差動電圧（基準電位VRPA，VRNAもしくは基準電位VRPB，VRNB）とアナログ入力差動電圧信号との差電圧を比較演算増幅回路１００Ａで増幅出力し、それぞれの増幅出力をシリアルに（時分割で）差動の増幅出力信号VOP ，VON として出力する（図１（２）を参照）。
【００４３】
たとえば、クロック信号ΦPAがＨレベルでクロック信号ｘΦPAがＬレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオンし、スイッチ１４２_B，スイッチ１４４_Bがオフするので、比較演算増幅回路１００Ａには基準電位REFA（基準電位VRPA，VRNA）が入力される。比較演算増幅回路１００Ａは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、ゼロクロス信号VOA を出力する。一方、クロック信号ΦPAがＬレベルでクロック信号ｘΦPAがＨレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオフし、スイッチ１４２_B，スイッチ１４４_Bがオンするので、比較演算増幅回路１００Ａには基準電位REFB（基準電位VRPB，VRNB）が入力される。比較演算増幅回路１００Ａは、基準電位REFB（基準電位VRPB，VRNB）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、ゼロクロス信号VOB を出力する。
【００４４】
これにより１つの比較演算増幅回路１００Ａにて２系統の基準電位REFA，REFBに対するゼロクロス信号VOA ，VOB がシリアルに出力される。比較演算増幅回路１Ａは、比較演算増幅回路１００Ａを１サイクルで２回使う、つまり各差動増幅回路１１０，１２０の基準信号入力トランジスタ（ｎＭＯＳ１１４，１２４）のゲートに２系統の基準電位を時分割で供給するものとなる。
【００４５】
第１例の比較演算増幅回路１Ａの適用の有無による素子数（トランジスタ数＝ＴＲ数、負荷素子数＝Ｒ数）や面積・電力の差について考察する。第１例の比較演算増幅回路１Ａを適用しない場合には、２系統の基準電位REFA，REFBのそれぞれに比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）が使用されることになる。したがって、トランジスタは１２個（＝６個×２系統）、負荷素子は抵抗素子が４個（＝２個×２系統）となる。一方、第１例の比較演算増幅回路１Ａは、１つの比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）と１つの信号選択回路１４０（ＴＲ数＝４）で構成されているので、トランジスタは１０個（＝６個＋４個）、負荷素子は抵抗素子が２個となり、トランジスタが２個削減され、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【００４６】
また、第１例の比較演算増幅回路１Ａを適用しない場合には、２系統の基準電位REFA，REFB用の各比較演算増幅回路１００Ａが常時動作する２系統並行処理となるのに対して、第１例の比較演算増幅回路１Ａは、２系統の基準電位REFA，REFBを切り替えて動作する時分割処理となるので消費電力が概ね１／２以下に削減される。ここで「概ね１／２以下」と称したのは、信号選択回路１４０での電力消費分（ごく僅かである）を考慮したものである。
【００４７】
このように第１例の比較演算増幅回路１Ａでは、２つの基準電位REF に対して１つの比較演算増幅回路１００を共有することで回路面積や電力消費を削減する仕組みを採っている。この削減に当たり新たに追加される信号選択回路１４０の素子数（トランジスタ数）をできるだけ少なくすることで、その削減効果が十分に得られる。換言すれば、本実施形態では、回路面積の削減効果が不十分となるかあるいは逆に回路規模が大きくなってしまうことがないように、比較演算増幅回路１００の削減分よりも信号選択回路１４０の追加分の方が回路規模が少なくなるようにすることに留意する。
【００４８】
本例では信号選択回路１４０として２入力−１出力型のセレクタ１４２，１４４を有する構成としたので、２系統の基準電位REFA，REFBを時分割で切り替えることで、基準電位REFA，REFBに対するゼロクロス信号をシリアルに出力するものとなっているが、３系統以上の基準電位を時分割で切り替える構成にしてもよい。この場合、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、Ｎ系統の基準電位に対するゼロクロス信号がシリアルに出力される。
【００４９】
第１例の比較演算増幅回路１Ａでは、比較演算増幅回路１００Ａを構成する第１差動増幅回路１１０Ａ，１２０Ａのトランジスタのゲートに与える基準電位VRP ，VRN を切り替えているので、後述する第２例よりも回路規模が小さくて済む利点があるが、基準電位VRP ，VRN のセトリングに関する問題が発生し得る。すなわち、基準電位VRP ，VRN は、それぞれ異なる基準電位VRPA，VRNAと基準電位VRPB，VRNBで切り替えられるので、切り替え時にセトリングして（安定になって）から比較演算を行なう必要があり、その分比較演算増幅回路１００Ａの比較演算のための時間が短くなる。
【００５０】
特に、複数の基準電圧（基準電位VRPA，VRNAや基準電位VRPB，VRNB）を設定する回路として一般的な抵抗分割による基準電位生成回路（抵抗ラダー回路）を使用した場合、消費電力を抑えるために抵抗の値を大きくする。よって、抵抗ラダー回路の出力ノードの時定数は大きくなるため、基準電位VRP ，VRN の切り替え時のセトリング時間は大きいものとなってしまう。後述の第２例の比較演算増幅回路１Ｂは、この点の対策をとったものである。
【００５１】
＜比較演算増幅回路：第２例＞
図２は、本実施形態の第２例の比較演算増幅回路を説明する図である。ここで、図２（１）は、第２例の比較演算増幅回路１Ｂの全体概要を示す図であり、図２（２）は、第２例の比較演算増幅回路１Ｂの動作を説明するタイミングチャートである。 第２例の比較演算増幅回路１Ｂは、各差動増幅回路１１０Ｂ，１２０Ｂのそれぞれについて、基準信号入力トランジスタであるｎＭＯＳ１１４，１２４を２系統の基準電位REFA，REFB用に個別に持つ構成としている。たとえば、第１差動増幅回路１１０Ｂは、ｎＭＯＳ１１４_A，１１４_Bを有し、第２差動増幅回路１２０Ｂは、ｎＭＯＳ１２４_A，１２４_Bを有する。ｎＭＯＳ１１２とｎＭＯＳ１１４_A、ｎＭＯＳ１１２とｎＭＯＳ１１４_Bはそれぞれ差動対を構成し、ｎＭＯＳ１２２とｎＭＯＳ１２４_A、ｎＭＯＳ１２２とｎＭＯＳ１２４_Bはそれぞれ差動対を構成する。
【００５２】
さらに、信号選択回路１４０が差動増幅回路１１０Ｂ，１２０Ｂ内に入り込んだ構成としている。特に、信号選択回路１４０を差動増幅回路１１０Ｂ，１２０Ｂ内に入り込んだ構成とするに当たっては、ｎＭＯＳ１１４，１２４に対して負荷側（つまりドレイン側）に配置する構成と、電流源であるｎＭＯＳ１１６，１２６側（つまりソース側）に配置する構成の何れかを採り得るが、ここでは後者のソース側を採用している。つまり、比較演算増幅回路１００Ｂには基準信号入力トランジスタを複数設け、そのトランジスタのソース側にスイッチを設ける構成としている。
【００５３】
具体的には、信号選択回路１４０は、第１差動増幅回路１１０Ｂ用にセレクタ１４２が配置され、第２差動増幅回路１２０Ｂ用にセレクタ１４４が配置されている。各セレクタ１４２，１４４の構成自体は第１例と同様であるが、入出力端の接続態様が第１例とは異なる。
【００５４】
スイッチ１４２_Aの入力側はｎＭＯＳ１１４_Aのソースが接続され、スイッチ１４２_Bの入力側はｎＭＯＳ１１４_Bのソースが接続される。スイッチ１４２_A，１４２_Bの出力側は、ｎＭＯＳ１１２のソースと共通に接続され、ｎＭＯＳ１１６のドレインと接続される。スイッチ１４４_Aの入力側はｎＭＯＳ１２４_Aのソースが接続され、スイッチ１４４_Bの入力側はｎＭＯＳ１２４_Bのソースが接続される。スイッチ１４４_A，１４４_Bの出力側は、ｎＭＯＳ１２２のソースと共通に接続され、ｎＭＯＳ１２６のドレインと接続される。
【００５５】
セレクタ１４２はスイッチ１４２_A，１４２_BによりｎＭＯＳ１１４_A，１１４_Bの何れか一方を選択し、セレクタ１４４はスイッチ１４４_A，１４４_BによりｎＭＯＳ１２４_A，１２４_Bの何れか一方を選択するために、スイッチ１４２_A，１４２_Bやスイッチ１４４_A，１４４_Bの各ゲートには、選択制御信号として相補関係にあるクロック信号ΦPA，ｘΦPAが供給される。たとえばスイッチ１４２_A，１４４_Aのゲートにクロック信号ΦPAが供給され、スイッチ１４２_B，１４４_Bのゲートにクロック信号ｘΦPAが供給されるものとする。
【００５６】
このような構成により、第２例の比較演算増幅回路１Ｂも、アナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）と複数の異なる基準差動電圧（基準電位VRPA，VRNAおよび基準電位VRPB，VRNB）が入力され、信号選択回路１４０で選択された１つの基準差動電圧（基準電位VRPA，VRNAもしくは基準電位VRPB，VRNB）とアナログ入力差動電圧信号との差電圧を比較演算増幅回路１００Ａで増幅出力し、それぞれの増幅出力をシリアルに差動の増幅出力信号VOP ，VON として出力する（図２（２）を参照）。
【００５７】
第１例では、基準差動電圧を直接に信号選択回路１４０で選択する構成であるのに対して、第２例では、ｎＭＯＳ１１４_A，ｎＭＯＳ１１４_Bの動作電流経路やｎＭＯＳ１２４_A，ｎＭＯＳ１２４_Bの動作電流経路を時分割で切り替えることで、基準差動電圧を基準信号入力トランジスタを介して間接的に信号選択回路１４０で選択する構成である点で相違があるが、基準電位REF を切り替えるという点においては同様の機能を持つ。
【００５８】
たとえば、クロック信号ΦPAがＨレベルでクロック信号ｘΦPAがＬレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオンし、スイッチ１４２_B，スイッチ１４４_Bがオフするので、基準電位REFA（基準電位VRPA，VRNA）が入力される側のｎＭＯＳ１１４_A、１２４_Aが電流を流し、基準電位REFB（基準電位VRPB，VRNB）が入力される側のｎＭＯＳ１１４_B、１２４_Bは電流を流さない。このため、比較演算増幅回路１００Ｂは、基準電位REFA（基準電位VRPA，VRNA）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、増幅出力信号VOP ，VON としてゼロクロス信号（VOA ）を出力する。
【００５９】
一方、クロック信号ΦPAがＬレベルでクロック信号ｘΦPAがＨレベルのときには、スイッチ１４２_A，スイッチ１４４_Aがオフし、スイッチ１４２_B，スイッチ１４４_Bがオンするので、基準電位REFB（基準電位VRPB，VRNB）が入力される側のｎＭＯＳ１１４_B、１２４_Bが電流を流し、基準電位REFA（基準電位VRPA，VRNA）が入力される側のｎＭＯＳ１１４_A、１２４_Aは電流を流さない。このため、比較演算増幅回路１００Ｂは、基準電位REFB（基準電位VRPB，VRNB）とアナログ入力差動電圧信号（アナログ入力信号VIP ，VIN ）との比較演算を行ない、増幅出力信号VOP ，VON としてゼロクロス信号（VOB ）を出力する。
【００６０】
これにより１つの比較演算増幅回路１００Ｂにて２系統の基準電位REFA，REFBに対するゼロクロス信号がシリアルに出力される。比較演算増幅回路１００Ｂを１サイクルで２回使うこととなる点で、第１例と同様である。
【００６１】
本例では信号選択回路１４０として２入力−１出力型のセレクタを有する構成としたので、２系統の基準電位REFA，REFBに対するゼロクロス信号をシリアルに出力するものとなっているが、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、Ｎ系統の基準電位に対するゼロクロス信号がシリアルに出力される。
【００６２】
基準信号入力トランジスタであるｎＭＯＳ１１４，１２４を２系統の基準電位REFA，REFB用に個別に持つ構成としているので、基準電位VRP ，VRN を切り替える場合においても、その基準信号入力トランジスタのゲートに与える基準電位VRP ，VRN は不変であり、切り替え時の基準電位のセトリングの問題は解消される。比較演算増幅回路１Ｂは、比較演算増幅回路１００Ｂにおける比較演算に当たり基準電位のセトリング時間を加味する必要がなく、２系統の基準電位と入力信号との比較演算出力を１つの比較演算増幅回路１００でシリアルに出力するようになる。
【００６３】
この点は、信号選択回路１４０をｎＭＯＳ１１４，１２４に対して負荷側（つまりドレイン側）に配置する構成を採った場合においても同様である。つまり、比較演算増幅回路１００Ｂには基準信号入力トランジスタを複数設け、そのトランジスタのドレイン側にスイッチを設ける構成としても、比較演算増幅回路１Ｂと同様の効果が得られる。
【００６４】
第２例の比較演算増幅回路１Ｂの適用の有無による素子数（トランジスタ数＝ＴＲ数、負荷素子数＝Ｒ数）や面積・電力の差について考察する。第２例の比較演算増幅回路１Ｂを適用しない場合には、２系統の基準電位REFA，REFBのそれぞれに比較演算増幅回路１００Ａ（ＴＲ数＝６，Ｒ数＝２）が使用されることになる。したがって、トランジスタは１２個（＝６個×２系統）、負荷素子は抵抗素子が４個（＝２個×２系統）となる。一方、第２例の比較演算増幅回路１Ｂは、１つの比較演算増幅回路１００Ｂ（信号選択回路１４０の分は除く；ＴＲ数＝８，Ｒ数＝２）と１つの信号選択回路１４０（ＴＲ数＝４）で構成されているので、トランジスタは１２個（＝８個＋４個）、負荷素子は抵抗素子が２個となり、トランジスタは削減されないが、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【００６５】
また、第２例の比較演算増幅回路１Ｂを適用しない場合には、２系統の基準電位REFA，REFB用の各比較演算増幅回路１００Ａが常時動作する２系統並行処理となるのに対して、第２例の比較演算増幅回路１Ｂは、２系統の基準電位REFA，REFBを切り替えて動作する時分割処理となるので消費電力が概ね１／２以下に削減される。ここで「概ね１／２以下」と称したのは、信号選択回路１４０での電力消費分（ごく僅かである）を考慮したものである。
【００６６】
＜サンプルホールド回路＞
図３は、本実施形態のサンプルホールド回路を説明する図である。ここで、図３（１）は、サンプルホールド回路３の全体概要を示す図であり、図３（２）は、サンプルホールド回路３の動作を説明するタイミングチャートである。
【００６７】
本実施形態のサンプルホールド回路３は、２つのサンプルホールド回路３１０_1，３１０_2と、信号選択回路３４０（第１の信号選択回路）との組合せで構成されている。各サンプルホールド回路３１０_1，３１０_2は、たとえば特許第３９３８７２７号明細書の図１に記載されているようなサンプルホールド機能を持った回路である。各サンプルホールド回路３１０_1，３１０_2の入力端には共通にアナログ入力信号AINが入力される。
【００６８】
信号選択回路３４０は、２入力−１出力型のセレクタ３４２（信号選択回路）を有する。セレクタ３４２はスイッチ３４２_1，３４２_2を有する。スイッチ３４２_1の入力側はサンプルホールド回路３１０_1の出力に接続され、スイッチ３４２_2の入力側はサンプルホールド回路３１０_2の出力に接続されている。セレクタ３４２は、サンプルホールド回路３１０_1，３１０_2の出力を時分割で切り替えることで出力信号ＡOUT を出力する。
【００６９】
各スイッチ３４２_1，３４２_2は、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。
【００７０】
サンプルホールド回路３１０_1，３１０_2やスイッチ３４２_1，３４２_2の制御入力端には相補関係にあるクロック信号ΦSH，ｘΦSHが供給される。クロック信号ΦSH，ｘΦSHを纏めてサンプルホールド回路３用のクロック信号CKSHと称する。たとえば、スイッチ３４２_1のゲートにクロック信号ｘΦSHが供給され、スイッチ３４２_2のゲートにクロック信号ΦSHが供給されるものとする。サンプルホールド回路３１０_1の制御入力端にはクロック信号ΦSHが供給され、サンプルホールド回路３１０_2の制御入力端にはクロック信号ｘΦSHが供給される。
【００７１】
このような構成により、本実施形態のサンプルホールド回路３は、複数のサンプルホールド回路（サンプルホールド回路３１０_1，３１０_2）の出力を切り替える信号選択回路３４０を備え、クロック信号ΦSH，ｘΦSHの１周期の間、常に複数のホールド出力を行なうものとなる（図３（２）を参照）。つまり、従来のサンプルホールド回路のサンプル期間においても、ホールド出力を行なうことを可能とするサンプルホールド回路が構成される。
【００７２】
たとえば、クロック信号ΦSHがＨレベルでクロック信号ｘΦSHがＬレベルのときには、サンプルホールド回路３１０_1はサンプルモードとなりアナログ入力信号AINに追従した信号を出力し、サンプルホールド回路３１０_2はホールドモードとなりクロック信号ΦSHがＨレベルとなる直前のアナログ入力信号AINをホールドして出力する。このとき、サンプルホールド回路３１０_1の出力先のスイッチ３４２_1はオフとなり、サンプルホールド回路３１０_2の出力先のスイッチ３４２_2はオンとなる。よって、このサンプルホールド回路３の出力信号Ａout はサンプルホールド回路３１０_2のホールドモード時の出力となる。
【００７３】
一方、クロック信号ΦSHがＬレベルでクロック信号ｘΦSHがＨレベルのときには、サンプルホールド回路３１０_2がサンプルモードとなりアナログ入力信号AINに追従した信号を出力し、サンプルホールド回路３１０_1はホールドモードとなりクロック信号ΦSHがＨレベルとなる直前のアナログ入力信号AINをホールドして出力する。このとき、サンプルホールド回路３１０_2の出力先のスイッチ３４２_2はオフとなり、サンプルホールド回路３１０_1の出力先のスイッチ３４２_1はオンとなる。よって、このサンプルホールド回路３の出力信号Ａout はサンプルホールド回路３１０_1のホールドモード時の出力となる。
【００７４】
したがって、本実施形態のサンプルホールド回路３を用いることにより、常にホールドされた入力信号が出力されることになる。このことは、本実施形態のサンプルホールド回路３を適用しないサンプルホールド回路３１０_1，３１０_2の何れか一方の構成の場合は、アナログ入力信号AINに追従した信号が出力される期間が存在するのと異なる。
【００７５】
本例では信号選択回路３４０として２入力−１出力型のセレクタ３４２を有する構成としたので、１周期で２つのホールドされた入力信号を時分割で出力するものとなっているが、３以上のホールドされた入力信号を時分割で切り替える構成にしてもよい。この場合、Ｎ入力−１出力型のセレクタを有する構成とし、セレクタを構成するトランジスタのゲートに対する制御信号をそれに応じて設定することで、１周期でＮ個のホールドされた入力信号が時分割で出力される。たとえば、１番目のサンプルホールド回路３１０_1がサンプルモードのときにｎ番目のサンプルホールド回路３１０_nのホールドモード時の出力が出力信号ＡOUT となり、その後はｎ番目のサンプルホールド回路３１０_nがサンプルモードのときにｎ−１番目のサンプルホールド回路３１０_n-1のホールドモード時の出力が出力信号ＡOUT となり、以下順に繰り返すようにすればよい。
【００７６】
本実施形態のサンプルホールド回路３の適用の有無による素子数（トランジスタ数＝ＴＲ数）や面積・電力の差について考察する。サンプルホールド回路３を適用しない場合には、サンプルホールド回路３１０_1，３１０_2の何れか一方を備えたものとなるのに対して、サンプルホールド回路３は２つのサンプルホールド回路３１０_1，３１０_2と信号選択回路３４０を備えるので、面積・電力の面では不利である。しかしながら、その出力信号は、サンプルホールド回路３１０_1，３１０_2の何れかのホールドモード時の出力が常に得られる利点がある。常にホールドモード時の出力が得られることで、本実施形態の比較演算増幅回路１との組合せによりＡＤ変換回路を構成する場合に、負荷となる比較演算増幅回路１００の数が削減され負荷容量が減るので負荷駆動能力（つまり駆動電流）は少なくてよく、消費電力や動作速度の低減に寄与する。この点は次のＡＤ変換回路の項目で詳しく説明する。
【００７７】
＜ＡＤ変換回路：第１例＞
図４〜図４Ｃは、本実施形態の第１例のＡＤ変換回路を説明する図である。ここで、図４は、第１例のＡＤ変換回路５Ａの全体概要を示す図である。図４Ａは、第１例のＡＤ変換回路５Ａを適用しない第１比較例のＡＤ変換回路５Ｘの全体概要を示す図である。図４Ｂは、第１例のＡＤ変換回路５Ａの動作を説明するタイミングチャートである。図４Ｃは、第１比較例のＡＤ変換回路５Ｘの動作を説明するタイミングチャートである。
【００７８】
並列型のＡＤ変換回路は、高速処理が可能であるが、分解能に応じた比較演算増幅回路とマスターコンパレータラッチが必要になるため、分解能を高めようとすると回路規模が指数関数的に増大し、これに伴い消費電力とチップサイズが増大する欠点を持つ。さらに、高分解能を実現しようとすると各回路間のオフセットが深刻になるため、その応用範囲が制限される傾向にある。そこで、本実施形態では、本実施形態の比較演算増幅回路１とサンプルホールド回路３の仕組みを利用してＡＤ変換回路の入力段のアナログ前処理を工夫することで、回路規模や消費電力を低減することを考える。
【００７９】
第１例のＡＤ変換回路５Ａは、比較演算増幅回路５０１（比較演算増幅部）と、基準電位生成回路５０２と、サンプルホールド回路５０３（サンプルホールド部）と、ラッチ回路５０８Ａと、デコード回路５０９の組合せで構成されている。ラッチ回路５０８Ａとデコード回路５０９により、比較演算増幅回路５０１から時分割で出力される複数の増幅出力信号対（ゼロクロス信号VO：増幅出力信号VOP ，VON ）の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部６が構成される。アナログ系統の回路（比較演算増幅回路５０１、サンプルホールド回路５０３）に関する信号線は差動表記であるものとする。図では、４ビット対応の構成で示している。この構成は４ビットに限るものではなく５ビット以上においても同様に組むことができる。
【００８０】
４ビット対応であり、基準電位生成回路５０２は、１６系統の基準電位REF1〜REF16 （それぞれ基準電位VRP ，VRN の対）を生成することとなる。１６系統の基準電位REF1〜REF16 を生成する基準電位生成回路５０２は、一般的な抵抗分割による抵抗ラダー回路を使用する。このとき、高電圧Ｖｈと低電圧Ｖｌとの間を等分割し、差動参照電圧（基準電位VRP ，VRN の対）は、その中間電圧（Ｖｈ＋Ｖｌ）／２（＝入力信号のコモン電圧）を基準として同じ電圧差の点に設定する、つまり、（VRP ＋VRN ）／２＝（VIP ＋VIN ）／２となるように設定するのがよい。この設定により、アナログ入力信号VIP と基準電位VRP の電圧差とアナログ入力信号VIN と基準電位VRN の電圧差は、１６系統の基準電位REF1〜REF16 の何れにおいても等しくなる。
【００８１】
比較演算増幅回路５０１は、１６系統の基準電位REF について２系統ごとに、２つの基準電位と入力信号を比較し比較結果をシリアルに出力する本実施形態の比較演算増幅回路１（図では１_1〜１_8）を備える構成となっている。
【００８２】
ラッチ回路５０８Ａは、比較演算増幅回路１ごとにラッチ５８０（図では５８０_1〜５８０_8）を有する。ラッチ５８０は、比較演算増幅回路１から出力される増幅出力信号対の差を２値化する。ラッチ５８０は、マスターコンパレータラッチとも称されるもので、比較演算増幅回路１の差動出力（ゼロクロス信号）に基づき比較処理を行なう比較器（コンパレータ）（後述する図６Ａ（２）を参照）とＤ型フリップフロップを有する。比較器は、比較演算増幅回路１から出力される増幅出力信号対の差を２値化する、つまりゼロクロス信号VOに基づき正負判別を行なう。Ｄ型フリップフロップがクロック信号CKLTに基づき比較器による正負判別結果を保持することでサーモメータコードＤを生成し、後段のデコード回路５０９に出力する。デコード回路５０９は、２つの基準電位に関するサーモメータコードDO，DEを合成して４ビットデジタルコードDOUTを出力する。
【００８３】
サンプルホールド回路５０３には、アナログ入力信号VIP ，VIN 用にそれぞれ、１周期で２つのホールドされた入力信号を出力する本実施形態のサンプルホールド回路３が使用されており、その出力信号が比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8のアナログ入力信号（VIP ，VIN ）とされる。
【００８４】
全体的には、セレクタ１４２の入力対応数をＮ（本例では２）としたとき、比較演算増幅回路１を１サイクルでＮ回使うことと、比較演算増幅回路１の出力をラッチ５８０で時分割的に保持する機能を持つ。
【００８５】
図４Ａに示すように、第１例のＡＤ変換回路５Ａを適用しない比較例（通常のフラッシュ方式）のＡＤ変換回路５Ｘでは、サンプルホールド回路５０３Ｘに、アナログ入力信号AINに追従した信号（サンプル出力）が出力される期間が存在する通常のサンプルホールド回路３１０が使用される。また、比較演算増幅回路５０１Ｘは、１６系統の基準電位REF ごとに、基準電位と入力信号を比較し比較結果を出力する通常の比較演算増幅回路１００を備える構成となっている。ラッチ回路５０８Ｘは、１６系統の基準電位用の比較演算増幅回路１００ごとにラッチ５８０（図では５８０_1〜５８０_16 ）を有する。
【００８６】
第１比較例のＡＤ変換回路５Ｘと第１例のＡＤ変換回路５Ａを比較すると、比較演算増幅回路１に２つの基準電位を入力させることによって、比較演算増幅回路１００やラッチ５８０の数が半減する。比較演算増幅回路１についての前述の説明から理解されるように、比較演算増幅回路１００を半減させるのに信号選択回路１４０を必要とするが、比較演算増幅回路５０１やラッチ回路５０８Ａの回路規模が削減されるのは明らかである。また２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。
【００８７】
また、サンプルホールド回路３についての前述の説明から理解されるように、サンプルホールド回路５０３には、差動信号のそれぞれについて、２つのサンプルホールド回路３１０が必要であるが、サンプルホールド回路３からは常にホールドモード時の出力が得られる。ＡＤ変換回路５Ｘと比較して、サンプルホールド回路５０３（詳細は各サンプルホールド回路３１０）は、半分の動作速度の設計でよい。動作速度が半分でよくなることで、消費電力は低減するし、トランジスタサイズは小さくてよくなり、ＡＤ変換回路５Ｘの面積・電力の削減に寄与するため、サンプルホールド回路３１０が２つになる影響は少ない。
【００８８】
＜ＡＤ変換回路の動作：第１例＞
図４Ｂを参照して、第１例のＡＤ変換回路５Ａでは、第１比較例のＡＤ変換回路５Ｘに対してサンプルホールド回路５０３の動作速度が半分でよくなる点について詳細に説明する。図中のCKSHはサンプルホールド回路５０３用のクロック信号、CKPAは比較演算増幅回路５０１（比較演算増幅回路１_1〜１_8）用のクロック信号、CKLTはラッチ回路５０８Ａ（ラッチ５８０_1〜５８０_8）用のクロック信号である。クロック信号CKPAはクロック信号CKSHに対して２倍の周波数であり、クロック信号CKLTはクロック信号CKPAに対して２倍の周波数である。各クロック信号は同期をとっている。これにより、信号遅延に起因するＡＤ変換エラーの発生を防止し、ＡＤ変換精度を向上させる。
【００８９】
また、サンプルホールドの出力をAOUT、比較演算増幅回路５０１（各比較演算増幅回路１_1〜１_8）に入力される基準電位をREF 、比較演算増幅回路５０１のゼロクロス信号出力をVO、ラッチ出力のサーモメータコードをＤ、４ビットデジタルコード出力をDOUTと表記する。また、奇数番目には参照子Ｏ（Odd ）、偶数番目には参照子Ｅ（Even）を付す。表記の都合で、全角文字を適宜半角文字に変更して記載することがある。
【００９０】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。
【００９１】
このとき、クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。この比較演算増幅回路１_1〜１_8の出力を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_8が正負判別を行ない、基準電位が奇数番目のときのサーモメータコードDO1 を後段のデコード回路５０９に出力する。
【００９２】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。この比較演算増幅回路１_1〜１_8の出力を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_8が正負判別を行ない、基準電位が偶数番目のときのサーモメータコードDE1 を後段のデコード回路５０９に出力する。
【００９３】
これから分かるように、ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。これに対応して、ラッチ出力も、奇数番目の基準電位REF_O に対応するラッチ出力DOと偶数番目の基準電位REF_E に対応するラッチ出力DEとが時分割で切り替えられる。
【００９４】
デコード回路５０９は、奇数番目と偶数番目に基準電位を分けて比較演算されたサーモメータコードDO1 ，DE1 を合成して４ビットデジタルコードDOUT1 を出力する。
【００９５】
次に、クロック信号CKSHがＨレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４ビットデジタルコードDOUT2 を出力する。
【００９６】
この結果から分かるように、第１例のＡＤ変換回路５ＡにおけるＡＤ変換の動作クロックは、サンプルホールド回路５０３用のクロック信号CKSHではなく、比較演算増幅回路５０１用のクロック信号CKPAであり、クロック信号CKPAの１周期ごとにＡＤ変換結果を出力する。
【００９７】
第１比較例のＡＤ変換回路５Ｘでは、図４Ａに示すように、サンプルホールド回路５０３Ｘに、サンプル出力期間が存在する通常のサンプルホールド回路３１０が使用される。その動作例が図４Ｃに示されている。通常のフラッシュ方式のＡＤ変換回路５Ｘはサンプルホールド用クロック信号CKSHの１周期ごとにＡＤ変換結果を出力する。これに対して、第１例のＡＤ変換回路５Ａは、図４Ｂに示した通り、サンプルホールド用クロック信号の半分の周期でＡＤ変換結果を出力する。
【００９８】
したがって、同じ周期でＡＤ変換結果を出力する場合を比較すると、第１例のＡＤ変換器５Ａのサンプルホールド用クロック信号CKSHは、第１比較例のＡＤ変換回路５Ｘと比較して、周波数が１／２となり、サンプルホールド回路３１０の動作速度が半分でよくなり、電力消費削減に寄与する。その結果、サンプルホールド回路３１０が２つになる影響は少ないと言える。
【００９９】
ここで、第１例のＡＤ変換回路５Ａは、ラッチ回路５０８Ａの各ラッチ５８０がＡＤ動作クロックの２倍の周波数で動作することが必要となる。一方、第１比較例のＡＤ変換回路５Ｘでは、ＡＤ動作クロックと同じ周波数でよい。このことは、第１比較例のＡＤ変換回路５Ｘと比べると、ラッチ５８０の設計が難しいものと考えられるし、ラッチ５８０の部分で消費電力の上昇が懸念されラッチ５８０の半減による消費電力の低減効果を低くしてしまう可能性がある。後述の第２例のＡＤ変換回路５Ｂは、この点の対策をとったものである。
【０１００】
＜ＡＤ変換回路：第２例＞
図５〜図５Ａは、本実施形態の第２例のＡＤ変換回路を説明する図である。ここで、図５は、第２例のＡＤ変換回路５Ｂの全体概要を示す図である。図５Ａは、第２例のＡＤ変換回路５Ｂの動作を説明するタイミングチャートである。
【０１０１】
第２例のＡＤ変換回路５Ｂは、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8とラッチ回路５０８Ｂとの間に１つの信号（本例では奇偶の増幅出力信号VOP ，VON を時分割化したゼロクロス信号VO）をそれぞれ各別に（本例では２系統）に分配する１入力−２出力型のセレクタ５４２_1〜５４２_8（デマルチプレクサ：demultiplexer ）を具備する信号選択回路５４０（第３の信号選択回路）を配置している。加えて、ラッチ回路５０８Ｂには、第１比較例のＡＤ変換回路５Ｘと同様に、１６系統の基準電位ごとにラッチ５８０（図では５８０_1〜５８０_16 ）を設けている。１６個のラッチ５８０_1〜５８０_16 の内、奇数番目のものをラッチ５８０_O、偶数番目のものをラッチ５８０_Eと称する。
【０１０２】
セレクタ５４２_1〜５４２_8はそれぞれスイッチ５４２_O，５４２_Eを有する。各スイッチ５４２_O，５４２_Eは、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。奇数番目の各スイッチ５４２_Oの制御入力端にはスイッチ用のクロック信号CKSWO が共通に供給され、偶数番目の各スイッチ５４２_Eの制御入力端にはスイッチ用のクロック信号CKSWE が共通に供給される。
【０１０３】
セレクタ５４２_1〜５４２_8の入力側（スイッチ５４２_O，５４２_Eの各入力側）は比較演算増幅回路１_1〜_8の内の対応するものの出力に接続されている。スイッチ５４２_Oの出力側はラッチ回路５０８の奇数番目のラッチ５８０の入力に接続され、スイッチ５４２_Eの出力側はラッチ回路５０８の偶数番目のラッチ５８０の入力に接続されている。スイッチ５４２_Oの出力側はラッチ回路５０８の奇数番目のラッチ５８０_Oの入力に接続され、スイッチ５４２_Eの出力側はラッチ回路５０８の偶数番目のラッチ５８０_Eの入力に接続されている。
【０１０４】
このように、第２例のＡＤ変換回路５Ｂは、第１例のＡＤ変換回路５Ａの比較演算増幅回路１_kの出力にスイッチ５４２_O，５４２_Eを設け、スイッチ５４２_Oにはラッチ５８０_O、スイッチ５４２_Eにはラッチ５８０_Eを設けることで、ラッチ回路５０８が備えるラッチ５８０の数を倍にしたものである。ＡＤ変換回路５Ｂは、比較演算増幅回路１の出力先を切り替えるデマルチプレクサ（信号選択回路）を有し、比較演算増幅回路１の出力を時分割ではあるがパラレルに出力する構成となる。
【０１０５】
ここで、第２例のＡＤ変換回路５Ｂの適用の有無による素子数や面積・電力の差について考察する。第２例のＡＤ変換回路５Ｂを適用するとラッチ回路５０８が具備するラッチ５８０の数はＡＤ変換回路５Ｘと同じになり、比較演算増幅回路１００の数が半減するものの信号選択回路５４０（セレクタ５４２）を必要とする。２系統の基準電位に対して１つの比較演算増幅回路１と１つのセレクタ５４２（ＴＲ数＝２）が必要なるので、比較演算増幅回路１が第１例・第２例の何れであるかなどにもより、回路規模が削減されるか否かは一概に決まらない。
【０１０６】
ここで、比較演算増幅回路１として第１例の比較演算増幅回路１Ａ（ＴＲ数＝１０，Ｒ数＝２）を採用している場合には、図５Ａ（１）に示すように、２系統当たり、トランジスタは１２個（＝１０個＋２個）、負荷素子は抵抗素子が２個となり、トランジスタは削減されないが、負荷素子である抵抗素子が２個削減され、回路面積の削減に寄与する。
【０１０７】
一方、比較演算増幅回路１として第２例の比較演算増幅回路１Ｂ（ＴＲ数＝１２，Ｒ数＝２）を採用している場合には、図５Ａ（２）に示すように、２系統当たり、トランジスタは１４個（＝１２個＋２個）、負荷素子は抵抗素子が２個となり、トランジスタが２個増加し負荷素子である抵抗素子が２個削減されるので、回路面積が削減されるか否かは一概に決まらない。ただし、一般的には抵抗素子よりもトランジスタの方が小面積でよく、トランジスタの２個増加による面積増加よりも抵抗素子の２個削減による面積削減の方が効果が高いと言える。よって、第２例の比較演算増幅回路１Ｂとの組合せに当たっては、比較演算増幅回路１００の負荷素子としてはトランジスタではなく抵抗素子を使用することで回路面積が削減されると言える。
【０１０８】
一方、比較演算増幅回路１が第１例・第２例の何れであっても、２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。サンプルホールド回路５０３については、第１例と同様であり、ＡＤ変換回路５Ｘと比較して半分の動作速度の設計でよく、消費電力は低減するし、面積・電力の削減に寄与する。
【０１０９】
＜ＡＤ変換回路の動作：第２例＞
図５Ａを参照して、第２例のＡＤ変換回路５Ｂの動作について説明する。図中のCKSWO ，CKSWE は比較演算増幅回路１_1〜１_8の出力に接続されたセレクタ５４２_1〜５４２_8用のクロック信号、CKLTO は奇数番目のラッチ５８０_O用のクロック信号、CKLTE は偶数番目のラッチ５８０_E用のクロック信号である。また、奇数番目のラッチ５８０_Oの出力サーモメータコードをDO、偶数番目のラッチ５８０_Eの出力サーモメータコードをDEと表記する。
【０１１０】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。このとき、クロック信号CKSWO はＨレベルで、クロック信号CKSWE はＬレベルであり、スイッチ５４２_Oがオン、スイッチ５４２_Eがオフとなっている。そのため、比較演算増幅回路１_1〜１_8の出力（比較演算結果VOO1）は奇数番目のラッチ５８０_Oにのみ供給される。この比較演算増幅回路１_1〜１_8の出力（比較演算結果VOO1）を受け、クロック信号CKLTO がＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_Oが正負判別を行ない、基準電位が奇数番目のときのサーモメータコードDO1 を後段のデコード回路５０９に出力する。
【０１１１】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。このとき、クロック信号CKSWO はＬレベルで、クロック信号CKSWE はＨレベルであり、スイッチ５４２_Oがオフ、スイッチ５４２_Eがオンとなっている。そのため、比較演算増幅回路１_1〜１_8の出力（比較演算結果VOE1）は偶数番目のラッチ５８０_Eにのみ供給される。この比較演算増幅回路１_1〜１_8の出力（比較演算結果VOE1）を受け、クロック信号CKLTE がＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_Eが正負判別を行ない、基準電位が偶数番目のときのサーモメータコードDE1 を後段のデコード回路５０９に出力する。
【０１１２】
デコード回路５０９は、奇数番目と偶数番目に基準電位を分けて比較演算されたサーモメータコードDO1 （ラッチ５８０_Oが生成），DE1 （ラッチ５８０_Eが生成）を合成して４ビットデジタルコードDOUT1 を出力する。
【０１１３】
次に、クロック信号CKSHがＨＬレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４ビットデジタルコードDOUT2 を出力する。
【０１１４】
これから分かるように、第２例でも、ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。これに対応して、ラッチ出力も、奇数番目の基準電位REF_O に対応するラッチ出力DOと偶数番目の基準電位REF_E に対応するラッチ出力DEとが時分割で切り替えられる。
【０１１５】
第１例では１つのラッチ５８０が奇数番目のサーモメータコードDOと偶数番目のサーモメータコードDEを時分割でデコード回路５０９に伝達するのに対して、第２例では奇数番目のサーモメータコードDOはラッチ５８０_Oで、偶数番目のサーモメータコードDEはラッチ５８０_Eで、それぞれ個別に対処する点の相違があるが、デコード回路５０９の動作としては第１例と第２例で相違はない。
【０１１６】
この結果から分かるように、第１例のＡＤ変換回路５ＡにおけるＡＤ変換の動作クロックは、サンプルホールド回路５０３用のクロック信号CKSHではなく、比較演算増幅回路５０１用のクロック信号CKPAであり、クロック信号CKPAの１周期ごとにＡＤ変換結果を出力する。従前のようにＡＤ変換の動作クロックをクロック信号CKPAの周波数と同じにするのであれば、クロック信号CKPAはクロック信号CKSHに対して２倍の周波数であるから、各クロック信号の周波数を全体的に１／２になり、動作速度が半分でよくなる。
【０１１７】
加えて、ラッチ５８０用のクロック信号CKLTO ，CKLTE はクロック信号CKPAと同じ周期となるため、ラッチ５８０は第１比較例のＡＤ変換回路５Ｘと同様な回路でよい。
【０１１８】
＜ＡＤ変換回路：第３例＞
図６〜図６Ｆは、本実施形態の第３例のＡＤ変換回路を説明する図である。ここで、図６は、第３例のＡＤ変換回路５Ｃの全体概要を示す図である。図６Ａは、第３例のＡＤ変換回路５Ｃで使用する抵抗補間回路の構成例を示す図である。図６Ｂは、第３例のＡＤ変換回路５Ｃで使用する折返し演算回路（フォールディング回路）の構成例を示す図である。図６Ｃは、第３例で適用する補間処理を説明する図である。図６Ｄは、第３例のＡＤ変換回路５Ｃを適用しない第２比較例のＡＤ変換回路５Ｙの全体概要を示す図である。図６Ｅは、第２比較例のＡＤ変換回路５Ｙで使用する折返し演算回路の構成例を示す図である。図６Ｆは、第３例のＡＤ変換回路５Ｃの動作を説明するタイミングチャートである。
【０１１９】
第３例のＡＤ変換回路５Ｃは、ｍ＋ｎビット対応の構成であり、上位ｍビットと下位ｎビットのデジタルデータ（グレイコードデータ）を各別に発生する方式を採っている。本例では、５ビット対応の構成であり、上位２ビットと下位３ビットのデジタルデータ（グレイコードデータ）を各別に発生するものとする。上位２ビットについては、一般的なフォールディング方式を採用し、下位３ビットについては、フォールディング方式と補間（インターポレーション）が組み合わされた折返し・補間型を採用している。折返し・補間型では、フォールディング方式で得られる所定量Ｐずつ位相がずらされたＱ相のサイン波対の間を補間してＲ・Ｑ相のサイン波対を取得し、このＲ・Ｑ相のサイン波対をそれぞれ比較して２値データを生成し、２値データをｎ（本例では３）ビットのグレイコードに変換する。
【０１２０】
ここで、第３実施形態のＡＤ変換回路５Ｃは、フォールディング方式でＱ個のサイン波対を生成する際に、本実施形態の比較演算増幅回路１から出力される、基準電位を時分割した結果を受けた各出力信号（本例では増幅出力信号VOP ，VON の対）を使用する点、これを受けて補間回路ではフォールディング方式で得られる各系統の出力信号（サイン波）をサンプルホールドする（何れか１つはサンプルホールドが不要）仕組みを持つ点に特徴がある。
【０１２１】
このため、ＡＤ変換回路５Ｃは先ず、５ビットの内の上位２ビットについて一般的なフォールディング方式によりＡＤ変換行なう上位ビット変換回路５０４UPを備える。上位ビット変換回路５０４UPには、基準電位生成回路５０２から上位ビット変換用の基準電位が供給され、サンプルホールド回路５０３からアナログ入力信号AIN のホールド出力が供給される。上位ビット変換回路５０４UPは、入力信号と複数の基準電位によって上位２ビットのデジタルデータ（グレイコードデータ）を出力する。
【０１２２】
すなわち、上位ビット変換回路５０４UPは、差動アナログ信号対（アナログ入力信号VIP ，VIN ）と差動基準信号対（基準電位VRP ，VRN ）がそれぞれ入力され、両信号対の差を増幅する比較演算増幅回路と、比較演算増幅回路から出力されるゼロクロス信号VO（増幅出力信号VOP ，VON ）に基づき折り返された差動信号対（折返し信号FOP ，FON ）を出力する折返し演算回路を備え、折返し演算回路が出力する差動信号対（折返し信号FOP ，FON ）を比較し、上位ｍビットのグレイコードを生成する。
【０１２３】
また、第３例のＡＤ変換回路５Ｃは、５ビットの内の下位３ビットについて折返し・補間型でＡＤ変換を行なう下位ビット変換回路５０４DNとして、先ず、比較演算増幅回路５０１、ラッチ回路５０８、デコード回路５０９を備える。下位ビット変換回路５０４DNはさらに、比較演算増幅回路５０１とラッチ回路５０８の間に、８系統入力の折返し演算回路５０５と、サンプルホールド回路５６０および抵抗補間回路５７０を具備したＲ倍補間回路５０６を備える。折返し演算回路５０５は差動出力で、折返し演算回路５０５から出力される折返し信号FOは折返し信号FOP ，FON の対であり、折返し信号FOP ，FON に対応するような構成のＲ倍補間回路５０６が設けられる。
【０１２４】
比較演算増幅回路５０１により時分割で２系統の基準電位が切り替えられたものに基づく増幅出力信号VO_1〜VO_8（それぞれVOP ，VON の差動対）が折返し演算回路５０５に入力される。折返し演算回路５０５としては、たとえば、特開２００７−１４３１４０号公報の段落５９〜６２、図３に示されているような方式のものをベースに、８差動入力対に拡張した差動８入力・差動出力（折返し信号FOP ，FON ）の折返し演算回路、つまり８回フォールディングする構成を採用するとよい（詳細は後述する）。
【０１２５】
Ｒ倍補間回路５０６は、一例としてＰ相（ここでは２相）の信号を受けて２倍補間を行なうもので示す。その結果、Ｒ倍補間回路５０６は、４相の信号IOをラッチ回路５０８に供給する。ラッチ回路５０８は、Ｒ倍補間回路５０６から出力される信号数に対応して、４つのラッチ５８０_1〜５８０_4を有している。ラッチ回路５０８から出力される４相のサイクルコードD_1 〜D_4 はデコード回路５０９に供給される。
【０１２６】
デコード回路５０９は、グレイコード・エンコーダを持つ。グレイコード・エンコーダは、たとえば、Ｒ倍補間回路５０６からの４相のサイクルコードD_1 〜D_4 を排他的論理和（Exclusive OR）回路を用いてグレイコードに変換する回路である。回路構成は周知のものを用いることができるので、ここでは説明を割愛する。
【０１２７】
Ｒ倍補間回路５０６のサンプルホールド回路５６０は、スイッチ５６２（第４の信号選択回路）と保持容量５６４とバッファ５６６を、奇数系統用と偶数系統用の２系統分有している。スイッチ５６２と保持容量５６４は、奇数系統用と偶数系統用のそれぞれにおいて、折返し信号FOP ，FON のそれぞれに設けられる。一方、バッファ５６６は差動入力・差動出力型のものとすることで、差動の折返し信号FOP ，FON を入力可能となるので、奇数系統用と偶数系統用のそれぞれに１つを設ければ十分である。
【０１２８】
各スイッチ５６２_O，５６２_Eは、回路規模をできるだけ増やさないようにするため、一例としてｐＭＯＳまたはｎＭＯＳの何れか一方のみによるトランジスタスイッチとする。ここでは、制御入力端であるゲートにＨレベルが入力されるとオンするｎＭＯＳであるものとする。奇数系統用のスイッチ５６２_Oの制御入力端にはスイッチ用のクロック信号CKSWO が供給され、偶数系統用のスイッチ５６２_Eの制御入力端にはスイッチ用のクロック信号CKSWE が供給される。スイッチ５６２_O，スイッチ５６２_Eの入力側は共通に折返し演算回路５０５の出力に接続されている。
【０１２９】
スイッチ５６２_Oの出力は保持容量５６４_Oの一方の端子およびバッファ５６６_Oの入力に接続され、スイッチ５６２_Eの出力は保持容量５６４_Eの一方の端子およびバッファ５６６_Eの入力に接続されている。保持容量５６４_O，５６４_Eの各他方の端子は共通に基準点（たとえば接地電位）に接続されている。因みに、本構成例の場合、その動作との関係で、保持容量５６４_Eを備えることは必須ではない。バッファ５６６_Oの出力はラッチ５８０_1の入力に接続され、バッファ５６６_Eの出力はラッチ５８０_3の入力に接続されている。
【０１３０】
Ｒ倍補間回路５０６の抵抗補間回路５７０としては、たとえば、特公平０７−０６１０１８号公報の第８図の補間回路１２に示されているような抵抗器のリング方式の構成を採用する。具体的には、図６Ａ（１）に示すように、抵抗値が同一の８つの抵抗素子５７２Ｐ，５７４Ｐ，５７６Ｐ，５７８Ｐ，５７２Ｎ，５７４Ｎ，５７６Ｎ，５７８Ｎ（特に補間抵抗と称する）の環状接続回路である。抵抗素子５７２Ｐと抵抗素子５７８Ｎとの接続点をノードN1P 、抵抗素子５７２Ｐと抵抗素子５７４Ｐとの接続点をノードN2P 、抵抗素子５７４Ｐと抵抗素子５７６Ｐとの接続点をノードN3P 、抵抗素子５７６Ｐと抵抗素子５７８Ｐとの接続点をノードN4P とする。抵抗素子５７２Ｎと抵抗素子５７８Ｐとの接続点をノードN1N 、抵抗素子５７２Ｎと抵抗素子５７４Ｎの接続点をノードN2N 、抵抗素子５７４Ｎ抵抗素子５７６Ｎの接続点をノードN3N 、抵抗素子５７６Ｎと抵抗素子５７８Ｎとの接続点をノードN4N とする。
【０１３１】
ノードN1P はバッファ５６６_Oの非反転出力IO1Pおよびラッチ５８０_1の入力IO1Pに接続されている。ノードN2P はラッチ５８０_2の非反転入力IO2Pに接続されている。ノードN3P はバッファ５６６_Eの非反転出力IO3Pおよびラッチ５８０_3の非反転入力IO3Pに接続されている。ノードN4P はラッチ５８０_4の非反転入力IO4Pに接続されている。ノードN1N はバッファ５６６_Oの反転出力IO1Nおよびラッチ５８０_1の反転入力IO1Nに接続されている。ノードN2N はラッチ５８０_2の反転入力IO2Nに接続されている。ノードN3N はバッファ５６６_Eの反転出力IO3Nおよびラッチ５８０_3の反転入力IO3Nに接続されている。ノードN4Nはラッチ５８０_4の反転入力IO4Nに接続されている。図６Ａ（２）に示すように、ラッチ５８０に内蔵のコンパレータ（比較器）は、入力されたサイン波対IOP ，ION の差を２値化する、つまりサイン波対に基づき正負判別を行なう。
【０１３２】
このように、第３例のＡＤ変換回路５Ｃは、折返し演算回路５０５と、折返し演算回路５０５の出力を切り替えるスイッチ５６２と、折返し演算回路５０５の出力を時分割で保持する保持容量５６４を有し、保持容量５６４に保持された２系統の情報に基づき補間演算を行なう構成となっている。
【０１３３】
８系統入力の折返し演算回路５０５は、一例として、図６Ｂに示すような回路構成が採用される。折返し演算回路５０５は、８系統入力に対応するべく、８個の差動ＴＲペアＭ（ｎＭＯＳ差動トランジスタ対：ｎＭＯＳ５５０，５５２）と、差動ＴＲペアに所定の動作電流を供給する電流源として機能するｎＭＯＳ５５４と、負荷素子としての抵抗素子５５６，５５８を備えている。なお、ここでは負荷素子として抵抗素子を使用した受動負荷としているが、ｐＭＯＳカレントミラー回路などトランジスタを負荷とする能動負荷としてもよい。
【０１３４】
差動ＴＲペアＭ_1〜Ｍ_8には比較演算増幅回路１_1〜１_8の対応するものから出力されるゼロクロス信号VO_1〜VO_8（増幅出力信号VOP_1 ，VON_1 〜VOP_8 ，VON_8 ）が供給される。詳しくは、ｎＭＯＳ５５０_1〜５５０_8には増幅出力信号VOP_1 〜VOP_8 が供給され、ｎＭＯＳ５５２_1〜５５２_8には増幅出力信号VON_1 〜VON_8 が供給される。ゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO と偶数番目の基準電位REF_E に対応するゼロクロス信号VOE とが時分割で切り替えられる。
【０１３５】
抵抗素子５５６は、一方の端子が電源Ｖddに接続され、他方の端子が奇数番目のｎＭＯＳ５５０_Oの各ドレインおよび偶数番目のｎＭＯＳ５５２_Eの各ドレインに共通に接続され、その接続点から折返し信号FOP が出力される。抵抗素子５５８は、一方の端子が電源Ｖddに接続され、他方の端子が奇数番目のｎＭＯＳ５５２_Oの各ドレインおよび偶数番目のｎＭＯＳ５５０_Eの各ドレインに共通に接続され、その接続点から折返し信号FON が出力される。各差動ＴＲペアＭの出力信号は基準電位REF の位置で折り返された入出力特性となる。
【０１３６】
折返し演算回路５０５は、８個の差動ＴＲペアＭの出力信号を合成することで、各基準電位REF の位置でゼロクロスする折返し信号FO（FOP ，FON ）を出力することになる。たとえば、図６Ｃには、Ｒ倍補間回路５０６の入出力特性（IO対AIN ）を示す動作波形図が示されている。
【０１３７】
折返し演算回路５０５は、比較演算増幅回路１_1〜１_8のゼロクロス信号VO（増幅出力信号VOP ，VON ）が奇数番目の基準電位REF_O のときは奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）を出力する。また折返し演算回路５０５は、比較演算増幅回路１_1〜１_8のゼロクロス信号VO（増幅出力信号VOP ，VON ）が偶数番目の基準電位REF_E のときは偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）を出力する。折返し信号FO_Oと折返し信号FO_Eとの間には９０度の位相差がある。
【０１３８】
このことから分かるように、折返し演算回路５０５は、折返し信号FO_O，FO_Eを時分割で出力する。因みに、折返し信号FOの特性（FOP ，FON ：IO）がサイン波のように見えるので折返し演算回路５０５はサイン波発生回路とも称される。よって、折返し演算回路５０５は、アナログ入力信号AIN に応じて９０度の位相差を持つ２相のサイン波対IO1 ，IO3 を時分割で出力するものとなる。
【０１３９】
Ｒ倍補間回路５０６は、この折返し演算回路５０５から時分割で出力される折返し信号FO_O，FO_E（２相のサイン波対IO1 ，IO3 ）に基づき、２相のサイン波対IO1 ，IO3 の間を補間してサイン波対IO2 ，IO4 を生成することで４相のサイン波対を取得する。つまり、Ｒ倍補間回路５０６は、サイン波対IO1 ，IO3 の間を２分割した４個のサイン波対を生成する。このとき、折返し演算回路５０５は折返し信号FO_O，FO_E（２相のサイン波対IO1 ，IO3 ）を時分割で出力するので、Ｒ倍補間回路５０６は、少なくとも先に出力される方のサイン波対（本例ではサイン波対IO1 ）を保持しておく仕組みとしてサンプルホールド回路５６０を有している。各ノードのサイン波対IO1 〜IO4 がラッチ５８０のコンパレータに入力されることで正負判別が行なわれる。
【０１４０】
一方、図６Ｄに示すように、第３実施形態を適用しない第２比較例（通常のフォールディング方式）のＡＤ変換回路５Ｙは、比較演算増幅回路５０１Ｙは基準電位REF ごとに比較演算増幅回路１００を有し、折返し演算回路５０５Ｙは折返し演算回路５０５_Oと折返し演算回路５０５_Eを個別に有する。折返し演算回路５０５_Oは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO が入力され、奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）を生成する。折返し演算回路５０５_Eは、偶数番目の基準電位REF_E に対応するゼロクロス信号VOE が入力され、偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）を生成する。
【０１４１】
奇数番目用の折返し演算回路５０５_Oと偶数番目用の折返し演算回路５０５_Eは、一例として、図６Ｅに示すような回路構成が採用される。何れも基本的な回路構成は折返し演算回路５０５と同じであるが、折返し演算回路５０５_Oに入力されるゼロクロス信号VOは、奇数番目の基準電位REF_O に対応するゼロクロス信号VOO のみであり、折返し演算回路５０５_Eに入力されるゼロクロス信号VOは、偶数番目の基準電位REF_O にE応するゼロクロス信号VOE のみである。これは、折返し演算回路５０５_Oと折返し演算回路５０５_Eを個別に有することから明らかである。
【０１４２】
ＡＤ変換回路５ＣとＡＤ変換回路５Ｙを比較すると、先ず、２系統の基準電位に関して時分割処理するので消費電力は概ね１／２になる。回路規模に関しては、比較演算増幅回路５０１と折返し演算回路５０５の規模が削減され得るものの、サンプルホールド回路５６０が必要になる。したがって、比較演算増幅回路５０１の回路規模の削減分×折返し演算回路５０５への入力系統数（本例では８系統）＋折返し演算回路５０５の削減分よりも、サンプルホールド回路５６０の回路規模が少なくなるようにすることに留意する。比較演算増幅回路５０１側の削減効果が少なくても、折返し演算回路５０５の回路規模は半減するので、総じて言えば、折返し演算回路５０５の削減分よりもサンプルホールド回路５６０の回路規模が少なくなるようにすると概ね十分な削減効果が得られると言える。もちろん、比較演算増幅回路５０１は、第２例の比較演算増幅回路１Ｂではなく第１例の比較演算増幅回路１Ａを使用するのが好ましい。
【０１４３】
＜ＡＤ変換回路の動作：第３例＞
図６Ｆを参照して、第３例のＡＤ変換回路５Ｃの動作について説明する。図中のCKSWO はスイッチ５６２_O用のクロック信号、CKSWE はスイッチ５６２_E用のクロック信号、CKLTはラッチ５８０_１〜５８０_4用のクロック信号である。
【０１４４】
クロック信号CKSHがＬレベルからＨレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT1 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。クロック信号CKPAがＨレベルであれば、比較演算増幅回路１_1〜１_8には奇数番目の基準電位REFOが入力され、比較演算結果VOO1が出力される。これを受けて、折返し演算回路５０５は、奇数番目の基準電位REF_O の位置でゼロクロスする折返し信号FO_O（FOP_O ，FON_O ：IO1 ）をＲ倍補間回路５０６に供給する。
【０１４５】
このとき、クロック信号CKSWO はＨレベルで、クロック信号CKSWE はＬレベルであり、スイッチ５６２_Oがオン、スイッチ５６２_Eがオフとなっている。そのため、折返し演算回路５０５から出力された折返し信号FO_O（FOP_O ，FON_O ：IO1 ）は保持容量５６４_Oにサンプルされ、バッファ５６６_Oを介して抵抗補間回路５７０のノードN1に出力される。
【０１４６】
一方、クロック信号CKPAがＬレベルであれば、比較演算増幅回路１_1〜１_8には偶数番目の基準電位REFEが入力され、比較演算結果VOE1が出力される。これを受けて、折返し演算回路５０５は、偶数番目の基準電位REF_E の位置でゼロクロスする折返し信号FO_E（FOP_E ，FON_E ：IO3 ）をＲ倍補間回路５０６に供給する。このとき、クロック信号CKSWO はＬレベルで、クロック信号CKSWE はＨレベルであり、スイッチ５６２_Oがオフ、スイッチ５６２_Eがオンとなっている。そのため、折返し演算回路５０５から出力された折返し信号FO_E（FOP_E ，FON_E ：IO3 ）は保持容量５６４_Eにサンプルされ、バッファ５６６_Eを介して抵抗補間回路５７０のノードN3に出力される。
【０１４７】
このとき、スイッチ５６２_Oがオフしているので、保持容量５６４_Oにはサンプルされた折返し信号FO_O（FOP_O ，FON_O ：IO1 ）がホールドされており、バッファ５６６_Oを介して抵抗補間回路５７０のノードN1に出力されている。
【０１４８】
そこで、Ｒ倍補間回路５０６は、バッファ５６６_Eを介して抵抗補間回路５７０のノードN3に折返し信号FO_E（FOP_E ，FON_E ：IO3 ）が供給されると、抵抗補間回路５７０のノードN2にサイン波対IO1 ，IO3 の間を補間したサイン波対IO2 を生成し、抵抗補間回路５７０のノードN4にサイン波対IO3 ，IO1 の間を補間したサイン波対IO4 を生成する。
【０１４９】
これにより、ラッチ回路５０８には、Ｒ倍補間回路５０６から４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 が供給される。
【０１５０】
ラッチ回路５０８は、４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 を受け、クロック信号CKLTがＬレベルからＨレベルに立ち上がるとき、ラッチ５８０_1〜５８０_4が正負判別を行ないサイクルコードD1_1〜D1_4を取得し後段のデコード回路５０９に出力する。デコード回路５０９は、４相のサイクルコードD1_1〜D1_4に基づき、下位３ビットのデジタルコードDOUT1 （グレイコード）を出力する。すなわち、４相のサイン波対IO1 ，IO2 ，IO3 ，IO4 をコンパレータによって比較すると、２値化されたサイクルコードD1_1〜D1_4が得られる。そして、このサイクルコードD1_1〜D1_4をデコード回路５０９によってコーディングすると、下位３ビットのグレイコードが得られる。
【０１５１】
次に、クロック信号CKSHがＨＬレベルからＬレベルになるとき、サンプルホールド回路５０３はアナログ信号AOUT2 を保持し、比較演算増幅回路５０１の各比較演算増幅回路１_1〜１_8に出力する。その後は、アナログ信号AOUT1 についての前記の動作と同様であり、最終的には、デコード回路５０９は、４相のサイクルコードD2_1〜D2_4に基づき、下位３ビットのデジタルコードDOUT2 （グレイコード）を出力する。
【０１５２】
この結果から分かるように、第３例のＡＤ変換回路５ＣにおけるＡＤ変換は、下位３ビットについて、フォールディング（サイン波生成）用の基準電位REF を奇数番目と偶数番目で時分割で折返し演算回路５０５に供給することで、２相のサイン波対IO1 ，IO3 を時分割で生成する点において第２比較例のＡＤ変換回路５Ｙと異なるが、その後の補間処理やサイクルコードの生成とグレイコードへの変換は第２比較例のＡＤ変換回路５Ｙと同じである。
【０１５３】
サイン波発生回路として機能する折返し演算回路５０５の出力を切り替えて、それぞれサンプルホールドすることにより、回路数を削減し、第２比較例のＡＤ変換回路５Ｙよりも回路面積や電力を削減したＡＤ変換器が実現される。
【０１５４】
なお、前記の説明では、５ビット対応の構成で説明したが、５ビットに限るものではなく６ビット以上においても同様に組むことができる。また、上位ビットと下位ビットの区分けも任意である。一般的には、上位ビットの方を下位ビットよりも少なくする。
【０１５５】
前記の説明では、抵抗補間回路５７０を備える構成で説明したが、抵抗補間回路５７０を備えることは必須ではなく、抵抗補間回路５７０を取り外した構成にしてもよい。さらに、上位ビットと下位ビットに区分けすること自体も不要であり、この場合、前記説明における上位ビット変換回路５０４UPを取り外した構成にすればよい。これら変形例については、各機能部を備えない構成であり、図示するまでもなくその構成を特定できるし、その場合の動作も特定できるので、それら変形例の構成図や動作説明は割愛する。
【０１５６】
＜電子機器への適用：記録再生装置＞
図７は、本実施形態の電子機器を説明する図である。本実施形態の電子機器は、前述の比較演算増幅回路１やサンプルホールド回路３やＡＤ変換回路５の仕組みを一般的な電子機器に適用したものである。つまり、電子機器に本発明に係る比較演算増幅回路やＡＤ変換回路を適用する事例を示したものである。図７は、その電子機器として記録再生装置（光ディスク装置）を例に示している。比較演算増幅回路やＡＤ変換回路において、複数系統の基準電位REF を時分割で扱うことにより、電子機器としても、回路削減や電力消費低減がなされる。
【０１５７】
本実施形態の記録再生装置９は、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤ（Photo Disk）を回転させるスピンドルモータ９１０と、スピンドルモータ９１０を駆動するモータドライバ９１２と、光ディスクＰＤに付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ９１４を備える。
【０１５８】
光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０７ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【０１５９】
記録再生装置９は、スピンドルモータ制御部９３０とピックアップ制御部９４０を備える。スピンドルモータ制御部９３０は、モータドライバ９１２を制御する回転制御部（回転サーボ系）の一例である。ピックアップ制御部９４０は、トラッキングサーボ系およびフォーカスサーボ系の一例であり、光ピックアップ９１４の光ディスクＰＤに対する半径方向位置を制御する。
【０１６０】
記録再生装置９は、記録・再生系として、光ピックアップ９１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部９５０を備える。記録・再生信号処理部９５０の構成としては、たとえば位相同期回路やＡＤ変換回路を備えている。
【０１６１】
記録再生装置９は、コントローラ系として、コントローラ９６２や図示を割愛したインタフェース機能をなすインタフェース部などを備える。コントローラ９６２は、マイクロプロセッサ（ＭＰＵ：Micro Processing Unit ）で構成されており、スピンドルモータ制御部９３０およびピックアップ制御部９４０を有するサーボ系や記録・再生信号処理部９５０の動作を制御する。インタフェース部は、当該記録再生装置９を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）との間のインタフェース（接続）機能をなす。インタフェース部には、ホストＩＦコントローラが設けられる。記録再生装置９とパソコンにより情報記録再生システム（光ディスクシステム）が構成される。
【０１６２】
＜記録・信号処理部＞
記録・再生信号処理部９５０は、ＲＦ増幅部９５２と、波形整形部９５３（波形等化器；Equalizer ）と、ＡＤ変換回路の一例であるＡＤ変換部９５４（ＡＤＣ；Analog to Digital Converter ）を備える。ＡＤ変換部９５４の前段に配置されたアナログ信号処理系統（光ピックアップ９１４から波形整形部９５３までの各機能部）は、ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部を構成する。
【０１６３】
ＲＦ増幅部９５２は、光ピックアップ９１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅する。波形整形部９５３は、ＲＦ増幅部９５２から出力された再生ＲＦ信号を整形する。ＡＤ変換部９５４は、波形整形部９５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換する。
【０１６４】
記録・再生信号処理部９５０は、クロック再生部９５５と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部９５６と、記録電流制御部９５７と、書込みクロック生成部９６０を備える。
【０１６５】
クロック再生部９５５は、ＡＤ変換部９５４から出力されたデジタルデータ列に基づきクロック信号を再生する。クロック再生部９５５は、ＡＤ変換部９５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。クロック再生部９５５は、再生したクロック信号をＡＤ変換部９５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部９５４は、ＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。デジタル信号処理部９５６は、ＡＤ変換部９５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。
【０１６６】
記録電流制御部９５７は、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する。記録電流制御部９５７は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調し、また、レーザ光源（光ピックアップ９１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御を行なう。
【０１６７】
書込みクロック生成部９６０は、クリスタル発振器などから供給される基準クロックに基づいて光ディスクＰＤへの記録の際にデータを変調するための書込みクロックを生成する。
【０１６８】
このような構成の記録再生装置９としても、ＡＤ変換部９５４は、複数系統の基準電位REF を時分割で扱う本実施形態のＡＤ変換回路５Ａ〜５Ｃの仕組みを適用することで、回路規模や電力消費を抑える仕組みが実現される。
【０１６９】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１７０】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１７１】
たとえば、前記実施形態では、電子機器として光ディスク装置などの記録再生装置への適用例で説明したが、記録再生装置としては光ディスク装置に限らず、たとえば、ハードディスク駆動装置などもあり、ハードディスク駆動装置もＡＤ変換回路を使用することがある。このＡＤ変換回路に前記実施形態のＡＤ変換回路５Ａ〜５Ｃを適用可能である。
【０１７２】
さらに、記録再生装置に限らず、たとえば、固体撮像装置や撮像装置や表示装置など、その他の電子機器にも適用可能である。
【０１７３】
また、本実施形態の比較演算増幅回路１は、本実施形態のＡＤ変換回路５Ａ〜５Ｃへの適用に限らず、複数の基準電位REF を扱う各種の比較演算増幅回路や、それを利用した一般的な電子機器にも適用可能である。
【図面の簡単な説明】
【０１７４】
【図１】本実施形態の第１例の比較演算増幅回路を説明する図である。
【図２】本実施形態の第２例の比較演算増幅回路を説明する図である。
【図３】本実施形態のサンプルホールド回路を説明する図である。
【図４】本実施形態の第１例のＡＤ変換回路の全体概要を示す図である。
【図４Ａ】本実施形態の第１例のＡＤ変換回路を適用しない第１比較例のＡＤ変換回路の全体概要を示す図である。
【図４Ｂ】本実施形態の第１例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図４Ｃ】第１比較例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図５】本実施形態の第２例のＡＤ変換回路の全体概要を示す図である。
【図５Ａ】本実施形態の第２例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図６】本実施形態の第３例のＡＤ変換回路の全体概要を示す図である。
【図６Ａ】本実施形態の第３例のＡＤ変換回路で使用する抵抗補間回路の構成例を示す図である。
【図６Ｂ】本実施形態の第３例のＡＤ変換回路で使用する折返し演算回路の構成例を示す図である。
【図６Ｃ】本実施形態の第３例で適用する補間処理を説明する図である。
【図６Ｄ】本実施形態の第３例のＡＤ変換回路を適用しない第２比較例のＡＤ変換回路の全体概要を示す図である。
【図６Ｅ】第２比較例のＡＤ変換回路で使用する折返し演算回路の構成例を示す図である。
【図６Ｆ】本実施形態の第３例のＡＤ変換回路の動作を説明するタイミングチャートである。
【図７】本実施形態の電子機器を説明する図である。
【符号の説明】
【０１７５】
１…比較演算増幅回路、１００…比較演算増幅回路、１１０…第１差動増幅回路、１２０…第２差動増幅回路、１３０…負荷回路、１４０…信号選択回路（第２の信号選択回路）、３…サンプルホールド回路、３１０…サンプルホールド回路、３４０…信号選択回路（第１の信号選択回路）、５…ＡＤ変換回路、５０１…比較演算増幅回路、５０２…基準電位生成回路、５０３…サンプルホールド回路、５０４DN…下位ビット変換回路、５０４UP…上位ビット変換回路、５０５…折返し演算回路、５０６…Ｒ倍補間回路、５０８…ラッチ回路、５０９…デコード回路、５４０…信号選択回路（第３の信号選択回路）、５６０…サンプルホールド回路、５６２…スイッチ（第４の信号選択回路）、５６４…保持容量、５６６…バッファ、５７０…抵抗補間回路、５８０…ラッチ、６…デジタルデータ取得部、９…記録再生装置、９５４…ＡＤ変換部
【特許請求の範囲】
【請求項１】
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
前記比較演算増幅回路から時分割で出力される前記複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部と、
を備えたＡＤ変換回路。
【請求項２】
前記比較演算増幅部と前記デジタルデータ取得部との間に、前記複数の増幅出力信号対を各別に分配する第３の信号選択回路を備え、
前記デジタルデータ取得部は、前記増幅出力信号対の差を２値化する２値化部を、前記第３の信号選択回路により分配された前記複数の増幅出力信号対ごとに有する
請求項１に記載のＡＤ変換回路。
【請求項３】
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記サンプルホールド回路から出力される前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部と、
を備えたＡＤ変換回路。
【請求項４】
差動アナログ信号対について上位ｍビットのグレイコードに変換する上位ビット変換回路および前記差動アナログ信号対について下位ｎビットのグレイコードに変換する下位ビット変換回路を具備し、前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部を備え、
前記上位ビット変換部は、複数の差動基準信号対の内の上位ｍビット側についての増幅出力信号対に基づき折り返された差動信号対を出力する第１の折返し演算回路を具備し、前記第１の折返し演算回路が出力する差動信号対を比較することで上位ｍビットのグレイコードを生成し、
前記下位ビット変換部は、
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記サンプルホールド回路から出力される前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて下位ｎビットのグレイコードを生成するデジタルデータ取得部と、
を有する
ＡＤ変換回路。
【請求項５】
前記サンプルホールド回路の後段に、前記Ｐ相の折り返された差動信号対の間を補間することでＲ×Ｑ相の折り返された差動信号対を生成する補間部を有し、
前記Ｒ×Ｑ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換する
請求項３または４に記載のＡＤ変換回路。
【請求項６】
各信号選択回路は、信号ごとに１つのトランジスタが使用されている
請求項１〜５の内の何れか一項に記載のＡＤ変換回路。
【請求項７】
複数の差動基準信号対を時分割で扱うように切り替える信号選択回路と、
差動アナログ信号対と複数の差動基準信号対が入力される２組の差動増幅回路と、
を備え、
差動アナログ信号対と複数の差動基準信号対のそれぞれの差を増幅して、前記複数の増幅出力信号対を時分割で出力する
比較演算増幅回路。
【請求項８】
前記２組の差動増幅回路のそれぞれは、前記差動アナログ信号対が入力される側のアナログ信号入力トランジスタと複数の前記差動基準信号対が時分割で入力される側の基準信号入力トランジスタが差動対を構成しており、
前記信号選択回路は、前記２組の差動増幅回路のそれぞれにおいて、前記基準信号入力トランジスタの制御入力端側に配置されており、複数の前記差動基準信号対を時分割で切り替える
請求項７に記載の比較演算増幅回路。
【請求項９】
前記２組の差動増幅回路のそれぞれは、前記差動アナログ信号対が入力される側のアナログ信号入力トランジスタと複数の前記差動基準信号対が各別に入力される側の複数の基準信号入力トランジスタとがそれぞれ差動対を構成しており、
前記信号選択回路は、前記２組の差動増幅回路のそれぞれにおいて、前記複数の基準信号入力トランジスタの動作電流供給端側または前記増幅出力信号対が出力される出力端側に配置されており、前記動作電流の電流経路を時分割で切り替える
請求項７に記載の比較演算増幅回路。
【請求項１０】
前記複数の差動基準信号対を時分割化する信号選択回路の回路規模は、当該信号選択回路を使用することで前記複数の差動基準信号対について前記比較演算増幅回路の全体または一部を共通使用可能となることによる前記比較演算増幅回路側の回路規模の削減分よりも少ない
請求項７〜９の内の何れか一項に記載の比較演算増幅回路。
【請求項１１】
ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部と、
クロック信号に応じて前記差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
前記比較演算増幅回路から時分割で出力される前記複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部と
を備えた電子機器。
【請求項１２】
ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部と、
クロック信号に応じて前記差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部と、
を備えた電子機器。
【請求項１】
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
前記比較演算増幅回路から時分割で出力される前記複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部と、
を備えたＡＤ変換回路。
【請求項２】
前記比較演算増幅部と前記デジタルデータ取得部との間に、前記複数の増幅出力信号対を各別に分配する第３の信号選択回路を備え、
前記デジタルデータ取得部は、前記増幅出力信号対の差を２値化する２値化部を、前記第３の信号選択回路により分配された前記複数の増幅出力信号対ごとに有する
請求項１に記載のＡＤ変換回路。
【請求項３】
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記サンプルホールド回路から出力される前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部と、
を備えたＡＤ変換回路。
【請求項４】
差動アナログ信号対について上位ｍビットのグレイコードに変換する上位ビット変換回路および前記差動アナログ信号対について下位ｎビットのグレイコードに変換する下位ビット変換回路を具備し、前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部を備え、
前記上位ビット変換部は、複数の差動基準信号対の内の上位ｍビット側についての増幅出力信号対に基づき折り返された差動信号対を出力する第１の折返し演算回路を具備し、前記第１の折返し演算回路が出力する差動信号対を比較することで上位ｍビットのグレイコードを生成し、
前記下位ビット変換部は、
それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記サンプルホールド回路から出力される前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて下位ｎビットのグレイコードを生成するデジタルデータ取得部と、
を有する
ＡＤ変換回路。
【請求項５】
前記サンプルホールド回路の後段に、前記Ｐ相の折り返された差動信号対の間を補間することでＲ×Ｑ相の折り返された差動信号対を生成する補間部を有し、
前記Ｒ×Ｑ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換する
請求項３または４に記載のＡＤ変換回路。
【請求項６】
各信号選択回路は、信号ごとに１つのトランジスタが使用されている
請求項１〜５の内の何れか一項に記載のＡＤ変換回路。
【請求項７】
複数の差動基準信号対を時分割で扱うように切り替える信号選択回路と、
差動アナログ信号対と複数の差動基準信号対が入力される２組の差動増幅回路と、
を備え、
差動アナログ信号対と複数の差動基準信号対のそれぞれの差を増幅して、前記複数の増幅出力信号対を時分割で出力する
比較演算増幅回路。
【請求項８】
前記２組の差動増幅回路のそれぞれは、前記差動アナログ信号対が入力される側のアナログ信号入力トランジスタと複数の前記差動基準信号対が時分割で入力される側の基準信号入力トランジスタが差動対を構成しており、
前記信号選択回路は、前記２組の差動増幅回路のそれぞれにおいて、前記基準信号入力トランジスタの制御入力端側に配置されており、複数の前記差動基準信号対を時分割で切り替える
請求項７に記載の比較演算増幅回路。
【請求項９】
前記２組の差動増幅回路のそれぞれは、前記差動アナログ信号対が入力される側のアナログ信号入力トランジスタと複数の前記差動基準信号対が各別に入力される側の複数の基準信号入力トランジスタとがそれぞれ差動対を構成しており、
前記信号選択回路は、前記２組の差動増幅回路のそれぞれにおいて、前記複数の基準信号入力トランジスタの動作電流供給端側または前記増幅出力信号対が出力される出力端側に配置されており、前記動作電流の電流経路を時分割で切り替える
請求項７に記載の比較演算増幅回路。
【請求項１０】
前記複数の差動基準信号対を時分割化する信号選択回路の回路規模は、当該信号選択回路を使用することで前記複数の差動基準信号対について前記比較演算増幅回路の全体または一部を共通使用可能となることによる前記比較演算増幅回路側の回路規模の削減分よりも少ない
請求項７〜９の内の何れか一項に記載の比較演算増幅回路。
【請求項１１】
ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部と、
クロック信号に応じて前記差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
前記比較演算増幅回路から時分割で出力される前記複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得するデジタルデータ取得部と
を備えた電子機器。
【請求項１２】
ＡＤ変換対象の差動アナログ信号対を生成するアナログ信号生成部と、
クロック信号に応じて前記差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第１の信号選択回路を具備したサンプルホールド部と、
複数の差動基準信号対を時分割で扱うように切り替える第２の信号選択回路と前記出力信号対と前記差動基準信号対が入力される２組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、
複数の前記差動基準信号対について前記比較演算増幅部から時分割で出力される各増幅出力信号対に基づき所定量ずつ位相がずれたＰ相の折り返された差動信号対を時分割で出力する折返し演算回路と、
前記Ｐ相の折り返された差動信号対を各別に分配する第４の信号選択回路および前記第４の信号選択回路により分配された前記Ｐ相の折り返された差動信号対を保持する保持回路を具備したサンプルホールド回路と、
前記Ｐ相の折り返された差動信号対の差をそれぞれ２値化し、各２値化データに基づいて前記差動アナログ信号対をデジタルデータに変換するデジタルデータ取得部と、
を備えた電子機器。
【図１】
【図２】
【図３】
【図４】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図５Ａ】
【図６】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図２】
【図３】
【図４】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図５Ａ】
【図６】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【公開番号】特開２０１０−３４７２８（Ｐ２０１０−３４７２８Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９３０９７（Ｐ２００８−１９３０９７）
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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