【課題】複数の比較器に対して両端の閾値を適切な値に設定すると共にその間の閾値を等間隔に設定可能である半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力電圧と閾値とをそれぞれ比較する第１乃至第Ｎの比較器と、第１乃至第Ｎの比較器のうちの第１及び第Ｎの比較器について閾値設定動作を実行するとともに、第１乃至第Ｎの比較器のうちの第２乃至第Ｎ−１の比較器について閾値更新動作を複数回実行する制御回路とを含み、閾値設定動作により、第１及び第Ｎの比較器の閾値は、第１及び第Ｎの比較器による入力電圧と閾値との比較結果に応じて、それぞれ入力電圧の下限値近傍及び上限値近傍に設定され、閾値更新動作により、１＜Ｍ＜Ｎである第Ｍの比較器の更新後の閾値は、第１乃至第Ｎの比較器の並び順においてＭ番目の位置の近傍にある複数の比較器の閾値の重み付け平均値に等しく設定される。 （もっと読む）

【課題】 閾値のずれを補正できるコンパレータシステムを提供する
【解決手段】 コンパレータは、一対のキャパシタを介して入力端子から入力信号を受ける一対の入力ノードと、入力信号の電圧差を示す出力信号を出力する出力ノードとを有する。第１制御回路は、コンパレータの閾値を補正する補正期間に、所定量の負荷が出力ノードに接続された状態で、出力信号の論理が反転するまで一対の入力ノードに設定するコモン電圧を変更し、出力信号の論理が反転するときのコモン電圧の値を求め、求めたコモン電圧を補正期間後の通常動作期間に使用する。第２制御回路は、出力ノードに接続される負荷の量を設定する。第３制御回路は、補正期間に、所定量の負荷が出力ノードに接続されているときのコンパレータの標準の閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を入力端子にそれぞれ供給する。 （もっと読む）

【課題】変換精度が高いアナログ／デジタル変換器を提供する。
【解決手段】実施形態のアナログ／デジタル変換器は、電圧生成部と複数の比較器とを備える。電圧生成部は、基準電圧を、複数の可変抵抗器で分圧して複数の比較用電圧を生成する。複数の可変抵抗器の各々は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。各比較器は、複数の比較用電圧のうちの何れかの比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する。 （もっと読む）

【課題】変換精度が高いアナログ／デジタル変換器を提供する。
【解決手段】アナログ／デジタル変換器は、電圧生成部と複数の比較器とを備える。電圧生成部は、基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する。各比較器は、複数の比較用電圧のうちの何れかの比較用電圧とアナログの入力電圧との比較結果に応じたデジタル信号を出力する。各比較器は、２つの入力の電位差を検出する差動対回路を含む。差動対回路は、第１回路部５０と第２回路部６０とを有する。第１回路部は、第１入力トランジスタ５１と、第１入力トランジスタと直列に接続される抵抗器Ｒｒｅｆとを含む。第２回路部は、第１入力トランジスタと差動対を形成する第２入力トランジスタ６１と、第２入力トランジスタと直列に接続される可変抵抗器Ｒｖとを含む。可変抵抗器は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。 （もっと読む）

【課題】比較器に対して最適な同相電圧を与えることによって、動作速度の向上を図る。
【解決手段】比較器１と、前記比較器の応答速度を判定する判定器２と、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器３と、を有し、電圧比較回路１００は、電圧比較器（比較器）１，判定器２および電圧制御器３を有する。比較器１は、差動の入力信号Ｖip，Ｖimの高低を比較し、判定器２は、比較器１の動作の遅速を判定して電圧制御器３を制御し、電圧制御器３は、判定器２の出力に従って、入力信号Ｖip，Ｖimの同相電圧（コモン電圧）を制御する。なお、クロック発生器２００は、電圧比較回路１００における比較器１および判定器２に対するクロックを発生する。 （もっと読む）

【課題】より多様なデータ出力を実現することができるようにする。
【解決手段】本開示の撮像装置は、行列状に構成される複数の画素のそれぞれにおいて入射された被写体の光を光電変換素子により光電変換する画素アレイと、その画素アレイの各画素の画素信号を出力するA/D変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記A/D変換部を選択させる制御部とを備える。本開示は撮像素子、制御方法、並びに、撮像装置に適用することができる。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】高精度で小型のＡＤコンバータを提供する。
【解決手段】このＡＤコンバータは、アナログ電圧ＶｉｎをＮビットのデジタルコードＤＣに変換するものであり、メモリブロックＭＢ１〜ＭＢ（２^Ｎ−１）を備える。各メモリブロックＭＢ（２^ｎ−１）は、（２^ｎ−１）個のＭＲＡＭ用のメモリセル１を含む。メモリセル１の記憶データを「０」にリセットした後に、アナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎを、各メモリブロックＭＢ（２^ｎ−１）の（２^ｎ−１）本のビット線ＢＬに分流させる。メモリブロックＭＢ１〜ＭＢ（２^Ｎ−１）のメモリセル１の記憶データを読み出してデジタルコードＤＣを生成する。したがって、ラダー抵抗は不要である。 （もっと読む）

【課題】高速に、かつ高精度で動作する比較器及びＡＤＣ等を構築すること。
【解決手段】従来の比較器は、比較器に入力される２つの入力電圧の差が小さいほど、安定した比較結果を得るまでに時間がかかり、また、２値の出力しか得られない。安定した比較結果が得られるまでの状態を、通常メタステーブル状態と呼んでいる。本発明は、このメタステーブル状態を積極的に利用する。すなわち、メタステーブル状態を検出することで、ハイとロウの中間レベルの判定を合わせて行える。これによって、３値以上を出力する比較器が容易に実現できる。本発明の比較器は、比較器の数を減少させることができると同時に、通常では判定が終了していない状態で比較動作を終了させることが可能になるため、速度向上にも役立ち、高速、高精度のＡＤＣ（アナログデジタル変換器）等の機器に応用できる。 （もっと読む）

【課題】動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ（ＡＤＣ）等を提供する。
【解決手段】フラッシュＡＤＣのコンパレータは、バックグラウンドにおいて、コンパレータをフィードバックループへ切り替え、コンパレータの現在の基準レベルを決定し、コンパレータの基準レベルを目標基準電圧へと調整するようコンパレータに結合されている基準キャパシタを充電することによって、較正される。 （もっと読む）

【課題】比較回路の回路面積を小さくする。
【解決手段】第1および第２抵抗列は、所定の電圧範囲を分割してそれぞれ複数の第1参照電圧および複数の第2参照電圧を生成する。第1および第2スイッチ制御回路は、複数の第1参照電圧のうちの事前に決定した1つおよび複数の第2参照電圧のうち事前に決定した1つを選択する。比較回路は、選択された第1および第2参照電圧に応じたトランジスタ電流の合成電流を、入力信号に応じたトランジスタ電流と比較し、論理値を表す論理信号を生成する。第1スイッチ制御回路は、選択する第1参照電圧を順次切り替えることで、論理値が反転する2つの隣接する第1参照電圧を特定し、そのうちの1つを選択することを決定する。その後、第2スイッチ制御回路は、選択する第2参照電圧を順次切り替えることで、論理値が反転する2つの隣接する第2参照電圧を特定し、特定した第2参照電圧のうちの1つを選択することを決定する。 （もっと読む）

【課題】多数の同一構成の回路のキャリブレーションを小面積・低電力・高精度に行う技術を提供する。
【解決手段】キャリブレーション回路において、各コンパレータ２_１〜２_Ｎ毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含むアナログ電圧保持回路１５_１〜１５_Ｎと、各コンパレータ２_１〜２_Ｎ毎に有する、現在のデジタル制御値を記憶するデジタルメモリ１２_１〜１２_Ｎと、デジタルメモリ１２_１〜１２_Ｎに記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する１個の高精度なＤＡＣ２０と、ＤＡＣ２０に各コンパレータ２_１〜２_Ｎのデジタルメモリ１２_１〜１２_Ｎに記憶されている現在のデジタル制御値を順番にセットし、アナログ電圧保持回路１５_１〜１５_Ｎの容量を定期的にリフレッシュするコントローラ３０とを有する。 （もっと読む）

【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、消費電力が削減できるアナログデジタル変換装置及びアナログデジタル変換方法を提供する。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部６により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、制御信号Ｇ１０に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニット４と、を備える。 （もっと読む）

【課題】フラッシュ型アナログデジタル変換器において、比較器の出力を保持するために配置が必要となるフリップ・フロップにより回路面積が増大するのを抑制する。
【解決手段】基準信号発生回路１と、比較器２と、エンコーダ３とから少なくとも構成されるアナログデジタル変換器において、比較器２を磁気抵抗素子から構成する。磁気抵抗素子のヒステリシス特性を利用することにより比較器２に保持機能を持たせることができ、従来のフラッシュ型アナログデジタル変換器において必要であったフリップ・フロップからなる保持回路を省くことができる。 （もっと読む）

【課題】配線数を削減する。
【解決手段】アナログデジタル変換装置は、異なる複数の参照電圧の各々と入力信号電圧とを並列的に比較する複数のコンパレータと、入力信号電圧をアナログ入力信号電圧又は複数の参照電圧の何れか一つに対応する電圧に切り替えるスイッチ部と、複数のコンパレータの比較結果をデジタル信号に変換するエンコーダと、複数のコンパレータの中の補正対象のコンパレータにおいて入力信号電圧が参照電圧に対応する電位となるようにスイッチ部を制御し、補正対象のコンパレータで生じるオフセット電圧を補正するための補正データを前記デジタル信号に基づいて生成し、補正対象のコンパレータへ出力するデジタルアシスト回路と、を備える。 （もっと読む）

【課題】アナログオプション回路を備えた半導体集積回路（Ａ／Ｄ変換）を構成する抵抗を、簡便かつ大面積を専有されることなく作成する製造方法、及びその製造方法により作成されるＡＤ変換回路を提供する。
【解決手段】高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗からなるストリング抵抗を備えた基準電圧発生部と、入力アナログ電圧値と前記抵抗間の接続点の分圧電圧値とを比較する電圧比較部とを含むＡ／Ｄ変換回路において、
前記抵抗が有機材料で形成されていることを特徴とする。 （もっと読む）

【課題】より低ノイズのパイプラインＡ／Ｄ変換器を提供する。
【解決手段】パイプラインＡ／Ｄ変換器のステージ３０１ａ〜３０１ｉを、アナログ入力信号をサンプルホールドするサンプルホールド回路１０２、サンプルホールドされたアナログ入力信号をディジタル信号に変換するＡＤＳＣ３０４、ディジタル変換されたディジタル信号をＤ／Ａ変換するＤＡＣ１０５、サンプルホールド回路１０２によってサンプルホールドされたアナログ入力信号からＤＡＣ１０５によってＤ／Ａ変換された信号を減算し、減算の結果得られた信号を次段のステージに出力する減算器１０３によって構成する。そして、ｋ個のステージのうちのＡＤＳＣ３０１ａ〜３０１ｄが、ヒステリシスを有する閾値を使ってアナログ入力信号をディジタル信号に変換するように構成する。 （もっと読む）

【課題】ＡＤ変換の際のアナログ入力振幅の収束時間を短縮させつつ、ＡＤ変換回路が想定する量子化分解能を最大限に活用することが可能なＡＤ変換器を提供する。
【解決手段】アナログ信号からデジタル信号に変換するＡＤ変換回路へ、アナログ信号の入力の振幅を可変させて出力するＡＧＣ回路と、ＡＧＣ回路が出力するアナログ信号の出力範囲と、既定の電圧の範囲と比較して、該比較の結果に基づいてＡＧＣ回路が出力するアナログ信号の出力範囲を制御する第１検波部と、を備える、ＡＤ変換器が提供される。これにより、ＡＤ変換の際のアナログ入力振幅の収束時間を短縮させつつ、ＡＤ変換回路が想定する量子化分解能を最大限に活用することが可能なＡＤ変換器を提供することができる。 （もっと読む）

【課題】上位ビットと下位ビットを分けてＡＤ変換を行い、ノイズの影響を受けやすい下位ビットの変換結果の信頼性を、多数決処理を用いて向上させる場合、並列型ＡＤコンバータの基準電圧発生回路としてＤＡコンバータを搭載する必要があった。
【解決手段】基準電圧発生回路を簡単な抵抗比のみでの構成することにより、下位ビットを変換する並列型ＡＤコンバータの基準電圧発生回路の規模を最小にすることが可能となる。 （もっと読む）

【課題】複数の比較器に対して閾値を等間隔に設定可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力電圧と閾値とをそれぞれ比較する第１乃至第Ｎの比較器と、第１の状態において、１＜Ｍ＜Ｎである第Ｍの比較器の閾値をＴＨ_Ｍ、第Ｍ＋１の比較器の閾値をＴＨ_Ｍ＋１とし、（ＴＨ_Ｍ＋１−ＴＨ_Ｍ）を１より小さい正の実数倍した値をＴＨ_Ｍに加えることにより第Ｍの比較器の閾値を更新する第１の動作と、第２の状態において、第Ｍの比較器の閾値をＴＨ_Ｍ、第Ｍ−１の比較器の閾値をＴＨ_Ｍ−１とし、（ＴＨ_Ｍ−１−ＴＨ_Ｍ）を１より小さい正の実数倍した値をＴＨ_Ｍに加えることにより第Ｍの比較器の閾値を更新する第２の動作とを、交互に複数回実行すると共に、第１の比較器の閾値を第１の値近傍に拘束し、第Ｍの比較器の閾値を第２の値近傍に拘束する制御回路を含む。 （もっと読む）