フラッシュアナログ−デジタルコンバータ、方法及びシステム
【課題】動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ（ＡＤＣ）等を提供する。
【解決手段】フラッシュＡＤＣのコンパレータは、バックグラウンドにおいて、コンパレータをフィードバックループへ切り替え、コンパレータの現在の基準レベルを決定し、コンパレータの基準レベルを目標基準電圧へと調整するようコンパレータに結合されている基準キャパシタを充電することによって、較正される。
【解決手段】フラッシュＡＤＣのコンパレータは、バックグラウンドにおいて、コンパレータをフィードバックループへ切り替え、コンパレータの現在の基準レベルを決定し、コンパレータの基準レベルを目標基準電圧へと調整するようコンパレータに結合されている基準キャパシタを充電することによって、較正される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、フラッシュアナログ−デジタルコンバータに関する。
【背景技術】
【０００２】
アナログ−デジタルコンバータ（ＡＤＣ）は、連続的な量（例えば、電圧）をデジタル表現（例えば、電圧を表すバイナリコード）に変換する。理論上、理想的なＡＤＣは、伝達関数としても知られている一対一マッピングを有する。例えば、理想的なＡＤＣは、一意の電圧値を一意のデジタルコードに変換する。非理想性は、環境上の変化（例えば、電源電圧又は動作温度の変化）又は動作上の変化（例えば、入力信号電圧又はコンバータ分解能の変化）から生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ、方法及びシステムを提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、前記コンパレータブロックを較正するよう構成される制御ロジックとを有し、前記制御ロジックは、前記コンパレータブロックの１つを特定し、前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、前記特定されたコンパレータブロックについて目標基準レベルを決定し、前記特定されたコンパレータブロックについて現在の基準レベルを決定し、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する、フラッシュアナログ−デジタルコンバータが提供される。
【０００５】
本発明の他の態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、前記特定されたコンパレータブロックについて目標基準レベルを決定し、前記特定されたコンパレータブロックについて現在の基準レベルを決定し、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する、方法が提供される。
【０００６】
本発明の更なる他の態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段とを有するシステムが提供される。
【発明の効果】
【０００７】
本発明の実施形態によれば、動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ、方法及びシステムを提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】例となるフラッシュＡＤＣを表す。
【図２】分解能Ｎ、すなわちＮビットワイドのフラッシュＡＤＣのための例となる較正システムを表す。
【図３】図２の例となるフラッシュＡＤＣのための例となるコンパレータブロックを表す。
【図４】図２の例となるフラッシュＡＤＣのための例となる方法を表す。
【図５】コンパレータの現在の基準レベルを決定する例となる方法を表す。
【発明を実施するための形態】
【０００９】
フラッシュＡＤＣは、コンパレータの配列を利用して、クロック信号によって定義される単一の時点でアナログ入力信号を基準と比較することによって入力信号を量子化する特定のタイプのＡＤＣである。図１は、例となるフラッシュＡＤＣを表す。クロック信号の変化のたびに、コンパレータ１１０の配列を有するコンパレータアレイ１０２は、アナログ入力電圧１０１をサンプリングし、アナログ入力電圧１０１を、ビットの配列を有するデジタル出力１０３に変換する。例えば、（Ｎビットの分解能を有するフラッシュＡＤＣに関し）コンパレータアレイ１０２において２Ｎ個のコンパレータ１１０が存在する場合、デジタル出力１０３において２Ｎビットが存在する。コンパレータアレイ１０２の夫々の特定のコンパレータ（１１０）は、入力電圧１０１をサンプリングし、それをその特定のコンパレータの特定の基準レベルと比較し、次いで、入力電圧１０１が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力電圧１０１が基準レベルよりも低い場合には論理“０”を生成することができる。図１に図示される分解能ＮのフラッシュＡＤＣに関し、デジタル出力１０３の幅は、入力電圧１０１を表すために使用されるビットの数であってよく、このフラッシュＡＤＣにおいては２Ｎである。任意に、幅Ｎのデジタル出力１０３は、エンコーダ１０５によって長さＮのバイナリコード（１０４）に変換され得る。
【００１０】
フラッシュＡＤＣの性能は、入力電圧振幅の変動、及び／又はコンパレータアレイの１若しくはそれ以上のコンパレータの基準レベル若しくは入力オフセットの変動により（例えば、電源電圧又は動作温度の変化により）低下しうる。通常、フラッシュＡＤＣの較正は、フラッシュＡＤＣを非動作モードに置くことを必要とする。これは、フラッシュＡＤＣが較正されている間はアナログ入力信号をサンプリングできないことを意味する。特定の実施形態は、ここでは、フラッシュＡＤＣが動作している間（すなわち、フラッシュＡＤＣがアナログ入力信号をサンプリングしている間）、バックグラウンドにおいて１度にコンパレータアレイの１つのコンパレータを較正することによって、オフセット補償のためにフラッシュＡＤＣを較正する方法を記載する。また、特定の実施形態は、可変な入力電圧振幅のための基準レベルを調整し、フラッシュＡＤＣの異なる分解能ごとに基準レベルを調整する方法を記載する。特定の実施形態は、フラッシュＡＤＣにおいて余分のコンパレータを組み込むことによって、フラッシュＡＤＣのバックグラウンド較正を可能にすることができる。フラッシュＡＤＣを組み込むシステムは、較正を必要としているフラッシュＡＤＣの１又はそれ以上のコンパレータのキューを決定してよい。例えば、システムは、キューの先頭に最も速く減衰するコンパレータを置くことによってキューから、フラッシュＡＤＣの出力において基準レベルを減衰させながら、１又はそれ以上のコンパレータを特定してよい。システムは、任意の位置に等しい減衰速度のコンパレータを置いてよい。システムは、キューの先頭にあるコンパレータを較正モードに置き、それを最近較正されたコンパレータと置換してよい。
【００１１】
図２は、分解能Ｎ、すなわちＮビットワイドのフラッシュＡＤＣのための例となる較正システムを表す。特定の実施形態において、Ｎ＋１個のコンパレータブロック２１０の配列を有するコンパレータアレイ２０２は、クロック信号によって定義される単一の時点でアナログ入力電圧２０１をサンプリングし、それをＮ＋１個のビット又は信号（Ｓ０，Ｓ１，Ｓ２，・・・，Ｓ２Ｎ−１，及びＳ２Ｎ）に変換してよい。例えば、クロック信号の変化のたびに、コンパレータアレイ２０２は入力電圧２０１をサンプリングし、それをデジタル出力２０３に変換する。先と同じく、コンパレータアレイ２０２において２Ｎ＋１個のコンパレータブロック２１０が存在するので、デジタル出力２０３において２Ｎ＋１ビットが存在する。特定の実施形態において、コンパレータアレイ２０２の夫々の特定のコンパレータブロック（２１０）はそれ自体の基準レベルを有し、入力電圧２０１をその特定のコンパレータブロックの特定の基準レベルと比較し、次いで、入力電圧２０１が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力電圧２０１が基準レベルよりも低い場合には論理“０”を生成することができる。特定の実施形態において、クロスバー・スイッチ２０６は、デジタル出力２０３の特定の信号（例えば、Ｕ２Ｎ）を較正チャネル２０８にマッピングしてよい。幾つかの実施形態においては、クロスバー・スイッチ２０６は、残りの信号２０７（Ｕ０，Ｕ１，Ｕ２，・・・，Ｕ２Ｎ−１）をエンコーダ２０５の入力にマッピングする。例えば、クロスバー・スイッチ２０６は、較正を必要としているコンパレータブロック（「ダーティ・チャネル」）を特定し、ダーティ・チャネルのデジタル出力信号を較正チャネル２０８にマッピングする、すなわち、ダーティ・チャネルのコンパレータブロックの出力を較正チャネル２０８に接続することができる。幾つかの実施形態においては、エンコーダ２０５は、残りのＮ個の信号２０７を長さＮのバイナリコード（２０４）に変換してよい。特定の実施形態において、制御ロジック２１２はクロスバー・スイッチ２０６に動作上結合されてよく、クロスバー・スイッチ２０６に、デジタル出力２０３のＮ個のビットをエンコーダ２０５の入力に、そして、デジタル出力２０３の１個のビット（例えば、「ダーティ・チャネル」）を較正チャネル２０８にマッピングさせる。特定の実施形態において、制御ロジック２１２は、較正チャネル２０８に動作上結合され、デジタル−アナログコンバータ（ＤＡＣ）２１４を介するコンパレータアレイ２０２の１又はそれ以上のコンパレータブロックへのアナログフィードバック信号２２０を生成してよい。
【００１２】
図３は、図２の例となるフラッシュＡＤＣのための例となるコンパレータブロック２１０を表す。特定の実施形態において、コンパレータブロック２１０は、コンパレータブロック２１０の入力信号と小信号グランドとの間を切り替えて、加算器３２０の第１入力部に接続するよう構成される第１のスイッチ３０１と、基準キャパシタ３１０を加算器３２０の第２入力部へ接続し又は基準キャパシタ３１０を放電するよう構成される第２のスイッチ３０２と、フィードバック信号を加算器３２０の第２入力部に接続し又は該第２入力部から切り離すよう構成される第３のスイッチ３０３と、加算器３２０の出力を基準レベルと比較して、加算器３２０の出力が基準レベルよりも高い場合には論理“１”を生成し、あるいは、加算器３２０の出力が基準レベルよりも低い場合には論理“０”を生成するよう構成されるコンパレータ３３０とを有してよい。図３の例に関し、第１のスイッチ３０１がコンパレータブロック２１０の入力を加算器３２０の第１入力部に接続し、第２のスイッチ３０２が基準キャパシタ３１０を加算器３２０から切り離し、第３のスイッチ３０３がフィードバック信号を加算器３２０から切り離す場合に、コンパレータブロック２１０は、コンパレータブロック２１０の入力をコンパレータ３３０の基準レベルと比較し、入力が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力が基準レベルよりも低い場合には論理“０”を生成するよう構成される。さらに、コンパレータブロック２１０のアナログ入力をデジタル信号に変換するための基準レベルは、基準キャパシタ３１０によって調整又は較正されてよい。例えば、第１のスイッチ３０１がコンパレータブロック２１０の入力を加算器３２０の第１入力部に接続し、第２のスイッチ３０２が基準キャパシタ３１０を加算器３２０の第２入力部に接続し、第３のスイッチ３０３がフィードバック信号を加算器３２０から切り離す場合に、コンパレータブロック２１０は、コンパレータブロック２１０の入力を、コンパレータ３３０の基準レベルと基準キャパシタ３１０によって保持される電荷に対応する基準電圧との和と比較し、入力が和よりも高い場合には論理“１”を生成し、あるいは、入力が和よりも低い場合には論理“０”を生成するよう構成される。コンパレータ３３０は、キャパシタ・サイジングによって生成される内部基準レベルを有してよいが、内部基準レベルは、相補形金属酸化膜半導体（ＣＭＯＳ）製造プロセスにより変化しうる。図３の例において表されるように、特定の実施形態は、コンパレータ３３０の基準レベルを増大させるために基準キャパシタ３１０を使用し、アナログ入力電圧２０１を量子化するためのコンパレータブロック２１０の基準レベルは、コンパレータ３３０の内部基準レベルと無関係であってよい。
【００１３】
図４は、図２の例となるフラッシュＡＤＣを構成する例となる方法を表す。特定の実施形態において、制御ロジック２１２は、コンパレータアレイ２０２のダーティ・チャネルと、このダーティ・チャネルのコンパレータブロック２０２のための、アナログ入力２０１をデジタル信号に変換する目標基準レベルとを特定してよい（４０１）。例えば、ダーティ・チャネルは、上記のコンパレータのキューの第１候補であってよい。例えば、ダーティ・チャネルのコンパレータブロック２０２のための目標基準レベルは、コンパレータのキューの第２候補のための所望の基準レベルであってよい（すなわち、第１候補が較正された後、第２候補は、較正のために、アナログ入力信号をデジタル信号に変換する際に、第２候補の位置を占める第１候補と取り替えられ得る）。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルを較正モードに置いてよい（４０２）。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０を、そのコンパレータブロック、制御ロジック２１２及びＤＡＣ２１４を有するフィードバックループに置くことによって、ダーティ・チャネルを較正モードに置いてよい。特定の実施形態において、制御ロジック２１２は、クロスバー・スイッチ２０６に、ダーティ・チャネルの出力を較正チャネル２０８にマッピングさせてよい。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０のコンパレータ３３０の入力をフィードバック信号２２０に接続してよい。例えば、制御ロジック２１２は、第１のスイッチ３０１を小信号グランドに接続するよう切り替え、第２のスイッチ３０２を、基準キャパシタ３１０を加算器３２０の第２入力部から切り離し、基準キャパシタ３１０を放電するよう切り替え、第３のスイッチ３０３を、加算器３２０の第２入力部をフィードバック信号２２０に接続するよう切り替えるように、ダーティ・チャネルのコンパレータブロック２１０を設定することができる。
【００１４】
特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０のコンパレータ３３０の現在の基準レベルを決定してよい（４０３）。特定の実施形態において、制御ロジック２１２は、図５に表されるように、漸増的にＤＡＣコードをスイープすることによって、コンパレータ３３０の現在の基準レベルに対応するＤＡＣコード（すなわち、ＤＡＣ２１４の入力デジタルコード）を決定してよい。図５の例では、制御ロジック２１２は、コンパレータブロック２１０の目標基準レベルに対応するＤＡＣコードを設定し（５０１）、較正チャネル２０８でコンパレータ３３０の出力を試験して、コンパレータ３３０の出力が論理“１”であるかどうかを決定することができる（５０２）。出力が論理“１”である場合、制御ロジック２１２は、１ＤＡＣコード増分だけＤＡＣコードを減少させる、例えば、ＤＡＣコードを“０００１１１”から“００００１１”に減少させることができる（５０３）。出力が論理“０”である場合、制御ロジック２１２は、１ＤＡＣコード増分だけＤＡＣコードを増加させる、例えば、ＤＡＣコードを“０００１１１”から“００１１１１”に増加させることができる（５０４）。ＤＡＣコードを減少させた（５０３）又はＤＡＣコードを増加させた（５０４）後、制御ロジック２１２は、コンパレータ３３０の出力を試験して、出力が状態を変えるかどうか（例えば、論理“１”から“０”へ、又は論理“０”から“１”へ）を決定することができる（５０５）。出力が最後の増分又は減少から状態を変えない場合に、制御ロジック２１２は、ステップ５０２に戻ることによって、ＤＡＣコードを増加又は減少させ続けることができる。出力が最後の増分又は減少から変わる場合に、制御ロジック２１２は最後の増分又は減少を逆にし、結果として生じるＤＡＣコードはコンパレータ３３０の現在の基準レベルに対応する。
【００１５】
特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０を充電することによって、ダーティ・チャネルのコンパレータブロック２１０の基準レベルを目標基準レベルへと較正してよい。特定の実施形態において、制御ロジック２１２は、（図５の例となる方法によって得られるように、）コンパレータ３３０の現在の基準レベルに対応するＤＡＣコードだけコンパレータブロック２１０の目標基準レベルに対応するＤＡＣコードを減じることによって、基準キャパシタ３１０のためのＤＡＣコードを決定してよい。特定の実施形態において、制御ロジック２１２は、ＤＡＣ２１４に関し基準キャパシタ３１０のためのＤＡＣコードを設定してよい。特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０をフィードバック信号２２０に接続して基準キャパシタ３１０を充電するよう第２のスイッチ３０２を切り替えてよい。特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０が完全に充電された後、加算器３２０の第２入力部をフィードバック信号から切り離すよう第３のスイッチ３０３を切り替えてよい。特定の実施形態において、制御ロジック２１２は、加算器３２０の第１入力部をコンパレータブロック２１０の入力に接続するよう第１のスイッチ３０１を切り替えてよい。図４の例となる方法において表されるように、特定の実施形態は、第１のコンパレータブロックのコンパレータ３３０の内部基準レベルに関わらず、アナログ入力電圧２１０を量子化するために２Ｎ個の基準レベルのいずれかへと第１のコンパレータブロックの基準レベルを較正してよい。
【００１６】
特定の実施形態において、夫々の基準キャパシタ３１０のための基準レベル電圧は、ＤＡＣ２１４の全出力振幅によって境界されてよい：
ＶＯＳ＝ＶＦＳ＿ＤＡＣ／２Ｙ
ＶＯＳはＤＡＣ２１４の出力振幅であり、ＶＦＳ＿ＤＡＣはＤＡＣ２１４の全振幅電圧であり、ＹはＤＡＣ２１４のビットにおける分解能である。幾つかの実施形態において、ＤＡＣ２１４は、コンパレータアレイ２０２よりも低い周波数で動作してよく、コンパレータアレイ２０２と比較して必要とするシリコン面積が少なくてよい。
【００１７】
図２の例となるシステムは、キャパシタの漸進的な放電により１又はそれ以上のコンパレータブロック２１０の基準キャパシタ３１０の周期的なリフレッシュを必要としうる。フラッシュＡＤＣの最下位ビットに対応する電圧の４分の１よりも大きい（漸進的な放電による）基準キャパシタ３１０によって保持される電圧の減衰は、フラッシュＡＤＣに、分解能の２分の１を失わせうる。基準キャパシタ３１０のサイズの選択は、図２の例となるフラッシュＡＤＣの過度のリフレッシュ又は再較正のリスクを軽減することができる。例えば、基準キャパシタ３１０のサイズ（例えば、Ｃｒｅｆ）及び基準キャパシタ３１０で見られる全体の寄生抵抗（例えば、Ｒｐａｒ）の積のＲＣ定数（すなわち、基準キャパシタ３１０のリフレッシュ周期）は、ダーティ・チャネルと最近較正されたチャネルとを交換するのに必要とされる時間（例えば、ｔｓｗａｐ）及びコンパレータブロック２１０を較正するのに必要とされる時間（例えば、ｔｃａｌ）の和よりも大きくなければならない：
Ｃｒｅｆ×Ｒｐａｒ≧ｔｓｗａｐ＋ｔｃａｌ
ｔｓｗａｐ及びｔｃａｌはシステムクロックの整数倍であってよいので、基準キャパシタ３１０のリフレッシュ周期（すなわち、Ｃｒｅｆ×Ｒｐａｒ）は少なくともシステムクロック（例えば、Ｔｃｌｋ）の整数倍であってよい：
Ｃｒｅｆ×Ｒｐａｒ≧α×Ｔｃｌｋ
αは整数である。
【００１８】
図４の例は、例えば、（例えば、システム電源オンの間の）電源電圧、動作温度、又は入力電圧振幅に変化がある場合に、図２の例となるフラッシュＡＤＣの全てのチャネルを較正するために使用されてよい。
【００１９】
図２の例となるフラッシュＡＤＣは、１又はそれ以上のコンパレータブロック２１０を不能にすることによって、より低い分解能で動作してよい。例えば、コンパレータブロック２１０を不能にするよう、制御ロジック２１２は、第１のスイッチ３０１を小信号グランドに切り替えることができる。１又はそれ以上のコンパレータブロックを不能にすることは、アナログ入力信号を例となるフラッシュＡＤＣに伝える前段によって見られるより低い入力キャパシタンスにより、図２の例となるフラッシュＡＤＣを組み込むシステムの全体的な電力を低減することができる。
【００２０】
本開示は、当業者が理解する、本願における例となる実施形態に対する全ての変更、置換、変形、代替、及び修正を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解する、本願における例となる実施形態に対する全ての変更、置換、変形、代替、及び修正を包含する。
【００２１】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、
前記コンパレータブロックを較正するよう構成される制御ロジックと
を有し、
前記制御ロジックは、
前記コンパレータブロックの１つを特定し、
前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
フラッシュアナログ−デジタルコンバータ。
（付記２）
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記３）
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、付記２に記載のフラッシュアナログ−デジタルコンバータ。
（付記４）
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
付記２に記載のフラッシュアナログ−デジタルコンバータ。
（付記５）
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記６）
前記減衰コンパレータブロックのキューは、該キューにおける各コンパレータブロックの減衰速度によって順位付けされ、最も速い減衰コンパレータブロックが前記キューにおいて先頭に順位付けられる、
付記５に記載のフラッシュアナログ−デジタルコンバータ。
（付記７）
前記特定されたコンパレータブロックの目標基準レベルを決定することは、
前記減衰コンパレータブロックのキューの２番目のコンパレータブロックの所望の基準レベルを決定し、
前記特定されたコンパレータブロックの前記目標基準レベルとして前記減衰コンパレータブロックのキューの前記２番目のコンパレータブロックの前記所望の基準レベルを割り当てる
ことを含む、付記５に記載のフラッシュアナログ−デジタルコンバータ。
（付記８）
当該フラッシュアナログ−デジタルコンバータはＮビットの分解能を有し、
前記コンパレータブロックの配列には２Ｎ＋１個のコンパレータブロックが存在する、
付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記９）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
方法。
（付記１０）
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
付記９に記載の方法。
（付記１１）
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、付記１０に記載の方法。
（付記１２）
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
付記１０に記載の方法。
（付記１３）
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、付記９に記載の方法。
（付記１４）
前記減衰コンパレータブロックのキューは、該キューにおける各コンパレータブロックの減衰速度によって順位付けされ、最も速い減衰コンパレータブロックが前記キューにおいて先頭に順位付けられる、
付記１３に記載の方法。
（付記１５）
前記特定されたコンパレータブロックの目標基準レベルを決定することは、
前記減衰コンパレータブロックのキューの２番目のコンパレータブロックの所望の基準レベルを決定し、
前記特定されたコンパレータブロックの前記目標基準レベルとして前記減衰コンパレータブロックのキューの前記２番目のコンパレータブロックの前記所望の基準レベルを割り当てる
ことを含む、付記１３に記載の方法。
（付記１６）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、
前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、
前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段と
を有するシステム。
【符号の説明】
【００２２】
１０１，２０１ アナログ入力電圧
１０２，２０２ コンパレータアレイ
１０３，２０３ デジタル出力
１０５，２０５ エンコーダ
１０４，２０４ バイナリコード
１１０，２１０ コンパレータ
２０６ クロスバー・スイッチ
２０８ 較正チャネル
２１２ 制御ロジック
２１４ デジタル−アナログコンバータ（ＤＡＣ）
２２０ アナログフィードバック信号
３０１ 第１のスイッチ
３０２ 第２のスイッチ
３０３ 第３のスイッチ
３１０ 基準キャパシタ
３２０ 加算器
３３０ コンパレータ
【技術分野】
【０００１】
本発明は、概して、フラッシュアナログ−デジタルコンバータに関する。
【背景技術】
【０００２】
アナログ−デジタルコンバータ（ＡＤＣ）は、連続的な量（例えば、電圧）をデジタル表現（例えば、電圧を表すバイナリコード）に変換する。理論上、理想的なＡＤＣは、伝達関数としても知られている一対一マッピングを有する。例えば、理想的なＡＤＣは、一意の電圧値を一意のデジタルコードに変換する。非理想性は、環境上の変化（例えば、電源電圧又は動作温度の変化）又は動作上の変化（例えば、入力信号電圧又はコンバータ分解能の変化）から生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ、方法及びシステムを提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、前記コンパレータブロックを較正するよう構成される制御ロジックとを有し、前記制御ロジックは、前記コンパレータブロックの１つを特定し、前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、前記特定されたコンパレータブロックについて目標基準レベルを決定し、前記特定されたコンパレータブロックについて現在の基準レベルを決定し、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する、フラッシュアナログ−デジタルコンバータが提供される。
【０００５】
本発明の他の態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、前記特定されたコンパレータブロックについて目標基準レベルを決定し、前記特定されたコンパレータブロックについて現在の基準レベルを決定し、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する、方法が提供される。
【０００６】
本発明の更なる他の態様に従って、各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段とを有するシステムが提供される。
【発明の効果】
【０００７】
本発明の実施形態によれば、動作中にバックグラウンドにおいてオフセット補償のための較正を行うことができるフラッシュアナログ−デジタルコンバータ、方法及びシステムを提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】例となるフラッシュＡＤＣを表す。
【図２】分解能Ｎ、すなわちＮビットワイドのフラッシュＡＤＣのための例となる較正システムを表す。
【図３】図２の例となるフラッシュＡＤＣのための例となるコンパレータブロックを表す。
【図４】図２の例となるフラッシュＡＤＣのための例となる方法を表す。
【図５】コンパレータの現在の基準レベルを決定する例となる方法を表す。
【発明を実施するための形態】
【０００９】
フラッシュＡＤＣは、コンパレータの配列を利用して、クロック信号によって定義される単一の時点でアナログ入力信号を基準と比較することによって入力信号を量子化する特定のタイプのＡＤＣである。図１は、例となるフラッシュＡＤＣを表す。クロック信号の変化のたびに、コンパレータ１１０の配列を有するコンパレータアレイ１０２は、アナログ入力電圧１０１をサンプリングし、アナログ入力電圧１０１を、ビットの配列を有するデジタル出力１０３に変換する。例えば、（Ｎビットの分解能を有するフラッシュＡＤＣに関し）コンパレータアレイ１０２において２Ｎ個のコンパレータ１１０が存在する場合、デジタル出力１０３において２Ｎビットが存在する。コンパレータアレイ１０２の夫々の特定のコンパレータ（１１０）は、入力電圧１０１をサンプリングし、それをその特定のコンパレータの特定の基準レベルと比較し、次いで、入力電圧１０１が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力電圧１０１が基準レベルよりも低い場合には論理“０”を生成することができる。図１に図示される分解能ＮのフラッシュＡＤＣに関し、デジタル出力１０３の幅は、入力電圧１０１を表すために使用されるビットの数であってよく、このフラッシュＡＤＣにおいては２Ｎである。任意に、幅Ｎのデジタル出力１０３は、エンコーダ１０５によって長さＮのバイナリコード（１０４）に変換され得る。
【００１０】
フラッシュＡＤＣの性能は、入力電圧振幅の変動、及び／又はコンパレータアレイの１若しくはそれ以上のコンパレータの基準レベル若しくは入力オフセットの変動により（例えば、電源電圧又は動作温度の変化により）低下しうる。通常、フラッシュＡＤＣの較正は、フラッシュＡＤＣを非動作モードに置くことを必要とする。これは、フラッシュＡＤＣが較正されている間はアナログ入力信号をサンプリングできないことを意味する。特定の実施形態は、ここでは、フラッシュＡＤＣが動作している間（すなわち、フラッシュＡＤＣがアナログ入力信号をサンプリングしている間）、バックグラウンドにおいて１度にコンパレータアレイの１つのコンパレータを較正することによって、オフセット補償のためにフラッシュＡＤＣを較正する方法を記載する。また、特定の実施形態は、可変な入力電圧振幅のための基準レベルを調整し、フラッシュＡＤＣの異なる分解能ごとに基準レベルを調整する方法を記載する。特定の実施形態は、フラッシュＡＤＣにおいて余分のコンパレータを組み込むことによって、フラッシュＡＤＣのバックグラウンド較正を可能にすることができる。フラッシュＡＤＣを組み込むシステムは、較正を必要としているフラッシュＡＤＣの１又はそれ以上のコンパレータのキューを決定してよい。例えば、システムは、キューの先頭に最も速く減衰するコンパレータを置くことによってキューから、フラッシュＡＤＣの出力において基準レベルを減衰させながら、１又はそれ以上のコンパレータを特定してよい。システムは、任意の位置に等しい減衰速度のコンパレータを置いてよい。システムは、キューの先頭にあるコンパレータを較正モードに置き、それを最近較正されたコンパレータと置換してよい。
【００１１】
図２は、分解能Ｎ、すなわちＮビットワイドのフラッシュＡＤＣのための例となる較正システムを表す。特定の実施形態において、Ｎ＋１個のコンパレータブロック２１０の配列を有するコンパレータアレイ２０２は、クロック信号によって定義される単一の時点でアナログ入力電圧２０１をサンプリングし、それをＮ＋１個のビット又は信号（Ｓ０，Ｓ１，Ｓ２，・・・，Ｓ２Ｎ−１，及びＳ２Ｎ）に変換してよい。例えば、クロック信号の変化のたびに、コンパレータアレイ２０２は入力電圧２０１をサンプリングし、それをデジタル出力２０３に変換する。先と同じく、コンパレータアレイ２０２において２Ｎ＋１個のコンパレータブロック２１０が存在するので、デジタル出力２０３において２Ｎ＋１ビットが存在する。特定の実施形態において、コンパレータアレイ２０２の夫々の特定のコンパレータブロック（２１０）はそれ自体の基準レベルを有し、入力電圧２０１をその特定のコンパレータブロックの特定の基準レベルと比較し、次いで、入力電圧２０１が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力電圧２０１が基準レベルよりも低い場合には論理“０”を生成することができる。特定の実施形態において、クロスバー・スイッチ２０６は、デジタル出力２０３の特定の信号（例えば、Ｕ２Ｎ）を較正チャネル２０８にマッピングしてよい。幾つかの実施形態においては、クロスバー・スイッチ２０６は、残りの信号２０７（Ｕ０，Ｕ１，Ｕ２，・・・，Ｕ２Ｎ−１）をエンコーダ２０５の入力にマッピングする。例えば、クロスバー・スイッチ２０６は、較正を必要としているコンパレータブロック（「ダーティ・チャネル」）を特定し、ダーティ・チャネルのデジタル出力信号を較正チャネル２０８にマッピングする、すなわち、ダーティ・チャネルのコンパレータブロックの出力を較正チャネル２０８に接続することができる。幾つかの実施形態においては、エンコーダ２０５は、残りのＮ個の信号２０７を長さＮのバイナリコード（２０４）に変換してよい。特定の実施形態において、制御ロジック２１２はクロスバー・スイッチ２０６に動作上結合されてよく、クロスバー・スイッチ２０６に、デジタル出力２０３のＮ個のビットをエンコーダ２０５の入力に、そして、デジタル出力２０３の１個のビット（例えば、「ダーティ・チャネル」）を較正チャネル２０８にマッピングさせる。特定の実施形態において、制御ロジック２１２は、較正チャネル２０８に動作上結合され、デジタル−アナログコンバータ（ＤＡＣ）２１４を介するコンパレータアレイ２０２の１又はそれ以上のコンパレータブロックへのアナログフィードバック信号２２０を生成してよい。
【００１２】
図３は、図２の例となるフラッシュＡＤＣのための例となるコンパレータブロック２１０を表す。特定の実施形態において、コンパレータブロック２１０は、コンパレータブロック２１０の入力信号と小信号グランドとの間を切り替えて、加算器３２０の第１入力部に接続するよう構成される第１のスイッチ３０１と、基準キャパシタ３１０を加算器３２０の第２入力部へ接続し又は基準キャパシタ３１０を放電するよう構成される第２のスイッチ３０２と、フィードバック信号を加算器３２０の第２入力部に接続し又は該第２入力部から切り離すよう構成される第３のスイッチ３０３と、加算器３２０の出力を基準レベルと比較して、加算器３２０の出力が基準レベルよりも高い場合には論理“１”を生成し、あるいは、加算器３２０の出力が基準レベルよりも低い場合には論理“０”を生成するよう構成されるコンパレータ３３０とを有してよい。図３の例に関し、第１のスイッチ３０１がコンパレータブロック２１０の入力を加算器３２０の第１入力部に接続し、第２のスイッチ３０２が基準キャパシタ３１０を加算器３２０から切り離し、第３のスイッチ３０３がフィードバック信号を加算器３２０から切り離す場合に、コンパレータブロック２１０は、コンパレータブロック２１０の入力をコンパレータ３３０の基準レベルと比較し、入力が基準レベルよりも高い場合には論理“１”を生成し、あるいは、入力が基準レベルよりも低い場合には論理“０”を生成するよう構成される。さらに、コンパレータブロック２１０のアナログ入力をデジタル信号に変換するための基準レベルは、基準キャパシタ３１０によって調整又は較正されてよい。例えば、第１のスイッチ３０１がコンパレータブロック２１０の入力を加算器３２０の第１入力部に接続し、第２のスイッチ３０２が基準キャパシタ３１０を加算器３２０の第２入力部に接続し、第３のスイッチ３０３がフィードバック信号を加算器３２０から切り離す場合に、コンパレータブロック２１０は、コンパレータブロック２１０の入力を、コンパレータ３３０の基準レベルと基準キャパシタ３１０によって保持される電荷に対応する基準電圧との和と比較し、入力が和よりも高い場合には論理“１”を生成し、あるいは、入力が和よりも低い場合には論理“０”を生成するよう構成される。コンパレータ３３０は、キャパシタ・サイジングによって生成される内部基準レベルを有してよいが、内部基準レベルは、相補形金属酸化膜半導体（ＣＭＯＳ）製造プロセスにより変化しうる。図３の例において表されるように、特定の実施形態は、コンパレータ３３０の基準レベルを増大させるために基準キャパシタ３１０を使用し、アナログ入力電圧２０１を量子化するためのコンパレータブロック２１０の基準レベルは、コンパレータ３３０の内部基準レベルと無関係であってよい。
【００１３】
図４は、図２の例となるフラッシュＡＤＣを構成する例となる方法を表す。特定の実施形態において、制御ロジック２１２は、コンパレータアレイ２０２のダーティ・チャネルと、このダーティ・チャネルのコンパレータブロック２０２のための、アナログ入力２０１をデジタル信号に変換する目標基準レベルとを特定してよい（４０１）。例えば、ダーティ・チャネルは、上記のコンパレータのキューの第１候補であってよい。例えば、ダーティ・チャネルのコンパレータブロック２０２のための目標基準レベルは、コンパレータのキューの第２候補のための所望の基準レベルであってよい（すなわち、第１候補が較正された後、第２候補は、較正のために、アナログ入力信号をデジタル信号に変換する際に、第２候補の位置を占める第１候補と取り替えられ得る）。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルを較正モードに置いてよい（４０２）。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０を、そのコンパレータブロック、制御ロジック２１２及びＤＡＣ２１４を有するフィードバックループに置くことによって、ダーティ・チャネルを較正モードに置いてよい。特定の実施形態において、制御ロジック２１２は、クロスバー・スイッチ２０６に、ダーティ・チャネルの出力を較正チャネル２０８にマッピングさせてよい。特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０のコンパレータ３３０の入力をフィードバック信号２２０に接続してよい。例えば、制御ロジック２１２は、第１のスイッチ３０１を小信号グランドに接続するよう切り替え、第２のスイッチ３０２を、基準キャパシタ３１０を加算器３２０の第２入力部から切り離し、基準キャパシタ３１０を放電するよう切り替え、第３のスイッチ３０３を、加算器３２０の第２入力部をフィードバック信号２２０に接続するよう切り替えるように、ダーティ・チャネルのコンパレータブロック２１０を設定することができる。
【００１４】
特定の実施形態において、制御ロジック２１２は、ダーティ・チャネルのコンパレータブロック２１０のコンパレータ３３０の現在の基準レベルを決定してよい（４０３）。特定の実施形態において、制御ロジック２１２は、図５に表されるように、漸増的にＤＡＣコードをスイープすることによって、コンパレータ３３０の現在の基準レベルに対応するＤＡＣコード（すなわち、ＤＡＣ２１４の入力デジタルコード）を決定してよい。図５の例では、制御ロジック２１２は、コンパレータブロック２１０の目標基準レベルに対応するＤＡＣコードを設定し（５０１）、較正チャネル２０８でコンパレータ３３０の出力を試験して、コンパレータ３３０の出力が論理“１”であるかどうかを決定することができる（５０２）。出力が論理“１”である場合、制御ロジック２１２は、１ＤＡＣコード増分だけＤＡＣコードを減少させる、例えば、ＤＡＣコードを“０００１１１”から“００００１１”に減少させることができる（５０３）。出力が論理“０”である場合、制御ロジック２１２は、１ＤＡＣコード増分だけＤＡＣコードを増加させる、例えば、ＤＡＣコードを“０００１１１”から“００１１１１”に増加させることができる（５０４）。ＤＡＣコードを減少させた（５０３）又はＤＡＣコードを増加させた（５０４）後、制御ロジック２１２は、コンパレータ３３０の出力を試験して、出力が状態を変えるかどうか（例えば、論理“１”から“０”へ、又は論理“０”から“１”へ）を決定することができる（５０５）。出力が最後の増分又は減少から状態を変えない場合に、制御ロジック２１２は、ステップ５０２に戻ることによって、ＤＡＣコードを増加又は減少させ続けることができる。出力が最後の増分又は減少から変わる場合に、制御ロジック２１２は最後の増分又は減少を逆にし、結果として生じるＤＡＣコードはコンパレータ３３０の現在の基準レベルに対応する。
【００１５】
特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０を充電することによって、ダーティ・チャネルのコンパレータブロック２１０の基準レベルを目標基準レベルへと較正してよい。特定の実施形態において、制御ロジック２１２は、（図５の例となる方法によって得られるように、）コンパレータ３３０の現在の基準レベルに対応するＤＡＣコードだけコンパレータブロック２１０の目標基準レベルに対応するＤＡＣコードを減じることによって、基準キャパシタ３１０のためのＤＡＣコードを決定してよい。特定の実施形態において、制御ロジック２１２は、ＤＡＣ２１４に関し基準キャパシタ３１０のためのＤＡＣコードを設定してよい。特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０をフィードバック信号２２０に接続して基準キャパシタ３１０を充電するよう第２のスイッチ３０２を切り替えてよい。特定の実施形態において、制御ロジック２１２は、基準キャパシタ３１０が完全に充電された後、加算器３２０の第２入力部をフィードバック信号から切り離すよう第３のスイッチ３０３を切り替えてよい。特定の実施形態において、制御ロジック２１２は、加算器３２０の第１入力部をコンパレータブロック２１０の入力に接続するよう第１のスイッチ３０１を切り替えてよい。図４の例となる方法において表されるように、特定の実施形態は、第１のコンパレータブロックのコンパレータ３３０の内部基準レベルに関わらず、アナログ入力電圧２１０を量子化するために２Ｎ個の基準レベルのいずれかへと第１のコンパレータブロックの基準レベルを較正してよい。
【００１６】
特定の実施形態において、夫々の基準キャパシタ３１０のための基準レベル電圧は、ＤＡＣ２１４の全出力振幅によって境界されてよい：
ＶＯＳ＝ＶＦＳ＿ＤＡＣ／２Ｙ
ＶＯＳはＤＡＣ２１４の出力振幅であり、ＶＦＳ＿ＤＡＣはＤＡＣ２１４の全振幅電圧であり、ＹはＤＡＣ２１４のビットにおける分解能である。幾つかの実施形態において、ＤＡＣ２１４は、コンパレータアレイ２０２よりも低い周波数で動作してよく、コンパレータアレイ２０２と比較して必要とするシリコン面積が少なくてよい。
【００１７】
図２の例となるシステムは、キャパシタの漸進的な放電により１又はそれ以上のコンパレータブロック２１０の基準キャパシタ３１０の周期的なリフレッシュを必要としうる。フラッシュＡＤＣの最下位ビットに対応する電圧の４分の１よりも大きい（漸進的な放電による）基準キャパシタ３１０によって保持される電圧の減衰は、フラッシュＡＤＣに、分解能の２分の１を失わせうる。基準キャパシタ３１０のサイズの選択は、図２の例となるフラッシュＡＤＣの過度のリフレッシュ又は再較正のリスクを軽減することができる。例えば、基準キャパシタ３１０のサイズ（例えば、Ｃｒｅｆ）及び基準キャパシタ３１０で見られる全体の寄生抵抗（例えば、Ｒｐａｒ）の積のＲＣ定数（すなわち、基準キャパシタ３１０のリフレッシュ周期）は、ダーティ・チャネルと最近較正されたチャネルとを交換するのに必要とされる時間（例えば、ｔｓｗａｐ）及びコンパレータブロック２１０を較正するのに必要とされる時間（例えば、ｔｃａｌ）の和よりも大きくなければならない：
Ｃｒｅｆ×Ｒｐａｒ≧ｔｓｗａｐ＋ｔｃａｌ
ｔｓｗａｐ及びｔｃａｌはシステムクロックの整数倍であってよいので、基準キャパシタ３１０のリフレッシュ周期（すなわち、Ｃｒｅｆ×Ｒｐａｒ）は少なくともシステムクロック（例えば、Ｔｃｌｋ）の整数倍であってよい：
Ｃｒｅｆ×Ｒｐａｒ≧α×Ｔｃｌｋ
αは整数である。
【００１８】
図４の例は、例えば、（例えば、システム電源オンの間の）電源電圧、動作温度、又は入力電圧振幅に変化がある場合に、図２の例となるフラッシュＡＤＣの全てのチャネルを較正するために使用されてよい。
【００１９】
図２の例となるフラッシュＡＤＣは、１又はそれ以上のコンパレータブロック２１０を不能にすることによって、より低い分解能で動作してよい。例えば、コンパレータブロック２１０を不能にするよう、制御ロジック２１２は、第１のスイッチ３０１を小信号グランドに切り替えることができる。１又はそれ以上のコンパレータブロックを不能にすることは、アナログ入力信号を例となるフラッシュＡＤＣに伝える前段によって見られるより低い入力キャパシタンスにより、図２の例となるフラッシュＡＤＣを組み込むシステムの全体的な電力を低減することができる。
【００２０】
本開示は、当業者が理解する、本願における例となる実施形態に対する全ての変更、置換、変形、代替、及び修正を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解する、本願における例となる実施形態に対する全ての変更、置換、変形、代替、及び修正を包含する。
【００２１】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、
前記コンパレータブロックを較正するよう構成される制御ロジックと
を有し、
前記制御ロジックは、
前記コンパレータブロックの１つを特定し、
前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
フラッシュアナログ−デジタルコンバータ。
（付記２）
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記３）
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、付記２に記載のフラッシュアナログ−デジタルコンバータ。
（付記４）
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
付記２に記載のフラッシュアナログ−デジタルコンバータ。
（付記５）
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記６）
前記減衰コンパレータブロックのキューは、該キューにおける各コンパレータブロックの減衰速度によって順位付けされ、最も速い減衰コンパレータブロックが前記キューにおいて先頭に順位付けられる、
付記５に記載のフラッシュアナログ−デジタルコンバータ。
（付記７）
前記特定されたコンパレータブロックの目標基準レベルを決定することは、
前記減衰コンパレータブロックのキューの２番目のコンパレータブロックの所望の基準レベルを決定し、
前記特定されたコンパレータブロックの前記目標基準レベルとして前記減衰コンパレータブロックのキューの前記２番目のコンパレータブロックの前記所望の基準レベルを割り当てる
ことを含む、付記５に記載のフラッシュアナログ−デジタルコンバータ。
（付記８）
当該フラッシュアナログ−デジタルコンバータはＮビットの分解能を有し、
前記コンパレータブロックの配列には２Ｎ＋１個のコンパレータブロックが存在する、
付記１に記載のフラッシュアナログ−デジタルコンバータ。
（付記９）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
方法。
（付記１０）
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
付記９に記載の方法。
（付記１１）
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、付記１０に記載の方法。
（付記１２）
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
付記１０に記載の方法。
（付記１３）
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、付記９に記載の方法。
（付記１４）
前記減衰コンパレータブロックのキューは、該キューにおける各コンパレータブロックの減衰速度によって順位付けされ、最も速い減衰コンパレータブロックが前記キューにおいて先頭に順位付けられる、
付記１３に記載の方法。
（付記１５）
前記特定されたコンパレータブロックの目標基準レベルを決定することは、
前記減衰コンパレータブロックのキューの２番目のコンパレータブロックの所望の基準レベルを決定し、
前記特定されたコンパレータブロックの前記目標基準レベルとして前記減衰コンパレータブロックのキューの前記２番目のコンパレータブロックの前記所望の基準レベルを割り当てる
ことを含む、付記１３に記載の方法。
（付記１６）
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、
前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、
前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段と
を有するシステム。
【符号の説明】
【００２２】
１０１，２０１ アナログ入力電圧
１０２，２０２ コンパレータアレイ
１０３，２０３ デジタル出力
１０５，２０５ エンコーダ
１０４，２０４ バイナリコード
１１０，２１０ コンパレータ
２０６ クロスバー・スイッチ
２０８ 較正チャネル
２１２ 制御ロジック
２１４ デジタル−アナログコンバータ（ＤＡＣ）
２２０ アナログフィードバック信号
３０１ 第１のスイッチ
３０２ 第２のスイッチ
３０３ 第３のスイッチ
３１０ 基準キャパシタ
３２０ 加算器
３３０ コンパレータ
【特許請求の範囲】
【請求項１】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、
前記コンパレータブロックを較正するよう構成される制御ロジックと
を有し、
前記制御ロジックは、
前記コンパレータブロックの１つを特定し、
前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
フラッシュアナログ−デジタルコンバータ。
【請求項２】
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
請求項１に記載のフラッシュアナログ−デジタルコンバータ。
【請求項３】
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、請求項２に記載のフラッシュアナログ−デジタルコンバータ。
【請求項４】
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
請求項２に記載のフラッシュアナログ−デジタルコンバータ。
【請求項５】
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、請求項１に記載のフラッシュアナログ−デジタルコンバータ。
【請求項６】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
方法。
【請求項７】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、
前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、
前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段と
を有するシステム。
【請求項１】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチと、
前記コンパレータブロックを較正するよう構成される制御ロジックと
を有し、
前記制御ロジックは、
前記コンパレータブロックの１つを特定し、
前記スイッチに前記特定されたコンパレータブロックをフィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
フラッシュアナログ−デジタルコンバータ。
【請求項２】
各コンパレータブロックは、基準キャパシタに結合されるコンパレータを有する、
請求項１に記載のフラッシュアナログ−デジタルコンバータ。
【請求項３】
前記特定されたコンパレータブロックの現在の基準レベルを決定することは、
前記特定されたコンパレータブロックのコンパレータから該特定されたコンパレータブロックの基準キャパシタを切り離し、
前記コンパレータへの入力電圧を漸進的に増大又は低減し、前記コンパレータの出力ロジック値が変化する場合に第１の入力電圧を決定し、
前記特定されたコンパレータブロックの前記現在の基準レベルとして前記第１の入力電圧を割り当てる
ことを含む、請求項２に記載のフラッシュアナログ−デジタルコンバータ。
【請求項４】
前記特定されたコンパレータブロックの基準レベルは、前記基準キャパシタを充電することによって前記目標基準レベルへと調整される、
請求項２に記載のフラッシュアナログ−デジタルコンバータ。
【請求項５】
前記コンパレータブロックの１つを特定することは、
減衰コンパレータブロックのキューにアクセスし、
前記減衰コンパレータブロックのキューの先頭のコンパレータブロックを選択する
ことを含む、請求項１に記載のフラッシュアナログ−デジタルコンバータ。
【請求項６】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定し、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させ、
前記特定されたコンパレータブロックについて目標基準レベルを決定し、
前記特定されたコンパレータブロックについて現在の基準レベルを決定し、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する
方法。
【請求項７】
各コンパレータブロックが基準レベルを有し、アナログ入力を前記基準レベルと比較することによって前記アナログ入力をデジタル出力に変換するよう構成されるコンパレータブロックの配列の中から１つのコンパレータブロックを特定する手段と、
１度に前記コンパレータブロックの１つをフィードバックループに配置するよう構成されるスイッチに、前記特定されたコンパレータブロックを前記フィードバックループに配置させる手段と、
前記特定されたコンパレータブロックについて目標基準レベルを決定する手段と、
前記特定されたコンパレータブロックについて現在の基準レベルを決定する手段と、
前記現在の基準レベルが前記目標基準レベルと異なる場合、前記特定されたコンパレータブロックの基準レベルを前記目標基準レベルへと調整する手段と
を有するシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２２７９３０（Ｐ２０１２−２２７９３０Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−９４６９３（Ｐ２０１２−９４６９３）
【出願日】平成２４年４月１８日（２０１２．４．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年４月１８日（２０１２．４．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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