比較器及びこれを用いたアナログ−デジタル変換器
【課題】トランジスタのON抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部130と;逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部140と;クロック信号が第1レベルであれば第1及び第2のインバータの出力電位を第1または第2電源端子の電位にリセットする第1及び第2のスイッチと;第1レベルと第2レベル間を遷移するクロック信号を1つのゲート端子で受ける第1FinFETを含み、正相出力信号を反転させて逆相出力信号を出力する第1のインバータ110と;クロック信号を1つのゲート端子で受ける第1FinFETと同じ極性の第2FinFETを含み、逆相出力信号を反転させて正相出力信号を出力する第2のインバータ120と;を具備する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部130と;逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部140と;クロック信号が第1レベルであれば第1及び第2のインバータの出力電位を第1または第2電源端子の電位にリセットする第1及び第2のスイッチと;第1レベルと第2レベル間を遷移するクロック信号を1つのゲート端子で受ける第1FinFETを含み、正相出力信号を反転させて逆相出力信号を出力する第1のインバータ110と;クロック信号を1つのゲート端子で受ける第1FinFETと同じ極性の第2FinFETを含み、逆相出力信号を反転させて正相出力信号を出力する第2のインバータ120と;を具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力信号を基準信号と比較する比較器及びこれを用いたアナログ−デジタル変換器に関する。
【背景技術】
【0002】
一般に比較器、特にアナログ比較器はアナログ入力電圧を基準電圧と比較し、両電圧の大小関係に従って高(H)レベルまたは低(L)レベルのデジタル信号を出力するように構成される。一方、アナログ−デジタル変換器(以下、単にADCと称する)では、上記基準電圧を異ならせた複数の比較器を用いてアナログ入力電圧をデジタル信号に変換する。通常のADCでは、複数の異なる基準電圧を生成するための電圧生成回路が必要となる。
【0003】
比較器の一つの実現法として、2つのインバータの入出力を互いに接続した環状の回路を有するものが知られている。非特許文献1には、上記環状回路を有する比較器の1つとしてBuilt-in threshold型の比較器が記載されている。
【0004】
Built-in threshold型の比較器は、両インバータと電源またはグラウンド電源との間に、入力電圧及び基準電圧の大きさによって抵抗値が変化する可変抵抗部が設けられる。両インバータはリセットスイッチ及びON/OFFスイッチと呼ばれる、トランジスタを用いた2つのスイッチを備えている。リセットスイッチは、インバータ出力を電源またはグラウンド電源にリセットするために用いられる。ON/OFFスイッチは、インバータのNMOSトランジスタとPMOSトランジスタとの間に直列に挿入され、両者の接続を短絡または開放することにより、インバータの動作のON/OFFを制御するために用いられる。以下、可変抵抗部はインバータとグラウンド電源との間に設けられ、リセットスイッチはインバータ出力を電源電圧にリセットするものとして説明する。
【0005】
Built-in threshold型の比較器では、比較動作の前に出力のリセットが行われる。即ち、両インバータのリセットスイッチは共にONに設定され、これにより両インバータ出力は電源電圧と一致する。これによって、以前の比較結果の影響が次の比較結果に伝搬されるのを防ぐことができる。また、リセットスイッチがONとなる期間中は、ON/OFFスイッチはOFFに設定され、これによって貫通電流が抑制されることにより消費電力が低減される。
【0006】
上記リセットの終了後、比較動作が行われる。比較動作時にリセットスイッチはOFF、ON/OFFスイッチはONに夫々設定される。すると、両インバータの出力端子から可変抵抗部に電流が流れ、電圧降下が生じる。このとき、入力電圧と基準電圧の大きさによって両可変抵抗部の抵抗値が異なるため、両インバータ出力の電圧降下速度は異なる。これによって、一方のインバータ出力がHレベル、他方のインバータ出力がLレベルのラッチ状態になる。
【0007】
このようなBuilt-in threshold型の比較器を用いたADCでは、入力電圧を受けるトランジスタと基準電圧を受けるトランジスタのサイズ比を変えることにより、基準電圧をスケーリングできる。従って、基準電圧は1つでよく、通常のADCのように複数の基準電圧を生成する電圧生成回路を必要としない。
【非特許文献1】Thomas Byunghak Cho, and Paul R. Gray,"A 10 b, 20 Msample/s 35mW Pipeline A/D Converter", IEEE J. of Solid-State Circuits Vol. 30, No.3, Mar.1995.(図1)
【発明の開示】
【発明が解決しようとする課題】
【0008】
非特許文献1記載のBuilt-in threshold型の比較器では、ON/OFFスイッチのON抵抗によって動作スピードが低下する。ON/OFFスイッチに用いるトランジスタのサイズを大きくすればON抵抗を小さくできるが、サイズの増大に伴って寄生容量が増大する。寄生容量が増大すれば比較器の動作スピードは低下するため、ON/OFFスイッチのトランジスタサイズを大きくすることは、必ずしも動作スピードの改善に結びつかない。
【0009】
従って、本発明はトランジスタのON抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;前記クロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと;を具備する。
【0011】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子及び前記クロック信号を受ける第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子及び前記クロック信号を受ける第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;を具備する。
【0012】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子、及び第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;第1レベルと第2レベル間を遷移するクロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと;前記第2ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第3のスイッチと;前記第4ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第3ゲート端子のいずれか一方と接続させる第4のスイッチと;を具備する。
【0013】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子、及第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子、及び第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子、及び第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;前記第2ゲート端子及び第4ゲート端子をクロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第1のスイッチと;前記第6ゲート端子及び第8ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第5ゲート端子のいずれか一方と接続させる第4のスイッチと;を具備する。
【発明の効果】
【0014】
本発明によれば、トランジスタのON抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して、本発明の実施形態について説明する。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る比較器は、インバータ110、インバータ120、可変抵抗部130及び可変抵抗部140を有する。尚、図1では可変抵抗部130及び140はインバータ110及び120とグラウンド電源GNDの間に挿入されているが、インバータと電源VDDの間に挿入されてもよい。
【0016】
インバータ110及びインバータ120は同一構成のインバータであり、入力信号を反転して出力する。具体的には、例えば図2A、図2Bまたは図2Cのいずれかに示すインバータがインバータ110及びインバータ120として用いられる。ここで、図2A、図2B及び図2Cに示すインバータについて説明する。
【0017】
図2Aに示すインバータは、一般的なCMOSインバータにおいて、NMOSトランジスタに替えてNMOS型FinFETFN11を用い、インバータ出力端子OUT11と電源VDDとの間にクロック信号CKで制御されるリセットスイッチRS11を備えている。リセットスイッチRS11は、例えばクロック信号CKをゲート端子で受けるPMOSトランジスタである。図2Aのインバータは入力端子IN11に入力された信号を反転して出力端子OUT11より出力する。
【0018】
ここで、N(P)MOS型FinFETについて説明する。N(P)MOS型FinFETは第1及び第2ゲートを備えるダブル・ゲート・トランジスタであり、2つのゲートを独立に扱うことができる。従って、2つの異なる電源からの電圧を両ゲート端子に印加することが可能となる。
【0019】
図2Aに示すインバータにおいて、NMOS型FinFETFN11の第2ゲート端子にはクロック信号CKが入力される。ここで、NMOS型FinFETFN11の閾値電圧Vtは、クロック信号CKがLレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該NMOS型FinFETFN11が遮断領域となるように設定されている。即ち、NMOS型FinFETFN11の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがLレベルであればインバータの動作をOFF、Hレベルであればインバータの動作をONする。一方、リセットスイッチRS11は上記ON/OFFスイッチとは逆に、クロック信号CKがLレベルであればインバータ出力端子OUT11と電源を短絡して出力をリセットし、クロック信号CKがHレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0020】
図2Bに示すインバータは、一般的なCMOSインバータにおいて、PMOSトランジスタに替えてPMOS型FinFETFP11を用い、インバータ出力端子OUT12とグラウンド電源GNDとの間にクロック信号CKで制御されるリセットスイッチRS12を備えている。リセットスイッチRS12は、例えばクロック信号CKをゲート端子で受けるNMOSトランジスタである。図2Bのインバータは入力端子IN12に入力された信号を反転して出力端子OUT12より出力する。
【0021】
図2Bに示すインバータにおいて、PMOS型FinFETFP11の第2ゲート端子にはクロック信号CKが入力される。ここで、PMOS型FinFETFP11の閾値電圧Vtは、クロック信号CKがHレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該PMOS型FinFETFP11が遮断領域となるように設定されている。即ち、PMOS型FinFETFP11の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがHレベルであればインバータの動作をOFF、Lレベルであればインバータの動作をONする。一方、リセットスイッチRS12は上記ON/OFFスイッチとは逆に、クロック信号CKがHレベルであればインバータ出力端子OUT12とグラウンド電源GNDを短絡して出力をリセットし、クロック信号CKがLレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0022】
図2Cに示すインバータは、一般的なCMOSインバータにおいて、NMOSトランジスタ及びPMOSトランジスタに替えてNMOS型FinFETFN12及びPMOS型FinFETFP12を用い、インバータ出力端子OUT13と電源VDDとの間にクロック信号CKで制御されるリセットスイッチRS13を備えている。リセットスイッチRS13は、例えばクロック信号CKをゲート端子で受けるPMOSトランジスタである。図2Cのインバータは入力端子IN13に入力された信号を反転して出力端子OUT13より出力する。
【0023】
図2Cに示すインバータにおいて、NMOS型FinFETFN12の第2ゲート端子にはクロック信号CKが入力される。ここで、NMOS型FinFETFN12の閾値電圧Vtは、クロック信号CKがLレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該NMOS型FinFETFN12が遮断領域となるように設定されている。即ち、NMOS型FinFETFN12の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがLレベルであればインバータの動作をOFF、Hレベルであればインバータの動作をONする。一方、リセットスイッチRS13は上記ON/OFFスイッチとは逆に、クロック信号CKがLレベルであればインバータ出力端子OUT13と電源を短絡して出力をリセットし、クロック信号CKがHレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0024】
また、図2Cに示すインバータにおいて、リセットスイッチRS13をインバータ出力端子OUT13と電源VDDの間に設けたが、インバータ出力端子OUT13とグラウンド電源GNDの間に設けてもよい。この場合、クロック信号CKは、PMOS型FinFETFP12の第2ゲート端子に入力されるようにして、当該第2ゲート端子をON/OFFスイッチとして機能させる。即ち、クロック信号CKがHレベルであればON/OFFスイッチはOFFかつリセットスイッチRS13はONとなり、LレベルであればON/OFFスイッチはONかつリセットスイッチRS13はOFFとなるように、PMOS型FinFETFP12及びリセットスイッチRS13として用いるNMOSトランジスタの閾値電圧Vtを設定する。
【0025】
可変抵抗部130及び140は2つの制御端子を有し、両制御端子に印加される電圧に応じて抵抗値が変化する。可変抵抗部130及び140はトランジスタで構成することにより、回路面積を小さくできる。具体的には、例えば図3A、図3B、図3Cまたは図3Dのいずれかに示す可変抵抗を可変抵抗部130及び140として用いることができる。
【0026】
図3Aに示す可変抵抗部は、線形領域で動作する2つのNMOSトランジスタVR11及びVR12を並列に接続して構成され、両トランジスタVR11及びVR12のゲート端子を上記制御端子としている。制御端子には、入力電圧Vinまたは基準電圧Vrefのいずれかが夫々印加される。即ち、可変抵抗部130の制御端子には第1入力電圧Vin+及び第2基準電圧Vref-が印加され、可変抵抗部140の制御端子には第1基準電圧Vref+及び第2入力電圧Vin-が印加される。図3Bに示す可変抵抗部は、上記図3Aに示す可変抵抗部において、NMOSトランジスタVR11及びVR12をPMOSトランジスタVR13及びVR14に置き換えたものである。尚、図3Aに示す可変抵抗部はインバータとグラウンド電源GNDとの間に挿入され、図3Bに示す可変抵抗部はインバータと電源VDDとの間に挿入される。
【0027】
図3C及び図3Dに示す可変抵抗部は、図3A及び図3Bに示す可変抵抗部において、NMOSトランジスタVR11及びVR12またはPMOSトランジスタVR13及びVR14を夫々NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18に夫々置き換えたものであり、NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18の第2ゲート端子にはクロック信号CKが入力される。図3C及び図3Dに示す可変抵抗部の動作原理は、前述した図3A及び図3Bに示す可変抵抗部と基本的に同じであって、NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18を線形領域で動作させる。前述した図3A及び図3Bに示す可変抵抗部と異なり、図3C及び図3Dに示す可変抵抗部は、第2ゲート端子に入力されるクロック信号CKのレベルに応じて動作をON/OFFする。即ち、上記可変抵抗部のON/OFFを、インバータ中のON/OFFスイッチのON/OFFと同期させることにより、インバータからのリーク電流を制限することができる。より具体的には、インバータ中のON/OFFスイッチとしてNMOS型FinFETを用いる場合はこれと同様の閾値電圧Vtを持つNMOS型FinFETVR15及びVR16で図3Cに示す可変抵抗部を構成し、PMOS型FinFETを用いる場合はこれと同様の閾値電圧Vtを持つPMOS型FinFETVR17及びVR18で図3Dに示す可変抵抗部を構成する。尚、図3Cに示す可変抵抗部はインバータとグラウンド電源GNDの間に挿入され、図3Dに示す可変抵抗部はインバータと電源VDDの間に挿入される。
【0028】
以上説明したように、本実施形態に係る比較器は、図1に示す比較器においてインバータを図2A、図2Bまたは図2Cのいずれか、可変抵抗部を図3A、図3B、図3Cまたは図3Dのいずれかから選択して適用することにより実現できる。以下、本実施形態に係る比較器の例について、図4及び図5を用いて説明する。
【0029】
図4に示す比較器では、インバータ210及び220として図2Aに示すインバータ、可変抵抗部230及び240として図3Aに示す可変抵抗部を夫々用いている。図4に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ210及び220内のリセットスイッチRS210及びRS220がON、ON/OFFスイッチがOFFとなる。従って、インバータ210及び220の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN210及びFN220が遮断領域であるため抑えられる。続いてHレベルのクロック信号CKが入力されると、インバータ210及び220内のリセットスイッチRS210及びRS220がOFF、ON/OFFスイッチがONとなる。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部230及び240は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図4に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0030】
図5に示す比較器では、インバータ310及び320として図2Bに示すインバータ、可変抵抗部330及び340として図3Aに示す可変抵抗部を夫々用いている。図5に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Hレベルのクロック信号CKが入力されると、インバータ310及び320内のリセットスイッチRS310及びRS320がON、ON/OFFスイッチがOFFとなる。従って、インバータ310及び320の出力電圧Vout+及びVout-が共にグラウンド電源GNDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はPMOS型FinFETFP310及びFP320が遮断領域であるため抑えられる。続いてLレベルのクロック信号CKが入力されると、インバータ310及び320内のリセットスイッチRS310及びRS320がOFF、ON/OFFスイッチがONとなる。すると、グラウンド電源GNDにリセットされていた出力電圧Vout+及びVout-が上昇し始める。このとき、可変抵抗部330及び340は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧上昇速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図5に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0031】
以上説明したように、本実施形態に係る比較器では、CMOSインバータを構成するMOSトランジスタのうち少なくとも1つをFinFETに替え、第2ゲート端子をON/OFFスイッチとして機能させている。従って、本実施形態に係る比較器によれば、ON/OFFスイッチをインバータと可変抵抗の間に直列に挿入する場合に比べて、ON抵抗による比較器の動作スピードの低下を抑えることができる。
【0032】
(第2の実施形態)
本発明の第2の実施形態に係る比較器では、図6に示すインバータが用いられる。図6に示すインバータはNMOS型FinFETFN21及びPMOS型FinFETFP21で構成され、両FinFETFN21及びFP21の第1ゲート端子(入力端子IN21)でインバータ入力信号を受け、両FinFETFN21及びFP21のドレイン端子(出力端子OUT21)より反転出力を取り出す。両FinFETFN21及びFP21の第2ゲート端子にはクロック信号CKが入力され、両FinFETFN21及びFP21は一方がリセットスイッチ、他方がON/OFFスイッチとして機能する。各FinFETへのリセットスイッチまたはON/OFFスイッチの割り当ては、閾値電圧Vtを以下に説明するように設定することで実現される。
【0033】
まず、PMOS型FinFETFP21をリセットスイッチ、NMOS型FinFETFN21をON/OFFスイッチとして機能させる場合の閾値電圧Vtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号CKがLレベルでPMOS型FinFETFP21がON、NMOS型FinFETFN21がOFFとなるように閾値電圧Vtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号CKがLレベルのときにリセット動作、Hレベルのときに比較動作を行う。
【0034】
次に、NMOS型FinFETFN21をリセットスイッチ、PMOS型FinFETFP21をON/OFFスイッチとして機能させる場合の閾値電圧Vtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号CKがHレベルでNMOS型FinFETFN21がON、PMOS型FinFETFP21がOFFとなるように閾値電圧Vtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号CKがHレベルのときにリセット動作、Lレベルのときに比較動作を行う。
【0035】
以下、本実施形態に係る比較器の例について、図7を用いて説明する。
図7に示す比較器では、インバータ410及び420として図6に示すインバータ、可変抵抗部430及び440として図3Cに示す可変抵抗部を夫々用いている。インバータ410及び420においてPMOS型FinFETFP410及びFP420がリセットスイッチ、NMOS型FinFETFN410及びFN420がON/OFFスイッチとして機能する。図7に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ410及び420内のリセットスイッチがON、ON/OFFスイッチがOFFとなる。従って、インバータ410及び420の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN410及びFN420が遮断領域であるため抑えられる。また、可変抵抗部430及び440も上記ON/OFFスイッチに連動してOFFとなり、インバータ410及び420からのリーク電流を制限する。
【0036】
続いてHレベルのクロック信号CKが入力されると、インバータ410及び420内のリセットスイッチがOFF、ON/OFFスイッチがONとなる。また、可変抵抗部430及び440もON/OFFスイッチに連動してONとなる。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部430及び440は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図7に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0037】
以上説明したように、本実施形態に係る比較器では、NMOS型FinFET及びPMOS型FinFETで構成されるインバータを用いており、これらの第2ゲート端子にクロック信号を入力してリセットスイッチまたはON/OFFスイッチとして機能させている。従って、本実施形態に係る比較器によれば、前述した第1の実施形態に係る比較器を構成するインバータからリセットスイッチのためのトランジスタが不要となり、トランジスタ使用数が低減して寄生容量による比較器の動作スピードの低下を抑えることができる。
【0038】
(第3の実施形態)
本発明の第3の実施形態に係る比較器では、図8A、図8B、図8C、図8Dまたは図8Eに示すインバータが用いられる。以下、図8A、図8B、図8C、図8D及び図8Eを用いて本実施形態に係る比較器で用いられるインバータについて説明する。
【0039】
図8Aに示すインバータは、前述した図2Aのインバータにおいて、NMOS型FinFETFN11の第2ゲート端子の接続を変更したものであり、入力端子IN31に入力された信号を反転して出力端子OUT31より出力する。図8Aのインバータ中のNMOS型FinFETFN31の第2ゲート端子は、クロック制御されるスイッチSW31を介してインバータ入力端子IN31またはグラウンド電源GNDのいずれか一方に接続される。このスイッチSW31は、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN31とを接続する。
【0040】
従って、図8Aに示すインバータは、クロック信号CKがLレベルのときには、リセットスイッチRS31がONとなりインバータ出力は電源VDDにリセットされ、NMOS型FinFETFN31は第2ゲート端子がスイッチSW31を介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがHレベルのときには、リセットスイッチRS31がOFFとなり、NMOS型FinFETFN31は第2ゲート端子がインバータ入力端子IN31に接続されてドレイン電流が流れる。従って、図8Aに示すインバータによれば、図2Aのインバータに比べて2倍の電流駆動力が得られる。
【0041】
図8Bに示すインバータは、前述した図2Bのインバータにおいて、PMOS型FinFETFP11の第2ゲート端子の接続を変更したものであり、入力端子IN32に入力された信号を反転して出力端子OUT32より出力する。図8Bのインバータ中のPMOS型FinFETFP32の第2ゲート端子は、クロック制御されるスイッチSW32を介してインバータ入力端子IN32または電源VDDのいずれか一方に接続される。このスイッチSW32は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN32とを接続する。
【0042】
従って、図8Bに示すインバータは、クロック信号CKがHレベルのときには、リセットスイッチRS32がONとなりインバータ出力はグラウンド電源GNDにリセットされ、PMOS型FinFETFP32は第2ゲート端子がスイッチSW32を介して電源VDDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがLレベルのときには、リセットスイッチRS32がOFFとなり、PMOS型FinFETFP32は第2ゲート端子がインバータ入力端子IN32に接続されてドレイン電流が流れる。従って、図8Bに示すインバータによれば、図2Bのインバータに比べて2倍の電流駆動力が得られる。
【0043】
図8Cに示すインバータは、前述した図2Cのインバータにおいて、NMOS型FinFETFN12及びPMOS型FinFETFP12の第2ゲート端子の接続を変更したものであり、入力端子IN33に入力された信号を反転して出力端子OUT33より出力する。図8Cのインバータ中のNMOS型FinFETFN33の第2ゲート端子は、クロック制御されるスイッチSW33を介してインバータ入力端子IN33またはグラウンド電源GNDのいずれか一方に接続される。このスイッチは、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN33とを接続する。また、PMOS型FinFETFP33の第2ゲート端子は、クロック制御されるスイッチSW34を介してインバータ入力端子IN33または電源VDDのいずれか一方に接続される。このスイッチSW34は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN33とを接続する。
【0044】
従って、図8Cに示すインバータは、クロック信号CKがLレベルのときには、リセットスイッチRS33がONとなりインバータ出力は電源VDDにリセットされ、NMOS型FinFETFN33は第2ゲート端子がスイッチを介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。また、PMOS型FinFETFP33の第2ゲート端子はスイッチSW34を介して電源VDDに接続されている。一方、クロック信号CKがHレベルのときには、リセットスイッチRS33がOFFとなり、NMOS型FinFETFN33は第2ゲート端子がインバータ入力端子IN33に接続されてドレイン電流が流れる。また、PMOS型FinFETFP33も第2ゲート端子がインバータ入力端子IN33に接続されてドレイン電流が流れる。従って、図8Cに示すインバータによれば、図2Cのインバータに比べて2倍の電流駆動力が得られる。
【0045】
図8D及び図8Eに示すインバータは、前述した図6のインバータにおいて、NMOS型FinFETFN21及びPMOS型FinFETFP21の第2ゲート端子の接続を変更したものである。図8Dのインバータ中のNMOS型FinFETFN34及びPMOS型FinFETFP34の第2ゲート端子は、クロック制御されるスイッチSW35を介してインバータ入力端子IN34またはグラウンド電源GNDのいずれか一方に接続される。このスイッチSW35は、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN34とを接続する。図8Dのインバータは、入力端子IN34に入力された信号を反転して出力端子OUT34より出力する
従って、図8Dのインバータは、クロック信号CKがLレベルのときにはPMOS型FinFETFP34によってインバータ出力が電源VDDにリセットされ、NMOS型FinFETFN34は第2ゲート端子がスイッチSW35を介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがHレベルのときには、NMOS型FinFETFN34及びPMOS型FinFETFP34の第2ゲート端子がインバータ入力端子IN34に接続されてドレイン電流が流れる。
【0046】
図8Eのインバータ中のNMOS型FinFETFN35及びPMOS型FinFETFP35の第2ゲート端子は、クロック制御されるスイッチSW36を介してインバータ入力端子IN35または電源VDDのいずれか一方に接続される。このスイッチSW36は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN35とを接続する。図8Eのインバータは、入力端子IN35に入力された信号を反転して出力端子OUT35より出力する
従って、図8Eのインバータは、クロック信号CKがHレベルのときにはNMOS型FinFETFN35によってインバータ出力がグラウンド電源GNDにリセットされ、PMOS型FinFETFP35は第2ゲート端子がスイッチSW36を介して電源VDDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがLレベルのときには、NMOS型FinFETFN35及びPMOS型FinFETFP35の第2ゲート端子がインバータ入力端子IN35に接続されてドレイン電流が流れる。従って、図8D及び図8Eに示すインバータによれば、図6のインバータに比べて2倍の電流駆動力が得られる。
【0047】
以下、本実施形態に係る比較器の例について、図9を用いて説明する。
図9に示す比較器では、インバータ510及び520として図8Aに示すインバータ、可変抵抗部530及び540として図3Aに示す可変抵抗部を夫々用いている。図10に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ510及び520内のリセットスイッチRS510及びRS520がONとなり、NMOS型FinFETFN510及びFN520は第2ゲート端子にグラウンド電源GNDが接続されて遮断領域となる。従って、インバータ510及び520の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN510及びFN520が遮断領域であるため抑えられる。
【0048】
続いてHレベルのクロック信号CKが入力されると、インバータ510及び520内のリセットスイッチRS510及びRS520がOFFとなり、NMOS型FinFETFN510及びFN520は第2ゲート端子にインバータ入力が接続されダブル・ゲート・トランジスタとして動作する。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部530及び540は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図9に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0049】
以上説明したように、本実施形態に係る比較器では比較動作を行う際に、インバータを構成するFinFETの第2ゲート端子と第1ゲート端子を接続し、ダブル・ゲート・トランジスタとして動作させている。従って、本実施形態に係る比較器によれば、FinFETの第2ゲート端子を当該FinFETのON/OFFの制御のために主として利用する第1または第2の実施形態に比べて2倍の電流駆動力が得られる。
【0050】
(第4の実施形態)
本発明の第4の実施形態に係るADCは、前述した第1乃至第3の実施形態のいずれかに係る比較器を複数用いて構成される。本実施形態に係るADCは、例えばパイプラインADCであり、図10に示すように、サンプルホールド(S/H)回路610、エラー訂正ブロック620及び縦列接続された複数段の変換ステージ600を有する。
【0051】
図10に示すADCでは、S/H回路610によってサンプルホールドされたアナログ入力信号が複数段の変換ステージ600に入力され、変換ステージ600のから出力されるデジタル信号がエラー訂正ブロック620でエラー訂正されかつ合成されることによって、デジタル出力信号が取り出される。
【0052】
各変換ステージ600は、比較器601及び乗算型デジタル−アナログ変換器(MDAC)602を含み、比較器601で入力信号と基準信号の比較を行い、比較結果として1ビットのデジタル信号が出力される。これら1ビットのデジタル信号がエラー訂正ブロック620により合成されることによって、デジタル出力信号が取り出される。
【0053】
このようなパイプラインADCは広く知られており、本実施形態では変換ステージ600に比較器601として前述した第1乃至第3の実施形態のいずれかに係る比較器が使用される。従って、本実施形態に係るADCによれば、複数の異なる基準電圧を生成するための回路は不要であり、また、比較器の動作スピードの低下も抑制されるため、高速なAD変換が可能となる。即ち、従来は比較器の動作スピードによってAD変換の速度が制限されていた構成であっても、本実施形態に係るADCによれば高速動作が可能となる。
【0054】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【0055】
その一例として例えば、各実施形態で説明した比較器について、トランジスタの極性を逆にしても同様の効果を得られる。また、可変抵抗器としてMOSトランジスタ対またはFinFET対で構成しているが、これらを1つのMOSトランジスタまたはFinFETで構成し、ゲート端子にて単相の入力信号及び基準信号を受けるようにしてもよい。
【0056】
その他、本発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【0057】
【図1】第1の実施形態に係る比較器を示すブロック図。
【図2A】図1に示すインバータの一例を示す回路図。
【図2B】図1に示すインバータの一例を示す回路図。
【図2C】図1に示すインバータの一例を示す回路図。
【図3A】図1に示す可変抵抗部の一例を示す回路図。
【図3B】図1に示す可変抵抗部の一例を示す回路図。
【図3C】図1に示す可変抵抗部の一例を示す回路図。
【図3D】図1に示す可変抵抗部の一例を示す回路図。
【図4】図1に示す比較器の一例を示す回路図。
【図5】図1に示す比較器の一例を示す回路図。
【図6】第2の実施形態に係る比較器に用いられるインバータを示す回路図。
【図7】第2の実施形態に係る比較器の一例を示す回路図。
【図8A】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8B】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8C】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8D】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8E】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図9】第3の実施形態に係る比較器の一例を示す回路図。
【図10】第4の実施形態に係るA/D変換器を示すブロック図。
【符号の説明】
【0058】
110・・・インバータ
120・・・インバータ
130・・・可変抵抗部
140・・・可変抵抗部
210・・・インバータ
220・・・インバータ
230・・・可変抵抗部
240・・・可変抵抗部
310・・・インバータ
320・・・インバータ
330・・・可変抵抗部
340・・・可変抵抗部
410・・・インバータ
420・・・インバータ
430・・・可変抵抗部
440・・・可変抵抗部
510・・・インバータ
520・・・インバータ
530・・・可変抵抗部
540・・・可変抵抗部
【技術分野】
【0001】
本発明は、入力信号を基準信号と比較する比較器及びこれを用いたアナログ−デジタル変換器に関する。
【背景技術】
【0002】
一般に比較器、特にアナログ比較器はアナログ入力電圧を基準電圧と比較し、両電圧の大小関係に従って高(H)レベルまたは低(L)レベルのデジタル信号を出力するように構成される。一方、アナログ−デジタル変換器(以下、単にADCと称する)では、上記基準電圧を異ならせた複数の比較器を用いてアナログ入力電圧をデジタル信号に変換する。通常のADCでは、複数の異なる基準電圧を生成するための電圧生成回路が必要となる。
【0003】
比較器の一つの実現法として、2つのインバータの入出力を互いに接続した環状の回路を有するものが知られている。非特許文献1には、上記環状回路を有する比較器の1つとしてBuilt-in threshold型の比較器が記載されている。
【0004】
Built-in threshold型の比較器は、両インバータと電源またはグラウンド電源との間に、入力電圧及び基準電圧の大きさによって抵抗値が変化する可変抵抗部が設けられる。両インバータはリセットスイッチ及びON/OFFスイッチと呼ばれる、トランジスタを用いた2つのスイッチを備えている。リセットスイッチは、インバータ出力を電源またはグラウンド電源にリセットするために用いられる。ON/OFFスイッチは、インバータのNMOSトランジスタとPMOSトランジスタとの間に直列に挿入され、両者の接続を短絡または開放することにより、インバータの動作のON/OFFを制御するために用いられる。以下、可変抵抗部はインバータとグラウンド電源との間に設けられ、リセットスイッチはインバータ出力を電源電圧にリセットするものとして説明する。
【0005】
Built-in threshold型の比較器では、比較動作の前に出力のリセットが行われる。即ち、両インバータのリセットスイッチは共にONに設定され、これにより両インバータ出力は電源電圧と一致する。これによって、以前の比較結果の影響が次の比較結果に伝搬されるのを防ぐことができる。また、リセットスイッチがONとなる期間中は、ON/OFFスイッチはOFFに設定され、これによって貫通電流が抑制されることにより消費電力が低減される。
【0006】
上記リセットの終了後、比較動作が行われる。比較動作時にリセットスイッチはOFF、ON/OFFスイッチはONに夫々設定される。すると、両インバータの出力端子から可変抵抗部に電流が流れ、電圧降下が生じる。このとき、入力電圧と基準電圧の大きさによって両可変抵抗部の抵抗値が異なるため、両インバータ出力の電圧降下速度は異なる。これによって、一方のインバータ出力がHレベル、他方のインバータ出力がLレベルのラッチ状態になる。
【0007】
このようなBuilt-in threshold型の比較器を用いたADCでは、入力電圧を受けるトランジスタと基準電圧を受けるトランジスタのサイズ比を変えることにより、基準電圧をスケーリングできる。従って、基準電圧は1つでよく、通常のADCのように複数の基準電圧を生成する電圧生成回路を必要としない。
【非特許文献1】Thomas Byunghak Cho, and Paul R. Gray,"A 10 b, 20 Msample/s 35mW Pipeline A/D Converter", IEEE J. of Solid-State Circuits Vol. 30, No.3, Mar.1995.(図1)
【発明の開示】
【発明が解決しようとする課題】
【0008】
非特許文献1記載のBuilt-in threshold型の比較器では、ON/OFFスイッチのON抵抗によって動作スピードが低下する。ON/OFFスイッチに用いるトランジスタのサイズを大きくすればON抵抗を小さくできるが、サイズの増大に伴って寄生容量が増大する。寄生容量が増大すれば比較器の動作スピードは低下するため、ON/OFFスイッチのトランジスタサイズを大きくすることは、必ずしも動作スピードの改善に結びつかない。
【0009】
従って、本発明はトランジスタのON抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;前記クロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと;を具備する。
【0011】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子及び前記クロック信号を受ける第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子及び前記クロック信号を受ける第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;を具備する。
【0012】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子、及び第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;第1レベルと第2レベル間を遷移するクロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと;前記第2ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第3のスイッチと;前記第4ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第3ゲート端子のいずれか一方と接続させる第4のスイッチと;を具備する。
【0013】
本発明の他の態様に係る比較器は、第1及び第2電源端子と;一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と;一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と;前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子、及第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと;前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子、及び第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子、及び第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと;前記第2ゲート端子及び第4ゲート端子をクロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第1のスイッチと;前記第6ゲート端子及び第8ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第5ゲート端子のいずれか一方と接続させる第4のスイッチと;を具備する。
【発明の効果】
【0014】
本発明によれば、トランジスタのON抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供できる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照して、本発明の実施形態について説明する。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る比較器は、インバータ110、インバータ120、可変抵抗部130及び可変抵抗部140を有する。尚、図1では可変抵抗部130及び140はインバータ110及び120とグラウンド電源GNDの間に挿入されているが、インバータと電源VDDの間に挿入されてもよい。
【0016】
インバータ110及びインバータ120は同一構成のインバータであり、入力信号を反転して出力する。具体的には、例えば図2A、図2Bまたは図2Cのいずれかに示すインバータがインバータ110及びインバータ120として用いられる。ここで、図2A、図2B及び図2Cに示すインバータについて説明する。
【0017】
図2Aに示すインバータは、一般的なCMOSインバータにおいて、NMOSトランジスタに替えてNMOS型FinFETFN11を用い、インバータ出力端子OUT11と電源VDDとの間にクロック信号CKで制御されるリセットスイッチRS11を備えている。リセットスイッチRS11は、例えばクロック信号CKをゲート端子で受けるPMOSトランジスタである。図2Aのインバータは入力端子IN11に入力された信号を反転して出力端子OUT11より出力する。
【0018】
ここで、N(P)MOS型FinFETについて説明する。N(P)MOS型FinFETは第1及び第2ゲートを備えるダブル・ゲート・トランジスタであり、2つのゲートを独立に扱うことができる。従って、2つの異なる電源からの電圧を両ゲート端子に印加することが可能となる。
【0019】
図2Aに示すインバータにおいて、NMOS型FinFETFN11の第2ゲート端子にはクロック信号CKが入力される。ここで、NMOS型FinFETFN11の閾値電圧Vtは、クロック信号CKがLレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該NMOS型FinFETFN11が遮断領域となるように設定されている。即ち、NMOS型FinFETFN11の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがLレベルであればインバータの動作をOFF、Hレベルであればインバータの動作をONする。一方、リセットスイッチRS11は上記ON/OFFスイッチとは逆に、クロック信号CKがLレベルであればインバータ出力端子OUT11と電源を短絡して出力をリセットし、クロック信号CKがHレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0020】
図2Bに示すインバータは、一般的なCMOSインバータにおいて、PMOSトランジスタに替えてPMOS型FinFETFP11を用い、インバータ出力端子OUT12とグラウンド電源GNDとの間にクロック信号CKで制御されるリセットスイッチRS12を備えている。リセットスイッチRS12は、例えばクロック信号CKをゲート端子で受けるNMOSトランジスタである。図2Bのインバータは入力端子IN12に入力された信号を反転して出力端子OUT12より出力する。
【0021】
図2Bに示すインバータにおいて、PMOS型FinFETFP11の第2ゲート端子にはクロック信号CKが入力される。ここで、PMOS型FinFETFP11の閾値電圧Vtは、クロック信号CKがHレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該PMOS型FinFETFP11が遮断領域となるように設定されている。即ち、PMOS型FinFETFP11の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがHレベルであればインバータの動作をOFF、Lレベルであればインバータの動作をONする。一方、リセットスイッチRS12は上記ON/OFFスイッチとは逆に、クロック信号CKがHレベルであればインバータ出力端子OUT12とグラウンド電源GNDを短絡して出力をリセットし、クロック信号CKがLレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0022】
図2Cに示すインバータは、一般的なCMOSインバータにおいて、NMOSトランジスタ及びPMOSトランジスタに替えてNMOS型FinFETFN12及びPMOS型FinFETFP12を用い、インバータ出力端子OUT13と電源VDDとの間にクロック信号CKで制御されるリセットスイッチRS13を備えている。リセットスイッチRS13は、例えばクロック信号CKをゲート端子で受けるPMOSトランジスタである。図2Cのインバータは入力端子IN13に入力された信号を反転して出力端子OUT13より出力する。
【0023】
図2Cに示すインバータにおいて、NMOS型FinFETFN12の第2ゲート端子にはクロック信号CKが入力される。ここで、NMOS型FinFETFN12の閾値電圧Vtは、クロック信号CKがLレベルのときに、第1ゲート端子に入力される電圧の高低に係わらず当該NMOS型FinFETFN12が遮断領域となるように設定されている。即ち、NMOS型FinFETFN12の第2ゲート端子は、いわゆるON/OFFスイッチとして動作し、クロック信号CKがLレベルであればインバータの動作をOFF、Hレベルであればインバータの動作をONする。一方、リセットスイッチRS13は上記ON/OFFスイッチとは逆に、クロック信号CKがLレベルであればインバータ出力端子OUT13と電源を短絡して出力をリセットし、クロック信号CKがHレベルであれば両者の接続を開放する。即ち、両スイッチは一方がONのときに他方がOFFとなるよう相補的に動作し、貫通電流を抑制している。
【0024】
また、図2Cに示すインバータにおいて、リセットスイッチRS13をインバータ出力端子OUT13と電源VDDの間に設けたが、インバータ出力端子OUT13とグラウンド電源GNDの間に設けてもよい。この場合、クロック信号CKは、PMOS型FinFETFP12の第2ゲート端子に入力されるようにして、当該第2ゲート端子をON/OFFスイッチとして機能させる。即ち、クロック信号CKがHレベルであればON/OFFスイッチはOFFかつリセットスイッチRS13はONとなり、LレベルであればON/OFFスイッチはONかつリセットスイッチRS13はOFFとなるように、PMOS型FinFETFP12及びリセットスイッチRS13として用いるNMOSトランジスタの閾値電圧Vtを設定する。
【0025】
可変抵抗部130及び140は2つの制御端子を有し、両制御端子に印加される電圧に応じて抵抗値が変化する。可変抵抗部130及び140はトランジスタで構成することにより、回路面積を小さくできる。具体的には、例えば図3A、図3B、図3Cまたは図3Dのいずれかに示す可変抵抗を可変抵抗部130及び140として用いることができる。
【0026】
図3Aに示す可変抵抗部は、線形領域で動作する2つのNMOSトランジスタVR11及びVR12を並列に接続して構成され、両トランジスタVR11及びVR12のゲート端子を上記制御端子としている。制御端子には、入力電圧Vinまたは基準電圧Vrefのいずれかが夫々印加される。即ち、可変抵抗部130の制御端子には第1入力電圧Vin+及び第2基準電圧Vref-が印加され、可変抵抗部140の制御端子には第1基準電圧Vref+及び第2入力電圧Vin-が印加される。図3Bに示す可変抵抗部は、上記図3Aに示す可変抵抗部において、NMOSトランジスタVR11及びVR12をPMOSトランジスタVR13及びVR14に置き換えたものである。尚、図3Aに示す可変抵抗部はインバータとグラウンド電源GNDとの間に挿入され、図3Bに示す可変抵抗部はインバータと電源VDDとの間に挿入される。
【0027】
図3C及び図3Dに示す可変抵抗部は、図3A及び図3Bに示す可変抵抗部において、NMOSトランジスタVR11及びVR12またはPMOSトランジスタVR13及びVR14を夫々NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18に夫々置き換えたものであり、NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18の第2ゲート端子にはクロック信号CKが入力される。図3C及び図3Dに示す可変抵抗部の動作原理は、前述した図3A及び図3Bに示す可変抵抗部と基本的に同じであって、NMOS型FinFETVR15及びVR16またはPMOS型FinFETVR17及びVR18を線形領域で動作させる。前述した図3A及び図3Bに示す可変抵抗部と異なり、図3C及び図3Dに示す可変抵抗部は、第2ゲート端子に入力されるクロック信号CKのレベルに応じて動作をON/OFFする。即ち、上記可変抵抗部のON/OFFを、インバータ中のON/OFFスイッチのON/OFFと同期させることにより、インバータからのリーク電流を制限することができる。より具体的には、インバータ中のON/OFFスイッチとしてNMOS型FinFETを用いる場合はこれと同様の閾値電圧Vtを持つNMOS型FinFETVR15及びVR16で図3Cに示す可変抵抗部を構成し、PMOS型FinFETを用いる場合はこれと同様の閾値電圧Vtを持つPMOS型FinFETVR17及びVR18で図3Dに示す可変抵抗部を構成する。尚、図3Cに示す可変抵抗部はインバータとグラウンド電源GNDの間に挿入され、図3Dに示す可変抵抗部はインバータと電源VDDの間に挿入される。
【0028】
以上説明したように、本実施形態に係る比較器は、図1に示す比較器においてインバータを図2A、図2Bまたは図2Cのいずれか、可変抵抗部を図3A、図3B、図3Cまたは図3Dのいずれかから選択して適用することにより実現できる。以下、本実施形態に係る比較器の例について、図4及び図5を用いて説明する。
【0029】
図4に示す比較器では、インバータ210及び220として図2Aに示すインバータ、可変抵抗部230及び240として図3Aに示す可変抵抗部を夫々用いている。図4に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ210及び220内のリセットスイッチRS210及びRS220がON、ON/OFFスイッチがOFFとなる。従って、インバータ210及び220の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN210及びFN220が遮断領域であるため抑えられる。続いてHレベルのクロック信号CKが入力されると、インバータ210及び220内のリセットスイッチRS210及びRS220がOFF、ON/OFFスイッチがONとなる。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部230及び240は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図4に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0030】
図5に示す比較器では、インバータ310及び320として図2Bに示すインバータ、可変抵抗部330及び340として図3Aに示す可変抵抗部を夫々用いている。図5に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Hレベルのクロック信号CKが入力されると、インバータ310及び320内のリセットスイッチRS310及びRS320がON、ON/OFFスイッチがOFFとなる。従って、インバータ310及び320の出力電圧Vout+及びVout-が共にグラウンド電源GNDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はPMOS型FinFETFP310及びFP320が遮断領域であるため抑えられる。続いてLレベルのクロック信号CKが入力されると、インバータ310及び320内のリセットスイッチRS310及びRS320がOFF、ON/OFFスイッチがONとなる。すると、グラウンド電源GNDにリセットされていた出力電圧Vout+及びVout-が上昇し始める。このとき、可変抵抗部330及び340は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧上昇速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図5に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0031】
以上説明したように、本実施形態に係る比較器では、CMOSインバータを構成するMOSトランジスタのうち少なくとも1つをFinFETに替え、第2ゲート端子をON/OFFスイッチとして機能させている。従って、本実施形態に係る比較器によれば、ON/OFFスイッチをインバータと可変抵抗の間に直列に挿入する場合に比べて、ON抵抗による比較器の動作スピードの低下を抑えることができる。
【0032】
(第2の実施形態)
本発明の第2の実施形態に係る比較器では、図6に示すインバータが用いられる。図6に示すインバータはNMOS型FinFETFN21及びPMOS型FinFETFP21で構成され、両FinFETFN21及びFP21の第1ゲート端子(入力端子IN21)でインバータ入力信号を受け、両FinFETFN21及びFP21のドレイン端子(出力端子OUT21)より反転出力を取り出す。両FinFETFN21及びFP21の第2ゲート端子にはクロック信号CKが入力され、両FinFETFN21及びFP21は一方がリセットスイッチ、他方がON/OFFスイッチとして機能する。各FinFETへのリセットスイッチまたはON/OFFスイッチの割り当ては、閾値電圧Vtを以下に説明するように設定することで実現される。
【0033】
まず、PMOS型FinFETFP21をリセットスイッチ、NMOS型FinFETFN21をON/OFFスイッチとして機能させる場合の閾値電圧Vtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号CKがLレベルでPMOS型FinFETFP21がON、NMOS型FinFETFN21がOFFとなるように閾値電圧Vtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号CKがLレベルのときにリセット動作、Hレベルのときに比較動作を行う。
【0034】
次に、NMOS型FinFETFN21をリセットスイッチ、PMOS型FinFETFP21をON/OFFスイッチとして機能させる場合の閾値電圧Vtの設定について説明する。このようにスイッチ機能を割り当てるには、クロック信号CKがHレベルでNMOS型FinFETFN21がON、PMOS型FinFETFP21がOFFとなるように閾値電圧Vtを設定する。即ち、このようにスイッチが割り当てられたインバータを用いる比較器は、クロック信号CKがHレベルのときにリセット動作、Lレベルのときに比較動作を行う。
【0035】
以下、本実施形態に係る比較器の例について、図7を用いて説明する。
図7に示す比較器では、インバータ410及び420として図6に示すインバータ、可変抵抗部430及び440として図3Cに示す可変抵抗部を夫々用いている。インバータ410及び420においてPMOS型FinFETFP410及びFP420がリセットスイッチ、NMOS型FinFETFN410及びFN420がON/OFFスイッチとして機能する。図7に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ410及び420内のリセットスイッチがON、ON/OFFスイッチがOFFとなる。従って、インバータ410及び420の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN410及びFN420が遮断領域であるため抑えられる。また、可変抵抗部430及び440も上記ON/OFFスイッチに連動してOFFとなり、インバータ410及び420からのリーク電流を制限する。
【0036】
続いてHレベルのクロック信号CKが入力されると、インバータ410及び420内のリセットスイッチがOFF、ON/OFFスイッチがONとなる。また、可変抵抗部430及び440もON/OFFスイッチに連動してONとなる。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部430及び440は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図7に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0037】
以上説明したように、本実施形態に係る比較器では、NMOS型FinFET及びPMOS型FinFETで構成されるインバータを用いており、これらの第2ゲート端子にクロック信号を入力してリセットスイッチまたはON/OFFスイッチとして機能させている。従って、本実施形態に係る比較器によれば、前述した第1の実施形態に係る比較器を構成するインバータからリセットスイッチのためのトランジスタが不要となり、トランジスタ使用数が低減して寄生容量による比較器の動作スピードの低下を抑えることができる。
【0038】
(第3の実施形態)
本発明の第3の実施形態に係る比較器では、図8A、図8B、図8C、図8Dまたは図8Eに示すインバータが用いられる。以下、図8A、図8B、図8C、図8D及び図8Eを用いて本実施形態に係る比較器で用いられるインバータについて説明する。
【0039】
図8Aに示すインバータは、前述した図2Aのインバータにおいて、NMOS型FinFETFN11の第2ゲート端子の接続を変更したものであり、入力端子IN31に入力された信号を反転して出力端子OUT31より出力する。図8Aのインバータ中のNMOS型FinFETFN31の第2ゲート端子は、クロック制御されるスイッチSW31を介してインバータ入力端子IN31またはグラウンド電源GNDのいずれか一方に接続される。このスイッチSW31は、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN31とを接続する。
【0040】
従って、図8Aに示すインバータは、クロック信号CKがLレベルのときには、リセットスイッチRS31がONとなりインバータ出力は電源VDDにリセットされ、NMOS型FinFETFN31は第2ゲート端子がスイッチSW31を介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがHレベルのときには、リセットスイッチRS31がOFFとなり、NMOS型FinFETFN31は第2ゲート端子がインバータ入力端子IN31に接続されてドレイン電流が流れる。従って、図8Aに示すインバータによれば、図2Aのインバータに比べて2倍の電流駆動力が得られる。
【0041】
図8Bに示すインバータは、前述した図2Bのインバータにおいて、PMOS型FinFETFP11の第2ゲート端子の接続を変更したものであり、入力端子IN32に入力された信号を反転して出力端子OUT32より出力する。図8Bのインバータ中のPMOS型FinFETFP32の第2ゲート端子は、クロック制御されるスイッチSW32を介してインバータ入力端子IN32または電源VDDのいずれか一方に接続される。このスイッチSW32は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN32とを接続する。
【0042】
従って、図8Bに示すインバータは、クロック信号CKがHレベルのときには、リセットスイッチRS32がONとなりインバータ出力はグラウンド電源GNDにリセットされ、PMOS型FinFETFP32は第2ゲート端子がスイッチSW32を介して電源VDDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがLレベルのときには、リセットスイッチRS32がOFFとなり、PMOS型FinFETFP32は第2ゲート端子がインバータ入力端子IN32に接続されてドレイン電流が流れる。従って、図8Bに示すインバータによれば、図2Bのインバータに比べて2倍の電流駆動力が得られる。
【0043】
図8Cに示すインバータは、前述した図2Cのインバータにおいて、NMOS型FinFETFN12及びPMOS型FinFETFP12の第2ゲート端子の接続を変更したものであり、入力端子IN33に入力された信号を反転して出力端子OUT33より出力する。図8Cのインバータ中のNMOS型FinFETFN33の第2ゲート端子は、クロック制御されるスイッチSW33を介してインバータ入力端子IN33またはグラウンド電源GNDのいずれか一方に接続される。このスイッチは、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN33とを接続する。また、PMOS型FinFETFP33の第2ゲート端子は、クロック制御されるスイッチSW34を介してインバータ入力端子IN33または電源VDDのいずれか一方に接続される。このスイッチSW34は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN33とを接続する。
【0044】
従って、図8Cに示すインバータは、クロック信号CKがLレベルのときには、リセットスイッチRS33がONとなりインバータ出力は電源VDDにリセットされ、NMOS型FinFETFN33は第2ゲート端子がスイッチを介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。また、PMOS型FinFETFP33の第2ゲート端子はスイッチSW34を介して電源VDDに接続されている。一方、クロック信号CKがHレベルのときには、リセットスイッチRS33がOFFとなり、NMOS型FinFETFN33は第2ゲート端子がインバータ入力端子IN33に接続されてドレイン電流が流れる。また、PMOS型FinFETFP33も第2ゲート端子がインバータ入力端子IN33に接続されてドレイン電流が流れる。従って、図8Cに示すインバータによれば、図2Cのインバータに比べて2倍の電流駆動力が得られる。
【0045】
図8D及び図8Eに示すインバータは、前述した図6のインバータにおいて、NMOS型FinFETFN21及びPMOS型FinFETFP21の第2ゲート端子の接続を変更したものである。図8Dのインバータ中のNMOS型FinFETFN34及びPMOS型FinFETFP34の第2ゲート端子は、クロック制御されるスイッチSW35を介してインバータ入力端子IN34またはグラウンド電源GNDのいずれか一方に接続される。このスイッチSW35は、クロック信号CKがLレベルであれば上記第2ゲート端子とグラウンド電源GNDとを接続し、クロック信号CKがHレベルであれば上記第2ゲート端子とインバータ入力端子IN34とを接続する。図8Dのインバータは、入力端子IN34に入力された信号を反転して出力端子OUT34より出力する
従って、図8Dのインバータは、クロック信号CKがLレベルのときにはPMOS型FinFETFP34によってインバータ出力が電源VDDにリセットされ、NMOS型FinFETFN34は第2ゲート端子がスイッチSW35を介してグラウンド電源GNDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがHレベルのときには、NMOS型FinFETFN34及びPMOS型FinFETFP34の第2ゲート端子がインバータ入力端子IN34に接続されてドレイン電流が流れる。
【0046】
図8Eのインバータ中のNMOS型FinFETFN35及びPMOS型FinFETFP35の第2ゲート端子は、クロック制御されるスイッチSW36を介してインバータ入力端子IN35または電源VDDのいずれか一方に接続される。このスイッチSW36は、クロック信号CKがHレベルであれば上記第2ゲート端子と電源VDDとを接続し、クロック信号CKがLレベルであれば上記第2ゲート端子とインバータ入力端子IN35とを接続する。図8Eのインバータは、入力端子IN35に入力された信号を反転して出力端子OUT35より出力する
従って、図8Eのインバータは、クロック信号CKがHレベルのときにはNMOS型FinFETFN35によってインバータ出力がグラウンド電源GNDにリセットされ、PMOS型FinFETFP35は第2ゲート端子がスイッチSW36を介して電源VDDに接続されて遮断領域となり、貫通電流を抑制する。一方、クロック信号CKがLレベルのときには、NMOS型FinFETFN35及びPMOS型FinFETFP35の第2ゲート端子がインバータ入力端子IN35に接続されてドレイン電流が流れる。従って、図8D及び図8Eに示すインバータによれば、図6のインバータに比べて2倍の電流駆動力が得られる。
【0047】
以下、本実施形態に係る比較器の例について、図9を用いて説明する。
図9に示す比較器では、インバータ510及び520として図8Aに示すインバータ、可変抵抗部530及び540として図3Aに示す可変抵抗部を夫々用いている。図10に示す比較器は、クロック信号CKの周期に従ってリセット及び比較動作を繰り返す。Lレベルのクロック信号CKが入力されると、インバータ510及び520内のリセットスイッチRS510及びRS520がONとなり、NMOS型FinFETFN510及びFN520は第2ゲート端子にグラウンド電源GNDが接続されて遮断領域となる。従って、インバータ510及び520の出力電圧Vout+及びVout-が共に電源VDDにリセットされ、比較器は以前の比較結果による影響を受けなくなる。この間の貫通電流はNMOS型FinFETFN510及びFN520が遮断領域であるため抑えられる。
【0048】
続いてHレベルのクロック信号CKが入力されると、インバータ510及び520内のリセットスイッチRS510及びRS520がOFFとなり、NMOS型FinFETFN510及びFN520は第2ゲート端子にインバータ入力が接続されダブル・ゲート・トランジスタとして動作する。すると、電源VDDにリセットされていた出力電圧Vout+及びVout-が降下し始める。このとき、可変抵抗部530及び540は、印加されている入力電圧Vin及び基準電圧Vrefの大きさによって抵抗値が異なるため、出力電圧Vout+及びVout-の電圧降下速度も異なる。従って、比較器はVout+及びVout-のいずれか一方がHレベル、他方がLレベルのラッチ状態となる。以上説明したように、図9に示す比較器はクロック信号CKのレベルに応じてリセット及び比較動作を繰り返す。
【0049】
以上説明したように、本実施形態に係る比較器では比較動作を行う際に、インバータを構成するFinFETの第2ゲート端子と第1ゲート端子を接続し、ダブル・ゲート・トランジスタとして動作させている。従って、本実施形態に係る比較器によれば、FinFETの第2ゲート端子を当該FinFETのON/OFFの制御のために主として利用する第1または第2の実施形態に比べて2倍の電流駆動力が得られる。
【0050】
(第4の実施形態)
本発明の第4の実施形態に係るADCは、前述した第1乃至第3の実施形態のいずれかに係る比較器を複数用いて構成される。本実施形態に係るADCは、例えばパイプラインADCであり、図10に示すように、サンプルホールド(S/H)回路610、エラー訂正ブロック620及び縦列接続された複数段の変換ステージ600を有する。
【0051】
図10に示すADCでは、S/H回路610によってサンプルホールドされたアナログ入力信号が複数段の変換ステージ600に入力され、変換ステージ600のから出力されるデジタル信号がエラー訂正ブロック620でエラー訂正されかつ合成されることによって、デジタル出力信号が取り出される。
【0052】
各変換ステージ600は、比較器601及び乗算型デジタル−アナログ変換器(MDAC)602を含み、比較器601で入力信号と基準信号の比較を行い、比較結果として1ビットのデジタル信号が出力される。これら1ビットのデジタル信号がエラー訂正ブロック620により合成されることによって、デジタル出力信号が取り出される。
【0053】
このようなパイプラインADCは広く知られており、本実施形態では変換ステージ600に比較器601として前述した第1乃至第3の実施形態のいずれかに係る比較器が使用される。従って、本実施形態に係るADCによれば、複数の異なる基準電圧を生成するための回路は不要であり、また、比較器の動作スピードの低下も抑制されるため、高速なAD変換が可能となる。即ち、従来は比較器の動作スピードによってAD変換の速度が制限されていた構成であっても、本実施形態に係るADCによれば高速動作が可能となる。
【0054】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【0055】
その一例として例えば、各実施形態で説明した比較器について、トランジスタの極性を逆にしても同様の効果を得られる。また、可変抵抗器としてMOSトランジスタ対またはFinFET対で構成しているが、これらを1つのMOSトランジスタまたはFinFETで構成し、ゲート端子にて単相の入力信号及び基準信号を受けるようにしてもよい。
【0056】
その他、本発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【0057】
【図1】第1の実施形態に係る比較器を示すブロック図。
【図2A】図1に示すインバータの一例を示す回路図。
【図2B】図1に示すインバータの一例を示す回路図。
【図2C】図1に示すインバータの一例を示す回路図。
【図3A】図1に示す可変抵抗部の一例を示す回路図。
【図3B】図1に示す可変抵抗部の一例を示す回路図。
【図3C】図1に示す可変抵抗部の一例を示す回路図。
【図3D】図1に示す可変抵抗部の一例を示す回路図。
【図4】図1に示す比較器の一例を示す回路図。
【図5】図1に示す比較器の一例を示す回路図。
【図6】第2の実施形態に係る比較器に用いられるインバータを示す回路図。
【図7】第2の実施形態に係る比較器の一例を示す回路図。
【図8A】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8B】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8C】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8D】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図8E】第3の実施形態に係る比較器に用いられるインバータの一例を示す回路図。
【図9】第3の実施形態に係る比較器の一例を示す回路図。
【図10】第4の実施形態に係るA/D変換器を示すブロック図。
【符号の説明】
【0058】
110・・・インバータ
120・・・インバータ
130・・・可変抵抗部
140・・・可変抵抗部
210・・・インバータ
220・・・インバータ
230・・・可変抵抗部
240・・・可変抵抗部
310・・・インバータ
320・・・インバータ
330・・・可変抵抗部
340・・・可変抵抗部
410・・・インバータ
420・・・インバータ
430・・・可変抵抗部
440・・・可変抵抗部
510・・・インバータ
520・・・インバータ
530・・・可変抵抗部
540・・・可変抵抗部
【特許請求の範囲】
【請求項1】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
前記クロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと、
を具備することを特徴とする比較器。
【請求項2】
前記第1FinFET及び第2FinFETは、前記クロック信号が前記第1レベルであれば遮断領域となる閾値電圧を持つことを特徴とする請求項1記載の比較器。
【請求項3】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項1記載の比較器。
【請求項4】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項1記載の比較器。
【請求項5】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子及び前記クロック信号を受ける第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子及び前記クロック信号を受ける第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
を具備することを特徴とする比較器。
【請求項6】
前記第1FinFET及び第3FinFETは、前記クロック信号が前記第1レベルであれば遮断領域となる閾値電圧を持ち、
前記第2FinFET及び第4FinFETは、前記クロック信号が前記第1レベルであれば線形領域または飽和領域となる閾値電圧を持つことを特徴とする請求項5記載の比較器。
【請求項7】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によって制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項5記載の比較器。
【請求項8】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項5記載の比較器。
【請求項9】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子、及び第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
第1レベルと第2レベル間を遷移するクロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと、
前記第2ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第3のスイッチと、
前記第4ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第3ゲート端子のいずれか一方と接続させる第4のスイッチと
を具備することを特徴とする比較器。
【請求項10】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項9記載の比較器。
【請求項11】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項9記載の比較器。
【請求項12】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子、及第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子、及び第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子、及び第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
前記第2ゲート端子及び第4ゲート端子をクロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第1のスイッチと、
前記第6ゲート端子及び第8ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第5ゲート端子のいずれか一方と接続させる第4のスイッチと
を具備することを特徴とする比較器。
【請求項13】
複数の請求項1記載の比較器を含むアナログ−デジタル変換器。
【請求項14】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項1記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項15】
複数の請求項5記載の比較器を含むアナログ−デジタル変換器。
【請求項16】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項5記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項17】
複数の請求項9記載の比較器を含むアナログ−デジタル変換器。
【請求項18】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項9記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項19】
複数の請求項12記載の比較器を含むアナログ−デジタル変換器。
【請求項20】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項12記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項1】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
前記クロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと、
を具備することを特徴とする比較器。
【請求項2】
前記第1FinFET及び第2FinFETは、前記クロック信号が前記第1レベルであれば遮断領域となる閾値電圧を持つことを特徴とする請求項1記載の比較器。
【請求項3】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項1記載の比較器。
【請求項4】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項1記載の比較器。
【請求項5】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子及び第1レベルと第2レベル間を遷移するクロック信号を受ける第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子及び前記クロック信号を受ける第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子及び前記クロック信号を受ける第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子及び前記クロック信号を受ける第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
を具備することを特徴とする比較器。
【請求項6】
前記第1FinFET及び第3FinFETは、前記クロック信号が前記第1レベルであれば遮断領域となる閾値電圧を持ち、
前記第2FinFET及び第4FinFETは、前記クロック信号が前記第1レベルであれば線形領域または飽和領域となる閾値電圧を持つことを特徴とする請求項5記載の比較器。
【請求項7】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によって制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項5記載の比較器。
【請求項8】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項5記載の比較器。
【請求項9】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する第1FinFETを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第3ゲート端子、及び第4ゲート端子を有し前記第1FinFETと同じ極性の第2FinFETを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
第1レベルと第2レベル間を遷移するクロック信号が前記第1レベルであれば前記第1のインバータ及び前記第2のインバータの出力電位を前記第1または第2電源端子の電位にリセットする第1のスイッチ及び第2のスイッチと、
前記第2ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第3のスイッチと、
前記第4ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第3ゲート端子のいずれか一方と接続させる第4のスイッチと
を具備することを特徴とする比較器。
【請求項10】
前記第1の可変抵抗部は、前記正相入力信号及び逆相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第1のMOSトランジスタ対を含み、
前記第2の可変抵抗部は、前記逆相入力信号及び正相基準信号によってそれぞれ制御され線形領域で動作する並列接続された第2のMOSトランジスタ対を含むことを特徴とする請求項9記載の比較器。
【請求項11】
前記第1の可変抵抗部は、前記正相入力信号と前記クロック信号のペア及び前記逆相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第1のFinFET対を含み、
前記第2の可変抵抗部は、前記逆相入力信号と前記クロック信号のペア及び前記正相基準信号と前記クロック信号のペアによってそれぞれ制御され、前記クロック信号が前記第1レベルであれば遮断領域、前記クロック信号が第2レベルであれば線形領域で動作する、並列接続された第2のFinFET対を含むことを特徴とする請求項9記載の比較器。
【請求項12】
第1及び第2電源端子と、
一端が前記第1電源端子と接続され、正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する第1の可変抵抗部と、
一端が前記第1電源端子と接続され、逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第2の可変抵抗部と、
前記第2電源端子と前記第1の可変抵抗部の他端との間に挿入され、正相出力信号を受ける第1ゲート端子、及び第2ゲート端子を有する一導電型の第1FinFETと、前記正相出力信号を受ける第3ゲート端子、及第4ゲート端子を有する逆導電型の第2FinFETとを含み、前記正相出力信号を反転させて逆相出力信号を出力する第1のインバータと、
前記第2電源端子と前記第2の可変抵抗部の他端との間に挿入され、前記逆相出力信号を受ける第5ゲート端子、及び第6ゲート端子を有する一導電型の第3FinFETと、前記逆相出力信号を受ける第7ゲート端子、及び第8ゲート端子を有する逆導電型の第4FinFETとを含み、前記逆相出力信号を反転させて前記正相出力信号を出力する第2のインバータと、
前記第2ゲート端子及び第4ゲート端子をクロック信号に基づいて前記第1電源端子及び前記第1ゲート端子のいずれか一方と接続させる第1のスイッチと、
前記第6ゲート端子及び第8ゲート端子を前記クロック信号に基づいて前記第1電源端子及び前記第5ゲート端子のいずれか一方と接続させる第4のスイッチと
を具備することを特徴とする比較器。
【請求項13】
複数の請求項1記載の比較器を含むアナログ−デジタル変換器。
【請求項14】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項1記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項15】
複数の請求項5記載の比較器を含むアナログ−デジタル変換器。
【請求項16】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項5記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項17】
複数の請求項9記載の比較器を含むアナログ−デジタル変換器。
【請求項18】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項9記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【請求項19】
複数の請求項12記載の比較器を含むアナログ−デジタル変換器。
【請求項20】
アナログ入力信号をサンプルホールドするサンプルホールド回路と、
請求項12記載の比較器をそれぞれ含み、前記サンプルホールド回路の出力側に縦列接続された複数の変換ステージと、
前記変換ステージの各々の比較器から出力される前記正相出力信号及び逆相出力信号をそれぞれ合成してデジタル出力信号を生成する合成器とを具備することを特徴とするアナログ−デジタル変換器。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9】
【図10】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9】
【図10】
【公開番号】特開2009−49462(P2009−49462A)
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願番号】特願2007−210887(P2007−210887)
【出願日】平成19年8月13日(2007.8.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願日】平成19年8月13日(2007.8.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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