【課題】ローレベル出力電圧を０Ｖ、あるいは所望の電圧に精度よく設定でき、温度変化やプルアップ抵抗の抵抗値の変化によるローレベル出力電圧の変動が小さいコンパレータ回路を提供する。
【解決手段】オープンドレイン型またはオープンコレクタ型のコンパレータ２と、一端がコンパレータ２の出力端子５に電気的に接続され、他端が正電源Ｖ₊₂に電気的に接続されるプルアップ抵抗ＲＬと、反転入力端子１１がコンパレータ２の出力端子５に電気的に接続され、出力端子１２がコンパレータ２の出力段トランジスタ８のソース端子またはエミッタ端子に電気的に接続された反転増幅器１０と、を備えたものである。 （もっと読む）

【課題】ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現する。
【解決手段】ホスト機器１側で、差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子４によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器２側では、レベル検知回路１０によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。レベル検知回路１０は、通常状態で消費電流が生じないバッファタイプの回路構成で実現される。 （もっと読む）

【課題】安定なヒステリシス特性を有するシュミットトリガ回路を提供する。
【解決手段】実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、出力信号Ｚの反転信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する低閾値論理回路２と、を備える。 （もっと読む）

【課題】ノイズの伝搬をより抑制することが可能なシュミット回路を提供する。
【解決手段】シュミット回路１００は、入力信号が入力され、しきい値電圧を可変可能な入力論理回路と、前記入力論理回路の出力信号が入力され、第１のしきい値電圧を有する第１の論理回路Ｃ１と、前記入力論理回路の出力信号が入力され、前記第１のしきい値電圧より小さい電圧である第２のしきい値電圧を有する第２の論理回路Ｃ２と、前記第１の論理回路Ｃ１の出力信号及び前記第２の論理回路Ｃ２の出力信号に応じて、前記入力論理回路のしきい値電圧を調整する可変抵抗回路Ｒ１、Ｒ２と、前記入力信号の電位が前記第１のしきい値電圧と前記第２のしきい値電圧との間の場合はフローティングされたフローティング電位を出力し、前記入力信号の電位が前記第１のしきい値電圧以上若しくは前記第２のしきい値電圧以下の場合は固定電位を出力する第３の論理回路Ｃ３と、を備える。 （もっと読む）

【課題】 コンパレータ回路から、高耐圧特性を必要とするコンデンサを削減する。
【解決手段】 一端が共通に接続されたコンデンサＣ１〜Ｃ３と、Ｃ１に電圧ＶｒｅｆまたはＶｉｎの何れか一方を順次印加する第１スイッチ回路と、入力端がＣ１〜Ｃ３の接続点に接続されたインバータと、Ｃ１にＶｒｅｆが印加される第１期間に、インバータの入力端と出力端とを接続する第２スイッチ回路と、第１期間の次に、Ｃ１にＶｉｎが印加される第２期間には、インバータの出力レベルを出力し、第１期間には、第２期間の最後におけるインバータの出力レベルを保持して出力する第１ラッチ回路と、第１期間には、Ｃ３にＬレベルの電圧を印加するとともに、Ｃ２にＨレベルの電圧を印加し、第２期間には、Ｃ３にＨレベルの電圧を印加するとともに、Ｃ２にＬまたはＨレベルの電圧を印加する制御回路と、を有する。 （もっと読む）

【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）

【課題】短い判定時間を実現して高速化を図り、また高感度化も同時に実現する。
【解決手段】ノードＮ１，Ｎ２の間に２個のインバータを逆並列接続した正帰還部１と、正帰還部１への電源供給を行う電源用トランジスタＭＰ３，ＭＮ３と、ノードＮ１，Ｎ２を正電源端子ＶＤＤに個々に接続するリセット用トランジスタＭＰ４，ＭＰ５と、入力電圧に比例して内部抵抗を減少させる入力用トランジスタＭＮ６，ＭＮ７と、入力用トランジスタＭＮ６，ＭＮ７をノードＮ１，Ｎ２と接地ＧＮＤとの間に個々に接続する判定用トランジスタＭＮ４，ＭＮ５と、ノードＮ１，Ｎ２に入力側がそれぞれ接続されたインバータＩＮＶ１，ＩＮＶ２とを備える。 （もっと読む）

【課題】回路規模を大型化することなく、大きな遅延時間を得る。
【解決手段】遅延対象の矩形波の入力信号Ｖinを台形波発生回路１０により台形波信号Ｖcに変換し、その台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧Ｔｈ1を有するインバータ２１と、中間電圧よりも低く設定された第２のスレッショルド電圧Ｔh2を有するインバータ２２とで、台形波信号Ｖcと第１及び第２のスレッショルド電圧を比較し、インバータ２１とインバータ２2の出力でバッファ回路２３を駆動し、台形波信号Ｖcに同期して反転し、かつ遅延した矩形波の出力信号Ｖoutを生成する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1と、Ｎチャネル型のトランジスタＴR2とで構成される。信号供給点Ｒ1とトランジスタＴR1のチャネルコンタクト領域Ａとの間には容量Ｃ1が介在し、信号供給点Ｒ1とトランジスタＴR2のチャネルコンタクト領域Ａとの間には容量Ｃ2が介在する。信号供給点Ｒ1には閾値制御信号ＳC1が供給される。閾値制御信号ＳC1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートには閾値制御信号Ｃ1が供給される。閾値制御信号Ｃ1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】入力信号の周波数に変化が生じた場合であれ、確実に動作することの逆ヒステリシス回路を提供する。
【解決手段】逆ヒステリシス回路１は、第１インバータ１０の出力信号である第１出力信号ＯＵＴ１の電圧レベル及び第２インバータ２０の出力信号である第２出力信号ＯＵＴ２の電圧レベルの双方に基づいて、逆ヒステリシス回路１としての入力端子に入力される入力信号の立ち上がり時における閾値電圧レベルを第１閾値電圧レベルとし、入力信号の立ち下がり時における閾値電圧レベルを第２閾値電圧レベルとする出力信号を生成する出力信号生成部を備える。出力信号生成部３０は、第１出力信号ＯＵＴ１の電圧レベルに応じて動作する第１フリップフロップ３２と、第２出力信号ＯＵＴ２の電圧レベルに応じて動作する第２フリップフロップ３５とを含んで構成されている。 （もっと読む）

【課題】トランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部１３０と；逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部１４０と；クロック信号が第１レベルであれば第１及び第２のインバータの出力電位を第１または第２電源端子の電位にリセットする第１及び第２のスイッチと；第１レベルと第２レベル間を遷移するクロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴを含み、正相出力信号を反転させて逆相出力信号を出力する第１のインバータ１１０と；クロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、逆相出力信号を反転させて正相出力信号を出力する第２のインバータ１２０と；を具備する。 （もっと読む）

【課題】入力レベルに対してヒステリシス特性を持たせる。
【解決手段】第１トランジスタＭ１は、ソースが接地端子Ｐ２に接続され、ゲートに入力デジタル信号Ｓ１が入力される。第２トランジスタＭ２は、ソースが電源端子Ｐ１に接続され、そのドレインが第１トランジスタＭ１のドレインに接続される。第２トランジスタＭ２はデプレッション型で構成する。第１インバータ１２は、第１トランジスタＭ１、第２トランジスタＭ２の接続点Ｐ３、すなわちドレイン電位Ｖｘを反転し、第２トランジスタＭ２のゲートに出力する。入力回路１０は、接続点Ｐ３のドレイン電位Ｖｘに応じたレベルを出力する。 （もっと読む）

【課題】パワーダウン時のリーク電流が抑制されるインバータアンプの提供。
【解決手段】入力端子とバイアス供給回路との間にパワーダウン時リーク電流抑制用トランジスタを設ける。 （もっと読む）

【課題】無駄な電流を減少させると共に入出力特性のヒステリシス幅の調整範囲を広くすることが可能なシュミットトリガ回路を提供する。
【解決手段】このシュミットトリガ回路１は、入力信号を反転して出力する第１のインバータ２と、第１のインバータ２の出力信号を反転して出力する第２のインバータ３と、入力信号及び第２のインバータ３の出力信号に基づいて、第１のインバータ２の出力ノードと高電位側の電源電位との間及び／又は第１のインバータ２の出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４とを具備する。 （もっと読む）

【課題】高速動作を可能とし、素子ばらつきに依存しない高信頼性動作を可能としている増幅器の提供。
【解決手段】一方の入力が他方の出力に接続され一方の出力が他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、インバータを構成する第１及び第２のトランジスタ対（ＭＰ１、ＭＮ１及びＭＰ２、ＭＮ２）のうち、各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子は、第１及び第２の容量（Ｃ１、Ｃ２）を介して第１及び第２のインバータの入力（１、２）にそれぞれ接続され、リセット時には、第１及び第２のインバータの互いの入力と出力（ＯＵＴ、ＯＵＴＢ）を非接続とした状態で第１及び第２のインバータの入力には基準信号（ＶＲ）が共通に供給され、各一方のトランジスタはダイオード接続され、第１及び第２の容量には基準信号（ＶＲ）と各一方のトランジスタの制御端子との電圧差が蓄積される。 （もっと読む）

【課題】低消費電力などのインバータベースのフラッシュADCの特徴を保有する一方、インバータのサイズまたはパラメータを変えないでインバータ不整合を指示するフラッシュADCを持つことが望まれる。
【解決手段】アナログ信号をデジタル信号に変換するA/D変換器であり、複数の比較器を含む比較器アレーと、直列に接続された複数の抵抗を含む抵抗列と、抵抗列に流れる一定の電流を与えるための電流発生器とを備え、前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応することを特徴とする。 （もっと読む）

【課題】閾値電圧（基準電圧）のバラツキや変動が抑えられたコンパレータ回路を提供する。
【解決手段】コンパレータ回路１０は、ＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２とを含み、両トランジスタＱ１，Ｑ２のゲート同士が接続されて入力端子１２とされ、両トランジスタＱ１，Ｑ２のドレイン同士が接続されて出力端子１３とされるＣＭＯＳインバータ回路１１を備える。ＮＭＯＳトランジスタＱ１のソースと低位電源ＶＳＳとの間に、ダイオード接続されたＰＭＯＳトランジスタＱ４が接続される。ＰＭＯＳトランジスタＱ２のソースと高位電源ＶＤＤとの間に、ダイオード接続されたＮＭＯＳトランジスタＱ３が接続される。 （もっと読む）

【課題】容量結合回路を利用して少ない素子数で論理回路，ＡＤ変換回路等を提供する。
【解決手段】アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が入力端子に接続される入力容量と、入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、その単位回路の第二のインバータの出力がそれぞれの出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２M 倍であることを特徴とするアナログ・デジタル変換回路。 （もっと読む）

【課題】 ＣＭＯＳインバータは製造ばらつきによって閾値電圧が大きく変動するため、レーザートリミングにより閾値電圧の変動を抑えていたが、特殊なプロセスが必要で製造工程が煩雑になっていた。
【解決手段】 ＣＭＯＳインバータ１と、基準電圧発生手段５と、外部入力信号と基準電圧とを切り換える入力信号切換スイッチ６と、ＣＭＯＳインバータ１の一方と並列に接続され、各オン・オフ切換スイッチ４（ｎ−１）によりオン・オフが切り換えられる補正用トランジスタ群３と、オン・オフ切換スイッチを制御する補正スイッチング制御手段７とを備えた電圧比較回路であって、補正スイッチング制御手段は、基準電圧がＣＭＯＳインバータへ接続されているときに、ＣＭＯＳインバータの出力信号に応じて、基準電圧とＣＭＯＳインバータの閾値電圧とを逐次比較する逐次比較部と、該比較結果に基づきオン・オフ切換スイッチの切換を行う切換補正部とを有する。 （もっと読む）