シュミットトリガ回路及びそれを具備する半導体集積回路
【課題】無駄な電流を減少させると共に入出力特性のヒステリシス幅の調整範囲を広くすることが可能なシュミットトリガ回路を提供する。
【解決手段】このシュミットトリガ回路１は、入力信号を反転して出力する第１のインバータ２と、第１のインバータ２の出力信号を反転して出力する第２のインバータ３と、入力信号及び第２のインバータ３の出力信号に基づいて、第１のインバータ２の出力ノードと高電位側の電源電位との間及び／又は第１のインバータ２の出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４とを具備する。
【解決手段】このシュミットトリガ回路１は、入力信号を反転して出力する第１のインバータ２と、第１のインバータ２の出力信号を反転して出力する第２のインバータ３と、入力信号及び第２のインバータ３の出力信号に基づいて、第１のインバータ２の出力ノードと高電位側の電源電位との間及び／又は第１のインバータ２の出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス状の入出力特性を有するシュミットトリガ回路に関する。さらに、本発明は、そのようなシュミットトリガ回路を具備する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のＩ／Ｏセル等において、チャタリング防止や対ノイズ特性改善のために、ヒステリシス状の入出力特性を有するシュミットトリガ回路が広く用いられている。図４は、従来のシュミットトリガ回路の一例を示す図である。このシュミットトリガ回路８０は、ＰチャネルトランジスタＱＰ１１〜ＱＰ１４と、ＮチャネルトランジスタＱＮ１１〜ＱＮ１４とを含んでいる。
【０００３】
トランジスタＱＰ１１，ＱＰ１２，ＱＮ１２，及び，ＱＮ１１は、高電位側の電源電位ＨＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続されている。トランジスタＱＰ１１，ＱＰ１２，ＱＮ１２，及び，ＱＮ１１のゲートには、パッド等から入力信号が印加される。
【０００４】
トランジスタＱＰ１３のソース〜ドレイン経路は、高電位側の電源電位ＨＶＤＤとノードＮ２２（トランジスタＱＮ１１のドレインとトランジスタＱＮ１２のソースとの接続点）との間に接続されている。
トランジスタＱＮ１３のソース〜ドレイン経路は、接地電位ＶＳＳとノードＮ２３（トランジスタＱＰ１１のドレインとトランジスタＱＰ１２のソースとの接続点）との間に接続されている。
【０００５】
トランジスタＱＰ１４及びＱＮ１４は、高電位側の電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続されており、ＣＭＯＳインバータ回路を構成する。トランジスタＱＰ１４及びＱＮ１４のゲートには、ノードＮ２１（トランジスタＱＰ１２のドレインとトランジスタＱＮ１２のドレインとの接続点）の電位が印加され、トランジスタＱＰ１４及びＱＮ１４は、ノードＮ２１の電位を論理反転して出力する。トランジスタＱＰ１４及びＱＮ１４で構成されるＣＭＯＳインバータ回路の出力信号は、トランジスタＱＰ１３及びＱＮ１３のゲートに印加される。
【０００６】
シュミットトリガ回路８０においては、トランジスタＱＰ１４及びＱＮ１４で構成されるＣＭＯＳインバータの出力信号に応じて、トランジスタＱＰ１３，ＱＮ１３がオン／オフし、ノードＮ２１と高電位側の電源電位ＨＶＤＤとの間及び／又はノードＮ２１と接地電位ＶＳＳとの間のインピーダンスが変化する。これにより、シュミットトリガ回路８０のヒステリシス状の入出力特性が実現される。
【０００７】
ところで、入力信号がローレベル且つシュミットトリガ回路８０が定常状態である場合、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１３，ＱＮ１４がオン状態、トランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＰ１４がオフ状態である。このとき、シュミットトリガ回路８０内に無駄な電流が流れることはない。しかし、入力信号の電位がローレベルからハイレベルに向かって変化して行く過渡状態において、トランジスタＱＰ１３とトランジスタＱＮ１１が共にオン状態になり、高電位側の電源電位ＨＶＤＤ〜トランジスタＱＰ１３〜トランジスタＱＮ１１〜接地電位ＶＳＳの経路に無駄な電流が流れてしまう。
【０００８】
また、入力信号がハイレベル且つシュミットトリガ回路８０が定常状態である場合、トランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＰ１４がオン状態、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１３，ＱＮ１４がオフ状態である。このとき、シュミットトリガ回路８０内に無駄な電流が流れることはない。しかし、入力信号の電位がハイレベルからローレベルに向かって変化して行く過渡状態において、トランジスタＱＮ１３とトランジスタＱＰ１１が共にオン状態になり、高電位側の電源電位ＨＶＤＤ〜トランジスタＱＰ１１〜トランジスタＱＮ１３〜接地電位ＶＳＳの経路に無駄な電流が流れてしまう。
【０００９】
このような無駄な電流を低減する対策として、（Ａ）トランジスタＱＰ１３及び／又はＱＮ１３のディメンジョン（トランジスタの全体及び／又は各部（チャネル幅、チャネル長等）のサイズ）を変更すること、（Ｂ）トランジスタＱＰ１３のソースと高電位側の電源電位ＨＶＤＤとの間及び／又はトランジスタＱＮ１３のソースと接地電位ＶＳＳとの間に抵抗素子を挿入すること、が考えられる。しかしながら、これらの対策を実施すると、シュミットトリガ回路８０の入出力特性のヒステリシス幅が狭くなってしまうこととなる。すなわち、シュミットトリガ回路８０においては、無駄な電流を低減しようとすると入出力特性のヒステリシス幅が狭くなってしまい、入出力特性のヒステリシス幅を広くしようとすると無駄な電流が多くなってしまうこととなる。
【００１０】
ところで、上記した対策（Ａ），（Ｂ）によらずに無駄な電流を低減することが可能なシュミットトリガ回路が知られている（例えば、下記の特許文献１参照）。図５は、このようなシュミットトリガ回路の一例を示す図（下記の特許文献１の図５に相当）である。
【００１１】
図５において、ＣＭＯＳインバータ１０は、第１のＰＭＯＳトランジスタＭP1と第１のＮＭＯＳトランジスタＭN1とから構成されている。両トランジスタＭP1，ＭN1のゲートは入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。又、両トランジスタＭP1，ＭN1のドレインを結ぶノードＮ１には、出力端子Ｐ２が接続され、該出力端子Ｐ２から信号出力電圧ＶOUT が出力される。第１のＮＭＯＳトランジスタＭN1のソースは、第２のＮＭＯＳトランジスタＭN2のドレインに接続されている。第２のＮＭＯＳトランジスタＭN2のソースは、グランド電源配線Ｌ２に接続されている。又、第２のＮＭＯＳトランジスタＭN2のゲートは、入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。
【００１２】
第１のＮＭＯＳトランジスタＭN1のソースと第２のＮＭＯＳトランジスタＭN2のドレインとの間にあるノードＮ２には、第３のＮＭＯＳトランジスタＭN3のドレインが接続されている。第３のＮＭＯＳトランジスタＭN3のソースはグランド電源配線Ｌ２に接続されている。又、第３のＮＭＯＳトランジスタＭN3のゲートには、インバータ１１からの制御電圧ＶCTが印加されるようになっている。
【００１３】
第１のＰＭＯＳトランジスタＭP1のソースは、第２のＰＭＯＳトランジスタＭP2のドレインに接続されている。第２のＰＭＯＳトランジスタＭP2のソースは、プラス電源配線Ｌ１に接続されている。又、第２のＰＭＯＳトランジスタＭP2のゲートは、入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。
【００１４】
第１のＰＭＯＳトランジスタＭP1のソースと第２のＰＭＯＳトランジスタＭP2のドレインとの間にあるノードＮ３には、第３のＰＭＯＳトランジスタＭP3のドレインが接続されている。第３のＰＭＯＳトランジスタＭP3のソースはプラス電源配線Ｌ１に接続されている。又、第３のＰＭＯＳトランジスタＭP3のゲートには、インバータ１１から出力される制御電圧ＶCTが印加されるようになっている。
【００１５】
このシュミットトリガ回路において、信号入力電圧ＶINがＬレベルのとき、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2はオン、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2はオフしている。従って、ノードＮ１のノード電圧はＨレベル、即ち信号出力電圧ＶOUT はＨレベルとなり、制御電圧ＶCTはＬレベルとなっている。又、制御信号ＶCTがＬレベルであることから、第３のＰＭＯＳトランジスタＭP3はオンし、第３のＮＭＯＳトランジスタＭN3はオフしている。信号入力電圧ＶINがＬレベルからＨレベルに変化すると、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2がオンして信号出力電圧ＶOUT はＨレベルからＬレベルに立ち下がる。この時、制御電圧ＶCTはＬレベルからＨレベルに立ち上がり、第３のＰＭＯＳトランジスタＭP3はオンからオフ、第３のＮＭＯＳトランジスタＭN3はオフからオンの状態になる。
【００１６】
そして、信号出力電圧ＶOUT がＨレベルからＬレベルに立ち下がり始める時の信号入力電圧ＶINの電圧ＶLHは、以下のようになる。つまり、信号出力電圧ＶOUT がＨレベルからＬレベルに立ち下がるまで、第３のＰＭＯＳトランジスタＭP3がオン状態にあり、第３のＮＭＯＳトランジスタＭN2がオフ状態にある。従って、電圧ＶLHは、第３のＮＭＯＳトランジスタＭN3を除く５個のＭＯＳトランジスタＭP1，ＭP2，ＭP3，ＭN1，ＭN2のオン抵抗の比で決まる。そして、この電圧ＶLHを信号入力電圧ＶINがＬレベルからＨレベルに変化すると時の、該シュミットトリガ回路のスレッショルド電圧ＶLH3 とする。詳述すると、第１のＮＭＯＳトランジスタＭN1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2のオン抵抗をＲn2、第１のＰＭＯＳトランジスタＭP1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオン抵抗をＲp2、第３のＰＭＯＳトランジスタＭP3のオン抵抗をＲp3、とすると、スレッショルド電圧ＶLH3は、
ＶLH3 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2＋Ｒy ） ・・・（１）
となる。ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）である。
【００１７】
信号入力電圧ＶINがＨレベルのとき、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2はオフ、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2はオンしている。従って、ノードＮ１のノード電圧はＬレベル、即ち信号出力電圧ＶOUT はＬレベルとなり、制御電圧ＶCTはＨレベルである。従って、制御電圧ＶCTがＨレベルであることから、第３のＰＭＯＳトランジスタＭP3はオフ、第３のＮＭＯＳトランジスタＭN3はオン状態にある。信号入力電圧ＶINがＨレベルからＬレベルに変化すると、１及び第２のＰＭＯＳトランジスタＭP1，ＭP2がオンして信号出力電圧ＶOUT はＬレベルからＨレベルに立ち上がる。この時、制御電圧ＶCTはＨレベルからＬレベルに立ち下がり、第３のＰＭＯＳトランジスタＭP3はオフからオン、第３のＮＭＯＳトランジスタＭN3はオンからオフの状態になる。そして、信号出力電圧ＶOUT がＬレベルからＨレベルに立ち上がり始める時の信号入力電圧ＶINの電圧ＶHLは、以下のようになる。つまり、信号出力電圧ＶOUT がＬレベルからＨレベルに立ち上がるまで、第３のＰＭＯＳトランジスタＭP3がオフ状態にあり、第３のＮＭＯＳトランジスタＭN3がオン状態にある。従って、電圧ＶHLは、第３のＰＭＯＳトランジスタＭP3を除く５個のＭＯＳトランジスタＭP1，ＭP2，ＭN1，ＭN2，ＭN3のオン抵抗の比で決まる。そして、この電圧ＶHLを信号入力電圧ＶINがＨレベルからＬレベルに変化する時の、該シュミットトリガ回路のスレッショルド電圧ＶHL3 とする。
【００１８】
詳述すると、第１のＮＭＯＳトランジスタＭN1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2のオン抵抗をＲn2、第３のＮＭＯＳトランジスタＭN3のオン抵抗をＲn3、第１のＰＭＯＳトランジスタＭP1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオン抵抗をＲp2、とすると、スレッショルド電圧ＶHL3は、
ＶHL3 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1＋Ｒx ） ・・・（２）
となる。ただし、Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）である。
【００１９】
このシュミットトリガ回路においては、先に説明したシュミットトリガ回路８０のように無駄な電流が流れることがない。
また、トランジスタＭP1〜ＭP3，ＭN1〜ＭN3のオン抵抗Ｒp1，Ｒp2，Ｒp3，Ｒn1，Ｒn2，Ｒn3の大きさは、トランジスタのチャネル幅、チャネル長を適宜変更することに変更できる。従って、スレッショルド電圧ＶHL3 ，ＶLH3 を使用目的に応じて変更することができる。
【００２０】
しかしながら、このシュミットトリガ回路においては、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスが、トランジスタＭP1のオン抵抗Ｒp1及び／又はトランジスタＭN1のオン抵抗Ｒn1に大きく支配されている。また、このシュミットトリガ回路全体が正しく動作するためには、トランジスタＭP1のオン抵抗Ｒp1及び／又はトランジスタＭN1のオン抵抗Ｒn1を他のトランジスタのオン抵抗と大きく異なるようにすることが難しい。従って、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスの調整範囲が狭い、すなわち、入出力特性のヒステリシス幅の調整範囲が狭いという問題があった。
【００２１】
【特許文献１】特開平１０−１６３８２６号公報（第７〜９頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、上記の点に鑑み、本発明は、無駄な電流を減少させると共に入出力特性のヒステリシス幅の調整範囲を広くすることが可能なシュミットトリガ回路を提供することを目的とする。また、本発明はそのようなシュミットトリガ回路を具備する半導体集積回路を提供することを更なる目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明に係るシュミットトリガ回路は、入力信号を反転して出力する第１のインバータと、第１のインバータの出力信号を反転して出力する第２のインバータと、入力信号及び第２のインバータの出力信号に基づいて、第１のインバータの出力ノードと高電位側の電源電位との間及び／又は第１のインバータの出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路とを具備する。
【００２４】
このシュミットトリガ回路において、第１のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含むＣＭＯＳインバータであり、第２のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第２のＰチャネルトランジスタ及び第２のＮチャネルトランジスタを含むＣＭＯＳインバータであることとしても良い。
【００２５】
また、インピーダンス調整回路が、高電位側の電源電位と第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＰチャネルトランジスタを含み、第３のＰチャネルトランジスタのゲートに第２のインバータの出力信号が印加され、第４のＰチャネルトランジスタのゲートに入力信号が印加されることとしても良い。
【００２６】
また、インピーダンス調整回路が、低電位側の電源電位と第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＮチャネルトランジスタを含み、第３のＮチャネルトランジスタのゲートに第２のインバータの出力信号が印加され、第４のＮチャネルトランジスタのゲートに入力信号が印加されることとしても良い。
【００２７】
また、第１のＰチャネルトランジスタ及び／又は第１のＮチャネルトランジスタのオン抵抗が、第３〜第４のＰチャネルトランジスタ及び／又は第３〜第４のＮチャネルトランジスタのオン抵抗よりも大きいこととしても良い。
【００２８】
また、第１のＰチャネルトランジスタのディメンジョンが、第３〜第４のＰチャネルトランジスタのディメンジョンと異なっており、第１のＮチャネルトランジスタのディメンジョンが、第３〜第４のＮチャネルトランジスタのディメンジョンと異なっていることとしても良い。また、第１のＰチャネルトランジスタのチャネル長及び／又はチャネル幅が、第３〜第４のＰチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっており、第１のＮチャネルトランジスタのチャネル長及び／又はチャネル幅が、第３〜第４のＮチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっていることとしても良い。
【００２９】
また、本発明に係る半導体集積回路は、本発明に係るシュミットトリガ回路を具備する。
【００３０】
この半導体集積回路において、所定の第１の耐圧を有する素子が配置されている第１の素子配置領域及び／又は第１の耐圧よりも低い所定の第２の耐圧を有する素子が配置されている第２の素子配置領域を有する入力及び／又は入出力セルを有しており、第１の素子配置領域が、入力バッファ配置領域を有しており、入力バッファ配置領域が、プルアップ及び／又はプルダウントランジスタ配置領域を有しており、第１のＰチャネルトランジスタ及び／又は第１のＮチャネルトランジスタが、プルアップ及び／又はプルダウン素子配置領域に配置されているトランジスタであり、第２〜第４のＰチャネルトランジスタ及び／又は第２〜第４のＮチャネルトランジスタが、第２の素子配置領域、及び／又は、入力バッファ配置領域内且つプルアップ及び／又はプルダウン素子配置領域外の領域に配置されているトランジスタであることとしても良い。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係るシュミットトリガ回路の回路構成の概要を示す図である。このシュミットトリガ回路１は、第１及び第２のインバータ２，３と、インピーダンス調整回路４とを含んでいる。
【００３２】
第１及び第２のインバータ２，３は、ＣＭＯＳインバータである。第１のインバータ２は、高電位側の電源電位ＨＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続された第１のＰチャネルＭＯＳトランジスタＱＰ１及び第１のＮチャネルＭＯＳトランジスタＱＮ１を含んでいる。トランジスタＱＰ１，ＱＮ１のゲートには、入力信号がパッド等から印加される。
【００３３】
第２のインバータ３は、高電位側の電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続された第２のＰチャネルＭＯＳトランジスタＱＰ２及び第２のＮチャネルＭＯＳトランジスタＱＮ２を含んでいる。トランジスタＱＰ２，ＱＮ２のゲートには、第１のインバータ２の出力信号が印加され、第２のインバータ３は、第１のインバータ２の出力信号を論理反転して出力する。
【００３４】
インピーダンス調整回路４は、高電位側の電源電位ＨＶＤＤと第１のインバータ２の出力ノードＮ１１（ここでは、トランジスタＱＰ１のドレインとトランジスタＱＮ１のドレインとの接続点）との間に直列に接続された第３及び第４のＰチャネルＭＯＳトランジスタＱＰ３，ＱＰ４と、接地電位ＶＳＳと第１のインバータ２の出力ノードＮ１１との間に直列に接続された第３及び第４のＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４とを含んでいる。トランジスタＱＰ３，ＱＮ３のゲートには、第２のインバータ３の出力信号が印加され、トランジスタＱＰ４，ＱＮ４のゲートには、入力信号が印加される。
【００３５】
次に、シュミットトリガ回路１の動作について説明する。
入力信号がローレベル且つシュミットトリガ回路１が定常状態であるとき、トランジスタＱＰ１はオン状態であり、トランジスタＱＮ１はオフ状態であり、第１のインバータ２の出力信号はハイレベルである。第１のインバータ２の出力信号がハイレベルであるため、トランジスタＱＰ２はオフ状態であり、トランジスタＱＮ２はオン状態であり、第２のインバータ３の出力信号はローレベルである。第２のインバータ３の出力信号がローレベルであるため、トランジスタＱＰ３はオン状態であり、トランジスタＱＮ３はオフ状態である。また、入力信号がローレベルであるため、トランジスタＱＰ４はオン状態であり、トランジスタＱＮ４はオフ状態である。
【００３６】
ここで、入力信号がローレベルからハイレベルに変化して行く過渡状態において、高電位側の電源電位ＨＶＤＤとノードＮ１１との間のインピーダンスＲＰＬは、トランジスタＱＰ１のオン抵抗をＲＱＰ１、トランジスタＱＰ３のオン抵抗をＲＱＰ３、トランジスタＱＰ４のオン抵抗をＲＱＰ４とすると、
ＲＰＬ＝ＲＱＰ１（ＲＱＰ３＋ＲＱＰ４）／（ＲＱＰ１＋ＲＱＰ３＋ＲＱＰ４） …（３）
となる。
また、ノードＮ１１と接地電位ＶＳＳとの間のインピーダンスＲＮＬは、トランジスタＱＮ１のオン抵抗をＲＱＮ１とすると、
ＲＮＬ＝ＲＱＮ１ …（４）
となる。
【００３７】
ここで、
ＲＱＰ１＞ＲＱＰ３＋ＲＱＰ４ …（５）
ＲＱＮ１＞ＲＱＮ３＋ＲＱＮ４ …（６）
であれば、
ＲＮＬ＞ＲＰＬ …（７）
となり、入力信号のスレッショルド電位は、ＨＶＤＤ／２よりも高電位側にシフトすることとなる。
なお、（３）式においては、ＲＱＰ３，ＲＱＰ４が支配的である。
【００３８】
次に、入力信号がハイレベル且つシュミットトリガ回路１が定常状態であるとき、トランジスタＱＰ１はオフ状態であり、トランジスタＱＮ１はオン状態であり、第１のインバータ２の出力信号はローレベルである。第１のインバータ２の出力信号がローレベルであるため、トランジスタＱＰ２はオン状態であり、トランジスタＱＮ２はオフ状態であり、第２のインバータ３の出力信号はハイレベルである。第２のインバータ３の出力信号がハイレベルであるため、トランジスタＱＰ３はオフ状態であり、トランジスタＱＮ３はオン状態である。また、入力信号がハイレベルであるため、トランジスタＱＰ４はオフ状態であり、トランジスタＱＮ４はオン状態である。
【００３９】
ここで、入力信号がハイレベルからローレベルに変化して行く過渡状態において、高電位側の電源電位ＨＶＤＤとノードＮ１１との間のインピーダンスＲＰＨは、トランジスタＱＰ１のオン抵抗をＲＱＰ１とすると、
ＲＰＨ＝ＲＱＰ１ …（８）
となる。
また、ノードＮ１１と接地電位ＶＳＳとの間のインピーダンスＲＮＨは、トランジスタＱＮ１のオン抵抗をＲＱＮ１、トランジスタＱＮ３のオン抵抗をＲＱＮ３、トランジスタＱＮ４のオン抵抗をＲＱＮ４とすると、
ＲＮＨ＝ＲＱＮ１（ＲＱＮ３＋ＲＱＮ４）／（ＲＱＮ１＋ＲＱＮ３＋ＲＱＮ４） …（９）
となる。
【００４０】
ここで、先に説明した（５），（６）式が満たされていれば、
ＲＰＨ＞ＲＮＨ …（１０）
となり、入力信号のスレッショルド電位は、ＨＶＤＤ／２よりも低電位側にシフトすることとなる。
なお、（９）式においては、ＲＱＮ３，ＲＱＮ４が支配的である。
【００４１】
以上のように、シュミットトリガ回路１によれば、ヒステリシス状の入出力特性を実現することができる。また、シュミットトリガ回路１においては、先に説明した従来のシュミットトリガ回路８０（図４参照）のように無駄な電流が流れることがない。
【００４２】
なお、シュミットトリガ回路１において、（５），（６）式を実現するための一例として、トランジスタＱＰ１，ＱＮ１のディメンジョン（トランジスタの全体及び／又は各部（チャネル幅、チャネル長等）のサイズ））をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のディメンジョンと異なるようにすれば良い。例えば、トランジスタＱＰ１，ＱＮ１のチャネル幅をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のチャネル幅より狭くすることとしたり、トランジスタＱＰ１，ＱＮ１のチャネル長をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のチャネル長より長くすることとすれば良い。また、一例として、トランジスタＱＰ１，ＱＮ１のオン抵抗を５０ｋΩ程度とし、トランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗を数ｋΩ程度とすることができる。
【００４３】
先に説明した従来のシュミットトリガ回路（図５参照）においても、トランジスタのチャネル幅、チャネル長を適宜変更することで入力信号のスレッショルド電圧を変更することができるが、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスの調整範囲が狭く、入出力特性のヒステリシス幅の調整範囲が狭い。
【００４４】
一方、シュミットトリガ回路１においては、トランジスタＱＰ１，ＱＮ１のオン抵抗のバランスがとれており、且つ、トランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗のバランスがとれていれば良い。従って、トランジスタＱＰ１，ＱＮ１のオン抵抗をトランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗よりも非常に大きくすることが可能である。すなわち、シュミットトリガ回路１においては、ノードＮ１１と高電位側の電源電位ＨＶＤＤとの間及び／又はノードＮ１１と接地電位ＶＳＳとの間のインピーダンスの調整範囲を広くすることができ、入出力特性のヒステリシス幅の調整範囲を広くすることができる。
【００４５】
次に、シュミットトリガ回路１を用いたＩ／Ｏセルについて説明する。図２は、シュミットトリガ回路１を用いたＩ／Ｏセルのレイアウトの一例を示す図である。
図２に示すように、このＩ／Ｏセル２０は、第１のスロット３０と、第２のスロット４０とを含んでいる。第１のスロット３０は、チップ内部の信号をチップ外部に出力するための出力スロットであり、第２のスロット４０は、チップ外部の信号を受け取ってチップ内部に供給するための入力スロットである。第１，第２のスロット３０，４０は、低い耐圧を有する低耐圧素子を配置するための低耐圧素子配置領域と、高い耐圧を有する高耐圧素子を配置するための高耐圧素子配置領域とをそれぞれ有している。
【００４６】
第１のスロット３０は、低耐圧素子配置領域内にファンクションプリドライバ配置領域３１を有しており、高耐圧素子配置領域内にプリドライバ配置領域３２と、Ｐチャネルドライバ配置領域３３と、Ｎチャネルドライバ配置領域３４とを有している。ファンクションプリドライバ配置領域３１は、Ｎチャネルトランジスタ配置領域３１ａと、Ｐチャネルトランジスタ配置領域３１ｂとを有している。プリドライバ配置領域３２は、Ｐチャネルトランジスタ配置領域３２ａと、Ｎチャネルトランジスタ配置領域３２ｂと、プルダウントランジスタ配置領域３２ｃと、プルアップトランジスタ配置領域３２ｄとを有している。
【００４７】
プルダウントランジスタ配置領域３２ｃは、Ｎチャネルトランジスタ配置領域３２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域３２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域３２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００４８】
プルアップトランジスタ配置領域３２ｄは、Ｐチャネルトランジスタ配置領域３２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域３２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域３２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００４９】
Ｐチャネルドライバ配置領域３３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域３４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【００５０】
第２のスロット４０は、低耐圧素子配置領域内にＮチャネルトランジスタ配置領域４１ａと、Ｐチャネルトランジスタ配置領域４１ｂとを有しており、高耐圧素子配置領域内に入力バッファ配置領域４２と、Ｐチャネルドライバ配置領域４３と、Ｎチャネルドライバ配置領域４４とを有している。入力バッファ配置領域４２は、Ｐチャネルトランジスタ配置領域４２ａと、Ｎチャネルトランジスタ配置領域４２ｂと、プルダウントランジスタ配置領域４２ｃと、プルアップトランジスタ配置領域４２ｄとを有している。
【００５１】
プルダウントランジスタ配置領域４２ｃは、Ｎチャネルトランジスタ配置領域４２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域４２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００５２】
プルアップトランジスタ配置領域４２ｄは、Ｐチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域４２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００５３】
Ｐチャネルドライバ配置領域４３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域４４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【００５４】
シュミットトリガ回路１（図１参照）のＰチャネルトランジスタＱＰ２〜ＱＰ４として、Ｐチャネルトランジスタ配置領域４１ｂ及び／又はＰチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ２〜ＱＮ４としてＮチャネルトランジスタ配置領域４１ａ及び／又はＮチャネルトランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。そして、シュミットトリガ回路１のＰチャネルトランジスタＱＰ１として、プルアップトランジスタ配置領域４２ｄ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ１として、プルダウントランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。このようにすれば、先に説明した（５）、（６）式を満たすことができ、（７）、（１０）式に示すように入力信号のスレッショルド電位をシフトすることができ、ヒステリシス状の入出力特性を実現することができる。
【００５５】
なお、一般に、図２に示すようなＩ／Ｏセルにおいては、ＥＳＤ（electro static discharge）保護のために、Ｎチャネルドライバ配置領域３４，４４内のＮチャネルトランジスタのゲートのバイアス電位をチップ基板電位とすることで常時オフ状態のＮチャネルトランジスタを設け、この常時オフ状態のＮチャネルトランジスタをＥＳＤ保護素子として利用することが多い。しかしながら、より微細な半導体集積回路においては、ＥＳＤ保護専用の素子を配置することが望ましい。図３は、このようなＩ／Ｏセルのレイアウトの一例を示す図である。
【００５６】
図３に示すように、このＩ／Ｏセル５０は、第１のスロット６０と、第２のスロット７０とを含んでいる。第１のスロット６０は、チップ内部の信号をチップ外部に出力するための出力スロットであり、第２のスロット７０は、チップ外部の信号を受け取ってチップ内部に供給するための入力スロットである。第１，第２のスロット６０，７０は、低い耐圧を有する低耐圧素子を配置するための低耐圧素子配置領域と、高い耐圧を有する高耐圧素子を配置するための高耐圧素子配置領域とをそれぞれ有している。
【００５７】
第１のスロット６０は、低耐圧素子配置領域内にファンクションプリドライバ配置領域６１を有しており、高耐圧素子配置領域内にプリドライバ配置領域６２と、Ｐチャネルドライバ配置領域６３と、Ｎチャネルドライバ配置領域６４と、ＥＳＤ保護素子配置領域６５とを有している。ファンクションプリドライバ配置領域６１は、Ｎチャネルトランジスタ配置領域６１ａと、Ｐチャネルトランジスタ配置領域６１ｂとを有している。プリドライバ配置領域６２は、Ｐチャネルトランジスタ配置領域６２ａと、Ｎチャネルトランジスタ配置領域６２ｂと、プルダウントランジスタ配置領域６２ｃと、プルアップトランジスタ配置領域６２ｄとを有している。
【００５８】
プルダウントランジスタ配置領域６２ｃは、Ｎチャネルトランジスタ配置領域６２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域６２ｂ内に配置されているＮチャネルトランジスタのオン抵抗は数ｋΩ程度とすることができ、プルダウントランジスタ配置領域６２ｃ内に配置されているＮチャネルトランジスタのオン抵抗は５０ｋΩ程度とすることができる。
【００５９】
プルアップトランジスタ配置領域６２ｄは、Ｐチャネルトランジスタ配置領域６２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域６２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域６２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６０】
Ｐチャネルドライバ配置領域６３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域６４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。ＥＳＤ保護素子配置領域６５は、ＥＳＤ保護素子（例えば、ツェナーダイオード等）が配置されている領域である。
【００６１】
第２のスロット７０は、低耐圧素子配置領域内にＮチャネルトランジスタ配置領域７１ａと、Ｐチャネルトランジスタ配置領域７１ｂとを有しており、高耐圧素子配置領域内に入力バッファ配置領域７２と、Ｐチャネルドライバ配置領域７３と、Ｎチャネルドライバ配置領域７４と、ＥＳＤ保護素子配置領域７５とを有している。入力バッファ配置領域７２は、Ｐチャネルトランジスタ配置領域７２ａと、Ｎチャネルトランジスタ配置領域７２ｂと、プルダウントランジスタ配置領域７２ｃと、プルアップトランジスタ配置領域７２ｄとを有している。
【００６２】
プルダウントランジスタ配置領域７２ｃは、Ｎチャネルトランジスタ配置領域７２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタを配置するための領域である。例えば、Ｎチャネルトランジスタ配置領域７２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６３】
プルアップトランジスタ配置領域７２ｄは、Ｐチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタを配置するための領域である。例えば、Ｐチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域７２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６４】
Ｐチャネルドライバ配置領域７３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域７４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。ＥＳＤ保護素子配置領域７５は、ＥＳＤ保護素子（ツェナーダイオード等）が配置されている領域である。
【００６５】
シュミットトリガ回路１（図１参照）のＰチャネルトランジスタＱＰ２〜ＱＰ４として、Ｐチャネルトランジスタ配置領域７１ｂ及び／又はＰチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ２〜ＱＮ４としてＮチャネルトランジスタ配置領域７１ａ及び／又はＮチャネルトランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。そして、シュミットトリガ回路１のＰチャネルトランジスタＱＰ１として、プルアップトランジスタ配置領域７２ｄ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ１として、プルダウントランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタを用いることができる。このようにすれば、先に説明した（５）、（６）式を満たすことができ、（７）、（１０）式に示すように入力信号のスレッショルド電位をシフトすることができ、ヒステリシス状の入出力特性を実現することができる。
【産業上の利用可能性】
【００６６】
本発明は、ヒステリシス状の入出力特性を有するシュミットトリガ回路において利用可能である。このシュミットトリガ回路は、半導体集積回路のＩ／Ｏセル等に利用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係るシュミットトリガ回路の回路の概要を示す図。
【図２】図１のシュミットトリガ回路を用いたＩ／Ｏセルのレイアウト例を示す図。
【図３】図１のシュミットトリガ回路を用いたＩ／Ｏセルのレイアウト例を示す図。
【図４】従来のシュミットトリガ回路を示す図。
【図５】従来のシュミットトリガ回路を示す図。
【符号の説明】
【００６８】
１，８０ シュミットトリガ回路、 ２，３，１０，１１ インバータ、 ４ インピーダンス調整回路、、 ２０，５０ Ｉ／Ｏセル、 ３０，４０，６０，７０ スロット、 ３１，６１ ファンクションプリドライバ配置領域、 ３１ａ，４１ａ，６１ａ，７１ａ Ｎチャネルトランジスタ配置領域、 ３１ｂ，４１ｂ，６１ｂ，７１ｂ Ｐチャネルトランジスタ配置領域、 ３２，６２ プリドライバ配置領域、 ３２ａ，４２ａ，６２ａ，７２ａ Ｐチャネルトランジスタ配置領域、 ３２ｂ，４２ｂ，６２ｂ，７２ｂ Ｎチャネルトランジスタ配置領域、 ３２ｃ，４２ｃ，６２ｃ，７２ｃ プルダウントランジスタ配置領域、 ３２ｄ，４２ｄ，６２ｄ，７２ｄ プルアップトランジスタ配置領域、 ３３，４３，６３，７３ Ｐチャネルドライバ配置領域、 ３４，４４，６４，７４ Ｎチャネルドライバ配置領域、 ４２，７２ 入力バッファ配置領域、 ６５，７５ ＥＳＤ保護素子配置領域、 ＱＰ１，ＱＰ２，… Ｐチャネルトランジスタ、 ＱＮ１，ＱＮ２，… Ｎチャネルトランジスタ
【技術分野】
【０００１】
本発明は、ヒステリシス状の入出力特性を有するシュミットトリガ回路に関する。さらに、本発明は、そのようなシュミットトリガ回路を具備する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のＩ／Ｏセル等において、チャタリング防止や対ノイズ特性改善のために、ヒステリシス状の入出力特性を有するシュミットトリガ回路が広く用いられている。図４は、従来のシュミットトリガ回路の一例を示す図である。このシュミットトリガ回路８０は、ＰチャネルトランジスタＱＰ１１〜ＱＰ１４と、ＮチャネルトランジスタＱＮ１１〜ＱＮ１４とを含んでいる。
【０００３】
トランジスタＱＰ１１，ＱＰ１２，ＱＮ１２，及び，ＱＮ１１は、高電位側の電源電位ＨＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続されている。トランジスタＱＰ１１，ＱＰ１２，ＱＮ１２，及び，ＱＮ１１のゲートには、パッド等から入力信号が印加される。
【０００４】
トランジスタＱＰ１３のソース〜ドレイン経路は、高電位側の電源電位ＨＶＤＤとノードＮ２２（トランジスタＱＮ１１のドレインとトランジスタＱＮ１２のソースとの接続点）との間に接続されている。
トランジスタＱＮ１３のソース〜ドレイン経路は、接地電位ＶＳＳとノードＮ２３（トランジスタＱＰ１１のドレインとトランジスタＱＰ１２のソースとの接続点）との間に接続されている。
【０００５】
トランジスタＱＰ１４及びＱＮ１４は、高電位側の電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続されており、ＣＭＯＳインバータ回路を構成する。トランジスタＱＰ１４及びＱＮ１４のゲートには、ノードＮ２１（トランジスタＱＰ１２のドレインとトランジスタＱＮ１２のドレインとの接続点）の電位が印加され、トランジスタＱＰ１４及びＱＮ１４は、ノードＮ２１の電位を論理反転して出力する。トランジスタＱＰ１４及びＱＮ１４で構成されるＣＭＯＳインバータ回路の出力信号は、トランジスタＱＰ１３及びＱＮ１３のゲートに印加される。
【０００６】
シュミットトリガ回路８０においては、トランジスタＱＰ１４及びＱＮ１４で構成されるＣＭＯＳインバータの出力信号に応じて、トランジスタＱＰ１３，ＱＮ１３がオン／オフし、ノードＮ２１と高電位側の電源電位ＨＶＤＤとの間及び／又はノードＮ２１と接地電位ＶＳＳとの間のインピーダンスが変化する。これにより、シュミットトリガ回路８０のヒステリシス状の入出力特性が実現される。
【０００７】
ところで、入力信号がローレベル且つシュミットトリガ回路８０が定常状態である場合、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１３，ＱＮ１４がオン状態、トランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＰ１４がオフ状態である。このとき、シュミットトリガ回路８０内に無駄な電流が流れることはない。しかし、入力信号の電位がローレベルからハイレベルに向かって変化して行く過渡状態において、トランジスタＱＰ１３とトランジスタＱＮ１１が共にオン状態になり、高電位側の電源電位ＨＶＤＤ〜トランジスタＱＰ１３〜トランジスタＱＮ１１〜接地電位ＶＳＳの経路に無駄な電流が流れてしまう。
【０００８】
また、入力信号がハイレベル且つシュミットトリガ回路８０が定常状態である場合、トランジスタＱＮ１１，ＱＮ１２，ＱＮ１３，ＱＰ１４がオン状態、トランジスタＱＰ１１，ＱＰ１２，ＱＰ１３，ＱＮ１４がオフ状態である。このとき、シュミットトリガ回路８０内に無駄な電流が流れることはない。しかし、入力信号の電位がハイレベルからローレベルに向かって変化して行く過渡状態において、トランジスタＱＮ１３とトランジスタＱＰ１１が共にオン状態になり、高電位側の電源電位ＨＶＤＤ〜トランジスタＱＰ１１〜トランジスタＱＮ１３〜接地電位ＶＳＳの経路に無駄な電流が流れてしまう。
【０００９】
このような無駄な電流を低減する対策として、（Ａ）トランジスタＱＰ１３及び／又はＱＮ１３のディメンジョン（トランジスタの全体及び／又は各部（チャネル幅、チャネル長等）のサイズ）を変更すること、（Ｂ）トランジスタＱＰ１３のソースと高電位側の電源電位ＨＶＤＤとの間及び／又はトランジスタＱＮ１３のソースと接地電位ＶＳＳとの間に抵抗素子を挿入すること、が考えられる。しかしながら、これらの対策を実施すると、シュミットトリガ回路８０の入出力特性のヒステリシス幅が狭くなってしまうこととなる。すなわち、シュミットトリガ回路８０においては、無駄な電流を低減しようとすると入出力特性のヒステリシス幅が狭くなってしまい、入出力特性のヒステリシス幅を広くしようとすると無駄な電流が多くなってしまうこととなる。
【００１０】
ところで、上記した対策（Ａ），（Ｂ）によらずに無駄な電流を低減することが可能なシュミットトリガ回路が知られている（例えば、下記の特許文献１参照）。図５は、このようなシュミットトリガ回路の一例を示す図（下記の特許文献１の図５に相当）である。
【００１１】
図５において、ＣＭＯＳインバータ１０は、第１のＰＭＯＳトランジスタＭP1と第１のＮＭＯＳトランジスタＭN1とから構成されている。両トランジスタＭP1，ＭN1のゲートは入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。又、両トランジスタＭP1，ＭN1のドレインを結ぶノードＮ１には、出力端子Ｐ２が接続され、該出力端子Ｐ２から信号出力電圧ＶOUT が出力される。第１のＮＭＯＳトランジスタＭN1のソースは、第２のＮＭＯＳトランジスタＭN2のドレインに接続されている。第２のＮＭＯＳトランジスタＭN2のソースは、グランド電源配線Ｌ２に接続されている。又、第２のＮＭＯＳトランジスタＭN2のゲートは、入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。
【００１２】
第１のＮＭＯＳトランジスタＭN1のソースと第２のＮＭＯＳトランジスタＭN2のドレインとの間にあるノードＮ２には、第３のＮＭＯＳトランジスタＭN3のドレインが接続されている。第３のＮＭＯＳトランジスタＭN3のソースはグランド電源配線Ｌ２に接続されている。又、第３のＮＭＯＳトランジスタＭN3のゲートには、インバータ１１からの制御電圧ＶCTが印加されるようになっている。
【００１３】
第１のＰＭＯＳトランジスタＭP1のソースは、第２のＰＭＯＳトランジスタＭP2のドレインに接続されている。第２のＰＭＯＳトランジスタＭP2のソースは、プラス電源配線Ｌ１に接続されている。又、第２のＰＭＯＳトランジスタＭP2のゲートは、入力端子Ｐ１に接続され、信号入力電圧ＶINが印加される。
【００１４】
第１のＰＭＯＳトランジスタＭP1のソースと第２のＰＭＯＳトランジスタＭP2のドレインとの間にあるノードＮ３には、第３のＰＭＯＳトランジスタＭP3のドレインが接続されている。第３のＰＭＯＳトランジスタＭP3のソースはプラス電源配線Ｌ１に接続されている。又、第３のＰＭＯＳトランジスタＭP3のゲートには、インバータ１１から出力される制御電圧ＶCTが印加されるようになっている。
【００１５】
このシュミットトリガ回路において、信号入力電圧ＶINがＬレベルのとき、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2はオン、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2はオフしている。従って、ノードＮ１のノード電圧はＨレベル、即ち信号出力電圧ＶOUT はＨレベルとなり、制御電圧ＶCTはＬレベルとなっている。又、制御信号ＶCTがＬレベルであることから、第３のＰＭＯＳトランジスタＭP3はオンし、第３のＮＭＯＳトランジスタＭN3はオフしている。信号入力電圧ＶINがＬレベルからＨレベルに変化すると、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2がオンして信号出力電圧ＶOUT はＨレベルからＬレベルに立ち下がる。この時、制御電圧ＶCTはＬレベルからＨレベルに立ち上がり、第３のＰＭＯＳトランジスタＭP3はオンからオフ、第３のＮＭＯＳトランジスタＭN3はオフからオンの状態になる。
【００１６】
そして、信号出力電圧ＶOUT がＨレベルからＬレベルに立ち下がり始める時の信号入力電圧ＶINの電圧ＶLHは、以下のようになる。つまり、信号出力電圧ＶOUT がＨレベルからＬレベルに立ち下がるまで、第３のＰＭＯＳトランジスタＭP3がオン状態にあり、第３のＮＭＯＳトランジスタＭN2がオフ状態にある。従って、電圧ＶLHは、第３のＮＭＯＳトランジスタＭN3を除く５個のＭＯＳトランジスタＭP1，ＭP2，ＭP3，ＭN1，ＭN2のオン抵抗の比で決まる。そして、この電圧ＶLHを信号入力電圧ＶINがＬレベルからＨレベルに変化すると時の、該シュミットトリガ回路のスレッショルド電圧ＶLH3 とする。詳述すると、第１のＮＭＯＳトランジスタＭN1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2のオン抵抗をＲn2、第１のＰＭＯＳトランジスタＭP1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオン抵抗をＲp2、第３のＰＭＯＳトランジスタＭP3のオン抵抗をＲp3、とすると、スレッショルド電圧ＶLH3は、
ＶLH3 ＝（Ｒn1＋Ｒn2）ＶDD／（Ｒp1＋Ｒn1＋Ｒn2＋Ｒy ） ・・・（１）
となる。ただし、Ｒy ＝Ｒp2・Ｒp3／（Ｒp2＋Ｒp3）である。
【００１７】
信号入力電圧ＶINがＨレベルのとき、第１及び第２のＰＭＯＳトランジスタＭP1，ＭP2はオフ、第１及び第２のＮＭＯＳトランジスタＭN1，ＭN2はオンしている。従って、ノードＮ１のノード電圧はＬレベル、即ち信号出力電圧ＶOUT はＬレベルとなり、制御電圧ＶCTはＨレベルである。従って、制御電圧ＶCTがＨレベルであることから、第３のＰＭＯＳトランジスタＭP3はオフ、第３のＮＭＯＳトランジスタＭN3はオン状態にある。信号入力電圧ＶINがＨレベルからＬレベルに変化すると、１及び第２のＰＭＯＳトランジスタＭP1，ＭP2がオンして信号出力電圧ＶOUT はＬレベルからＨレベルに立ち上がる。この時、制御電圧ＶCTはＨレベルからＬレベルに立ち下がり、第３のＰＭＯＳトランジスタＭP3はオフからオン、第３のＮＭＯＳトランジスタＭN3はオンからオフの状態になる。そして、信号出力電圧ＶOUT がＬレベルからＨレベルに立ち上がり始める時の信号入力電圧ＶINの電圧ＶHLは、以下のようになる。つまり、信号出力電圧ＶOUT がＬレベルからＨレベルに立ち上がるまで、第３のＰＭＯＳトランジスタＭP3がオフ状態にあり、第３のＮＭＯＳトランジスタＭN3がオン状態にある。従って、電圧ＶHLは、第３のＰＭＯＳトランジスタＭP3を除く５個のＭＯＳトランジスタＭP1，ＭP2，ＭN1，ＭN2，ＭN3のオン抵抗の比で決まる。そして、この電圧ＶHLを信号入力電圧ＶINがＨレベルからＬレベルに変化する時の、該シュミットトリガ回路のスレッショルド電圧ＶHL3 とする。
【００１８】
詳述すると、第１のＮＭＯＳトランジスタＭN1のオン抵抗をＲn1、第２のＮＭＯＳトランジスタＭN2のオン抵抗をＲn2、第３のＮＭＯＳトランジスタＭN3のオン抵抗をＲn3、第１のＰＭＯＳトランジスタＭP1のオン抵抗をＲp1、第２のＰＭＯＳトランジスタＭP2のオン抵抗をＲp2、とすると、スレッショルド電圧ＶHL3は、
ＶHL3 ＝（Ｒn1＋Ｒx ）ＶDD／（Ｒp1＋Ｒp2＋Ｒn1＋Ｒx ） ・・・（２）
となる。ただし、Ｒx ＝Ｒn2・Ｒn3／（Ｒn2＋Ｒn3）である。
【００１９】
このシュミットトリガ回路においては、先に説明したシュミットトリガ回路８０のように無駄な電流が流れることがない。
また、トランジスタＭP1〜ＭP3，ＭN1〜ＭN3のオン抵抗Ｒp1，Ｒp2，Ｒp3，Ｒn1，Ｒn2，Ｒn3の大きさは、トランジスタのチャネル幅、チャネル長を適宜変更することに変更できる。従って、スレッショルド電圧ＶHL3 ，ＶLH3 を使用目的に応じて変更することができる。
【００２０】
しかしながら、このシュミットトリガ回路においては、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスが、トランジスタＭP1のオン抵抗Ｒp1及び／又はトランジスタＭN1のオン抵抗Ｒn1に大きく支配されている。また、このシュミットトリガ回路全体が正しく動作するためには、トランジスタＭP1のオン抵抗Ｒp1及び／又はトランジスタＭN1のオン抵抗Ｒn1を他のトランジスタのオン抵抗と大きく異なるようにすることが難しい。従って、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスの調整範囲が狭い、すなわち、入出力特性のヒステリシス幅の調整範囲が狭いという問題があった。
【００２１】
【特許文献１】特開平１０−１６３８２６号公報（第７〜９頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、上記の点に鑑み、本発明は、無駄な電流を減少させると共に入出力特性のヒステリシス幅の調整範囲を広くすることが可能なシュミットトリガ回路を提供することを目的とする。また、本発明はそのようなシュミットトリガ回路を具備する半導体集積回路を提供することを更なる目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明に係るシュミットトリガ回路は、入力信号を反転して出力する第１のインバータと、第１のインバータの出力信号を反転して出力する第２のインバータと、入力信号及び第２のインバータの出力信号に基づいて、第１のインバータの出力ノードと高電位側の電源電位との間及び／又は第１のインバータの出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路とを具備する。
【００２４】
このシュミットトリガ回路において、第１のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含むＣＭＯＳインバータであり、第２のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第２のＰチャネルトランジスタ及び第２のＮチャネルトランジスタを含むＣＭＯＳインバータであることとしても良い。
【００２５】
また、インピーダンス調整回路が、高電位側の電源電位と第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＰチャネルトランジスタを含み、第３のＰチャネルトランジスタのゲートに第２のインバータの出力信号が印加され、第４のＰチャネルトランジスタのゲートに入力信号が印加されることとしても良い。
【００２６】
また、インピーダンス調整回路が、低電位側の電源電位と第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＮチャネルトランジスタを含み、第３のＮチャネルトランジスタのゲートに第２のインバータの出力信号が印加され、第４のＮチャネルトランジスタのゲートに入力信号が印加されることとしても良い。
【００２７】
また、第１のＰチャネルトランジスタ及び／又は第１のＮチャネルトランジスタのオン抵抗が、第３〜第４のＰチャネルトランジスタ及び／又は第３〜第４のＮチャネルトランジスタのオン抵抗よりも大きいこととしても良い。
【００２８】
また、第１のＰチャネルトランジスタのディメンジョンが、第３〜第４のＰチャネルトランジスタのディメンジョンと異なっており、第１のＮチャネルトランジスタのディメンジョンが、第３〜第４のＮチャネルトランジスタのディメンジョンと異なっていることとしても良い。また、第１のＰチャネルトランジスタのチャネル長及び／又はチャネル幅が、第３〜第４のＰチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっており、第１のＮチャネルトランジスタのチャネル長及び／又はチャネル幅が、第３〜第４のＮチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっていることとしても良い。
【００２９】
また、本発明に係る半導体集積回路は、本発明に係るシュミットトリガ回路を具備する。
【００３０】
この半導体集積回路において、所定の第１の耐圧を有する素子が配置されている第１の素子配置領域及び／又は第１の耐圧よりも低い所定の第２の耐圧を有する素子が配置されている第２の素子配置領域を有する入力及び／又は入出力セルを有しており、第１の素子配置領域が、入力バッファ配置領域を有しており、入力バッファ配置領域が、プルアップ及び／又はプルダウントランジスタ配置領域を有しており、第１のＰチャネルトランジスタ及び／又は第１のＮチャネルトランジスタが、プルアップ及び／又はプルダウン素子配置領域に配置されているトランジスタであり、第２〜第４のＰチャネルトランジスタ及び／又は第２〜第４のＮチャネルトランジスタが、第２の素子配置領域、及び／又は、入力バッファ配置領域内且つプルアップ及び／又はプルダウン素子配置領域外の領域に配置されているトランジスタであることとしても良い。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係るシュミットトリガ回路の回路構成の概要を示す図である。このシュミットトリガ回路１は、第１及び第２のインバータ２，３と、インピーダンス調整回路４とを含んでいる。
【００３２】
第１及び第２のインバータ２，３は、ＣＭＯＳインバータである。第１のインバータ２は、高電位側の電源電位ＨＶＤＤと低電位側の電源電位（ここでは、接地電位）ＶＳＳとの間に直列に接続された第１のＰチャネルＭＯＳトランジスタＱＰ１及び第１のＮチャネルＭＯＳトランジスタＱＮ１を含んでいる。トランジスタＱＰ１，ＱＮ１のゲートには、入力信号がパッド等から印加される。
【００３３】
第２のインバータ３は、高電位側の電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続された第２のＰチャネルＭＯＳトランジスタＱＰ２及び第２のＮチャネルＭＯＳトランジスタＱＮ２を含んでいる。トランジスタＱＰ２，ＱＮ２のゲートには、第１のインバータ２の出力信号が印加され、第２のインバータ３は、第１のインバータ２の出力信号を論理反転して出力する。
【００３４】
インピーダンス調整回路４は、高電位側の電源電位ＨＶＤＤと第１のインバータ２の出力ノードＮ１１（ここでは、トランジスタＱＰ１のドレインとトランジスタＱＮ１のドレインとの接続点）との間に直列に接続された第３及び第４のＰチャネルＭＯＳトランジスタＱＰ３，ＱＰ４と、接地電位ＶＳＳと第１のインバータ２の出力ノードＮ１１との間に直列に接続された第３及び第４のＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４とを含んでいる。トランジスタＱＰ３，ＱＮ３のゲートには、第２のインバータ３の出力信号が印加され、トランジスタＱＰ４，ＱＮ４のゲートには、入力信号が印加される。
【００３５】
次に、シュミットトリガ回路１の動作について説明する。
入力信号がローレベル且つシュミットトリガ回路１が定常状態であるとき、トランジスタＱＰ１はオン状態であり、トランジスタＱＮ１はオフ状態であり、第１のインバータ２の出力信号はハイレベルである。第１のインバータ２の出力信号がハイレベルであるため、トランジスタＱＰ２はオフ状態であり、トランジスタＱＮ２はオン状態であり、第２のインバータ３の出力信号はローレベルである。第２のインバータ３の出力信号がローレベルであるため、トランジスタＱＰ３はオン状態であり、トランジスタＱＮ３はオフ状態である。また、入力信号がローレベルであるため、トランジスタＱＰ４はオン状態であり、トランジスタＱＮ４はオフ状態である。
【００３６】
ここで、入力信号がローレベルからハイレベルに変化して行く過渡状態において、高電位側の電源電位ＨＶＤＤとノードＮ１１との間のインピーダンスＲＰＬは、トランジスタＱＰ１のオン抵抗をＲＱＰ１、トランジスタＱＰ３のオン抵抗をＲＱＰ３、トランジスタＱＰ４のオン抵抗をＲＱＰ４とすると、
ＲＰＬ＝ＲＱＰ１（ＲＱＰ３＋ＲＱＰ４）／（ＲＱＰ１＋ＲＱＰ３＋ＲＱＰ４） …（３）
となる。
また、ノードＮ１１と接地電位ＶＳＳとの間のインピーダンスＲＮＬは、トランジスタＱＮ１のオン抵抗をＲＱＮ１とすると、
ＲＮＬ＝ＲＱＮ１ …（４）
となる。
【００３７】
ここで、
ＲＱＰ１＞ＲＱＰ３＋ＲＱＰ４ …（５）
ＲＱＮ１＞ＲＱＮ３＋ＲＱＮ４ …（６）
であれば、
ＲＮＬ＞ＲＰＬ …（７）
となり、入力信号のスレッショルド電位は、ＨＶＤＤ／２よりも高電位側にシフトすることとなる。
なお、（３）式においては、ＲＱＰ３，ＲＱＰ４が支配的である。
【００３８】
次に、入力信号がハイレベル且つシュミットトリガ回路１が定常状態であるとき、トランジスタＱＰ１はオフ状態であり、トランジスタＱＮ１はオン状態であり、第１のインバータ２の出力信号はローレベルである。第１のインバータ２の出力信号がローレベルであるため、トランジスタＱＰ２はオン状態であり、トランジスタＱＮ２はオフ状態であり、第２のインバータ３の出力信号はハイレベルである。第２のインバータ３の出力信号がハイレベルであるため、トランジスタＱＰ３はオフ状態であり、トランジスタＱＮ３はオン状態である。また、入力信号がハイレベルであるため、トランジスタＱＰ４はオフ状態であり、トランジスタＱＮ４はオン状態である。
【００３９】
ここで、入力信号がハイレベルからローレベルに変化して行く過渡状態において、高電位側の電源電位ＨＶＤＤとノードＮ１１との間のインピーダンスＲＰＨは、トランジスタＱＰ１のオン抵抗をＲＱＰ１とすると、
ＲＰＨ＝ＲＱＰ１ …（８）
となる。
また、ノードＮ１１と接地電位ＶＳＳとの間のインピーダンスＲＮＨは、トランジスタＱＮ１のオン抵抗をＲＱＮ１、トランジスタＱＮ３のオン抵抗をＲＱＮ３、トランジスタＱＮ４のオン抵抗をＲＱＮ４とすると、
ＲＮＨ＝ＲＱＮ１（ＲＱＮ３＋ＲＱＮ４）／（ＲＱＮ１＋ＲＱＮ３＋ＲＱＮ４） …（９）
となる。
【００４０】
ここで、先に説明した（５），（６）式が満たされていれば、
ＲＰＨ＞ＲＮＨ …（１０）
となり、入力信号のスレッショルド電位は、ＨＶＤＤ／２よりも低電位側にシフトすることとなる。
なお、（９）式においては、ＲＱＮ３，ＲＱＮ４が支配的である。
【００４１】
以上のように、シュミットトリガ回路１によれば、ヒステリシス状の入出力特性を実現することができる。また、シュミットトリガ回路１においては、先に説明した従来のシュミットトリガ回路８０（図４参照）のように無駄な電流が流れることがない。
【００４２】
なお、シュミットトリガ回路１において、（５），（６）式を実現するための一例として、トランジスタＱＰ１，ＱＮ１のディメンジョン（トランジスタの全体及び／又は各部（チャネル幅、チャネル長等）のサイズ））をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のディメンジョンと異なるようにすれば良い。例えば、トランジスタＱＰ１，ＱＮ１のチャネル幅をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のチャネル幅より狭くすることとしたり、トランジスタＱＰ１，ＱＮ１のチャネル長をトランジスタＱＰ３〜ＱＰ４，ＱＮ３〜ＱＮ４のチャネル長より長くすることとすれば良い。また、一例として、トランジスタＱＰ１，ＱＮ１のオン抵抗を５０ｋΩ程度とし、トランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗を数ｋΩ程度とすることができる。
【００４３】
先に説明した従来のシュミットトリガ回路（図５参照）においても、トランジスタのチャネル幅、チャネル長を適宜変更することで入力信号のスレッショルド電圧を変更することができるが、ノードＮ１と高電位側の電源電位ＶＤＤとの間及び／又はノードＮ１と接地電位ＶＳＳとの間のインピーダンスの調整範囲が狭く、入出力特性のヒステリシス幅の調整範囲が狭い。
【００４４】
一方、シュミットトリガ回路１においては、トランジスタＱＰ１，ＱＮ１のオン抵抗のバランスがとれており、且つ、トランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗のバランスがとれていれば良い。従って、トランジスタＱＰ１，ＱＮ１のオン抵抗をトランジスタＱＰ３，ＱＰ４，ＱＮ３，ＱＮ４のオン抵抗よりも非常に大きくすることが可能である。すなわち、シュミットトリガ回路１においては、ノードＮ１１と高電位側の電源電位ＨＶＤＤとの間及び／又はノードＮ１１と接地電位ＶＳＳとの間のインピーダンスの調整範囲を広くすることができ、入出力特性のヒステリシス幅の調整範囲を広くすることができる。
【００４５】
次に、シュミットトリガ回路１を用いたＩ／Ｏセルについて説明する。図２は、シュミットトリガ回路１を用いたＩ／Ｏセルのレイアウトの一例を示す図である。
図２に示すように、このＩ／Ｏセル２０は、第１のスロット３０と、第２のスロット４０とを含んでいる。第１のスロット３０は、チップ内部の信号をチップ外部に出力するための出力スロットであり、第２のスロット４０は、チップ外部の信号を受け取ってチップ内部に供給するための入力スロットである。第１，第２のスロット３０，４０は、低い耐圧を有する低耐圧素子を配置するための低耐圧素子配置領域と、高い耐圧を有する高耐圧素子を配置するための高耐圧素子配置領域とをそれぞれ有している。
【００４６】
第１のスロット３０は、低耐圧素子配置領域内にファンクションプリドライバ配置領域３１を有しており、高耐圧素子配置領域内にプリドライバ配置領域３２と、Ｐチャネルドライバ配置領域３３と、Ｎチャネルドライバ配置領域３４とを有している。ファンクションプリドライバ配置領域３１は、Ｎチャネルトランジスタ配置領域３１ａと、Ｐチャネルトランジスタ配置領域３１ｂとを有している。プリドライバ配置領域３２は、Ｐチャネルトランジスタ配置領域３２ａと、Ｎチャネルトランジスタ配置領域３２ｂと、プルダウントランジスタ配置領域３２ｃと、プルアップトランジスタ配置領域３２ｄとを有している。
【００４７】
プルダウントランジスタ配置領域３２ｃは、Ｎチャネルトランジスタ配置領域３２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域３２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域３２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００４８】
プルアップトランジスタ配置領域３２ｄは、Ｐチャネルトランジスタ配置領域３２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域３２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域３２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００４９】
Ｐチャネルドライバ配置領域３３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域３４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【００５０】
第２のスロット４０は、低耐圧素子配置領域内にＮチャネルトランジスタ配置領域４１ａと、Ｐチャネルトランジスタ配置領域４１ｂとを有しており、高耐圧素子配置領域内に入力バッファ配置領域４２と、Ｐチャネルドライバ配置領域４３と、Ｎチャネルドライバ配置領域４４とを有している。入力バッファ配置領域４２は、Ｐチャネルトランジスタ配置領域４２ａと、Ｎチャネルトランジスタ配置領域４２ｂと、プルダウントランジスタ配置領域４２ｃと、プルアップトランジスタ配置領域４２ｄとを有している。
【００５１】
プルダウントランジスタ配置領域４２ｃは、Ｎチャネルトランジスタ配置領域４２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域４２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００５２】
プルアップトランジスタ配置領域４２ｄは、Ｐチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域４２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００５３】
Ｐチャネルドライバ配置領域４３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域４４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【００５４】
シュミットトリガ回路１（図１参照）のＰチャネルトランジスタＱＰ２〜ＱＰ４として、Ｐチャネルトランジスタ配置領域４１ｂ及び／又はＰチャネルトランジスタ配置領域４２ａ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ２〜ＱＮ４としてＮチャネルトランジスタ配置領域４１ａ及び／又はＮチャネルトランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。そして、シュミットトリガ回路１のＰチャネルトランジスタＱＰ１として、プルアップトランジスタ配置領域４２ｄ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ１として、プルダウントランジスタ配置領域４２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。このようにすれば、先に説明した（５）、（６）式を満たすことができ、（７）、（１０）式に示すように入力信号のスレッショルド電位をシフトすることができ、ヒステリシス状の入出力特性を実現することができる。
【００５５】
なお、一般に、図２に示すようなＩ／Ｏセルにおいては、ＥＳＤ（electro static discharge）保護のために、Ｎチャネルドライバ配置領域３４，４４内のＮチャネルトランジスタのゲートのバイアス電位をチップ基板電位とすることで常時オフ状態のＮチャネルトランジスタを設け、この常時オフ状態のＮチャネルトランジスタをＥＳＤ保護素子として利用することが多い。しかしながら、より微細な半導体集積回路においては、ＥＳＤ保護専用の素子を配置することが望ましい。図３は、このようなＩ／Ｏセルのレイアウトの一例を示す図である。
【００５６】
図３に示すように、このＩ／Ｏセル５０は、第１のスロット６０と、第２のスロット７０とを含んでいる。第１のスロット６０は、チップ内部の信号をチップ外部に出力するための出力スロットであり、第２のスロット７０は、チップ外部の信号を受け取ってチップ内部に供給するための入力スロットである。第１，第２のスロット６０，７０は、低い耐圧を有する低耐圧素子を配置するための低耐圧素子配置領域と、高い耐圧を有する高耐圧素子を配置するための高耐圧素子配置領域とをそれぞれ有している。
【００５７】
第１のスロット６０は、低耐圧素子配置領域内にファンクションプリドライバ配置領域６１を有しており、高耐圧素子配置領域内にプリドライバ配置領域６２と、Ｐチャネルドライバ配置領域６３と、Ｎチャネルドライバ配置領域６４と、ＥＳＤ保護素子配置領域６５とを有している。ファンクションプリドライバ配置領域６１は、Ｎチャネルトランジスタ配置領域６１ａと、Ｐチャネルトランジスタ配置領域６１ｂとを有している。プリドライバ配置領域６２は、Ｐチャネルトランジスタ配置領域６２ａと、Ｎチャネルトランジスタ配置領域６２ｂと、プルダウントランジスタ配置領域６２ｃと、プルアップトランジスタ配置領域６２ｄとを有している。
【００５８】
プルダウントランジスタ配置領域６２ｃは、Ｎチャネルトランジスタ配置領域６２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。例えば、Ｎチャネルトランジスタ配置領域６２ｂ内に配置されているＮチャネルトランジスタのオン抵抗は数ｋΩ程度とすることができ、プルダウントランジスタ配置領域６２ｃ内に配置されているＮチャネルトランジスタのオン抵抗は５０ｋΩ程度とすることができる。
【００５９】
プルアップトランジスタ配置領域６２ｄは、Ｐチャネルトランジスタ配置領域６２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。例えば、Ｐチャネルトランジスタ配置領域６２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域６２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６０】
Ｐチャネルドライバ配置領域６３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域６４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。ＥＳＤ保護素子配置領域６５は、ＥＳＤ保護素子（例えば、ツェナーダイオード等）が配置されている領域である。
【００６１】
第２のスロット７０は、低耐圧素子配置領域内にＮチャネルトランジスタ配置領域７１ａと、Ｐチャネルトランジスタ配置領域７１ｂとを有しており、高耐圧素子配置領域内に入力バッファ配置領域７２と、Ｐチャネルドライバ配置領域７３と、Ｎチャネルドライバ配置領域７４と、ＥＳＤ保護素子配置領域７５とを有している。入力バッファ配置領域７２は、Ｐチャネルトランジスタ配置領域７２ａと、Ｎチャネルトランジスタ配置領域７２ｂと、プルダウントランジスタ配置領域７２ｃと、プルアップトランジスタ配置領域７２ｄとを有している。
【００６２】
プルダウントランジスタ配置領域７２ｃは、Ｎチャネルトランジスタ配置領域７２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタを配置するための領域である。例えば、Ｎチャネルトランジスタ配置領域７２ｂ内に配置されているＮチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルダウントランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６３】
プルアップトランジスタ配置領域７２ｄは、Ｐチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタを配置するための領域である。例えば、Ｐチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタのオン抵抗を数ｋΩ程度とすることができ、プルアップトランジスタ配置領域７２ｄ内に配置されているＰチャネルトランジスタのオン抵抗を５０ｋΩ程度とすることができる。
【００６４】
Ｐチャネルドライバ配置領域７３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域７４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。ＥＳＤ保護素子配置領域７５は、ＥＳＤ保護素子（ツェナーダイオード等）が配置されている領域である。
【００６５】
シュミットトリガ回路１（図１参照）のＰチャネルトランジスタＱＰ２〜ＱＰ４として、Ｐチャネルトランジスタ配置領域７１ｂ及び／又はＰチャネルトランジスタ配置領域７２ａ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ２〜ＱＮ４としてＮチャネルトランジスタ配置領域７１ａ及び／又はＮチャネルトランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタを用いると好適である。そして、シュミットトリガ回路１のＰチャネルトランジスタＱＰ１として、プルアップトランジスタ配置領域７２ｄ内に配置されているＰチャネルトランジスタを用い、ＮチャネルトランジスタＱＮ１として、プルダウントランジスタ配置領域７２ｃ内に配置されているＮチャネルトランジスタを用いることができる。このようにすれば、先に説明した（５）、（６）式を満たすことができ、（７）、（１０）式に示すように入力信号のスレッショルド電位をシフトすることができ、ヒステリシス状の入出力特性を実現することができる。
【産業上の利用可能性】
【００６６】
本発明は、ヒステリシス状の入出力特性を有するシュミットトリガ回路において利用可能である。このシュミットトリガ回路は、半導体集積回路のＩ／Ｏセル等に利用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係るシュミットトリガ回路の回路の概要を示す図。
【図２】図１のシュミットトリガ回路を用いたＩ／Ｏセルのレイアウト例を示す図。
【図３】図１のシュミットトリガ回路を用いたＩ／Ｏセルのレイアウト例を示す図。
【図４】従来のシュミットトリガ回路を示す図。
【図５】従来のシュミットトリガ回路を示す図。
【符号の説明】
【００６８】
１，８０ シュミットトリガ回路、 ２，３，１０，１１ インバータ、 ４ インピーダンス調整回路、、 ２０，５０ Ｉ／Ｏセル、 ３０，４０，６０，７０ スロット、 ３１，６１ ファンクションプリドライバ配置領域、 ３１ａ，４１ａ，６１ａ，７１ａ Ｎチャネルトランジスタ配置領域、 ３１ｂ，４１ｂ，６１ｂ，７１ｂ Ｐチャネルトランジスタ配置領域、 ３２，６２ プリドライバ配置領域、 ３２ａ，４２ａ，６２ａ，７２ａ Ｐチャネルトランジスタ配置領域、 ３２ｂ，４２ｂ，６２ｂ，７２ｂ Ｎチャネルトランジスタ配置領域、 ３２ｃ，４２ｃ，６２ｃ，７２ｃ プルダウントランジスタ配置領域、 ３２ｄ，４２ｄ，６２ｄ，７２ｄ プルアップトランジスタ配置領域、 ３３，４３，６３，７３ Ｐチャネルドライバ配置領域、 ３４，４４，６４，７４ Ｎチャネルドライバ配置領域、 ４２，７２ 入力バッファ配置領域、 ６５，７５ ＥＳＤ保護素子配置領域、 ＱＰ１，ＱＰ２，… Ｐチャネルトランジスタ、 ＱＮ１，ＱＮ２，… Ｎチャネルトランジスタ
【特許請求の範囲】
【請求項１】
入力信号を反転して出力する第１のインバータと、
前記第１のインバータの出力信号を反転して出力する第２のインバータと、
前記入力信号及び前記第２のインバータの出力信号に基づいて、前記第１のインバータの出力ノードと高電位側の電源電位との間及び／又は前記第１のインバータの出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路と、
を具備する、シュミットトリガ回路。
【請求項２】
前記第１のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含むＣＭＯＳインバータであり、
前記第２のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第２のＰチャネルトランジスタ及び第２のＮチャネルトランジスタを含むＣＭＯＳインバータである、請求項１記載のシュミットトリガ回路。
【請求項３】
前記インピーダンス調整回路が、高電位側の電源電位と前記第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＰチャネルトランジスタを含み、
前記第３のＰチャネルトランジスタのゲートに前記第２のインバータの出力信号が印加され、前記第４のＰチャネルトランジスタのゲートに前記入力信号が印加される、請求項１又は２記載のシュミットトリガ回路。
【請求項４】
前記インピーダンス調整回路が、低電位側の電源電位と前記第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＮチャネルトランジスタを含み、
前記第３のＮチャネルトランジスタのゲートに前記第２のインバータの出力信号が印加され、前記第４のＮチャネルトランジスタのゲートに前記入力信号が印加される、請求項１〜３のいずれか１項に記載のシュミットトリガ回路。
【請求項５】
前記第１のＰチャネルトランジスタ及び／又は前記第１のＮチャネルトランジスタのオン抵抗が、前記第３〜第４のＰチャネルトランジスタ及び／又は前記第３〜第４のＮチャネルトランジスタのオン抵抗よりも大きい、請求項３又は４記載のシュミットトリガ回路。
【請求項６】
前記第１のＰチャネルトランジスタのディメンジョンが、前記第３〜第４のＰチャネルトランジスタのディメンジョンと異なっており、
前記第１のＮチャネルトランジスタのディメンジョンが、前記第３〜第４のＮチャネルトランジスタのディメンジョンと異なっている、請求項５記載のシュミットトリガ回路。
【請求項７】
前記第１のＰチャネルトランジスタのチャネル長及び／又はチャネル幅が、前記第３〜第４のＰチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっており、
前記第１のＮチャネルトランジスタのチャネル長及び／又はチャネル幅が、前記第３〜第４のＮチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっている、請求項６記載のシュミットトリガ回路。
【請求項８】
請求項１〜７のいずれか１項に記載のシュミットトリガ回路を具備する半導体集積回路。
【請求項９】
所定の第１の耐圧を有する素子が配置されている第１の素子配置領域及び／又は前記第１の耐圧よりも低い所定の第２の耐圧を有する素子が配置されている第２の素子配置領域を有する入力及び／又は入出力セルを有しており、
前記第１の素子配置領域が、入力バッファ配置領域を有しており、
前記入力バッファ配置領域が、プルアップ及び／又はプルダウントランジスタ配置領域を有しており、
前記第１のＰチャネルトランジスタ及び／又は前記第１のＮチャネルトランジスタが、前記プルアップ及び／又はプルダウン素子配置領域に配置されているトランジスタであり、
前記第２〜第４のＰチャネルトランジスタ及び／又は前記第２〜第４のＮチャネルトランジスタが、前記第２の素子配置領域、及び／又は、前記入力バッファ配置領域内且つ前記プルアップ及び／又はプルダウン素子配置領域外の領域に配置されているトランジスタである、請求項８記載の半導体集積回路。
【請求項１】
入力信号を反転して出力する第１のインバータと、
前記第１のインバータの出力信号を反転して出力する第２のインバータと、
前記入力信号及び前記第２のインバータの出力信号に基づいて、前記第１のインバータの出力ノードと高電位側の電源電位との間及び／又は前記第１のインバータの出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路と、
を具備する、シュミットトリガ回路。
【請求項２】
前記第１のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含むＣＭＯＳインバータであり、
前記第２のインバータが、高電位側の電源電位と低電位側の電源電位との間に直列に接続された第２のＰチャネルトランジスタ及び第２のＮチャネルトランジスタを含むＣＭＯＳインバータである、請求項１記載のシュミットトリガ回路。
【請求項３】
前記インピーダンス調整回路が、高電位側の電源電位と前記第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＰチャネルトランジスタを含み、
前記第３のＰチャネルトランジスタのゲートに前記第２のインバータの出力信号が印加され、前記第４のＰチャネルトランジスタのゲートに前記入力信号が印加される、請求項１又は２記載のシュミットトリガ回路。
【請求項４】
前記インピーダンス調整回路が、低電位側の電源電位と前記第１のインバータの出力ノードとの間に直列に接続された第３〜第４のＮチャネルトランジスタを含み、
前記第３のＮチャネルトランジスタのゲートに前記第２のインバータの出力信号が印加され、前記第４のＮチャネルトランジスタのゲートに前記入力信号が印加される、請求項１〜３のいずれか１項に記載のシュミットトリガ回路。
【請求項５】
前記第１のＰチャネルトランジスタ及び／又は前記第１のＮチャネルトランジスタのオン抵抗が、前記第３〜第４のＰチャネルトランジスタ及び／又は前記第３〜第４のＮチャネルトランジスタのオン抵抗よりも大きい、請求項３又は４記載のシュミットトリガ回路。
【請求項６】
前記第１のＰチャネルトランジスタのディメンジョンが、前記第３〜第４のＰチャネルトランジスタのディメンジョンと異なっており、
前記第１のＮチャネルトランジスタのディメンジョンが、前記第３〜第４のＮチャネルトランジスタのディメンジョンと異なっている、請求項５記載のシュミットトリガ回路。
【請求項７】
前記第１のＰチャネルトランジスタのチャネル長及び／又はチャネル幅が、前記第３〜第４のＰチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっており、
前記第１のＮチャネルトランジスタのチャネル長及び／又はチャネル幅が、前記第３〜第４のＮチャネルトランジスタのチャネル長及び／又はチャネル幅と異なっている、請求項６記載のシュミットトリガ回路。
【請求項８】
請求項１〜７のいずれか１項に記載のシュミットトリガ回路を具備する半導体集積回路。
【請求項９】
所定の第１の耐圧を有する素子が配置されている第１の素子配置領域及び／又は前記第１の耐圧よりも低い所定の第２の耐圧を有する素子が配置されている第２の素子配置領域を有する入力及び／又は入出力セルを有しており、
前記第１の素子配置領域が、入力バッファ配置領域を有しており、
前記入力バッファ配置領域が、プルアップ及び／又はプルダウントランジスタ配置領域を有しており、
前記第１のＰチャネルトランジスタ及び／又は前記第１のＮチャネルトランジスタが、前記プルアップ及び／又はプルダウン素子配置領域に配置されているトランジスタであり、
前記第２〜第４のＰチャネルトランジスタ及び／又は前記第２〜第４のＮチャネルトランジスタが、前記第２の素子配置領域、及び／又は、前記入力バッファ配置領域内且つ前記プルアップ及び／又はプルダウン素子配置領域外の領域に配置されているトランジスタである、請求項８記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２４３８１０（Ｐ２００７−２４３８１０Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００６−６６００４（Ｐ２００６−６６００４）
【出願日】平成１８年３月１０日（２００６．３．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１８年３月１０日（２００６．３．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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