【課題】最適の時期に出力電流を流して、それ以外の時期には出力電流を止めることによって省エネ性能に優れた小振幅差動パルス送信回路を提供すること。
【解決手段】定電流を送信データに応じて差動的に出力する定電流差動出力回路１０１と、前記定電流差動出力回路１０１の出力を、送信データの値の変化による該出力の過渡現象が収束した後であって次のデータが出力される前における所定期間通過させるスイッチ回路１０２と、前記スイッチ回路１０２の出力を所定電位にバイアスするバイアス回路１０３とを備える小振幅差動パルス送信回路。 （もっと読む）

【課題】処理装置の入出力パッドの端子数を低減することができる半導体装置を提供する。
【解決手段】処理装置２１のバス制御回路３４に含まれる入出力回路は、外部Ｉ／Ｆ２２と接続されるパッドに接続される。入力部は、パッドから入力される信号に応じた入力信号を出力する。この入力信号は、処理回路３１に供給される。パッドは、入力部の入力端子に接続され、出力端子は電源電圧ＶＤＤを伝達する電源配線に接続されている。入力部は、外部Ｉ／Ｆ２２のバス制御回路４４から入力されるＨレベルの信号の電圧を出力端子から出力する。従って、電源配線には、外部Ｉ／Ｆ２２から入力されるＨレベルの信号による電圧が供給される。 （もっと読む）

【課題】シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減する。
【解決手段】インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第１の回路閾値に応じた第１の出力信号を出力する。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第２の回路閾値に応じた第２の出力信号を出力する。スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。 （もっと読む）

【課題】入力信号をレベルシフトして出力するレベルシフト回路を有しながらも、電源の電圧変動等による誤信号の出力を抑えることが可能となる信号伝達回路を提供する。
【解決手段】第１入力信号および第２入力信号の各々をレベルシフトし、それぞれ第１シフト済み信号および第２シフト済み信号として出力する、レベルシフト回路を備え、レベルシフト回路は、第１入力信号に応じて開閉するスイッチング素子と抵抗を有する第１直列回路、および、第２入力信号に応じて開閉するスイッチング素子と抵抗を有する第２直列回路が、電源と接地端との間において互いに並列に設けられており、第１直列回路上の電圧を第１シフト済み信号として、第２直列回路上の電圧を第２シフト済み信号として、それぞれ出力するようになっており、接地端から第１直列回路および第２直列回路に向かって逆電流が流れることを防止する、逆流防止部を備えた信号伝達回路とする。 （もっと読む）

【課題】従来の受信回路では、耐ノイズ性が低い問題があった。
【解決手段】本発明の受信回路の一態様は、送信回路Ｔｘとは異なる電源系において動作する受信回路Ｒｘであって、送信回路Ｒｘが絶縁素子ＩＳＯを介して出力する送信信号に基づき生成される受信信号Ａの信号レベルの変化に応じて受信データＤｒｘ１の論理レベルを切り替える状態保持回路１０と、受信データＤｒｘ１の論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、状態保持回路１０に受信データＤｒｘ１の論理レベルの保持を指示するホールド信号Ｄを生成する状態保持制御回路２０と、を有する。 （もっと読む）

アクティブデバイスに対するバイアス電圧を発生する装置が開示され、第１の電圧源と、第１の電圧源に応答してチャージを発生するように適応されたキャパシティブエレメントと、アクティブデバイスに対するバイアス電圧を発生するためにチャージを供給するように適応された第１のスイッチングエレメントとを備える。本装置は、アクティブデバイスの１以上の特性に基づいてキャパシティブエレメントをコントロールするように適応されコントローラを備えるかもしれない。コントローラは、リファレンス電圧に基づいて、すなわちアクティブデバイスの１以上の特性に基づいて前記キャパシティブエレメントのキャパシタンスをコントロールかもしれない。
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【課題】差動アンプ回路の出力信号の出力をより正確に制御することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第４のＭＯＳトランジスタと第５のＭＯＳトランジスタとの間の接点の第１の電圧に応じた信号とイネーブル信号とが入力され、イネーブル信号が第１のレベルであり且つ第１の電圧が規定電圧以上の場合に差動アンプ回路の出力信号を出力端子に出力するための第１の信号を出力し、イネーブル信号が第２のレベルまたは第１の電圧が規定電圧未満の場合に第２の信号を出力する演算回路と、差動アンプ回路の出力信号と演算回路が出力した信号とが入力され、第１の信号が入力された場合には、出力信号を出力端子に出力し、第２の信号が入力された場合には、出力端子へ或る論理に固定した信号を出力する出力バッファ回路と、を備える。 （もっと読む）

【課題】外的要因により発生するコンデンサの充放電による信号伝達不良を防止して、確実な信号伝達を行うレベルシフト回路。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態を第１コンデンサＣ１を介してセットするセットレベル回路20aと、第２電圧レベルの論理状態を第２コンデンサC2を介してリセットするリセットレベル回路20bと、セットレベル回路のセット信号とリセットレベル回路のリセット信号とによりローサイドスイッチQ1に直列に接続されたハイサイドスイッチQ2をオン／オフ駆動する駆動回路24と、第１コンデンサ及び第２コンデンサに流れる電流の内の少なくともいずれか一方を検出する電流検出回路15,16，を備える。 （もっと読む）

【課題】外的要因による誤動作を防止して確実な信号伝達を行うレベルシフト回路。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路21と、第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路22と、第２電圧レベルでセット信号及びリセット信号を検出するための基準値を設定する基準レベル回路C3とを有し、セットレベル回路とリセットレベル回路と基準レベル回路との各々は、それぞれコンデンサC1〜C3を介して第１電圧レベルから第２電圧レベルに信号を伝達する。 （もっと読む）

【課題】さらに入力ノイズ耐性を有するシュミットトリガ型インバータを提供すること。
【解決手段】入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、入力側ノードへの供給電圧が減少して第１の基準電圧より低い第２の基準電圧まで減少するに従い出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、インバータの入力側ノードに一方端が接続された第１の抵抗素子と、インバータの入力側ノードに一方端が接続された、該一方端の電圧が上昇するほどに抵抗値が減じる可変抵抗素子と、可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、ドレインが第２の抵抗素子の他方端に接続され、ゲートがインバータの出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタとを具備する。 （もっと読む）

インターフェース入力（図２：２２０）は、ホスト回路の電子構成要素が確実に扱える最大信号レベルよりも高い入力信号レベル（padloc）を受け取るように適合された入力回路（図１０：２２１）を持つ。この入力回路（図１０：２２１）は、入力信号（padloc）のレベルを所望の信号レベルにシフトする。キーパー回路（キーパー：プルアップ１０１１；プルダウン１０１２）は、入力回路に結合され、入力信号レベル（padloc）に合致するシフトされた信号（lvl_dn_int）のトリガレベルを維持する。
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【課題】高精度な抵抗分割を小規模な回路面積で実現できるラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供すること。
【解決手段】ラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。直列に接続された抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、方向Ｄ１の反対方向を方向Ｄ３とする場合に、直列に接続された抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは方向Ｄ３に沿って配置される。方向Ｄ１に直交する方向を方向Ｄ２とする場合に、抵抗ユニットＲＡｎ＋１は抵抗ユニットＲＡｎの方向Ｄ２に配置される。選択ユニットＳＬＡｉは、抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続される。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートには閾値制御信号Ｃ1が供給される。閾値制御信号Ｃ1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1と、Ｎチャネル型のトランジスタＴR2とで構成される。信号供給点Ｒ1とトランジスタＴR1のチャネルコンタクト領域Ａとの間には容量Ｃ1が介在し、信号供給点Ｒ1とトランジスタＴR2のチャネルコンタクト領域Ａとの間には容量Ｃ2が介在する。信号供給点Ｒ1には閾値制御信号ＳC1が供給される。閾値制御信号ＳC1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤとＶＳＳとの中心電圧近傍からＶＳＳ側又はＶＤＤ側に極端に偏っている場合であっても、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様を満足させることができるシュミット回路を提供する。
【解決手段】ＰＭＯＳトランジスタ２６、２７とＮＭＯＳトランジスタ２８からなる入力部２５に対して、ＰＭＯＳトランジスタ３２からなる第１のヒステリシス設定部３１と、ＮＯＲ回路３４とＰＭＯＳトランジスタ３５からなる第２のヒステリシス設定部３３とを設ける。 （もっと読む）

【課題】本発明は、単純な構成のシュミットトリガ回路を提供することを目的とする。
【解決手段】シュミットトリガ回路は、第１の入力及び第２の入力が双方ともに第１の入力レベルの時に出力が第１の出力レベルであり、第１の入力及び第２の入力が双方ともに第２の入力レベルの時に出力が第２の出力レベルであり、第１の入力及び第２の入力の一方が第１の入力レベルで他方が第２の入力レベルである時に出力が第１の出力レベルである２入力１出力の論理回路と、共通の入力信号を第１の入力及び第２の入力に入力する際に第１の入力への入力タイミングと第２の入力への入力タイミングとを異ならせる遅延素子とを含み、論理回路の第１の入力に対する第１の閾値電圧と第２の入力に対する第２の閾値電圧とが互いに異なるように構成されていることを特徴とする。 （もっと読む）

【課題】チップサイズの増加を抑え、かつ高速動作が可能な出力回路を得る。
【解決手段】ＰＭＯＳトランジスタＭ１のゲート電圧ＰＨが入力された、しきい値電圧にヒステリシスを有するインバータ５と、ＮＭＯＳトランジスタＭ２のゲート電圧ＮＬが入力された、しきい値電圧にヒステリシスを有するインバータ８とを備え、ＰＭＯＳトランジスタＭ１のゲートには、入力信号Ｓｉｎと、インバータ８の出力信号の信号レベルを反転させた信号とのＯＲ論理信号を入力し、ＮＭＯＳトランジスタＭ２のゲートには、入力信号Ｓｉｎと、インバータ５の出力信号の信号レベルを反転させた信号とのＡＮＤ論理信号を入力するようにした。 （もっと読む）

【課題】入力回路の電源電圧と接地電位との間に流れる貫通電流を改善して、入力回路が設けられた半導体集積回路の消費電流を低減する。
【解決手段】入力回路２０は、電源電圧と接地電位との間に接続可能に、一方２１に他方２５がＰＭＯＳ２５を介して並列接続された２つの抵抗２１、２２と、入力電圧により制御され一方２２に他方２７がＮＭＯＳ２６を介して並列接続された２つのＮＭＯＳ２３、２４とが直列接続され、その直列接続点の電位をインバータ２７を介して出力電圧として出力するとともにインバータ２７の出力電位によりＰＭＯＳ２５およびＮＭＯＳ２６が相補的に制御されることによりヒステリシス特性を持たせている。 （もっと読む）

【課題】入力レベルに対してヒステリシス特性を持たせる。
【解決手段】第１トランジスタＭ１は、ソースが接地端子Ｐ２に接続され、ゲートに入力デジタル信号Ｓ１が入力される。第２トランジスタＭ２は、ソースが電源端子Ｐ１に接続され、そのドレインが第１トランジスタＭ１のドレインに接続される。第２トランジスタＭ２はデプレッション型で構成する。第１インバータ１２は、第１トランジスタＭ１、第２トランジスタＭ２の接続点Ｐ３、すなわちドレイン電位Ｖｘを反転し、第２トランジスタＭ２のゲートに出力する。入力回路１０は、接続点Ｐ３のドレイン電位Ｖｘに応じたレベルを出力する。 （もっと読む）

【課題】従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、電源電圧の広範囲の変動に対してヒステリシス幅を確保することは難しかった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。
【解決手段】入力回路２個と正極の電源にＰ型、Ｎ型ＭＯＳＦＥＴ、負極の電源にＮ型、Ｐ型ＭＯＳＦＥＴと、及び前状態を記憶するラッチ回路を設け、前状態により、前記各ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。電圧特性が異なるＭＯＳＦＥＴを使い分けることにより、前述の課題が解消できた。 （もっと読む）