ラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器
【課題】高精度な抵抗分割を小規模な回路面積で実現できるラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供すること。
【解決手段】ラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。直列に接続された抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、方向Ｄ１の反対方向を方向Ｄ３とする場合に、直列に接続された抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは方向Ｄ３に沿って配置される。方向Ｄ１に直交する方向を方向Ｄ２とする場合に、抵抗ユニットＲＡｎ＋１は抵抗ユニットＲＡｎの方向Ｄ２に配置される。選択ユニットＳＬＡｉは、抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続される。
【解決手段】ラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。直列に接続された抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、方向Ｄ１の反対方向を方向Ｄ３とする場合に、直列に接続された抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは方向Ｄ３に沿って配置される。方向Ｄ１に直交する方向を方向Ｄ２とする場合に、抵抗ユニットＲＡｎ＋１は抵抗ユニットＲＡｎの方向Ｄ２に配置される。選択ユニットＳＬＡｉは、抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
携帯電話機やプロジェクタなどの電子機器の表示部には液晶パネル（広義には電気光学パネル）が利用されている。近年では、電子機器の表示部に対して高品質な画像表示が求められており、例えば映像が本来持っている色調表現を正確に再生できることが要求されている。
【０００３】
一般に、画像表示を行うための映像信号は、液晶パネルの階調特性（γ特性、γカーブ）に応じて階調補正（γ補正）が行われている。正確な色調表現を実現するためには、より多階調の階調補正を必要とし、また液晶パネルの階調特性に最適な階調補正を行うことを必要とする。
【０００４】
この階調補正は、階調電圧生成回路（広義には、基準電圧生成回路）により行われる。階調電圧生成回路は、液晶パネルの階調特性に対応した階調電圧を生成する回路であり、例えばラダー抵抗回路により構成することができる。ラダー抵抗回路は、両端に印加される電圧を抵抗分割して多値の階調電圧として出力する。
【０００５】
そして、従来このようなラダー抵抗回路おいては多階調化や階調補正の精度向上にともなってラダー抵抗回路が大規模化し、コンパクトなレイアウトを実現することが困難であるという問題があった。
【０００６】
また、液晶パネルには様々な製品が存在し、製品ごとに異なる表示特性を持っている。また、同じ製品の液晶パネルであっても複数の表示特性を持っている。例えば、液晶の劣化を防止するために極性反転駆動が行われるが、正極期間での階調特性と負極期間での階調特性は同じではない。また、例えば、液晶パネルの表示が赤青緑の３原色からなる場合には、赤青緑の表示特性は異なっており、各色の正極期間での表示特性と負極期間での表示特性も同じではない。
【０００７】
このような多様な表示特性に対応した階調補正を実現するために、例えば特許文献１には、制御信号に基づいて抵抗値が可変制御される可変抵抗回路を含むラダー抵抗回路により、階調電圧を調節できる構成の階調電圧生成回路が開示されている。
【０００８】
しかし、特許文献１に開示された技術では、設計時にあらかじめ設定された範囲内でしか可変抵抗回路の抵抗値を変化させることができないため、階調電圧を調節できる範囲が限られてしまうという問題があった。
【特許文献１】特開２００３−２３３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの態様によれば、高精度な抵抗分割を小規模な回路面積で実現できるラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【００１０】
本発明は、直列に接続される複数の抵抗ユニットと、前記複数の抵抗ユニットの複数のタップのうちの対応するタップに各選択ユニットが接続される複数の選択ユニットと、を含み、前記複数の抵抗ユニットのうちの直列に接続された第１〜第ｎ（ｎは２以上の整数）の抵抗ユニットは、第１の方向に沿って配置され、前記第１の方向の反対方向を第３の方向とする場合に、前記複数の抵抗ユニットのうちの直列に接続された第ｎ＋１〜第２ｎの抵抗ユニットは、前記第３の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向とする場合に、前記第ｎ＋１〜第２ｎの抵抗ユニットのうちの第ｎ＋１の抵抗ユニットは、前記第１〜第ｎの抵抗ユニットのうちの第ｎの抵抗ユニットの前記第２の方向に配置され、前記複数の選択ユニットのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｉの抵抗ユニットの前記第２の方向に配置され、前記第ｉの抵抗ユニットに対応するタップに接続されることを特徴とするラダー抵抗回路に関係する。
【００１１】
本発明のラダー抵抗回路では、抵抗ユニットと選択ユニットの配置の順番を行ごとに折り返して配置している。このようにすれば、回路配置をコンパクトにまとめることができ、回路面積を縮小することができる。また、折り返して配置することで行の終端の抵抗ユニットと次の行の先頭の抵抗ユニットを接続する配線が短くなり、配線の寄生抵抗を小さくできる。これにより、抵抗ユニットによる抵抗分割を高精度にすることができる。例えば本発明のラダー抵抗回路を基準電圧生成回路に適用すれば、高精度の分割電圧をもとに高精度の基準電圧を出力することができる。
【００１２】
また本発明では、前記複数の選択ユニットのうちの第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｈの抵抗ユニットと第２ｎ−ｈ＋１の抵抗ユニットとの間に設けられてもよい。
【００１３】
これにより、抵抗ユニットのタップと選択ユニットをショートパスで接続することが可能になり、回路面積をさらに縮小できる。
【００１４】
また本発明では、前記複数の選択ユニットのいずれかの選択ユニットが、複数の列選択信号と複数の行選択信号に基づいて選択され、前記複数の列選択信号のラインは、前記第２の方向に沿って配線され、前記複数の行選択信号のラインは、前記第３の方向に沿って配線されてもよい。
【００１５】
本発明によれば、選択信号を行選択信号と列選択信号に分けたことにより、少ない本数の選択信号で選択ユニットを選択することができる。そして、選択信号のラインを複雑に引き回すことなく簡単に配線でき、配線による回路面積の増大を防ぐことができる。また、任意の選択ユニットを選択することにより、抵抗ユニットのタップに出力される複数の分割電圧から任意の１つの分割電圧を選択して出力することができる。
【００１６】
また本発明では、前記複数の列選択信号を出力する第１のデコーダ回路と、前記複数の行選択信号を出力する第２のデコーダ回路とを含み、前記第１のデコーダ回路は、前記複数の抵抗ユニットの前記第２の方向に配置され、前記第２のデコーダ回路は、前記複数の抵抗ユニットの前記第３の方向に配置されてもよい。
【００１７】
これにより、行選択信号と列選択信号を出力できる。そして行選択信号と列選択信号に分けたことによりデコーダ回路の論理回路を小規模にすることができ、回路規模を縮小することができる。
【００１８】
また本発明では、前記第１のデコーダ回路は、ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ（ｋは、０≦ｋ≦ｊ−１の整数）に基づいて、前記複数の列選択信号のうちのいずれかをアクティブにし、前記第２のデコーダ回路は、前記ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊに基づいて、前記複数の行選択信号のうちのいずれかをアクティブにしてもよい。
【００１９】
本発明によれば、ビットＤ０〜Ｄｊに基づいて複数の選択ユニットから任意の選択ユニットを選択することができる。
【００２０】
また本発明では、前記第１のデコーダ回路は、前記第２のデコーダ回路が前記複数の行選択信号のうちの奇数行に対応する行選択信号をアクティブにする場合には、第１の対応関係で前記ビットＤ０〜Ｄｋをデコードし、前記第２のデコーダ回路が前記複数の行選択信号のうちの偶数行に対応する行選択信号をアクティブにする場合には、第２の対応関係で前記ビットＤ０〜Ｄｋをデコードしてもよい。
【００２１】
これにより、選択ユニットの列とビットＤ０〜Ｄｋとの対応関係を奇数行と偶数行で異なる対応関係にすることができる。
【００２２】
また本発明では、前記第１のデコーダ回路は、前記第１の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記第２の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方とは異なる他方の方向で前記複数の列選択信号をアクティブにしてもよい。
【００２３】
これにより、抵抗ユニットと選択ユニットを折り返す配置に対応したデコードを実現することができる。
【００２４】
また本発明では、前記第２のデコーダ回路は、前記ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１が第１の論理レベルのときに前記複数の行選択信号のうちの奇数行に対応する行選択信号のいずれかをアクティブにし、前記ビットＤｋ＋１が第２の論理レベルのときに前記複数の行選択信号のうちの偶数行に対応する行選択信号のいずれかをアクティブにし、前記第１のデコーダ回路は、前記ビットＤｋ＋１が第１の論理レベルのときに前記第１の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードし、前記ビットＤｋ＋１が第２の論理レベルのときに前記第２の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードしてもよい。
【００２５】
これにより、第１のデコーダ回路と第２のデコーダ回路は、ビットＤｋ＋１に基づいて奇数行と偶数行で異なる対応関係でビットＤ０〜Ｄｋをデコードすることができる。
【００２６】
また本発明では、前記第１のデコーダ回路は、前記ビットＤ０〜Ｄｋと前記ビットＤｋ＋１に基づいて、前記ビットＤ０〜Ｄｋに対応する正転信号Ｓ０〜Ｓｋと反転信号ＳＸ０〜ＳＸｋを出力する論理回路と、前記正転信号Ｓ０〜Ｓｋと前記反転信号ＳＸ０〜ＳＸｋに基づいて、前記複数の列選択信号を出力する複数の出力回路とを有してもよい。
【００２７】
これにより、ビットＤ０〜ＤｋとビットＤｋ＋１に基づいて列選択信号を出力する第１のデコーダ回路を実現できる。
【００２８】
また本発明では、前記論理回路は、前記ビットＤｋ＋１が第１の論理レベルの場合に、前記正転信号Ｓ０〜Ｓｋを対応する正転出力端子ＴＤ０〜ＴＤｋに出力し、前記反転信号ＳＸ０〜ＳＸｋを対応する反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記反転信号ＳＸ０〜ＳＸｋを対応する前記正転出力端子ＴＤ０〜ＴＤｋに出力し、前記正転信号Ｓ０〜Ｓｋを対応する前記反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記複数の出力回路は、前記ビットＤｋ＋１が第１の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにしてもよい。
【００２９】
これにより、ビットＤｋ＋１の論理レベルに応じて異なる対応関係でビットＤ０〜Ｄｋをデコードする第１のデコーダ回路を実現できる。
【００３０】
また本発明は、少なくとも１つの基準電圧を生成する基準電圧生成回路であって、上記のいずれかに記載のラダー抵抗回路と、サンプルホールド部と、を含み、前記サンプルホールド部は複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記ラダー抵抗回路の出力電圧をサンプリングしてホールドすることを特徴とする基準電圧生成回路に関係する。
【００３１】
本発明によれば、複数のサンプルホールド回路のそれぞれが、抵抗ユニットが抵抗分割した複数の分割電圧から任意の１つをサンプルホールドする。このようにすれば、複数の分割電圧から自由な組み合わせと順序で基準電圧を選ぶことができ、汎用性の高い基準電圧を生成することができる。例えば抵抗ユニットがｍ行ｎ列（ｍは２以上の整数）に配置されサンプルホールド部がＮ個のサンプルホールド回路を有する場合、ｍ×ｎ個の分割電圧からＮ個の基準電圧を生成できる。特にｍ×ｎ＞Ｎの関係が成り立つ場合には、基準電圧の調整の自由度がより一層高まる。
【００３２】
また本発明では、前記ラダー抵抗回路は、前記ビットＤ０〜Ｄｊに基づいて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、前記複数の選択ユニットのいずれかを選択し、前記選択された選択ユニットに対応するタップに出力される電圧を前記出力電圧として出力し、前記サンプルホールド部は、前記複数のサンプルホールド回路として第１〜第ｔのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｔの基準電圧からなるｔ個の基準電圧を出力し、前記第１〜第ｔのサンプルホールド回路のうちの第ｓ(ｓは、１≦ｓ≦ｔの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｔの出力期間のうちの第ｓの出力期間において前記出力電圧をサンプリングし、前記第１〜第ｔの基準電圧のうちの第ｓの基準電圧としてホールドして出力してもよい。
【００３３】
このようにすれば、各出力期間において対応するサンプルホールド回路に分割電圧をサンプルホールドさせ、基準電圧を生成することができる。
【００３４】
また本発明では、前記サンプルホールド部は、第１のサンプルホールド部と第２のサンプルホールド部を有し、前記第１のサンプルホールド部は、周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、前記第２のサンプルホールド部は、前記第２の期間において、前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドし、前記サンプルホールド部は、前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力してもよい。
【００３５】
本発明によれば、一方のサンプルホールド部が階調電圧をサンプリングしている期間でも、他方のサンプルホールド部が階調電圧を出力することができる。また、２つのサンプルホールド部が交互に異なる階調電圧を出力することができる。また、複数の組の階調電圧を繰り返し出力することもできる。
【００３６】
また本発明は、上記のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバに関係する。
【００３７】
また本発明は、上記に記載のドライバを含むことを特徴とする電気光学装置に関係する。
【００３８】
また本発明は、上記に記載の電気光学装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４０】
１．ラダー抵抗回路
図１、図２に本実施形態のラダー抵抗回路を示す。図１の構成例では主に抵抗ユニット（抵抗素子）と選択ユニット（選択回路）の配置について説明し、図２の構成例では本実施形態のラダー抵抗回路の詳細な構成例について説明する。なお本実施形態のラダー抵抗回路は図１、図２の構成に限定されず、その構成要素の一部（例えば第１、第２のデコーダ回路、選択ユニット）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４１】
最初に、図１に示す構成例について説明する。なお以下では、図面の方向を図１に示す第１〜第４の方向Ｄ１〜Ｄ４を用いて説明する。図１に示すように、第２の方向Ｄ２は第１の方向Ｄ１に直交する方向であり、第３の方向Ｄ３は第１の方向Ｄ１の反対方向であり、第４の方向Ｄ４は第２の方向Ｄ２の反対方向である。
【００４２】
図１のラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。抵抗ユニットＲＡ１〜ＲＡｍｎは直列に接続されており、選択ユニットＳＬＡ１〜ＳＬＡｍｎの各選択ユニットは抵抗ユニットＲＡ１〜ＲＡｍｎの複数のタップのうちの対応するタップに各選択ユニットが接続されている。
【００４３】
抵抗ユニットＲＡ１〜ＲＡｍｎのうちの第１〜第ｎの抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、第ｎ＋１〜第２ｎの抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは、方向Ｄ３に沿って配置される。また、第ｎ＋１の抵抗ユニットＲＡｎ＋１は、第ｎの抵抗ユニットＲＡｎの方向Ｄ２に配置される。
【００４４】
また、選択ユニットＳＬＡ１〜ＳＬＡｍｎのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットＳＬＡｉは、第ｉの抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続されている。そして、第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットＳＬＡｈは、第ｈの抵抗ユニットＲＡｈと第２ｎ−ｈ＋１の抵抗ユニットＲＡ２ｎ−ｈ＋１との間に設けられる。
【００４５】
抵抗ユニットＲＡ２ｎ＋１〜ＲＡｍｎおよび、選択ユニットＳＬＡｎ＋１〜ＳＬＡｍｎについても同様に配置される。
【００４６】
具体的には、抵抗ユニットＲＡ１〜ＲＡｍｎは、ｍ行ｎ列のマトリックス状に配置され、１行ごとに抵抗ユニットの順番が逆方向に向かうように配置される。そして、その配置の順番通りに直列に接続されている。
【００４７】
例えば、１行目である抵抗ユニットＲＡ１〜ＲＡｎは、方向Ｄ１に沿ってＲＡ１、ＲＡ２、ＲＡ３のように直列に接続されて配置される。２行目である抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは、１行目とは折り返した方向である方向Ｄ３に沿ってＲＡｎ＋１、ＲＡｎ＋２、ＲＡｎ＋３のように直列に接続されて配置される。折り返し部分では、抵抗ユニットＲＡｎ＋１は、抵抗ユニットＲＡｎに接続され抵抗ユニットＲＡｎの方向Ｄ２に配置される。そして、３行目以降についても同様に、方向Ｄ１に沿って直列に接続され配置される行と方向Ｄ３に沿って直列に接続され配置される行が交互に繰り返される。
【００４８】
また、選択ユニットＳＬＡ１〜ＳＬＡｍｎは、それぞれ抵抗ユニットＲＡ１〜ＲＡｍｎのＤ２方向に配置され、それぞれノードＮＡ１〜ＮＡｍｎに接続されている。ノードＮＡ１〜ＮＡｍｎは、それぞれ抵抗ユニットＲＡ１〜ＲＡｍｎのタップに対応する。
【００４９】
例えば、１行目の選択ユニットＳＬＡ１〜ＳＬＡｎは、１行目の抵抗ユニットＲＡ１〜ＲＡｎと同様に方向Ｄ１に沿って並び、１行目の抵抗ユニットＲＡ１〜ＲＡｎと２行目の抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎの間に配置される。そして、１行目の抵抗ユニットＲＡ１〜ＲＡｎのタップに対応するノードＮＡ１〜ＮＡｎに接続されている。例えば選択ユニットＳＬＡｎは、抵抗ユニットＲＡｎとＲＡｎ＋１の間に配置され、抵抗ユニットＲＡｎ−１とＲＡｎの間のノードＮＡｎに接続される。
【００５０】
図１のラダー抵抗回路によれば、抵抗ユニットＲＡ１〜ＲＡｍｎと選択ユニットＳＬＡ１〜ＳＬＡｍｎをマトリックス状に配置したことにより、選択ユニットＳＬＡ１〜ＳＬＡｍｎをノードＮＡ１〜ＮＡｍｎにショートパスで接続することができ、コンパクトな配置を実現できる。また、行ごとに折り返して配置したことにより、折り返し部の抵抗ユニットを接続する配線が短くすることができる。これにより配線の寄生抵抗を小さくできるため、高精度の抵抗分割を実現できる。
【００５１】
次に、図２に示す本実施形態のラダー抵抗回路の詳細な構成例について説明する。なお、以下では図１で説明した抵抗ユニットと選択ユニットがそれぞれ２５６個ずつである場合について説明する。ただし、本発明のラダー抵抗回路は、図２と異なる個数の抵抗ユニットおよび選択ユニットを含む構成にすることもできる。
【００５２】
図２のラダー抵抗回路は、抵抗アレイ１０、第１のデコーダ回路２０、第２のデコーダ回路４０を含む。抵抗アレイ１０は、抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６を含む。この抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６は、１６行１６列に配置されており、図１で説明した抵抗ユニットＲＡ１〜ＲＡｍｎと選択ユニットＳＬＡ１〜ＳＬＡｍｎに対応している。
【００５３】
第１のデコーダ回路２０は、抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ２に配置され、第２のデコーダ回路４０は、抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ３に配置される。第１のデコーダ回路２０は複数の列選択信号ＳＣ１〜ＳＣ１６を出力し、第２のデコーダ回路４０は複数の行選択信号ＳＲ１〜ＳＲ１６を出力する。列選択信号ＳＣ１〜ＳＣ１６のラインは方向Ｄ２に沿って配線されており、行選択信号ＳＲ１〜ＳＲ１６のラインは方向Ｄ３に沿って配線されている。そして、これらの列選択信号ＳＣ１〜ＳＣ１６と行選択信号ＳＲ１〜ＳＲ１６によって、選択ユニットＳＬＢ１〜ＳＬＢ２５６のいずれかが選択されるようになっている。
【００５４】
具体的には、１〜１６列目の選択ユニットにはそれぞれ列選択信号ＳＣ１〜ＳＣ１６が入力され、１〜１６行目の選択ユニットにはそれぞれ行選択信号ＳＲ１〜ＳＲ１６が入力される。ここで、図１で説明したように、抵抗ユニットＲＢ１〜ＲＢ２５６は行ごとに折り返して配置されており、選択ユニットＳＬＢ１〜ＳＬＢ２５６もそれに対応した配置になっている。そのため、例えば奇数行である１行目では、例えば選択ユニットＳＬＢ１、ＳＬＢ２、ＳＬＢ３に対して順番に列選択信号ＳＣ１、ＳＣ２、ＳＣ３のように入力される。一方、偶数行である２行目では、例えば選択ユニットＳＬＢ１７、ＳＬＢ１８、ＳＬＢ１９に対して奇数行とは逆の順番に列選択信号ＳＣ１６、ＳＣ１５、ＳＣ１４のように入力される。
【００５５】
そして、第１のデコーダ回路２０が列選択信号ＳＣ１〜ＳＣ１６のいずれか１つの列選択信号をアクティブにし、第２のデコーダ回路４０が行選択信号ＳＲ１〜ＳＲ１６のいずれか１つの行選択信号をアクティブにする。これにより、アクティブにされた列選択信号と行選択信号がともに入力されている選択ユニットが選択される。例えば、選択ユニットＳＬＢ１には、列選択信号ＳＣ１と行選択信号ＳＲ１が入力されている。すなわち、第１のデコーダ回路２０が列選択信号ＳＣ１をアクティブにし、第２のデコーダ回路４０が行選択信号ＳＲ１をアクティブにすることにより、選択ユニットＳＬＢ１〜ＳＬＢ２５６の中から選択ユニットＳＬＢ１が選択される。
【００５６】
このようにして選択された選択ユニットは、その選択ユニットが接続されているタップに対応する電圧を出力する。具体的には、ノードＮＢ１〜ＮＢ２５６が抵抗ユニットＲＢ１〜ＲＢ２５６のタップに対応しており、分割電圧ＶＢ１〜ＶＢ２５６が出力される。選択ユニットＳＬＢ１〜ＳＬＢ２５６はノードＮＢ１〜ＮＢ２５６に接続されている。そして、選択された選択ユニットは対応する分割電圧を出力する。すなわち、列選択信号ＳＣ１〜ＳＣ１６と行選択信号ＳＲ１〜ＳＲ１６によって選択ユニットＳＬＢ１〜ＳＬＢ２５６のうちの１つの選択ユニットが選択され、分割電圧ＶＢ１〜ＶＢ２５６のうちの選択された選択ユニットに対応する分割電圧が出力される。
【００５７】
ここで、分割電圧ＶＢ１〜ＶＢ２５６は、ノードＮＢ１〜ＮＢ２５６に対応する電圧であり、抵抗ユニットＲＢ１〜ＲＢ２５６の抵抗分割によって生成される電圧である。例えば抵抗ユニットＲＢ１〜ＲＢ２５６が電源電圧ＶＧＭＨとＶＧＭＬの間に接続される場合、分割電圧ＶＢ１〜ＶＢ２５６は、抵抗ユニットＲＢ１〜ＲＢ２５６によって抵抗分割された電源電圧ＶＧＭＨとＶＧＭＬの間の電圧である。
【００５８】
本実施形態のラダー抵抗回路によれば、選択ユニットＳＬＢ１〜ＳＬＢ２５６から任意の選択ユニットを選択することにより、分割電圧ＶＢ１〜ＶＢ２５６から任意の１つの分割電圧を選択して出力することができる。
【００５９】
例えば、本実施形態のラダー抵抗回路は、後に図８で説明する基準電圧生成回路に使用することができる。図８に示す基準電圧生成回路は、本実施形態のラダー抵抗回路を構成する抵抗アレイ１０、第１のデコーダ回路２０、第２のデコーダ回路４０と、サンプルホールド部２００とを含む。サンプルホールド部２００は、サンプルホールド回路２４０−１〜２４０−Ｎを含む。
【００６０】
具体的には、図８の本実施形態のラダー抵抗回路は、列選択信号ＳＣ１〜ＳＣｎと行選択信号ＳＲ１〜ＳＲｍによって分割電圧ＶＧ１〜ＶＧｍｎの１つを任意に選択し、出力電圧ＶＱＡとしてノードＮＱＡに出力する。そして、サンプルホールド部２００が出力電圧ＶＱＡをサンプルホールドして基準電圧を生成する。例えば、サンプルホールド回路２４０−１〜２４０−Ｎは時分割に出力電圧ＶＱＡをサンプルホールドすることができ、分割電圧ＶＧ１〜ＶＧｍｎから任意の組み合わせのＮ個の基準電圧を生成することができる。
【００６１】
このように本実施形態のラダー抵抗回路を基準電圧生成回路に利用する場合、高精度の基準電圧を生成するために分割電圧ＶＢ１〜ＶＢ２５６にも精度が要求される。分割電圧ＶＢ１〜ＶＢ２５６に誤差を生じる原因として、例えば抵抗ユニットＲＢ１〜ＲＢ２５６を直列に接続する配線の寄生抵抗が考えられる。そのため、配線長に直接影響を及ぼす抵抗ユニットＲＢ１〜ＲＢ２５６の配置が重要である。
【００６２】
例えば、第１の比較例として、抵抗ユニットＲＢ１〜ＲＢ２５６を、図２のように行ごとに折り返して配置せず、全ての行において方向Ｄ１に沿って順番に配置する手法が考えられる。この場合、行の終端の抵抗ユニットと次の行の先頭の抵抗ユニット（例えば１行目の抵抗ユニットＲＢ１６と２行目の抵抗ユニットＲＢ１７）はＤ３方向に離れた配置になってしまう。そのため、行と行を接続する配線は方向Ｄ３に沿って配線され、抵抗ユニット１行分に相当する長い配線となってしまう。従って第１の比較例では、行と行の接続部分において配線が長いために配線抵抗が大きくなり、分割電圧ＶＢ１〜ＶＢ２５６の精度が下がるという課題がある。
【００６３】
この点、本実施形態のラダー抵抗回路は、行の終端の抵抗ユニットと次の行の先頭の抵抗ユニット（例えばＲＢ１６とＲＢ１７）を方向Ｄ２に配置していることにより、第１の比較例に比べて行と行を接続する配線を短くすることができる。そのため、配線抵抗を小さくすることができ、高精度の分割電圧ＶＢ１〜ＶＢ２５６を出力できる。また、行と行を接続するための方向Ｄ３に沿った配線が不要となるため、回路面積を小さくすることもできる。
【００６４】
第２の比較例として、例えば抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６を別ブロックとして配置する手法が考えられる。この場合、ブロック間の配線は２５６本という多数となるため、複雑な引き回しとなり回路面積の増大も招いてしまう。
【００６５】
この点、本実施形態のラダー抵抗回路は、選択ユニットＳＬＢ１〜ＳＬＢ２５６を対応する抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ２に配置するとともに抵抗ユニットＲＢ１〜ＲＢ２５６の行間に配置している。そのため、選択ユニットと対応するタップの距離が近くなり、配線の引き回しが減るため、回路面積の増大も抑制することができる。
【００６６】
第３の比較例として、例えばデコーダ回路を１つだけ設け、この１つのデコーダ回路から選択信号を出力する手法が考えられる。この場合、選択ユニットＳＬＢ１〜ＳＬＢ２５６から１つの選択ユニットを選択できるようにするためには、２５６本の選択信号を生成して出力する必要がある。そのため、デコードを行う論理回路の回路規模が増大し、デコーダ回路と選択ユニットとの配線も本数が多くなり複雑となる。その結果、ラダー抵抗回路の回路面積の増大を招いてしまう。
【００６７】
この点、本実施形態のラダー抵抗回路は２つのデコーダ回路から１６本ずつの選択信号を出力したことにより、第３の比較例に比べて少ない本数の選択信号で選択ユニットを選択することができる。そのためデコーダ回路の回路規模を小さくでき、配線本数も減少させることができる。さらに、格子状に選択信号のラインを配線することにより、配線の簡素化と配線面積の抑制を実現している。
【００６８】
２．デコーダ回路
２．１．デコーダ回路の動作
図１、図２のラダー抵抗回路では、上述のように抵抗ユニットと選択ユニットが行ごとに折り返して配置されている。そのため、第１のデコーダ回路２０が列選択信号をアクティブにする順番についても行ごとに反対方向の順番にする必要がある。
【００６９】
以下では図３の動作例を用いて、この動作を実現する第１のデコーダ回路２０と第２のデコーダ回路４０について説明する。図３では説明を簡単にするために、抵抗ユニットと選択ユニットを４行４列に配置した場合を示す。この場合、第１のデコーダ回路２０と第２のデコーダ回路４０は、ビットＤ０〜Ｄ３（ビットＤ０〜Ｄｊ）をデコードしてそれぞれ４つの行選択信号ＳＲ１〜ＳＲ４と列選択信号ＳＣ１〜ＳＣ４を出力する。なお、以下ではビットＤ０、Ｄ１を下位ビットとし、ビットＤ２、Ｄ３を上位ビットとして説明するが、ビットＤ０、Ｄ１が上位ビットでビットＤ２、Ｄ３が下位ビットであってもよい。
【００７０】
第１のデコーダ回路２０は、下位ビットＤ０、Ｄ１（ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ。ｋは０≦ｋ≦ｊ−１の整数）を受けて列選択信号ＳＣ１〜ＳＣ４のいずれかをアクティブにする。第２のデコーダ回路４０は、上位ビットＤ２、Ｄ３（ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊ）を受けて行選択信号ＳＲ１〜ＳＲ４のいずれかをアクティブにする。このとき、第１のデコーダ回路２０は、例えば第１の対応関係と第２の対応関係でビットＤ０、Ｄ１をデコードする。具体的には、第２のデコーダ回路４０が奇数行の行選択信号ＳＲ１、ＳＲ３をアクティブにする場合には第１の対応関係でデコードし、第２のデコーダ回路４０が偶数行の行選択信号ＳＲ２、ＳＲ４をアクティブにする場合には第２の対応関係でデコードする。
【００７１】
例えば、第１のデコーダ回路２０は、上位ビットＤ２（上位ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１）を受けて第１の対応関係と第２の対応関係で下位ビットＤ０、Ｄ１をデコードすることができる。ここで第２のデコーダ回路４０は、ビットＤ２が第１の論理レベル（例えば「０」）のときに奇数行の行選択信号ＳＲ１、ＳＲ３のいずれかをアクティブにし、ビットＤ２が第２の論理レベル（例えば「１」）のときに偶数行の行選択信号ＳＲ２、ＳＲ４のいずれかをアクティブにする。そして、第１のデコーダ回路２０は、ビットＤ２が第１の論理レベルのときに第１の対応関係で下位ビットＤ０、Ｄ１をデコードし、ビットＤ２が第２の論理レベルのときに第２の対応関係で前記下位ビットＤ０、Ｄ１をデコードする。
【００７２】
図３を用いて具体的に説明する。以下では、図２と同様に奇数行の抵抗ユニットと選択ユニットは方向Ｄ１に沿った順番で配置され、偶数行の抵抗ユニットと選択ユニットは方向Ｄ３に沿った順番で配置されているとする。また、列選択信号ＳＣ１〜ＳＣ４のラインは、方向Ｄ１に沿った順番で配線されているとする。
【００７３】
第２のデコーダ回路４０は、ビットＤ２＝０（広義には第１の論理レベル）のとき、奇数行の行選択信号ＳＲ１又はＳＲ３をアクティブにする。すなわち、（Ｄ３，Ｄ２）＝（０，０）のとき１行目の行選択信号ＳＲ１をアクティブにし、（Ｄ３，Ｄ２）＝（１，０）のとき３行目の行選択信号ＳＲ３をアクティブにする。このとき、第１のデコーダ回路２０は下位ビットＤ０、Ｄ１を第１の対応関係でデコードする。具体的には、下位ビット（Ｄ１，Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応して、それぞれ列選択信号ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４をアクティブにする。
【００７４】
一方、第２のデコーダ回路４０は、ビットＤ２＝１（広義には第２の論理レベル）のとき、偶数行の行選択信号ＳＲ２又はＳＲ４をアクティブにする。すなわち、（Ｄ３，Ｄ２）＝（０，１）のとき２行目の行選択信号ＳＲ２をアクティブにし、（Ｄ３，Ｄ２）＝（１，１）のとき４行目の行選択信号ＳＲ４をアクティブにする。このとき、第１のデコーダ回路２０は下位ビットＤ０、Ｄ１を第２の対応関係でデコードする。具体的には、下位ビット（Ｄ１，Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応して、それぞれ列選択信号ＳＣ４、ＳＣ３、ＳＣ２、ＳＣ１をアクティブにする。
【００７５】
このように、奇数行では（第１の対応関係で下位ビットをデコードする場合には）、第１のデコーダ回路２０は、下位ビットＤ０、Ｄ１の表す数値が増加するに従って方向Ｄ１の方向で（第１の方向または第３の方向のいずれか一方の方向で）列選択信号ＳＣ１〜ＳＣ４をアクティブにしている。また偶数行では（第２の対応関係で下位ビットをデコードする場合には）、下位ビットＤ０、Ｄ１の表す数値が増加するに従って方向Ｄ３の方向で（一方の方向とは異なる他方の方向で）列選択信号ＳＣ１〜ＳＣ４をアクティブにしている。
【００７６】
図３の動作例によれば、本実施形態のラダー抵抗回路は、抵抗ユニットと選択ユニットを行ごとに折り返す配置に対応したデコードを実現することができる。例えば、選択される選択ユニットとビット（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）〜（１，１，１，１）を順番に対応させることができる。
【００７７】
２．２．第１のデコーダ回路の詳細な構成例
図４、図５に第１のデコーダ回路２０の詳細な構成例を示す。図４、図５では、下位ビットをＤ０〜Ｄ３とし、ビットＤ４の論理レベルに基づいて第１の対応関係と第２の対応関係でデコードする場合の構成例を示している。ここでは簡単のために図２と同様に列選択信号ＳＣ１〜ＳＣ１６のラインが方向Ｄ１に沿った順番で配線されているものとして説明する。
【００７８】
図４に示す第１のデコーダ回路２０は、論理回路２２、複数の出力回路２４−１〜２４−１６を含む。論理回路２２は、ビットＤ４（Ｄｋ＋１）を受けて下位ビットＤ０〜Ｄ３（Ｄ０〜Ｄｋ）に対応する正転信号Ｓ０〜Ｓ３（Ｓ０〜Ｓｋ）と反転信号ＳＸ０〜ＳＸ３（ＳＸ０〜ＳＸｋ）を出力する。出力回路２４−１〜２４−１６は、正転信号Ｓ０〜Ｓ３と反転信号ＳＸ０〜ＳＸ３を受けて列選択信号ＳＣ１〜ＳＣ１６を出力する。
【００７９】
具体的には、論理回路２２は、ビットＤ４が第１の論理レベル（「０」）の場合に、正転信号Ｓ０〜Ｓ３を正転出力端子ＴＤ０〜ＴＤ３に出力し、反転信号ＳＸ０〜ＳＸ３を反転出力端子ＴＤＸ０〜ＴＤＸ３に出力する。一方ビットＤ４が第２の論理レベル（「１」）の場合には、反転信号ＳＸ０〜ＳＸ３を正転出力端子ＴＤ０〜ＴＤ３から出力し、正転信号Ｓ０〜Ｓ３を反転出力端子ＴＤＸ０〜ＴＤＸ３から出力する。
【００８０】
そして、出力回路２４−１〜２４−１６は、ビットＤ４が第１の論理レベルの場合には、下位ビットＤ０〜Ｄ３の表す数値が増加するに従ってＤ１の方向（第１の方向または第３の方向のいずれか一方の方向）で、列選択信号ＳＣ１〜ＳＣ１６をアクティブにする。一方、ビットＤ４が第２の論理レベルの場合には、下位ビットＤ０〜Ｄ３の表す数値が増加するに従ってＤ３の方向（一方の方向とは異なる他方の方向）で、列選択信号ＳＣ１〜ＳＣ１６をアクティブにする。
【００８１】
例えば図４に示すように論理回路２２、出力回路２４−１〜２４−１６を構成することができる。まず、図４に示す論理回路２２の構成例を説明する。図４の論理回路２２は、ビットＤ０〜Ｄ３に対応した正転又は反転の論理レベルをノードＮＤ０〜ＮＤ３に出力できるようになっている。そして、インバータＩＮＤ０−４〜ＩＮＤ３−４によって端子ＴＤ０〜ＴＤ３からノードＮＤ０〜ＮＤ３の正転の論理レベルが出力され、インバータＩＮＤ０−３〜ＩＮＤ３−３によって端子ＴＤＸ０〜ＴＤＸ３からノードＮＤ０〜ＮＤ３の反転の論理レベルが出力される。
【００８２】
具体的には、ビットＤ４が第１の論理レベル（「０」）のとき、インバータＩＮＤ４−１はノードＧＤをアクティブにし、インバータＩＮＤ４−２はノードＧＤＸを非アクティブにする。これにより、スイッチ素子ＳＤ０〜ＳＤ３はオンし、スイッチ素子ＳＤＸ０〜ＳＤＸ３はオフするため、ノードＮＤ０〜ＮＤ３にはインバータＩＮＤ０−２〜３−２によってビットＤ０〜Ｄ３の正転の論理レベルが出力される。一方、ビットＤ４が第２の論理レベル（「１」）のとき、インバータＩＮＤ４−１はノードＧＤを非アクティブにし、インバータＩＮＤ４−２はノードＧＤＸをアクティブにする。これにより、スイッチ素子ＳＤ０〜ＳＤ３はオフし、スイッチ素子ＳＤＸ０〜ＳＤＸ３はオンするため、ノードＮＤ０〜ＮＤ３にはインバータＩＮＤ０−１〜３−１によってビットＤ０〜Ｄ３の反転の論理レベルが出力される。
【００８３】
なお、スイッチ素子ＳＤ０〜ＳＤ３、ＳＤＸ０〜ＳＤＸ３は例えばＣＭＯＳトランジスタを用いたトランスファーゲートにより構成することができる。
【００８４】
次に、図４に示す出力回路２４−１〜２４−１６の構成例について説明する。出力回路２４−１〜２４−１６は同様の構成とすることができるため、ここでは出力回路２４−１を例にとって説明する。図４の出力回路２４−１は、ＮＡＮＤ回路ＮＤＤ１−１、ＮＤＤ１−２、ＮＯＲ回路ＮＲＤ１により構成される。ＮＯＲ回路ＮＲＤ１は、ＮＡＮＤ回路ＮＤＤ１−１の出力とＮＤＤ１−２の出力が入力され、列選択信号ＳＣ１を出力する。ＮＡＮＤ回路ＮＤＤ１−１には端子ＴＤＸ２とＴＤＸ３の出力が入力され、ＮＤＤ１−２には端子ＴＤＸ０とＴＤＸ１の出力が入力される。そして、出力回路２４−１は端子ＴＤＸ０〜ＴＤＸ３の出力がアクティブのとき列選択信号ＳＣ１をアクティブにする。なお、出力回路２４−２〜２４−１６も同様に構成できるが、端子ＴＤ０〜ＴＤ３、ＴＤＸ０〜ＴＤＸ３との接続関係が異なっている。例えば、出力回路２４−２は端子ＴＤ０、ＴＤＸ１〜ＴＤＸ３の出力がアクティブのとき列選択信号ＳＣ２をアクティブにするように接続される。
【００８５】
図５に図４の第１のデコーダ回路２０の具体的な動作例を示す。図５に示すように、Ｄ４＝０のとき、例えば（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）であればノードＮＤ０〜ＮＤ３には（０，０，０，０）が出力される。そして、端子ＴＤ０〜ＴＤ３にはＤ０〜Ｄ３の正転信号（Ｓ３，Ｓ２，Ｓ１，Ｓ０）＝（０，０，０，０）が出力される。また、端子ＴＤＸ０〜ＴＤＸ３にはＤ０〜Ｄ３の反転信号（ＳＸ３，ＳＸ２，ＳＸ１，ＳＸ０）＝（１，１，１，１）が出力される。これにより、列選択信号ＳＣ１は１となり他の列選択信号は０となる。同様に、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，１）、（０，０，１，０）、（０，０，１，１）となるに従って、列選択信号ＳＣ２、ＳＣ３、ＳＣ４が順番に１になる。
【００８６】
一方、Ｄ４＝１のとき、例えば（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）であればノードＮＤ０〜ＮＤ３には（１，１，１，１）が出力される。そして、端子ＴＤ０〜ＴＤ３には（ＳＸ３，ＳＸ２，ＳＸ１，ＳＸ０）＝（１，１，１，１）が出力され、端子ＴＤＸ０〜ＴＤＸ３には（Ｓ３，Ｓ２，Ｓ１，Ｓ０）＝（０，０，０，０）が出力される。これにより、列選択信号ＳＣ１６は１となり他の列選択信号は０となる。同様に、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，１）、（０，０，１，０）、（０，０，１，１）となるに従って、列選択信号ＳＣ１５、ＳＣ１４、ＳＣ１３が順番に１になる。
【００８７】
このように、図４、図５に示す第１のデコーダ回路２０の詳細な構成例によれば、下位ビットＤ０〜Ｄ３の示す数値が増加するに従って列選択信号ＳＣ１〜ＳＣ１６をアクティブにする方向を、ビットＤ４の論理レベルによって制御することができる。
【００８８】
２．３．第２のデコーダ回路の詳細な構成例
図６に第２のデコーダ回路４０の詳細な構成例を示す。図６では、上位ビットＤ４〜Ｄ７（Ｄｋ＋１〜Ｄｊ）をデコードして行選択信号ＳＲ１〜ＳＲ１６を出力する場合の構成例を示している。
【００８９】
図６に示す第２のデコーダ回路４０は、インバータＩＮＥ４−１〜７−１、ＩＮＥ４−２〜７−２、出力回路４４−１〜４４−１６により構成できる。インバータＩＮＥ４−１〜７−１は、ノードＮＥＸ４〜ＮＥＸ７にビットＤ４〜Ｄ７の論理を反転した論理を出力する。インバータＩＮＥ４−２〜７−２は、ノードＮＥ４〜ＮＥ７にビットＤ４〜Ｄ７の論理と同じ論理を出力する。出力回路４４−１〜４４−１６は、図４の出力回路２４−１〜２４−１６と同様にそれぞれ２つのＮＡＮＤ回路と１つのＮＯＲ回路により構成できる。そして、出力回路４４−１〜４４−１６はそれぞれ行選択信号ＳＲ１〜ＳＲ１６を出力する。
【００９０】
例えば出力回路４４−１のＮＡＮＤ回路にはノードＮＥＸ４〜ＮＥＸ７が接続され、出力回路４４−２のＮＡＮＤ回路にはノードＮＥ４、ＮＥＸ５〜ＮＥＸ７が接続され、出力回路４４−１６のＮＡＮＤ回路にはノードＮＥ４〜ＮＥ７が接続される。そのため、（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０）のとき行選択信号ＳＲ１が１となり他の行選択信号は０となる。（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，１）のとき行選択信号ＳＲ２が１となり他の行選択信号は０となる。（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（１，１，１，１）のとき行選択信号ＳＲ１６が１となり他の行選択信号は０となる。
【００９１】
このように、図６に示す第２のデコーダ回路４０によれば、上位ビットＤ４〜Ｄ７に応じて行選択信号ＳＲ１〜ＳＲ１６のいずれかをアクティブにすることができる。
【００９２】
３．選択ユニット
図７に選択ユニットの詳細な構成例を示す。図７の選択ユニットＳＬＦは、ＮＡＮＤ回路ＮＤＦ、インバータＩＮＦ、スイッチ素子ＳＦにより構成することができる。ＮＡＮＤ回路ＮＤＦには行選択信号ＳＲと列選択信号ＳＣが入力され、インバータＩＮＦにはＮＡＮＤ回路ＮＤＦの出力が入力される。スイッチ素子ＳＦは、ノードＮＦとノードＮＱＦの間に設けられ、インバータＩＮＦの出力によってオン、オフを制御される。
【００９３】
そして、行選択信号ＳＲと列選択信号ＳＣがともにアクティブの場合にはインバータＩＮＦの出力はアクティブとなり、スイッチ素子ＳＦはオンとなる。そのため、ノードＮＦの電圧がノードＮＱＦに出力される。すなわち、抵抗ユニットＲＦのタップに対応する電圧がノードＮＱＦに出力される。一方、行選択信号ＳＲと列選択信号ＳＣの少なくとも一方が非アクティブの場合にはインバータＩＮＦの出力は非アクティブとなり、スイッチ素子ＳＦはオフとなる。
【００９４】
なお、スイッチ素子ＳＦは例えばＣＭＯＳトランジスタを用いたトランスファーゲートにより構成することができる。また、抵抗ユニットＲＦは例えばポリ抵抗等により構成することができる。
【００９５】
４．階調電圧生成回路
図８に本実施形態の基準電圧生成回路を示す。以下では、本実施形態の基準電圧生成回路を、後述する図１４に示すドライバ４８０の階調電圧生成回路４３０に適用した例について説明する。階調電圧生成回路４３０は、電気光学パネル４００（例えば液晶パネル、ＥＬ素子パネル）の階調特性（γ特性）を補正（γ補正）するための階調電圧（γカーブ）を生成する回路である。この場合には、本発明の基準電圧生成回路は、少なくとも１つの基準電圧として複数の階調電圧を生成する。
【００９６】
ただし、本発明の基準電圧生成回路は少なくとも１つの基準電圧を生成するものであればよく、例えば１つだけ基準電圧を生成するものであってもよい。また、本発明の基準電圧生成回路は、階調電圧生成回路４３０以外にも、複数の組み合わせの基準電圧を切り替える回路や、基準電圧を時分割に出力する回路にも適用可能である。例えば、図１４のドライバ４８０の電源回路４９０に適用することもできる。
【００９７】
まず、本実施形態の比較例の階調電圧生成回路について図９を用いて説明する。この比較例の階調電圧生成回路は、複数の可変抵抗回路Ｒ０〜Ｒｓ＋１（ｓは０以上の整数）を含むラダー抵抗により構成される。可変抵抗回路Ｒ０〜Ｒｓ＋１は、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間に直列に接続されており、これらの電源電圧の間を抵抗分割して階調電圧Ｖ０〜Ｖｓを出力する。これにより、表示特性に合わせた階調電圧Ｖ０〜Ｖｓを生成することができる。
【００９８】
しかしながら、この比較例の階調電圧生成回路には、可変抵抗回路Ｒ０〜Ｒｓ＋１があらかじめ決められた範囲内でしか抵抗値を設定できないために、階調電圧を調整できる範囲が狭いという課題があった。
【００９９】
図８に示す構成の本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）によれば、以上のような課題を解決できる。この階調電圧生成回路は、抵抗アレイ１０、第１のデコーダ２０、第２のデコーダ４０、サンプルホールド部２００を含む。抵抗アレイ１０、第１のデコーダ２０、第２のデコーダ４０は、本実施形態のラダー抵抗回路に対応しており、複数ビットの選択信号ＤＡ［０：ｑ］は図２のビットＤ０〜Ｄ７に対応している。また抵抗アレイ１０は、図１等で説明した抵抗ユニットＲＧ１〜ＲＧｍｎと選択ユニットＳＬＧ１〜ＳＬＧｍｎを含む。そして、サンプルホールド部２００は、複数のサンプルホールド回路２４０−１〜２４０−Ｎを含む。
【０１００】
なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。
【０１０１】
本実施形態のラダー抵抗回路は、ノードＮＱＡに出力電圧ＶＱＡを出力する。そして、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が出力電圧ＶＱＡをサンプリングしてホールドし、階調電圧（広義には基準電圧）を生成する。
【０１０２】
具体的には、抵抗ユニットＲＧ１〜ＲＧｍｎは、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を分割電圧ＶＧ１〜ＶＧｍｎに抵抗分割する。分割電圧ＶＧ１〜ＶＧｍｎはそれぞれ選択ユニットＳＬＧ１〜ＳＬＧｍｎに入力され、選択ユニットＳＬＧ１〜ＳＬＧｍｎの出力はノードＮＱＡに接続される。そして、第１のデコーダ回路２０と第２のデコーダ回路４０によって選択ユニットＳＬＧ１〜ＳＬＧｍｎのいずれかが選択され、選択された選択ユニットに対応する分割電圧が出力電圧ＶＱＡとしてノードＮＱＡに出力される。具体的には、図示しない制御回路（例えば図１４の制御回路４４２）から入力される選択信号ＤＡ［０：ｑ］を受けて、第１のデコーダ回路２０が列選択信号ＳＣ１〜ＳＣｎのいずれかをアクティブにし第２のデコーダ回路４０が行選択信号ＳＲ１〜ＳＲｍのいずれかをアクティブにすることによって、選択ユニットＳＬＧ１〜ＳＬＧｍｎのいずれかが選択される。
【０１０３】
そして、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が独立して出力電圧ＶＱＡをサンプルホールドする。例えば、出力電圧ＶＱＡとして分割電圧ＶＧ１〜ＶＧｍｎのいずれか１つが出力され、サンプルホールド回路２４０−１〜２４０−Ｎのいずれか１つがその分割電圧をサンプリングする。そして、出力電圧ＶＱＡとして分割電圧ＶＧ１〜ＶＧｍｎの他の１つが出力され、サンプルホールド回路２４０−１〜２４０−Ｎの他の１つがその分割電圧をサンプリングする。このようにして、各サンプルホールド回路が、それぞれ異なる電圧の階調電圧を出力することができる。
【０１０４】
ここで、サンプルホールド回路２４０−１〜２４０−Ｎは、図示しない制御回路等からの複数ビットのサンプリング指示信号ＤＢ［０：ｒ］（ｒは自然数）を受けてサンプルホールドすることもできる。例えば、サンプリング指示信号ＤＢ［０：ｒ］がサンプルホールド回路２４０−１のサンプリングを指示する信号である場合には、サンプルホールド回路２４０−１が出力電圧ＶＱＡをサンプリングする。
【０１０５】
なお、サンプルホールド回路２４０−１〜２４０−Ｎは、そのうちの複数のサンプルホールド回路が、出力電圧ＶＱＡとして選択された同じ分割電圧をサンプルホールドし、同じ電圧の階調電圧を出力してもよい。また、サンプルホールド回路２４０−１〜２４０−Ｎは、時分割で出力電圧ＶＱＡをサンプルホールドし、階調電圧を出力してもよい。
【０１０６】
以上のように、図８に示す本実施形態の階調電圧生成回路によれば、ｍ×ｎ個の分割電圧ＶＧ１〜ＶＧｍｎから任意の組み合わせと順序でＮ個の階調電圧を生成することができるため、階調電圧を広い範囲で調整することができる。すなわち、電気光学パネル４００に様々な製品が使用されたとしても、製品ごとに最適な階調電圧を生成することができる。
【０１０７】
ここで、本実施形態の階調電圧生成回路は、例えばＮ個の階調電圧をｍ×ｎ個の分割電圧よりも少ない個数とすることもできる。例えば、２５６個（ｍ＝ｎ＝１６）の分割電圧からＮ＝６４個の階調電圧をサンプルホールドして出力することができる。この場合、２５６個の分割電圧の間隔は６４個の階調電圧に必要な間隔よりも十分小さいため、液晶パネルの表示特性に近い階調電圧を非常に容易に選択することができる。ただし、ｍ×ｎ個の分割電圧がＮ個の階調電圧よりも個数が少なくてもよく、ｍ×ｎ個の分割電圧がＮ個の階調電圧と同数であってもよい。
【０１０８】
５．サンプルホールド部
図１０及び図１２にサンプルホールド部２００の第１、第２の構成例を示す。図１０のサンプルホールド部は、本実施形態のラダー抵抗回路が出力する複数個の分割電圧から任意の階調電圧をサンプルホールドして出力できる。しかし、図１０の第１の構成例には課題もある。それは、サンプリング期間中に階調電圧を出力できないことである。そこで、図１２の第２の構成例では、２つのサンプルホールド部にサンプルホールドと出力を交互に行わせることによって、この課題を解決している。
【０１０９】
５．１．第１の構成例
最初に、図１０に示す第１の構成例について説明する。図１０にはサンプルホールド部２００の構成例のみ示しているが、このサンプルホールド部２００は本実施形態のラダー抵抗回路からの出力電圧ＶＱＡをサンプリングする。まず、第１の構成例における本実施形態のラダー抵抗回路の動作について説明する。
【０１１０】
本実施形態のラダー抵抗回路は、選択信号ＤＡ［０：ｑ］を受けて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、出力電圧ＶＱＡを出力する。出力電圧ＶＱＡは、各出力期間において、本実施形態のラダー抵抗回路が出力する分割電圧ＶＧ１〜ＶＧｍｎのいずれかに対応する。そして、出力される出力電圧ＶＱＡは、第１〜第ｔの出力期間のうちの各出力期間で異なる電圧を出力することができる。
【０１１１】
なお、本実施形態のラダー抵抗回路は、第１〜第ｔの出力期間のうちの一部の出力期間または全出力期間で同一の分割電圧を選択して出力電圧ＶＱＡとして出力してもよい。
【０１１２】
図１０に示すように、サンプルホールド部２００は第１〜第ｔのサンプルホールド回路ＳＨＡ１〜ＳＨＡｔを有する。サンプルホールド回路ＳＨＡ１〜ＳＨＡｔには出力電圧ＶＱＡが入力される。そして、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔは、少なくとも１つの階調電圧として第１〜第ｔの階調電圧ＶＧＡ１〜ＶＧＡｔをノードＮＧＡ１〜ＮＧＡｔに出力する。
【０１１３】
具体的には、サンプルホールド回路ＳＨＡｓは、第ｓの出力期間において出力電圧ＶＱＡをサンプリングする。サンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。サンプルホールド回路ＳＨＡｓは、サンプリングした出力電圧ＶＱＡをホールドし階調電圧ＶＧＡｓとしてノードＮＧＡｓに出力する。
【０１１４】
次に、図１１を用いて、第１〜第ｔの出力期間が周期的に繰り返す場合の動作例について説明する。
【０１１５】
図１１のＡ１に示すように、第１の出力期間ＴＱ１において、選択信号ＤＡ［０：ｑ］は分割電圧ＶＧ１に対応する信号である。この信号に基づいて第１のデコーダ回路２０は列選択信号ＳＣ１をアクティブにし第２のデコーダ回路４０は行選択信号ＳＲ１をアクティブにする。これにより選択ユニットＳＬＧ１が選択され、分割電圧ＶＧ１を出力電圧ＶＱＡとして出力する。
【０１１６】
そして、Ａ３に示すように、第１の出力期間ＴＱ１において、サンプリング指示信号ＤＢ［０：ｒ］は、サンプルホールド回路ＳＨＡ１に対してサンプリングを行うことを指示する。これにより、Ａ４に示すように、サンプルホールド回路ＳＨＡ１は、分割電圧ＶＧ１をサンプリングする。このサンプリングは、出力期間ＴＱ１に対応するサンプリング期間ＴＳＡ１において行われる。そしてＡ５に示すように、出力期間ＴＱ２〜ＴＱｔに対応するホールド期間ＴＨＡ１においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＧ１をホールドし、階調電圧ＶＧＡ１として出力する。
【０１１７】
また、第２の出力期間ＴＱ２においては、Ａ６に示す選択信号ＤＡ［０：ｑ］に従ってＡ７に示すように出力電圧ＶＱＡとして分割電圧ＶＧ３が出力される。そして、サンプルホールド回路ＳＨＡ２は、Ａ８に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ９に示すように出力期間ＴＱ２に対応するサンプリング期間ＴＳＡ２において分割電圧ＶＧ３をサンプリングする。そしてＡ１０に示すように、出力期間ＴＱ３〜ＴＱｔ及び次回の出力期間ＴＱ１に対応するホールド期間ＴＨＡ２においては、サンプルホールド回路ＳＨＡ２は、出力期間ＴＱ２でサンプリングした分割電圧ＶＧ２をホールドし、階調電圧ＶＧＡ２として出力する。
【０１１８】
以降一般には、第ｓの出力期間ＴＱｓにおいて、Ａ１１に示す選択信号ＤＡ［０：ｑ］に従ってＡ１２に示すように出力電圧ＶＱＡとして分割電圧ＶＧｆが出力される。そして、サンプルホールド回路ＳＨＡｓは、Ａ１３に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ１４に示すように出力期間ＴＱｓに対応するサンプリング期間ＴＳＡｓにおいて分割電圧ＶＧｆをサンプリングする。Ａ１５に示すように、出力期間ＴＱｓ＋１〜ＴＱｔ及び次回の出力期間ＴＱ１〜ＴＱｓ−１に対応するホールド期間ＴＨＡｓにおいては、サンプルホールド回路ＳＨＡｓは、出力期間ＴＱｓでサンプリングした分割電圧ＶＧｆをホールドし、階調電圧ＶＧＡｓとして出力する。
【０１１９】
図１０のサンプルホールド部２００は、同様の動作をＡ１６に示す出力期間ＴＱｔまで繰り返し、出力期間ＴＱ１〜ＴＱｔにおける１回分の動作を完了する。これにより、このサンプルホールド部２００は、ｔ個の階調電圧ＶＧＡ１〜ＶＧＡｔを生成して出力する。図１１では、出力期間ＴＱ１〜ＴＱｔを周期的に繰り返し、図１０のサンプルホールド部２００は、階調電圧ＶＧＡ１〜ＶＧＡｔを周期的に生成して出力する。
【０１２０】
なお、このサンプルホールド部２００が周期的に生成する階調電圧ＶＧＡ１〜ＶＧＡｔは、周期ごとに異なってもよく、毎周期同じでもよい。また例えば、複数の階調電圧のセットを周期的に生成することもできる。また、階調電圧ＶＧＡ１〜ＶＧＡｔは、各階調電圧が異なる電圧であってもよく、一部または全部が同一の電圧であってもよい。
【０１２１】
また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔは、それぞれのホールド期間ＴＨＡ１〜ＴＨＡｔにおいて、ホールドしている電圧を階調電圧として期間の全部で出力してもよいし、期間の一部でのみ出力してもよい。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔの出力全てを階調電圧として利用してもよく、一部を階調電圧として利用してもよい。例えば、一部をデータドライバ４５０の階調電圧として出力し、他の一部を電源回路４９０の出力に代えて利用してもよい。
【０１２２】
このように、図１０の第１の構成例によれば、本実施形態のラダー抵抗回路が出力するｍ×ｎ個の分割電圧から任意のｔ個の階調電圧をサンプルホールドするサンプルホールド部２００を実現できる。また、第１の構成例によれば、階調電圧を広い範囲で調整することができるため、様々な液晶パネルの表示特性に対応できる汎用性の高い階調電圧生成回路を提供することができる。
【０１２３】
一方この第１の構成例では、階調電圧のサンプルホールドと出力を１組のサンプルホールド部２００によって行っているために、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔがサンプリングしている間は階調電圧を出力できないという課題がある。
【０１２４】
例えば、本実施形態の階調電圧生成回路が１水平期間ごとに６４階調の階調電圧を図１４のデータドライバ４５０に供給しているとする。この場合、１水平期間において階調電圧生成回路が６４回のサンプリング動作を行うことになり、その６４回のサンプリング動作に要する期間の分だけ、データドライバ４５０が階調電圧を利用できる期間が短くなるという課題がある。
【０１２５】
そこで、図１２に示す第２の構成例では、２つのサンプルホールド部を設け、一方のサンプルホールド部がサンプリングしている期間は、他方に階調電圧を出力させることによって、この課題を解決している。
【０１２６】
５．２．第２の構成例
以下では、図１２に示すサンプルホールド部の第２の構成例について説明する。このサンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。そして、第１の期間と第２の期間があり、周期的に繰り返される。この第１のサンプルホールド部２２０−１は、第１の期間において出力電圧ＶＧＡをサンプリングし、続く第２の期間において第１の期間にサンプリングした電圧をホールドする。第２のサンプルホールド部２２０−２は、第２の期間において出力電圧ＶＧＡをサンプリングし、続く第１の期間において第１の期間にサンプリングした電圧をホールドする。
【０１２７】
そして、図１２のサンプルホールド部２００は、図示しない制御回路等からの出力指示信号ＰＯＬを受けて階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。第１の期間においては、第２のサンプルホールド部２２０−２のホールドする電圧が選択され、階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。第２の期間においては、第１のサンプルホールド部２２０−１のホールドする電圧が選択され、階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１２８】
具体的には、第１のサンプルホールド部２２０−１は、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐを有し、第２のサンプルホールド部２２０−２は、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐを有する。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐには、出力電圧ＶＱＡが入力される。また、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐは、ノードＮＧＢ１〜ＮＧＢｐに階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。
【０１２９】
そして、第１の期間においては、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐはサンプリング指示信号ＤＢ［０：ｒ］を受けて出力ＶＱＡをサンプリングする。サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐは第２の期間においてサンプリングした電圧をホールドする。第１の期間においては、出力指示信号ＰＯＬに基づいて、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐがホールドする電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。第２の期間においては、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐはサンプリング指示信号ＤＢ［０：ｒ］を受けて出力ＶＱＡをサンプリングする。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐは、第１の期間においてサンプリングした電圧をホールドする。第２の期間においては、出力指示信号ＰＯＬに基づいて、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐのホールドする電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３０】
以上に説明したように、２つのサンプルホールド部を設けることによって、一方のサンプルホールド部にｐ個の階調電圧を生成させ、その間は他方のサンプルホールド部に他のｐ個の階調電圧を出力させておくことができる。例えば、２組のｐ個の階調電圧を交互に生成して出力することもできるし、３組以上の複数組のｐ個の階調電圧を周期的に生成して出力することもできる。
【０１３１】
次に、図１３を用いて本実施形態の動作を具体的に説明する。
【０１３２】
図１３のＢ１に示すように、第１のサンプルホールド部２２０−１は、第１の期間ＴＢ１に対応するサンプリング期間ＴＳＢ１において、出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、Ｂ２に示すように、第２の期間ＴＢ２に対応するホールド期間ＴＨＢ１において、Ｂ１に示すサンプリング期間ＴＳＢ１でサンプリングした電圧をホールドしている。ここで、Ｂ３に示すように、出力指示信号ＰＯＬは第２の信号レベルＰＢ２である。これにより、Ｂ４に示すように、第１のサンプルホールド部２２０−１がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３３】
続いてＢ５に示すように、第２のサンプルホールド部２２０−２は、第２の期間ＴＢ２に対応するサンプリング期間ＴＳＢ２において、出力電圧ＶＧＡをサンプリングする。そして、Ｂ６に示すように、第２の期間ＴＢ１に対応するホールド期間ＴＨＢ２において、Ｂ５に示すサンプリング期間ＴＳＢ２でサンプリングした電圧をホールドしている。ここで、Ｂ７に示すように、出力指示信号ＰＯＬは第１の信号レベルＰＢ１である。これにより、Ｂ８に示すように、第２のサンプルホールド部２２０−２がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３４】
このとき、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２は、それぞれのサンプリング期間ＴＳＢ１とＴＳＢ２において、図１０のサンプルホールド部２００と同様なサンプルホールド動作を行う。ここでは、第１のサンプルホールド部２２０−１のサンプリング期間ＴＳＢ１におけるサンプルホールド動作を例にとって説明する。
【０１３５】
図１３のＢ９に示すように、第１の出力期間ＴＱＢ１において、選択信号ＤＡ［０：ｑ］に従って例えば分割電圧ＶＧ１が出力電圧ＶＱＡとして出力される。そして、サンプルホールド回路ＳＨＢ１１は、Ｂ１０に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、分割電圧ＶＧ１をサンプリングする。出力期間ＴＱＢ２〜ＴＱＢｐにおいては、サンプルホールド回路ＳＨＢ１１は、出力期間ＴＱＢ１でサンプリングした分割電圧ＶＧ１をホールドする。出力期間ＴＱＢ２〜ＴＱＢｐにおいても同様にサンプルホールド回路ＳＨＢ１２〜ＳＨＢ１ｐがサンプルホールド動作を行い、ｐ個の階調電圧を生成することができる。
【０１３６】
このように、図１２の第２の構成例によれば、複数の組の階調電圧を繰り返し出力できる。また、２つのサンプルホールド部のうち一方のサンプルホールド部が階調電圧を出力している間に、他方のサンプルホールド部が階調電圧をサンプリングすることができる。これにより、２つのサンプルホールド部が交互に階調電圧を出力するため、図１０の第１の構成例ではサンプリング期間に階調電圧を出力できなかったという課題を解決している。
【０１３７】
例えば、代表的な電気光学パネル４００である液晶パネルでは、極性反転における正極性と負極性で階調特性が異なっているため、この階調特性を正確に階調補正するためには、各極性の階調特性に適した階調電圧が必要である。このような場合に本実施形態の階調電圧生成回路を適用すれば、複数の組の階調電圧として各極性の階調特性に適した階調電圧を出力させることができる。例えば、１水平期間ごとに極性反転を行う電気光学装置６００に適用した場合が考えられる。この場合の例として、図１３の期間ＴＢ１、ＴＢ２をそれぞれ１水平期間とし、期間ＴＢ１において正極階調電圧を出力させ、期間ＴＢ２において負極階調電圧を出力させる場合が考えられる。また、３回の期間ＴＢ１、ＴＢ２が２水平期間に対応する場合も考えられる。例えば、１回目の期間ＴＢ１で第１の色成分（赤）の正極階調電圧を出力させ、１回目の期間ＴＢ２で第２の色成分（緑）の正極階調電圧を出力させ、２回目の期間ＴＢ１で第３の色成分（青）の正極階調電圧を出力させる。そして、２回目の期間ＴＢ２で第１の色成分（赤）の負極階調電圧を出力させ、３回目の期間ＴＢ１で第２の色成分（緑）の負極階調電圧を出力させ、３回目の期間ＴＢ２で第３の色成分（青）の負極階調電圧を出力させることもできる。
【０１３８】
６．ドライバ、電気光学装置
図１４に本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）を含むドライバ４８０（集積回路装置）及びこのドライバ４８０を含む電気光学装置６００の構成例を示す。なお本実施形態のドライバ４８０及び電気光学装置６００は図１４の構成に限定されず、その構成要素の一部（例えば走査ドライバ、メモリ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３９】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル４００（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【０１４０】
ドライバ４８０（集積回路装置）は、電気光学パネルのデータ線に供給するデータ信号（電圧信号、電流信号）と走査線に供給する走査信号を生成する。
【０１４１】
メモリ４２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【０１４２】
ロジック回路４４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１４３】
制御回路４４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路４３０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路４９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ４２４、カラムアドレスデコーダ４２６、ライト／リード回路４２８を用いたメモリへのライト／リード処理を制御する。
【０１４４】
表示タイミング制御回路４４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ４２０から電気光学パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４４６は、ホストからのアクセス毎に内部パルスを発生してメモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４４８は、ドットクロックにより動画のＲＧＢデータをメモリ４２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４４６、ＲＧＢインターフェース回路４４８のいずれか一方のみを設ける構成としてもよい。
【０１４５】
データドライバ４５０は、電気光学パネル４００（電気光学装置）のデータ線を駆動するためのデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ４５０は、メモリ４２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路４３０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。
【０１４６】
走査ドライバ４７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネルの各走査線に出力する。なお走査ドライバ４７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【０１４７】
電源回路４９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ４５０、走査ドライバ４７０、階調電圧生成回路４３０などに供給する。
【０１４８】
階調電圧生成回路４３０は階調電圧を生成してデータドライバ４５０に供給する回路である。具体的には階調電圧生成回路４３０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【０１４９】
７．電子機器
図１５（Ａ）、図１５（Ｂ）に本実施形態のドライバ４８０を含む電子機器や電気光学装置６００の構成例を示す。なお図１５（Ａ）、図１５（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１５０】
図１５（Ａ）、図１５（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、ドライバ４８０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１５（Ｂ）の画像処理コントローラ５００は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１５１】
図１５（Ａ）の場合には、ドライバ４８０としてメモリ内蔵のものを用いることができる。即ちこの場合にはドライバ４８０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１５（Ｂ）の場合には、ドライバ４８０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ５００の内蔵メモリに書き込まれる。そしてドライバ４８０は、画像処理コントローラ５００の制御の下で、電気光学パネル４００を駆動する。
【０１５２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、基準電圧、抵抗ユニット、選択ユニット等）と共に記載された用語（電気光学パネル、階調電圧、抵抗素子、選択回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またラダー抵抗回路、抵抗アレイ、第１のデコーダ回路、第２のデコーダ回路、基準電圧生成回路、サンプルホールド部、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１５３】
【図１】本実施形態のラダー抵抗回路の構成例。
【図２】本実施形態のラダー抵抗回路の詳細な構成例。
【図３】本実施形態のラダー抵抗回路の動作を説明するための真理値表。
【図４】第１のデコーダ回路の詳細な構成例。
【図５】第１のデコーダ回路の動作を説明するための真理値表。
【図６】第２のデコーダ回路の詳細な構成例。
【図７】選択ユニットの構成例。
【図８】本実施形態の階調電圧生成回路の構成例。
【図９】階調電圧生成回路の比較例。
【図１０】サンプルホールド部の第１の構成例。
【図１１】本実施形態の階調電圧生成回路の動作を説明するための第１の信号波形例。
【図１２】サンプルホールド部の第２の構成例。
【図１３】本実施形態の階調電圧生成回路の動作を説明するための第２の信号波形例。
【図１４】本実施形態のドライバ、電気光学装置の構成例。
【図１５】図１５（Ａ）、図１５（Ｂ）は本実施形態の電子機器の構成例。
【符号の説明】
【０１５４】
ＲＡ１〜ＲＡｍｎ 抵抗ユニット、ＳＬＡ１〜ＳＬＡｍｎ 選択ユニット、
Ｄ１〜Ｄ４ 第１〜第４の方向、Ｄ０〜Ｄ７ ビット、
ＳＣ１〜ＳＣ１６ 列選択信号、ＳＲ１〜ＳＲ１６ 行選択信号、
ＴＤ０〜ＴＤ３ 正転出力端子、ＴＤＸ０〜ＴＤＸ３ 反転出力端子、
ＤＡ［０：ｑ］ 選択信号、ＤＢ［０：ｒ］ サンプリング指示信号、
ＶＱＡ 出力電圧、ＳＨＡ１〜ＳＨＡｔ サンプルホールド回路、
ＶＧＡ１〜ＶＧＡｔ 基準電圧、ＴＱ１〜ＴＱｔ 出力期間、
ＰＯＬ 出力指示信号、ＴＢ１、ＴＢ２ 第１、第２の期間、
１０ 抵抗アレイ、２０ 第１のデコーダ回路、２２ 論理回路、
２４−１〜２４−１６ 出力回路、４０ 第２のデコーダ回路、
２００ サンプルホールド部、
２２０−１ 第１のサンプルホールド部、２２０−２ 第２のサンプルホールド部、
２４０−１〜２４０−Ｎ サンプルホールド回路、
４００ 電気光学パネル、４１０ ホストデバイス、４２０ メモリ、
４２２ メモリセルアレイ、４２４ ローアドレスデコーダ、
４２６ カラムアドレスデコーダ、４２８ ライト／リード回路、
４３０ 階調電圧生成回路、４４０ ロジック回路、４４２ 制御回路、
４４４ 表示タイミング制御回路、４４６ ホストインターフェース回路、
４４８ ＲＧＢインターフェース回路、４５０ データドライバ、
４５２ Ｄ／Ａ変換回路、４７０ 走査ドライバ、４８０ ドライバ、
４９０ 電源回路、５００ 画像処理コントローラ、６００ 電気光学装置
【技術分野】
【０００１】
本発明は、ラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
携帯電話機やプロジェクタなどの電子機器の表示部には液晶パネル（広義には電気光学パネル）が利用されている。近年では、電子機器の表示部に対して高品質な画像表示が求められており、例えば映像が本来持っている色調表現を正確に再生できることが要求されている。
【０００３】
一般に、画像表示を行うための映像信号は、液晶パネルの階調特性（γ特性、γカーブ）に応じて階調補正（γ補正）が行われている。正確な色調表現を実現するためには、より多階調の階調補正を必要とし、また液晶パネルの階調特性に最適な階調補正を行うことを必要とする。
【０００４】
この階調補正は、階調電圧生成回路（広義には、基準電圧生成回路）により行われる。階調電圧生成回路は、液晶パネルの階調特性に対応した階調電圧を生成する回路であり、例えばラダー抵抗回路により構成することができる。ラダー抵抗回路は、両端に印加される電圧を抵抗分割して多値の階調電圧として出力する。
【０００５】
そして、従来このようなラダー抵抗回路おいては多階調化や階調補正の精度向上にともなってラダー抵抗回路が大規模化し、コンパクトなレイアウトを実現することが困難であるという問題があった。
【０００６】
また、液晶パネルには様々な製品が存在し、製品ごとに異なる表示特性を持っている。また、同じ製品の液晶パネルであっても複数の表示特性を持っている。例えば、液晶の劣化を防止するために極性反転駆動が行われるが、正極期間での階調特性と負極期間での階調特性は同じではない。また、例えば、液晶パネルの表示が赤青緑の３原色からなる場合には、赤青緑の表示特性は異なっており、各色の正極期間での表示特性と負極期間での表示特性も同じではない。
【０００７】
このような多様な表示特性に対応した階調補正を実現するために、例えば特許文献１には、制御信号に基づいて抵抗値が可変制御される可変抵抗回路を含むラダー抵抗回路により、階調電圧を調節できる構成の階調電圧生成回路が開示されている。
【０００８】
しかし、特許文献１に開示された技術では、設計時にあらかじめ設定された範囲内でしか可変抵抗回路の抵抗値を変化させることができないため、階調電圧を調節できる範囲が限られてしまうという問題があった。
【特許文献１】特開２００３−２３３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの態様によれば、高精度な抵抗分割を小規模な回路面積で実現できるラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【００１０】
本発明は、直列に接続される複数の抵抗ユニットと、前記複数の抵抗ユニットの複数のタップのうちの対応するタップに各選択ユニットが接続される複数の選択ユニットと、を含み、前記複数の抵抗ユニットのうちの直列に接続された第１〜第ｎ（ｎは２以上の整数）の抵抗ユニットは、第１の方向に沿って配置され、前記第１の方向の反対方向を第３の方向とする場合に、前記複数の抵抗ユニットのうちの直列に接続された第ｎ＋１〜第２ｎの抵抗ユニットは、前記第３の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向とする場合に、前記第ｎ＋１〜第２ｎの抵抗ユニットのうちの第ｎ＋１の抵抗ユニットは、前記第１〜第ｎの抵抗ユニットのうちの第ｎの抵抗ユニットの前記第２の方向に配置され、前記複数の選択ユニットのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｉの抵抗ユニットの前記第２の方向に配置され、前記第ｉの抵抗ユニットに対応するタップに接続されることを特徴とするラダー抵抗回路に関係する。
【００１１】
本発明のラダー抵抗回路では、抵抗ユニットと選択ユニットの配置の順番を行ごとに折り返して配置している。このようにすれば、回路配置をコンパクトにまとめることができ、回路面積を縮小することができる。また、折り返して配置することで行の終端の抵抗ユニットと次の行の先頭の抵抗ユニットを接続する配線が短くなり、配線の寄生抵抗を小さくできる。これにより、抵抗ユニットによる抵抗分割を高精度にすることができる。例えば本発明のラダー抵抗回路を基準電圧生成回路に適用すれば、高精度の分割電圧をもとに高精度の基準電圧を出力することができる。
【００１２】
また本発明では、前記複数の選択ユニットのうちの第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｈの抵抗ユニットと第２ｎ−ｈ＋１の抵抗ユニットとの間に設けられてもよい。
【００１３】
これにより、抵抗ユニットのタップと選択ユニットをショートパスで接続することが可能になり、回路面積をさらに縮小できる。
【００１４】
また本発明では、前記複数の選択ユニットのいずれかの選択ユニットが、複数の列選択信号と複数の行選択信号に基づいて選択され、前記複数の列選択信号のラインは、前記第２の方向に沿って配線され、前記複数の行選択信号のラインは、前記第３の方向に沿って配線されてもよい。
【００１５】
本発明によれば、選択信号を行選択信号と列選択信号に分けたことにより、少ない本数の選択信号で選択ユニットを選択することができる。そして、選択信号のラインを複雑に引き回すことなく簡単に配線でき、配線による回路面積の増大を防ぐことができる。また、任意の選択ユニットを選択することにより、抵抗ユニットのタップに出力される複数の分割電圧から任意の１つの分割電圧を選択して出力することができる。
【００１６】
また本発明では、前記複数の列選択信号を出力する第１のデコーダ回路と、前記複数の行選択信号を出力する第２のデコーダ回路とを含み、前記第１のデコーダ回路は、前記複数の抵抗ユニットの前記第２の方向に配置され、前記第２のデコーダ回路は、前記複数の抵抗ユニットの前記第３の方向に配置されてもよい。
【００１７】
これにより、行選択信号と列選択信号を出力できる。そして行選択信号と列選択信号に分けたことによりデコーダ回路の論理回路を小規模にすることができ、回路規模を縮小することができる。
【００１８】
また本発明では、前記第１のデコーダ回路は、ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ（ｋは、０≦ｋ≦ｊ−１の整数）に基づいて、前記複数の列選択信号のうちのいずれかをアクティブにし、前記第２のデコーダ回路は、前記ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊに基づいて、前記複数の行選択信号のうちのいずれかをアクティブにしてもよい。
【００１９】
本発明によれば、ビットＤ０〜Ｄｊに基づいて複数の選択ユニットから任意の選択ユニットを選択することができる。
【００２０】
また本発明では、前記第１のデコーダ回路は、前記第２のデコーダ回路が前記複数の行選択信号のうちの奇数行に対応する行選択信号をアクティブにする場合には、第１の対応関係で前記ビットＤ０〜Ｄｋをデコードし、前記第２のデコーダ回路が前記複数の行選択信号のうちの偶数行に対応する行選択信号をアクティブにする場合には、第２の対応関係で前記ビットＤ０〜Ｄｋをデコードしてもよい。
【００２１】
これにより、選択ユニットの列とビットＤ０〜Ｄｋとの対応関係を奇数行と偶数行で異なる対応関係にすることができる。
【００２２】
また本発明では、前記第１のデコーダ回路は、前記第１の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記第２の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方とは異なる他方の方向で前記複数の列選択信号をアクティブにしてもよい。
【００２３】
これにより、抵抗ユニットと選択ユニットを折り返す配置に対応したデコードを実現することができる。
【００２４】
また本発明では、前記第２のデコーダ回路は、前記ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１が第１の論理レベルのときに前記複数の行選択信号のうちの奇数行に対応する行選択信号のいずれかをアクティブにし、前記ビットＤｋ＋１が第２の論理レベルのときに前記複数の行選択信号のうちの偶数行に対応する行選択信号のいずれかをアクティブにし、前記第１のデコーダ回路は、前記ビットＤｋ＋１が第１の論理レベルのときに前記第１の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードし、前記ビットＤｋ＋１が第２の論理レベルのときに前記第２の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードしてもよい。
【００２５】
これにより、第１のデコーダ回路と第２のデコーダ回路は、ビットＤｋ＋１に基づいて奇数行と偶数行で異なる対応関係でビットＤ０〜Ｄｋをデコードすることができる。
【００２６】
また本発明では、前記第１のデコーダ回路は、前記ビットＤ０〜Ｄｋと前記ビットＤｋ＋１に基づいて、前記ビットＤ０〜Ｄｋに対応する正転信号Ｓ０〜Ｓｋと反転信号ＳＸ０〜ＳＸｋを出力する論理回路と、前記正転信号Ｓ０〜Ｓｋと前記反転信号ＳＸ０〜ＳＸｋに基づいて、前記複数の列選択信号を出力する複数の出力回路とを有してもよい。
【００２７】
これにより、ビットＤ０〜ＤｋとビットＤｋ＋１に基づいて列選択信号を出力する第１のデコーダ回路を実現できる。
【００２８】
また本発明では、前記論理回路は、前記ビットＤｋ＋１が第１の論理レベルの場合に、前記正転信号Ｓ０〜Ｓｋを対応する正転出力端子ＴＤ０〜ＴＤｋに出力し、前記反転信号ＳＸ０〜ＳＸｋを対応する反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記反転信号ＳＸ０〜ＳＸｋを対応する前記正転出力端子ＴＤ０〜ＴＤｋに出力し、前記正転信号Ｓ０〜Ｓｋを対応する前記反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記複数の出力回路は、前記ビットＤｋ＋１が第１の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにしてもよい。
【００２９】
これにより、ビットＤｋ＋１の論理レベルに応じて異なる対応関係でビットＤ０〜Ｄｋをデコードする第１のデコーダ回路を実現できる。
【００３０】
また本発明は、少なくとも１つの基準電圧を生成する基準電圧生成回路であって、上記のいずれかに記載のラダー抵抗回路と、サンプルホールド部と、を含み、前記サンプルホールド部は複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記ラダー抵抗回路の出力電圧をサンプリングしてホールドすることを特徴とする基準電圧生成回路に関係する。
【００３１】
本発明によれば、複数のサンプルホールド回路のそれぞれが、抵抗ユニットが抵抗分割した複数の分割電圧から任意の１つをサンプルホールドする。このようにすれば、複数の分割電圧から自由な組み合わせと順序で基準電圧を選ぶことができ、汎用性の高い基準電圧を生成することができる。例えば抵抗ユニットがｍ行ｎ列（ｍは２以上の整数）に配置されサンプルホールド部がＮ個のサンプルホールド回路を有する場合、ｍ×ｎ個の分割電圧からＮ個の基準電圧を生成できる。特にｍ×ｎ＞Ｎの関係が成り立つ場合には、基準電圧の調整の自由度がより一層高まる。
【００３２】
また本発明では、前記ラダー抵抗回路は、前記ビットＤ０〜Ｄｊに基づいて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、前記複数の選択ユニットのいずれかを選択し、前記選択された選択ユニットに対応するタップに出力される電圧を前記出力電圧として出力し、前記サンプルホールド部は、前記複数のサンプルホールド回路として第１〜第ｔのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｔの基準電圧からなるｔ個の基準電圧を出力し、前記第１〜第ｔのサンプルホールド回路のうちの第ｓ(ｓは、１≦ｓ≦ｔの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｔの出力期間のうちの第ｓの出力期間において前記出力電圧をサンプリングし、前記第１〜第ｔの基準電圧のうちの第ｓの基準電圧としてホールドして出力してもよい。
【００３３】
このようにすれば、各出力期間において対応するサンプルホールド回路に分割電圧をサンプルホールドさせ、基準電圧を生成することができる。
【００３４】
また本発明では、前記サンプルホールド部は、第１のサンプルホールド部と第２のサンプルホールド部を有し、前記第１のサンプルホールド部は、周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、前記第２のサンプルホールド部は、前記第２の期間において、前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドし、前記サンプルホールド部は、前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力してもよい。
【００３５】
本発明によれば、一方のサンプルホールド部が階調電圧をサンプリングしている期間でも、他方のサンプルホールド部が階調電圧を出力することができる。また、２つのサンプルホールド部が交互に異なる階調電圧を出力することができる。また、複数の組の階調電圧を繰り返し出力することもできる。
【００３６】
また本発明は、上記のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバに関係する。
【００３７】
また本発明は、上記に記載のドライバを含むことを特徴とする電気光学装置に関係する。
【００３８】
また本発明は、上記に記載の電気光学装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４０】
１．ラダー抵抗回路
図１、図２に本実施形態のラダー抵抗回路を示す。図１の構成例では主に抵抗ユニット（抵抗素子）と選択ユニット（選択回路）の配置について説明し、図２の構成例では本実施形態のラダー抵抗回路の詳細な構成例について説明する。なお本実施形態のラダー抵抗回路は図１、図２の構成に限定されず、その構成要素の一部（例えば第１、第２のデコーダ回路、選択ユニット）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４１】
最初に、図１に示す構成例について説明する。なお以下では、図面の方向を図１に示す第１〜第４の方向Ｄ１〜Ｄ４を用いて説明する。図１に示すように、第２の方向Ｄ２は第１の方向Ｄ１に直交する方向であり、第３の方向Ｄ３は第１の方向Ｄ１の反対方向であり、第４の方向Ｄ４は第２の方向Ｄ２の反対方向である。
【００４２】
図１のラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。抵抗ユニットＲＡ１〜ＲＡｍｎは直列に接続されており、選択ユニットＳＬＡ１〜ＳＬＡｍｎの各選択ユニットは抵抗ユニットＲＡ１〜ＲＡｍｎの複数のタップのうちの対応するタップに各選択ユニットが接続されている。
【００４３】
抵抗ユニットＲＡ１〜ＲＡｍｎのうちの第１〜第ｎの抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、第ｎ＋１〜第２ｎの抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは、方向Ｄ３に沿って配置される。また、第ｎ＋１の抵抗ユニットＲＡｎ＋１は、第ｎの抵抗ユニットＲＡｎの方向Ｄ２に配置される。
【００４４】
また、選択ユニットＳＬＡ１〜ＳＬＡｍｎのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットＳＬＡｉは、第ｉの抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続されている。そして、第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットＳＬＡｈは、第ｈの抵抗ユニットＲＡｈと第２ｎ−ｈ＋１の抵抗ユニットＲＡ２ｎ−ｈ＋１との間に設けられる。
【００４５】
抵抗ユニットＲＡ２ｎ＋１〜ＲＡｍｎおよび、選択ユニットＳＬＡｎ＋１〜ＳＬＡｍｎについても同様に配置される。
【００４６】
具体的には、抵抗ユニットＲＡ１〜ＲＡｍｎは、ｍ行ｎ列のマトリックス状に配置され、１行ごとに抵抗ユニットの順番が逆方向に向かうように配置される。そして、その配置の順番通りに直列に接続されている。
【００４７】
例えば、１行目である抵抗ユニットＲＡ１〜ＲＡｎは、方向Ｄ１に沿ってＲＡ１、ＲＡ２、ＲＡ３のように直列に接続されて配置される。２行目である抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは、１行目とは折り返した方向である方向Ｄ３に沿ってＲＡｎ＋１、ＲＡｎ＋２、ＲＡｎ＋３のように直列に接続されて配置される。折り返し部分では、抵抗ユニットＲＡｎ＋１は、抵抗ユニットＲＡｎに接続され抵抗ユニットＲＡｎの方向Ｄ２に配置される。そして、３行目以降についても同様に、方向Ｄ１に沿って直列に接続され配置される行と方向Ｄ３に沿って直列に接続され配置される行が交互に繰り返される。
【００４８】
また、選択ユニットＳＬＡ１〜ＳＬＡｍｎは、それぞれ抵抗ユニットＲＡ１〜ＲＡｍｎのＤ２方向に配置され、それぞれノードＮＡ１〜ＮＡｍｎに接続されている。ノードＮＡ１〜ＮＡｍｎは、それぞれ抵抗ユニットＲＡ１〜ＲＡｍｎのタップに対応する。
【００４９】
例えば、１行目の選択ユニットＳＬＡ１〜ＳＬＡｎは、１行目の抵抗ユニットＲＡ１〜ＲＡｎと同様に方向Ｄ１に沿って並び、１行目の抵抗ユニットＲＡ１〜ＲＡｎと２行目の抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎの間に配置される。そして、１行目の抵抗ユニットＲＡ１〜ＲＡｎのタップに対応するノードＮＡ１〜ＮＡｎに接続されている。例えば選択ユニットＳＬＡｎは、抵抗ユニットＲＡｎとＲＡｎ＋１の間に配置され、抵抗ユニットＲＡｎ−１とＲＡｎの間のノードＮＡｎに接続される。
【００５０】
図１のラダー抵抗回路によれば、抵抗ユニットＲＡ１〜ＲＡｍｎと選択ユニットＳＬＡ１〜ＳＬＡｍｎをマトリックス状に配置したことにより、選択ユニットＳＬＡ１〜ＳＬＡｍｎをノードＮＡ１〜ＮＡｍｎにショートパスで接続することができ、コンパクトな配置を実現できる。また、行ごとに折り返して配置したことにより、折り返し部の抵抗ユニットを接続する配線が短くすることができる。これにより配線の寄生抵抗を小さくできるため、高精度の抵抗分割を実現できる。
【００５１】
次に、図２に示す本実施形態のラダー抵抗回路の詳細な構成例について説明する。なお、以下では図１で説明した抵抗ユニットと選択ユニットがそれぞれ２５６個ずつである場合について説明する。ただし、本発明のラダー抵抗回路は、図２と異なる個数の抵抗ユニットおよび選択ユニットを含む構成にすることもできる。
【００５２】
図２のラダー抵抗回路は、抵抗アレイ１０、第１のデコーダ回路２０、第２のデコーダ回路４０を含む。抵抗アレイ１０は、抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６を含む。この抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６は、１６行１６列に配置されており、図１で説明した抵抗ユニットＲＡ１〜ＲＡｍｎと選択ユニットＳＬＡ１〜ＳＬＡｍｎに対応している。
【００５３】
第１のデコーダ回路２０は、抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ２に配置され、第２のデコーダ回路４０は、抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ３に配置される。第１のデコーダ回路２０は複数の列選択信号ＳＣ１〜ＳＣ１６を出力し、第２のデコーダ回路４０は複数の行選択信号ＳＲ１〜ＳＲ１６を出力する。列選択信号ＳＣ１〜ＳＣ１６のラインは方向Ｄ２に沿って配線されており、行選択信号ＳＲ１〜ＳＲ１６のラインは方向Ｄ３に沿って配線されている。そして、これらの列選択信号ＳＣ１〜ＳＣ１６と行選択信号ＳＲ１〜ＳＲ１６によって、選択ユニットＳＬＢ１〜ＳＬＢ２５６のいずれかが選択されるようになっている。
【００５４】
具体的には、１〜１６列目の選択ユニットにはそれぞれ列選択信号ＳＣ１〜ＳＣ１６が入力され、１〜１６行目の選択ユニットにはそれぞれ行選択信号ＳＲ１〜ＳＲ１６が入力される。ここで、図１で説明したように、抵抗ユニットＲＢ１〜ＲＢ２５６は行ごとに折り返して配置されており、選択ユニットＳＬＢ１〜ＳＬＢ２５６もそれに対応した配置になっている。そのため、例えば奇数行である１行目では、例えば選択ユニットＳＬＢ１、ＳＬＢ２、ＳＬＢ３に対して順番に列選択信号ＳＣ１、ＳＣ２、ＳＣ３のように入力される。一方、偶数行である２行目では、例えば選択ユニットＳＬＢ１７、ＳＬＢ１８、ＳＬＢ１９に対して奇数行とは逆の順番に列選択信号ＳＣ１６、ＳＣ１５、ＳＣ１４のように入力される。
【００５５】
そして、第１のデコーダ回路２０が列選択信号ＳＣ１〜ＳＣ１６のいずれか１つの列選択信号をアクティブにし、第２のデコーダ回路４０が行選択信号ＳＲ１〜ＳＲ１６のいずれか１つの行選択信号をアクティブにする。これにより、アクティブにされた列選択信号と行選択信号がともに入力されている選択ユニットが選択される。例えば、選択ユニットＳＬＢ１には、列選択信号ＳＣ１と行選択信号ＳＲ１が入力されている。すなわち、第１のデコーダ回路２０が列選択信号ＳＣ１をアクティブにし、第２のデコーダ回路４０が行選択信号ＳＲ１をアクティブにすることにより、選択ユニットＳＬＢ１〜ＳＬＢ２５６の中から選択ユニットＳＬＢ１が選択される。
【００５６】
このようにして選択された選択ユニットは、その選択ユニットが接続されているタップに対応する電圧を出力する。具体的には、ノードＮＢ１〜ＮＢ２５６が抵抗ユニットＲＢ１〜ＲＢ２５６のタップに対応しており、分割電圧ＶＢ１〜ＶＢ２５６が出力される。選択ユニットＳＬＢ１〜ＳＬＢ２５６はノードＮＢ１〜ＮＢ２５６に接続されている。そして、選択された選択ユニットは対応する分割電圧を出力する。すなわち、列選択信号ＳＣ１〜ＳＣ１６と行選択信号ＳＲ１〜ＳＲ１６によって選択ユニットＳＬＢ１〜ＳＬＢ２５６のうちの１つの選択ユニットが選択され、分割電圧ＶＢ１〜ＶＢ２５６のうちの選択された選択ユニットに対応する分割電圧が出力される。
【００５７】
ここで、分割電圧ＶＢ１〜ＶＢ２５６は、ノードＮＢ１〜ＮＢ２５６に対応する電圧であり、抵抗ユニットＲＢ１〜ＲＢ２５６の抵抗分割によって生成される電圧である。例えば抵抗ユニットＲＢ１〜ＲＢ２５６が電源電圧ＶＧＭＨとＶＧＭＬの間に接続される場合、分割電圧ＶＢ１〜ＶＢ２５６は、抵抗ユニットＲＢ１〜ＲＢ２５６によって抵抗分割された電源電圧ＶＧＭＨとＶＧＭＬの間の電圧である。
【００５８】
本実施形態のラダー抵抗回路によれば、選択ユニットＳＬＢ１〜ＳＬＢ２５６から任意の選択ユニットを選択することにより、分割電圧ＶＢ１〜ＶＢ２５６から任意の１つの分割電圧を選択して出力することができる。
【００５９】
例えば、本実施形態のラダー抵抗回路は、後に図８で説明する基準電圧生成回路に使用することができる。図８に示す基準電圧生成回路は、本実施形態のラダー抵抗回路を構成する抵抗アレイ１０、第１のデコーダ回路２０、第２のデコーダ回路４０と、サンプルホールド部２００とを含む。サンプルホールド部２００は、サンプルホールド回路２４０−１〜２４０−Ｎを含む。
【００６０】
具体的には、図８の本実施形態のラダー抵抗回路は、列選択信号ＳＣ１〜ＳＣｎと行選択信号ＳＲ１〜ＳＲｍによって分割電圧ＶＧ１〜ＶＧｍｎの１つを任意に選択し、出力電圧ＶＱＡとしてノードＮＱＡに出力する。そして、サンプルホールド部２００が出力電圧ＶＱＡをサンプルホールドして基準電圧を生成する。例えば、サンプルホールド回路２４０−１〜２４０−Ｎは時分割に出力電圧ＶＱＡをサンプルホールドすることができ、分割電圧ＶＧ１〜ＶＧｍｎから任意の組み合わせのＮ個の基準電圧を生成することができる。
【００６１】
このように本実施形態のラダー抵抗回路を基準電圧生成回路に利用する場合、高精度の基準電圧を生成するために分割電圧ＶＢ１〜ＶＢ２５６にも精度が要求される。分割電圧ＶＢ１〜ＶＢ２５６に誤差を生じる原因として、例えば抵抗ユニットＲＢ１〜ＲＢ２５６を直列に接続する配線の寄生抵抗が考えられる。そのため、配線長に直接影響を及ぼす抵抗ユニットＲＢ１〜ＲＢ２５６の配置が重要である。
【００６２】
例えば、第１の比較例として、抵抗ユニットＲＢ１〜ＲＢ２５６を、図２のように行ごとに折り返して配置せず、全ての行において方向Ｄ１に沿って順番に配置する手法が考えられる。この場合、行の終端の抵抗ユニットと次の行の先頭の抵抗ユニット（例えば１行目の抵抗ユニットＲＢ１６と２行目の抵抗ユニットＲＢ１７）はＤ３方向に離れた配置になってしまう。そのため、行と行を接続する配線は方向Ｄ３に沿って配線され、抵抗ユニット１行分に相当する長い配線となってしまう。従って第１の比較例では、行と行の接続部分において配線が長いために配線抵抗が大きくなり、分割電圧ＶＢ１〜ＶＢ２５６の精度が下がるという課題がある。
【００６３】
この点、本実施形態のラダー抵抗回路は、行の終端の抵抗ユニットと次の行の先頭の抵抗ユニット（例えばＲＢ１６とＲＢ１７）を方向Ｄ２に配置していることにより、第１の比較例に比べて行と行を接続する配線を短くすることができる。そのため、配線抵抗を小さくすることができ、高精度の分割電圧ＶＢ１〜ＶＢ２５６を出力できる。また、行と行を接続するための方向Ｄ３に沿った配線が不要となるため、回路面積を小さくすることもできる。
【００６４】
第２の比較例として、例えば抵抗ユニットＲＢ１〜ＲＢ２５６と選択ユニットＳＬＢ１〜ＳＬＢ２５６を別ブロックとして配置する手法が考えられる。この場合、ブロック間の配線は２５６本という多数となるため、複雑な引き回しとなり回路面積の増大も招いてしまう。
【００６５】
この点、本実施形態のラダー抵抗回路は、選択ユニットＳＬＢ１〜ＳＬＢ２５６を対応する抵抗ユニットＲＢ１〜ＲＢ２５６の方向Ｄ２に配置するとともに抵抗ユニットＲＢ１〜ＲＢ２５６の行間に配置している。そのため、選択ユニットと対応するタップの距離が近くなり、配線の引き回しが減るため、回路面積の増大も抑制することができる。
【００６６】
第３の比較例として、例えばデコーダ回路を１つだけ設け、この１つのデコーダ回路から選択信号を出力する手法が考えられる。この場合、選択ユニットＳＬＢ１〜ＳＬＢ２５６から１つの選択ユニットを選択できるようにするためには、２５６本の選択信号を生成して出力する必要がある。そのため、デコードを行う論理回路の回路規模が増大し、デコーダ回路と選択ユニットとの配線も本数が多くなり複雑となる。その結果、ラダー抵抗回路の回路面積の増大を招いてしまう。
【００６７】
この点、本実施形態のラダー抵抗回路は２つのデコーダ回路から１６本ずつの選択信号を出力したことにより、第３の比較例に比べて少ない本数の選択信号で選択ユニットを選択することができる。そのためデコーダ回路の回路規模を小さくでき、配線本数も減少させることができる。さらに、格子状に選択信号のラインを配線することにより、配線の簡素化と配線面積の抑制を実現している。
【００６８】
２．デコーダ回路
２．１．デコーダ回路の動作
図１、図２のラダー抵抗回路では、上述のように抵抗ユニットと選択ユニットが行ごとに折り返して配置されている。そのため、第１のデコーダ回路２０が列選択信号をアクティブにする順番についても行ごとに反対方向の順番にする必要がある。
【００６９】
以下では図３の動作例を用いて、この動作を実現する第１のデコーダ回路２０と第２のデコーダ回路４０について説明する。図３では説明を簡単にするために、抵抗ユニットと選択ユニットを４行４列に配置した場合を示す。この場合、第１のデコーダ回路２０と第２のデコーダ回路４０は、ビットＤ０〜Ｄ３（ビットＤ０〜Ｄｊ）をデコードしてそれぞれ４つの行選択信号ＳＲ１〜ＳＲ４と列選択信号ＳＣ１〜ＳＣ４を出力する。なお、以下ではビットＤ０、Ｄ１を下位ビットとし、ビットＤ２、Ｄ３を上位ビットとして説明するが、ビットＤ０、Ｄ１が上位ビットでビットＤ２、Ｄ３が下位ビットであってもよい。
【００７０】
第１のデコーダ回路２０は、下位ビットＤ０、Ｄ１（ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ。ｋは０≦ｋ≦ｊ−１の整数）を受けて列選択信号ＳＣ１〜ＳＣ４のいずれかをアクティブにする。第２のデコーダ回路４０は、上位ビットＤ２、Ｄ３（ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊ）を受けて行選択信号ＳＲ１〜ＳＲ４のいずれかをアクティブにする。このとき、第１のデコーダ回路２０は、例えば第１の対応関係と第２の対応関係でビットＤ０、Ｄ１をデコードする。具体的には、第２のデコーダ回路４０が奇数行の行選択信号ＳＲ１、ＳＲ３をアクティブにする場合には第１の対応関係でデコードし、第２のデコーダ回路４０が偶数行の行選択信号ＳＲ２、ＳＲ４をアクティブにする場合には第２の対応関係でデコードする。
【００７１】
例えば、第１のデコーダ回路２０は、上位ビットＤ２（上位ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１）を受けて第１の対応関係と第２の対応関係で下位ビットＤ０、Ｄ１をデコードすることができる。ここで第２のデコーダ回路４０は、ビットＤ２が第１の論理レベル（例えば「０」）のときに奇数行の行選択信号ＳＲ１、ＳＲ３のいずれかをアクティブにし、ビットＤ２が第２の論理レベル（例えば「１」）のときに偶数行の行選択信号ＳＲ２、ＳＲ４のいずれかをアクティブにする。そして、第１のデコーダ回路２０は、ビットＤ２が第１の論理レベルのときに第１の対応関係で下位ビットＤ０、Ｄ１をデコードし、ビットＤ２が第２の論理レベルのときに第２の対応関係で前記下位ビットＤ０、Ｄ１をデコードする。
【００７２】
図３を用いて具体的に説明する。以下では、図２と同様に奇数行の抵抗ユニットと選択ユニットは方向Ｄ１に沿った順番で配置され、偶数行の抵抗ユニットと選択ユニットは方向Ｄ３に沿った順番で配置されているとする。また、列選択信号ＳＣ１〜ＳＣ４のラインは、方向Ｄ１に沿った順番で配線されているとする。
【００７３】
第２のデコーダ回路４０は、ビットＤ２＝０（広義には第１の論理レベル）のとき、奇数行の行選択信号ＳＲ１又はＳＲ３をアクティブにする。すなわち、（Ｄ３，Ｄ２）＝（０，０）のとき１行目の行選択信号ＳＲ１をアクティブにし、（Ｄ３，Ｄ２）＝（１，０）のとき３行目の行選択信号ＳＲ３をアクティブにする。このとき、第１のデコーダ回路２０は下位ビットＤ０、Ｄ１を第１の対応関係でデコードする。具体的には、下位ビット（Ｄ１，Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応して、それぞれ列選択信号ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４をアクティブにする。
【００７４】
一方、第２のデコーダ回路４０は、ビットＤ２＝１（広義には第２の論理レベル）のとき、偶数行の行選択信号ＳＲ２又はＳＲ４をアクティブにする。すなわち、（Ｄ３，Ｄ２）＝（０，１）のとき２行目の行選択信号ＳＲ２をアクティブにし、（Ｄ３，Ｄ２）＝（１，１）のとき４行目の行選択信号ＳＲ４をアクティブにする。このとき、第１のデコーダ回路２０は下位ビットＤ０、Ｄ１を第２の対応関係でデコードする。具体的には、下位ビット（Ｄ１，Ｄ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応して、それぞれ列選択信号ＳＣ４、ＳＣ３、ＳＣ２、ＳＣ１をアクティブにする。
【００７５】
このように、奇数行では（第１の対応関係で下位ビットをデコードする場合には）、第１のデコーダ回路２０は、下位ビットＤ０、Ｄ１の表す数値が増加するに従って方向Ｄ１の方向で（第１の方向または第３の方向のいずれか一方の方向で）列選択信号ＳＣ１〜ＳＣ４をアクティブにしている。また偶数行では（第２の対応関係で下位ビットをデコードする場合には）、下位ビットＤ０、Ｄ１の表す数値が増加するに従って方向Ｄ３の方向で（一方の方向とは異なる他方の方向で）列選択信号ＳＣ１〜ＳＣ４をアクティブにしている。
【００７６】
図３の動作例によれば、本実施形態のラダー抵抗回路は、抵抗ユニットと選択ユニットを行ごとに折り返す配置に対応したデコードを実現することができる。例えば、選択される選択ユニットとビット（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）〜（１，１，１，１）を順番に対応させることができる。
【００７７】
２．２．第１のデコーダ回路の詳細な構成例
図４、図５に第１のデコーダ回路２０の詳細な構成例を示す。図４、図５では、下位ビットをＤ０〜Ｄ３とし、ビットＤ４の論理レベルに基づいて第１の対応関係と第２の対応関係でデコードする場合の構成例を示している。ここでは簡単のために図２と同様に列選択信号ＳＣ１〜ＳＣ１６のラインが方向Ｄ１に沿った順番で配線されているものとして説明する。
【００７８】
図４に示す第１のデコーダ回路２０は、論理回路２２、複数の出力回路２４−１〜２４−１６を含む。論理回路２２は、ビットＤ４（Ｄｋ＋１）を受けて下位ビットＤ０〜Ｄ３（Ｄ０〜Ｄｋ）に対応する正転信号Ｓ０〜Ｓ３（Ｓ０〜Ｓｋ）と反転信号ＳＸ０〜ＳＸ３（ＳＸ０〜ＳＸｋ）を出力する。出力回路２４−１〜２４−１６は、正転信号Ｓ０〜Ｓ３と反転信号ＳＸ０〜ＳＸ３を受けて列選択信号ＳＣ１〜ＳＣ１６を出力する。
【００７９】
具体的には、論理回路２２は、ビットＤ４が第１の論理レベル（「０」）の場合に、正転信号Ｓ０〜Ｓ３を正転出力端子ＴＤ０〜ＴＤ３に出力し、反転信号ＳＸ０〜ＳＸ３を反転出力端子ＴＤＸ０〜ＴＤＸ３に出力する。一方ビットＤ４が第２の論理レベル（「１」）の場合には、反転信号ＳＸ０〜ＳＸ３を正転出力端子ＴＤ０〜ＴＤ３から出力し、正転信号Ｓ０〜Ｓ３を反転出力端子ＴＤＸ０〜ＴＤＸ３から出力する。
【００８０】
そして、出力回路２４−１〜２４−１６は、ビットＤ４が第１の論理レベルの場合には、下位ビットＤ０〜Ｄ３の表す数値が増加するに従ってＤ１の方向（第１の方向または第３の方向のいずれか一方の方向）で、列選択信号ＳＣ１〜ＳＣ１６をアクティブにする。一方、ビットＤ４が第２の論理レベルの場合には、下位ビットＤ０〜Ｄ３の表す数値が増加するに従ってＤ３の方向（一方の方向とは異なる他方の方向）で、列選択信号ＳＣ１〜ＳＣ１６をアクティブにする。
【００８１】
例えば図４に示すように論理回路２２、出力回路２４−１〜２４−１６を構成することができる。まず、図４に示す論理回路２２の構成例を説明する。図４の論理回路２２は、ビットＤ０〜Ｄ３に対応した正転又は反転の論理レベルをノードＮＤ０〜ＮＤ３に出力できるようになっている。そして、インバータＩＮＤ０−４〜ＩＮＤ３−４によって端子ＴＤ０〜ＴＤ３からノードＮＤ０〜ＮＤ３の正転の論理レベルが出力され、インバータＩＮＤ０−３〜ＩＮＤ３−３によって端子ＴＤＸ０〜ＴＤＸ３からノードＮＤ０〜ＮＤ３の反転の論理レベルが出力される。
【００８２】
具体的には、ビットＤ４が第１の論理レベル（「０」）のとき、インバータＩＮＤ４−１はノードＧＤをアクティブにし、インバータＩＮＤ４−２はノードＧＤＸを非アクティブにする。これにより、スイッチ素子ＳＤ０〜ＳＤ３はオンし、スイッチ素子ＳＤＸ０〜ＳＤＸ３はオフするため、ノードＮＤ０〜ＮＤ３にはインバータＩＮＤ０−２〜３−２によってビットＤ０〜Ｄ３の正転の論理レベルが出力される。一方、ビットＤ４が第２の論理レベル（「１」）のとき、インバータＩＮＤ４−１はノードＧＤを非アクティブにし、インバータＩＮＤ４−２はノードＧＤＸをアクティブにする。これにより、スイッチ素子ＳＤ０〜ＳＤ３はオフし、スイッチ素子ＳＤＸ０〜ＳＤＸ３はオンするため、ノードＮＤ０〜ＮＤ３にはインバータＩＮＤ０−１〜３−１によってビットＤ０〜Ｄ３の反転の論理レベルが出力される。
【００８３】
なお、スイッチ素子ＳＤ０〜ＳＤ３、ＳＤＸ０〜ＳＤＸ３は例えばＣＭＯＳトランジスタを用いたトランスファーゲートにより構成することができる。
【００８４】
次に、図４に示す出力回路２４−１〜２４−１６の構成例について説明する。出力回路２４−１〜２４−１６は同様の構成とすることができるため、ここでは出力回路２４−１を例にとって説明する。図４の出力回路２４−１は、ＮＡＮＤ回路ＮＤＤ１−１、ＮＤＤ１−２、ＮＯＲ回路ＮＲＤ１により構成される。ＮＯＲ回路ＮＲＤ１は、ＮＡＮＤ回路ＮＤＤ１−１の出力とＮＤＤ１−２の出力が入力され、列選択信号ＳＣ１を出力する。ＮＡＮＤ回路ＮＤＤ１−１には端子ＴＤＸ２とＴＤＸ３の出力が入力され、ＮＤＤ１−２には端子ＴＤＸ０とＴＤＸ１の出力が入力される。そして、出力回路２４−１は端子ＴＤＸ０〜ＴＤＸ３の出力がアクティブのとき列選択信号ＳＣ１をアクティブにする。なお、出力回路２４−２〜２４−１６も同様に構成できるが、端子ＴＤ０〜ＴＤ３、ＴＤＸ０〜ＴＤＸ３との接続関係が異なっている。例えば、出力回路２４−２は端子ＴＤ０、ＴＤＸ１〜ＴＤＸ３の出力がアクティブのとき列選択信号ＳＣ２をアクティブにするように接続される。
【００８５】
図５に図４の第１のデコーダ回路２０の具体的な動作例を示す。図５に示すように、Ｄ４＝０のとき、例えば（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）であればノードＮＤ０〜ＮＤ３には（０，０，０，０）が出力される。そして、端子ＴＤ０〜ＴＤ３にはＤ０〜Ｄ３の正転信号（Ｓ３，Ｓ２，Ｓ１，Ｓ０）＝（０，０，０，０）が出力される。また、端子ＴＤＸ０〜ＴＤＸ３にはＤ０〜Ｄ３の反転信号（ＳＸ３，ＳＸ２，ＳＸ１，ＳＸ０）＝（１，１，１，１）が出力される。これにより、列選択信号ＳＣ１は１となり他の列選択信号は０となる。同様に、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，１）、（０，０，１，０）、（０，０，１，１）となるに従って、列選択信号ＳＣ２、ＳＣ３、ＳＣ４が順番に１になる。
【００８６】
一方、Ｄ４＝１のとき、例えば（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）であればノードＮＤ０〜ＮＤ３には（１，１，１，１）が出力される。そして、端子ＴＤ０〜ＴＤ３には（ＳＸ３，ＳＸ２，ＳＸ１，ＳＸ０）＝（１，１，１，１）が出力され、端子ＴＤＸ０〜ＴＤＸ３には（Ｓ３，Ｓ２，Ｓ１，Ｓ０）＝（０，０，０，０）が出力される。これにより、列選択信号ＳＣ１６は１となり他の列選択信号は０となる。同様に、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，１）、（０，０，１，０）、（０，０，１，１）となるに従って、列選択信号ＳＣ１５、ＳＣ１４、ＳＣ１３が順番に１になる。
【００８７】
このように、図４、図５に示す第１のデコーダ回路２０の詳細な構成例によれば、下位ビットＤ０〜Ｄ３の示す数値が増加するに従って列選択信号ＳＣ１〜ＳＣ１６をアクティブにする方向を、ビットＤ４の論理レベルによって制御することができる。
【００８８】
２．３．第２のデコーダ回路の詳細な構成例
図６に第２のデコーダ回路４０の詳細な構成例を示す。図６では、上位ビットＤ４〜Ｄ７（Ｄｋ＋１〜Ｄｊ）をデコードして行選択信号ＳＲ１〜ＳＲ１６を出力する場合の構成例を示している。
【００８９】
図６に示す第２のデコーダ回路４０は、インバータＩＮＥ４−１〜７−１、ＩＮＥ４−２〜７−２、出力回路４４−１〜４４−１６により構成できる。インバータＩＮＥ４−１〜７−１は、ノードＮＥＸ４〜ＮＥＸ７にビットＤ４〜Ｄ７の論理を反転した論理を出力する。インバータＩＮＥ４−２〜７−２は、ノードＮＥ４〜ＮＥ７にビットＤ４〜Ｄ７の論理と同じ論理を出力する。出力回路４４−１〜４４−１６は、図４の出力回路２４−１〜２４−１６と同様にそれぞれ２つのＮＡＮＤ回路と１つのＮＯＲ回路により構成できる。そして、出力回路４４−１〜４４−１６はそれぞれ行選択信号ＳＲ１〜ＳＲ１６を出力する。
【００９０】
例えば出力回路４４−１のＮＡＮＤ回路にはノードＮＥＸ４〜ＮＥＸ７が接続され、出力回路４４−２のＮＡＮＤ回路にはノードＮＥ４、ＮＥＸ５〜ＮＥＸ７が接続され、出力回路４４−１６のＮＡＮＤ回路にはノードＮＥ４〜ＮＥ７が接続される。そのため、（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，０）のとき行選択信号ＳＲ１が１となり他の行選択信号は０となる。（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（０，０，０，１）のとき行選択信号ＳＲ２が１となり他の行選択信号は０となる。（Ｄ７，Ｄ６，Ｄ５，Ｄ４）＝（１，１，１，１）のとき行選択信号ＳＲ１６が１となり他の行選択信号は０となる。
【００９１】
このように、図６に示す第２のデコーダ回路４０によれば、上位ビットＤ４〜Ｄ７に応じて行選択信号ＳＲ１〜ＳＲ１６のいずれかをアクティブにすることができる。
【００９２】
３．選択ユニット
図７に選択ユニットの詳細な構成例を示す。図７の選択ユニットＳＬＦは、ＮＡＮＤ回路ＮＤＦ、インバータＩＮＦ、スイッチ素子ＳＦにより構成することができる。ＮＡＮＤ回路ＮＤＦには行選択信号ＳＲと列選択信号ＳＣが入力され、インバータＩＮＦにはＮＡＮＤ回路ＮＤＦの出力が入力される。スイッチ素子ＳＦは、ノードＮＦとノードＮＱＦの間に設けられ、インバータＩＮＦの出力によってオン、オフを制御される。
【００９３】
そして、行選択信号ＳＲと列選択信号ＳＣがともにアクティブの場合にはインバータＩＮＦの出力はアクティブとなり、スイッチ素子ＳＦはオンとなる。そのため、ノードＮＦの電圧がノードＮＱＦに出力される。すなわち、抵抗ユニットＲＦのタップに対応する電圧がノードＮＱＦに出力される。一方、行選択信号ＳＲと列選択信号ＳＣの少なくとも一方が非アクティブの場合にはインバータＩＮＦの出力は非アクティブとなり、スイッチ素子ＳＦはオフとなる。
【００９４】
なお、スイッチ素子ＳＦは例えばＣＭＯＳトランジスタを用いたトランスファーゲートにより構成することができる。また、抵抗ユニットＲＦは例えばポリ抵抗等により構成することができる。
【００９５】
４．階調電圧生成回路
図８に本実施形態の基準電圧生成回路を示す。以下では、本実施形態の基準電圧生成回路を、後述する図１４に示すドライバ４８０の階調電圧生成回路４３０に適用した例について説明する。階調電圧生成回路４３０は、電気光学パネル４００（例えば液晶パネル、ＥＬ素子パネル）の階調特性（γ特性）を補正（γ補正）するための階調電圧（γカーブ）を生成する回路である。この場合には、本発明の基準電圧生成回路は、少なくとも１つの基準電圧として複数の階調電圧を生成する。
【００９６】
ただし、本発明の基準電圧生成回路は少なくとも１つの基準電圧を生成するものであればよく、例えば１つだけ基準電圧を生成するものであってもよい。また、本発明の基準電圧生成回路は、階調電圧生成回路４３０以外にも、複数の組み合わせの基準電圧を切り替える回路や、基準電圧を時分割に出力する回路にも適用可能である。例えば、図１４のドライバ４８０の電源回路４９０に適用することもできる。
【００９７】
まず、本実施形態の比較例の階調電圧生成回路について図９を用いて説明する。この比較例の階調電圧生成回路は、複数の可変抵抗回路Ｒ０〜Ｒｓ＋１（ｓは０以上の整数）を含むラダー抵抗により構成される。可変抵抗回路Ｒ０〜Ｒｓ＋１は、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間に直列に接続されており、これらの電源電圧の間を抵抗分割して階調電圧Ｖ０〜Ｖｓを出力する。これにより、表示特性に合わせた階調電圧Ｖ０〜Ｖｓを生成することができる。
【００９８】
しかしながら、この比較例の階調電圧生成回路には、可変抵抗回路Ｒ０〜Ｒｓ＋１があらかじめ決められた範囲内でしか抵抗値を設定できないために、階調電圧を調整できる範囲が狭いという課題があった。
【００９９】
図８に示す構成の本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）によれば、以上のような課題を解決できる。この階調電圧生成回路は、抵抗アレイ１０、第１のデコーダ２０、第２のデコーダ４０、サンプルホールド部２００を含む。抵抗アレイ１０、第１のデコーダ２０、第２のデコーダ４０は、本実施形態のラダー抵抗回路に対応しており、複数ビットの選択信号ＤＡ［０：ｑ］は図２のビットＤ０〜Ｄ７に対応している。また抵抗アレイ１０は、図１等で説明した抵抗ユニットＲＧ１〜ＲＧｍｎと選択ユニットＳＬＧ１〜ＳＬＧｍｎを含む。そして、サンプルホールド部２００は、複数のサンプルホールド回路２４０−１〜２４０−Ｎを含む。
【０１００】
なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。
【０１０１】
本実施形態のラダー抵抗回路は、ノードＮＱＡに出力電圧ＶＱＡを出力する。そして、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が出力電圧ＶＱＡをサンプリングしてホールドし、階調電圧（広義には基準電圧）を生成する。
【０１０２】
具体的には、抵抗ユニットＲＧ１〜ＲＧｍｎは、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を分割電圧ＶＧ１〜ＶＧｍｎに抵抗分割する。分割電圧ＶＧ１〜ＶＧｍｎはそれぞれ選択ユニットＳＬＧ１〜ＳＬＧｍｎに入力され、選択ユニットＳＬＧ１〜ＳＬＧｍｎの出力はノードＮＱＡに接続される。そして、第１のデコーダ回路２０と第２のデコーダ回路４０によって選択ユニットＳＬＧ１〜ＳＬＧｍｎのいずれかが選択され、選択された選択ユニットに対応する分割電圧が出力電圧ＶＱＡとしてノードＮＱＡに出力される。具体的には、図示しない制御回路（例えば図１４の制御回路４４２）から入力される選択信号ＤＡ［０：ｑ］を受けて、第１のデコーダ回路２０が列選択信号ＳＣ１〜ＳＣｎのいずれかをアクティブにし第２のデコーダ回路４０が行選択信号ＳＲ１〜ＳＲｍのいずれかをアクティブにすることによって、選択ユニットＳＬＧ１〜ＳＬＧｍｎのいずれかが選択される。
【０１０３】
そして、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が独立して出力電圧ＶＱＡをサンプルホールドする。例えば、出力電圧ＶＱＡとして分割電圧ＶＧ１〜ＶＧｍｎのいずれか１つが出力され、サンプルホールド回路２４０−１〜２４０−Ｎのいずれか１つがその分割電圧をサンプリングする。そして、出力電圧ＶＱＡとして分割電圧ＶＧ１〜ＶＧｍｎの他の１つが出力され、サンプルホールド回路２４０−１〜２４０−Ｎの他の１つがその分割電圧をサンプリングする。このようにして、各サンプルホールド回路が、それぞれ異なる電圧の階調電圧を出力することができる。
【０１０４】
ここで、サンプルホールド回路２４０−１〜２４０−Ｎは、図示しない制御回路等からの複数ビットのサンプリング指示信号ＤＢ［０：ｒ］（ｒは自然数）を受けてサンプルホールドすることもできる。例えば、サンプリング指示信号ＤＢ［０：ｒ］がサンプルホールド回路２４０−１のサンプリングを指示する信号である場合には、サンプルホールド回路２４０−１が出力電圧ＶＱＡをサンプリングする。
【０１０５】
なお、サンプルホールド回路２４０−１〜２４０−Ｎは、そのうちの複数のサンプルホールド回路が、出力電圧ＶＱＡとして選択された同じ分割電圧をサンプルホールドし、同じ電圧の階調電圧を出力してもよい。また、サンプルホールド回路２４０−１〜２４０−Ｎは、時分割で出力電圧ＶＱＡをサンプルホールドし、階調電圧を出力してもよい。
【０１０６】
以上のように、図８に示す本実施形態の階調電圧生成回路によれば、ｍ×ｎ個の分割電圧ＶＧ１〜ＶＧｍｎから任意の組み合わせと順序でＮ個の階調電圧を生成することができるため、階調電圧を広い範囲で調整することができる。すなわち、電気光学パネル４００に様々な製品が使用されたとしても、製品ごとに最適な階調電圧を生成することができる。
【０１０７】
ここで、本実施形態の階調電圧生成回路は、例えばＮ個の階調電圧をｍ×ｎ個の分割電圧よりも少ない個数とすることもできる。例えば、２５６個（ｍ＝ｎ＝１６）の分割電圧からＮ＝６４個の階調電圧をサンプルホールドして出力することができる。この場合、２５６個の分割電圧の間隔は６４個の階調電圧に必要な間隔よりも十分小さいため、液晶パネルの表示特性に近い階調電圧を非常に容易に選択することができる。ただし、ｍ×ｎ個の分割電圧がＮ個の階調電圧よりも個数が少なくてもよく、ｍ×ｎ個の分割電圧がＮ個の階調電圧と同数であってもよい。
【０１０８】
５．サンプルホールド部
図１０及び図１２にサンプルホールド部２００の第１、第２の構成例を示す。図１０のサンプルホールド部は、本実施形態のラダー抵抗回路が出力する複数個の分割電圧から任意の階調電圧をサンプルホールドして出力できる。しかし、図１０の第１の構成例には課題もある。それは、サンプリング期間中に階調電圧を出力できないことである。そこで、図１２の第２の構成例では、２つのサンプルホールド部にサンプルホールドと出力を交互に行わせることによって、この課題を解決している。
【０１０９】
５．１．第１の構成例
最初に、図１０に示す第１の構成例について説明する。図１０にはサンプルホールド部２００の構成例のみ示しているが、このサンプルホールド部２００は本実施形態のラダー抵抗回路からの出力電圧ＶＱＡをサンプリングする。まず、第１の構成例における本実施形態のラダー抵抗回路の動作について説明する。
【０１１０】
本実施形態のラダー抵抗回路は、選択信号ＤＡ［０：ｑ］を受けて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、出力電圧ＶＱＡを出力する。出力電圧ＶＱＡは、各出力期間において、本実施形態のラダー抵抗回路が出力する分割電圧ＶＧ１〜ＶＧｍｎのいずれかに対応する。そして、出力される出力電圧ＶＱＡは、第１〜第ｔの出力期間のうちの各出力期間で異なる電圧を出力することができる。
【０１１１】
なお、本実施形態のラダー抵抗回路は、第１〜第ｔの出力期間のうちの一部の出力期間または全出力期間で同一の分割電圧を選択して出力電圧ＶＱＡとして出力してもよい。
【０１１２】
図１０に示すように、サンプルホールド部２００は第１〜第ｔのサンプルホールド回路ＳＨＡ１〜ＳＨＡｔを有する。サンプルホールド回路ＳＨＡ１〜ＳＨＡｔには出力電圧ＶＱＡが入力される。そして、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔは、少なくとも１つの階調電圧として第１〜第ｔの階調電圧ＶＧＡ１〜ＶＧＡｔをノードＮＧＡ１〜ＮＧＡｔに出力する。
【０１１３】
具体的には、サンプルホールド回路ＳＨＡｓは、第ｓの出力期間において出力電圧ＶＱＡをサンプリングする。サンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。サンプルホールド回路ＳＨＡｓは、サンプリングした出力電圧ＶＱＡをホールドし階調電圧ＶＧＡｓとしてノードＮＧＡｓに出力する。
【０１１４】
次に、図１１を用いて、第１〜第ｔの出力期間が周期的に繰り返す場合の動作例について説明する。
【０１１５】
図１１のＡ１に示すように、第１の出力期間ＴＱ１において、選択信号ＤＡ［０：ｑ］は分割電圧ＶＧ１に対応する信号である。この信号に基づいて第１のデコーダ回路２０は列選択信号ＳＣ１をアクティブにし第２のデコーダ回路４０は行選択信号ＳＲ１をアクティブにする。これにより選択ユニットＳＬＧ１が選択され、分割電圧ＶＧ１を出力電圧ＶＱＡとして出力する。
【０１１６】
そして、Ａ３に示すように、第１の出力期間ＴＱ１において、サンプリング指示信号ＤＢ［０：ｒ］は、サンプルホールド回路ＳＨＡ１に対してサンプリングを行うことを指示する。これにより、Ａ４に示すように、サンプルホールド回路ＳＨＡ１は、分割電圧ＶＧ１をサンプリングする。このサンプリングは、出力期間ＴＱ１に対応するサンプリング期間ＴＳＡ１において行われる。そしてＡ５に示すように、出力期間ＴＱ２〜ＴＱｔに対応するホールド期間ＴＨＡ１においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＧ１をホールドし、階調電圧ＶＧＡ１として出力する。
【０１１７】
また、第２の出力期間ＴＱ２においては、Ａ６に示す選択信号ＤＡ［０：ｑ］に従ってＡ７に示すように出力電圧ＶＱＡとして分割電圧ＶＧ３が出力される。そして、サンプルホールド回路ＳＨＡ２は、Ａ８に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ９に示すように出力期間ＴＱ２に対応するサンプリング期間ＴＳＡ２において分割電圧ＶＧ３をサンプリングする。そしてＡ１０に示すように、出力期間ＴＱ３〜ＴＱｔ及び次回の出力期間ＴＱ１に対応するホールド期間ＴＨＡ２においては、サンプルホールド回路ＳＨＡ２は、出力期間ＴＱ２でサンプリングした分割電圧ＶＧ２をホールドし、階調電圧ＶＧＡ２として出力する。
【０１１８】
以降一般には、第ｓの出力期間ＴＱｓにおいて、Ａ１１に示す選択信号ＤＡ［０：ｑ］に従ってＡ１２に示すように出力電圧ＶＱＡとして分割電圧ＶＧｆが出力される。そして、サンプルホールド回路ＳＨＡｓは、Ａ１３に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ１４に示すように出力期間ＴＱｓに対応するサンプリング期間ＴＳＡｓにおいて分割電圧ＶＧｆをサンプリングする。Ａ１５に示すように、出力期間ＴＱｓ＋１〜ＴＱｔ及び次回の出力期間ＴＱ１〜ＴＱｓ−１に対応するホールド期間ＴＨＡｓにおいては、サンプルホールド回路ＳＨＡｓは、出力期間ＴＱｓでサンプリングした分割電圧ＶＧｆをホールドし、階調電圧ＶＧＡｓとして出力する。
【０１１９】
図１０のサンプルホールド部２００は、同様の動作をＡ１６に示す出力期間ＴＱｔまで繰り返し、出力期間ＴＱ１〜ＴＱｔにおける１回分の動作を完了する。これにより、このサンプルホールド部２００は、ｔ個の階調電圧ＶＧＡ１〜ＶＧＡｔを生成して出力する。図１１では、出力期間ＴＱ１〜ＴＱｔを周期的に繰り返し、図１０のサンプルホールド部２００は、階調電圧ＶＧＡ１〜ＶＧＡｔを周期的に生成して出力する。
【０１２０】
なお、このサンプルホールド部２００が周期的に生成する階調電圧ＶＧＡ１〜ＶＧＡｔは、周期ごとに異なってもよく、毎周期同じでもよい。また例えば、複数の階調電圧のセットを周期的に生成することもできる。また、階調電圧ＶＧＡ１〜ＶＧＡｔは、各階調電圧が異なる電圧であってもよく、一部または全部が同一の電圧であってもよい。
【０１２１】
また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔは、それぞれのホールド期間ＴＨＡ１〜ＴＨＡｔにおいて、ホールドしている電圧を階調電圧として期間の全部で出力してもよいし、期間の一部でのみ出力してもよい。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔの出力全てを階調電圧として利用してもよく、一部を階調電圧として利用してもよい。例えば、一部をデータドライバ４５０の階調電圧として出力し、他の一部を電源回路４９０の出力に代えて利用してもよい。
【０１２２】
このように、図１０の第１の構成例によれば、本実施形態のラダー抵抗回路が出力するｍ×ｎ個の分割電圧から任意のｔ個の階調電圧をサンプルホールドするサンプルホールド部２００を実現できる。また、第１の構成例によれば、階調電圧を広い範囲で調整することができるため、様々な液晶パネルの表示特性に対応できる汎用性の高い階調電圧生成回路を提供することができる。
【０１２３】
一方この第１の構成例では、階調電圧のサンプルホールドと出力を１組のサンプルホールド部２００によって行っているために、サンプルホールド回路ＳＨＡ１〜ＳＨＡｔがサンプリングしている間は階調電圧を出力できないという課題がある。
【０１２４】
例えば、本実施形態の階調電圧生成回路が１水平期間ごとに６４階調の階調電圧を図１４のデータドライバ４５０に供給しているとする。この場合、１水平期間において階調電圧生成回路が６４回のサンプリング動作を行うことになり、その６４回のサンプリング動作に要する期間の分だけ、データドライバ４５０が階調電圧を利用できる期間が短くなるという課題がある。
【０１２５】
そこで、図１２に示す第２の構成例では、２つのサンプルホールド部を設け、一方のサンプルホールド部がサンプリングしている期間は、他方に階調電圧を出力させることによって、この課題を解決している。
【０１２６】
５．２．第２の構成例
以下では、図１２に示すサンプルホールド部の第２の構成例について説明する。このサンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。そして、第１の期間と第２の期間があり、周期的に繰り返される。この第１のサンプルホールド部２２０−１は、第１の期間において出力電圧ＶＧＡをサンプリングし、続く第２の期間において第１の期間にサンプリングした電圧をホールドする。第２のサンプルホールド部２２０−２は、第２の期間において出力電圧ＶＧＡをサンプリングし、続く第１の期間において第１の期間にサンプリングした電圧をホールドする。
【０１２７】
そして、図１２のサンプルホールド部２００は、図示しない制御回路等からの出力指示信号ＰＯＬを受けて階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。第１の期間においては、第２のサンプルホールド部２２０−２のホールドする電圧が選択され、階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。第２の期間においては、第１のサンプルホールド部２２０−１のホールドする電圧が選択され、階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１２８】
具体的には、第１のサンプルホールド部２２０−１は、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐを有し、第２のサンプルホールド部２２０−２は、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐを有する。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐには、出力電圧ＶＱＡが入力される。また、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐは、ノードＮＧＢ１〜ＮＧＢｐに階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。
【０１２９】
そして、第１の期間においては、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐはサンプリング指示信号ＤＢ［０：ｒ］を受けて出力ＶＱＡをサンプリングする。サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐは第２の期間においてサンプリングした電圧をホールドする。第１の期間においては、出力指示信号ＰＯＬに基づいて、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐがホールドする電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。第２の期間においては、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐはサンプリング指示信号ＤＢ［０：ｒ］を受けて出力ＶＱＡをサンプリングする。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐは、第１の期間においてサンプリングした電圧をホールドする。第２の期間においては、出力指示信号ＰＯＬに基づいて、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐのホールドする電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３０】
以上に説明したように、２つのサンプルホールド部を設けることによって、一方のサンプルホールド部にｐ個の階調電圧を生成させ、その間は他方のサンプルホールド部に他のｐ個の階調電圧を出力させておくことができる。例えば、２組のｐ個の階調電圧を交互に生成して出力することもできるし、３組以上の複数組のｐ個の階調電圧を周期的に生成して出力することもできる。
【０１３１】
次に、図１３を用いて本実施形態の動作を具体的に説明する。
【０１３２】
図１３のＢ１に示すように、第１のサンプルホールド部２２０−１は、第１の期間ＴＢ１に対応するサンプリング期間ＴＳＢ１において、出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、Ｂ２に示すように、第２の期間ＴＢ２に対応するホールド期間ＴＨＢ１において、Ｂ１に示すサンプリング期間ＴＳＢ１でサンプリングした電圧をホールドしている。ここで、Ｂ３に示すように、出力指示信号ＰＯＬは第２の信号レベルＰＢ２である。これにより、Ｂ４に示すように、第１のサンプルホールド部２２０−１がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３３】
続いてＢ５に示すように、第２のサンプルホールド部２２０−２は、第２の期間ＴＢ２に対応するサンプリング期間ＴＳＢ２において、出力電圧ＶＧＡをサンプリングする。そして、Ｂ６に示すように、第２の期間ＴＢ１に対応するホールド期間ＴＨＢ２において、Ｂ５に示すサンプリング期間ＴＳＢ２でサンプリングした電圧をホールドしている。ここで、Ｂ７に示すように、出力指示信号ＰＯＬは第１の信号レベルＰＢ１である。これにより、Ｂ８に示すように、第２のサンプルホールド部２２０−２がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１３４】
このとき、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２は、それぞれのサンプリング期間ＴＳＢ１とＴＳＢ２において、図１０のサンプルホールド部２００と同様なサンプルホールド動作を行う。ここでは、第１のサンプルホールド部２２０−１のサンプリング期間ＴＳＢ１におけるサンプルホールド動作を例にとって説明する。
【０１３５】
図１３のＢ９に示すように、第１の出力期間ＴＱＢ１において、選択信号ＤＡ［０：ｑ］に従って例えば分割電圧ＶＧ１が出力電圧ＶＱＡとして出力される。そして、サンプルホールド回路ＳＨＢ１１は、Ｂ１０に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、分割電圧ＶＧ１をサンプリングする。出力期間ＴＱＢ２〜ＴＱＢｐにおいては、サンプルホールド回路ＳＨＢ１１は、出力期間ＴＱＢ１でサンプリングした分割電圧ＶＧ１をホールドする。出力期間ＴＱＢ２〜ＴＱＢｐにおいても同様にサンプルホールド回路ＳＨＢ１２〜ＳＨＢ１ｐがサンプルホールド動作を行い、ｐ個の階調電圧を生成することができる。
【０１３６】
このように、図１２の第２の構成例によれば、複数の組の階調電圧を繰り返し出力できる。また、２つのサンプルホールド部のうち一方のサンプルホールド部が階調電圧を出力している間に、他方のサンプルホールド部が階調電圧をサンプリングすることができる。これにより、２つのサンプルホールド部が交互に階調電圧を出力するため、図１０の第１の構成例ではサンプリング期間に階調電圧を出力できなかったという課題を解決している。
【０１３７】
例えば、代表的な電気光学パネル４００である液晶パネルでは、極性反転における正極性と負極性で階調特性が異なっているため、この階調特性を正確に階調補正するためには、各極性の階調特性に適した階調電圧が必要である。このような場合に本実施形態の階調電圧生成回路を適用すれば、複数の組の階調電圧として各極性の階調特性に適した階調電圧を出力させることができる。例えば、１水平期間ごとに極性反転を行う電気光学装置６００に適用した場合が考えられる。この場合の例として、図１３の期間ＴＢ１、ＴＢ２をそれぞれ１水平期間とし、期間ＴＢ１において正極階調電圧を出力させ、期間ＴＢ２において負極階調電圧を出力させる場合が考えられる。また、３回の期間ＴＢ１、ＴＢ２が２水平期間に対応する場合も考えられる。例えば、１回目の期間ＴＢ１で第１の色成分（赤）の正極階調電圧を出力させ、１回目の期間ＴＢ２で第２の色成分（緑）の正極階調電圧を出力させ、２回目の期間ＴＢ１で第３の色成分（青）の正極階調電圧を出力させる。そして、２回目の期間ＴＢ２で第１の色成分（赤）の負極階調電圧を出力させ、３回目の期間ＴＢ１で第２の色成分（緑）の負極階調電圧を出力させ、３回目の期間ＴＢ２で第３の色成分（青）の負極階調電圧を出力させることもできる。
【０１３８】
６．ドライバ、電気光学装置
図１４に本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）を含むドライバ４８０（集積回路装置）及びこのドライバ４８０を含む電気光学装置６００の構成例を示す。なお本実施形態のドライバ４８０及び電気光学装置６００は図１４の構成に限定されず、その構成要素の一部（例えば走査ドライバ、メモリ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３９】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル４００（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【０１４０】
ドライバ４８０（集積回路装置）は、電気光学パネルのデータ線に供給するデータ信号（電圧信号、電流信号）と走査線に供給する走査信号を生成する。
【０１４１】
メモリ４２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【０１４２】
ロジック回路４４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１４３】
制御回路４４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路４３０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路４９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ４２４、カラムアドレスデコーダ４２６、ライト／リード回路４２８を用いたメモリへのライト／リード処理を制御する。
【０１４４】
表示タイミング制御回路４４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ４２０から電気光学パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４４６は、ホストからのアクセス毎に内部パルスを発生してメモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４４８は、ドットクロックにより動画のＲＧＢデータをメモリ４２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４４６、ＲＧＢインターフェース回路４４８のいずれか一方のみを設ける構成としてもよい。
【０１４５】
データドライバ４５０は、電気光学パネル４００（電気光学装置）のデータ線を駆動するためのデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ４５０は、メモリ４２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路４３０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。
【０１４６】
走査ドライバ４７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネルの各走査線に出力する。なお走査ドライバ４７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【０１４７】
電源回路４９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ４５０、走査ドライバ４７０、階調電圧生成回路４３０などに供給する。
【０１４８】
階調電圧生成回路４３０は階調電圧を生成してデータドライバ４５０に供給する回路である。具体的には階調電圧生成回路４３０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【０１４９】
７．電子機器
図１５（Ａ）、図１５（Ｂ）に本実施形態のドライバ４８０を含む電子機器や電気光学装置６００の構成例を示す。なお図１５（Ａ）、図１５（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１５０】
図１５（Ａ）、図１５（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、ドライバ４８０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１５（Ｂ）の画像処理コントローラ５００は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１５１】
図１５（Ａ）の場合には、ドライバ４８０としてメモリ内蔵のものを用いることができる。即ちこの場合にはドライバ４８０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１５（Ｂ）の場合には、ドライバ４８０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ５００の内蔵メモリに書き込まれる。そしてドライバ４８０は、画像処理コントローラ５００の制御の下で、電気光学パネル４００を駆動する。
【０１５２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、基準電圧、抵抗ユニット、選択ユニット等）と共に記載された用語（電気光学パネル、階調電圧、抵抗素子、選択回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またラダー抵抗回路、抵抗アレイ、第１のデコーダ回路、第２のデコーダ回路、基準電圧生成回路、サンプルホールド部、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１５３】
【図１】本実施形態のラダー抵抗回路の構成例。
【図２】本実施形態のラダー抵抗回路の詳細な構成例。
【図３】本実施形態のラダー抵抗回路の動作を説明するための真理値表。
【図４】第１のデコーダ回路の詳細な構成例。
【図５】第１のデコーダ回路の動作を説明するための真理値表。
【図６】第２のデコーダ回路の詳細な構成例。
【図７】選択ユニットの構成例。
【図８】本実施形態の階調電圧生成回路の構成例。
【図９】階調電圧生成回路の比較例。
【図１０】サンプルホールド部の第１の構成例。
【図１１】本実施形態の階調電圧生成回路の動作を説明するための第１の信号波形例。
【図１２】サンプルホールド部の第２の構成例。
【図１３】本実施形態の階調電圧生成回路の動作を説明するための第２の信号波形例。
【図１４】本実施形態のドライバ、電気光学装置の構成例。
【図１５】図１５（Ａ）、図１５（Ｂ）は本実施形態の電子機器の構成例。
【符号の説明】
【０１５４】
ＲＡ１〜ＲＡｍｎ 抵抗ユニット、ＳＬＡ１〜ＳＬＡｍｎ 選択ユニット、
Ｄ１〜Ｄ４ 第１〜第４の方向、Ｄ０〜Ｄ７ ビット、
ＳＣ１〜ＳＣ１６ 列選択信号、ＳＲ１〜ＳＲ１６ 行選択信号、
ＴＤ０〜ＴＤ３ 正転出力端子、ＴＤＸ０〜ＴＤＸ３ 反転出力端子、
ＤＡ［０：ｑ］ 選択信号、ＤＢ［０：ｒ］ サンプリング指示信号、
ＶＱＡ 出力電圧、ＳＨＡ１〜ＳＨＡｔ サンプルホールド回路、
ＶＧＡ１〜ＶＧＡｔ 基準電圧、ＴＱ１〜ＴＱｔ 出力期間、
ＰＯＬ 出力指示信号、ＴＢ１、ＴＢ２ 第１、第２の期間、
１０ 抵抗アレイ、２０ 第１のデコーダ回路、２２ 論理回路、
２４−１〜２４−１６ 出力回路、４０ 第２のデコーダ回路、
２００ サンプルホールド部、
２２０−１ 第１のサンプルホールド部、２２０−２ 第２のサンプルホールド部、
２４０−１〜２４０−Ｎ サンプルホールド回路、
４００ 電気光学パネル、４１０ ホストデバイス、４２０ メモリ、
４２２ メモリセルアレイ、４２４ ローアドレスデコーダ、
４２６ カラムアドレスデコーダ、４２８ ライト／リード回路、
４３０ 階調電圧生成回路、４４０ ロジック回路、４４２ 制御回路、
４４４ 表示タイミング制御回路、４４６ ホストインターフェース回路、
４４８ ＲＧＢインターフェース回路、４５０ データドライバ、
４５２ Ｄ／Ａ変換回路、４７０ 走査ドライバ、４８０ ドライバ、
４９０ 電源回路、５００ 画像処理コントローラ、６００ 電気光学装置
【特許請求の範囲】
【請求項１】
直列に接続される複数の抵抗ユニットと、
前記複数の抵抗ユニットの複数のタップのうちの対応するタップに各選択ユニットが接続される複数の選択ユニットと、
を含み、
前記複数の抵抗ユニットのうちの直列に接続された第１〜第ｎ（ｎは２以上の整数）の抵抗ユニットは、第１の方向に沿って配置され、
前記第１の方向の反対方向を第３の方向とする場合に、前記複数の抵抗ユニットのうちの直列に接続された第ｎ＋１〜第２ｎの抵抗ユニットは、前記第３の方向に沿って配置され、
前記第１の方向に直交する方向を第２の方向とする場合に、前記第ｎ＋１〜第２ｎの抵抗ユニットのうちの第ｎ＋１の抵抗ユニットは、前記第１〜第ｎの抵抗ユニットのうちの第ｎの抵抗ユニットの前記第２の方向に配置され、
前記複数の選択ユニットのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｉの抵抗ユニットの前記第２の方向に配置され、前記第ｉの抵抗ユニットに対応するタップに接続されることを特徴とするラダー抵抗回路。
【請求項２】
請求項１において、
前記複数の選択ユニットのうちの第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｈの抵抗ユニットと第２ｎ−ｈ＋１の抵抗ユニットとの間に設けられることを特徴とするラダー抵抗回路。
【請求項３】
請求項１または２において、
前記複数の選択ユニットのいずれかの選択ユニットが、複数の列選択信号と複数の行選択信号に基づいて選択され、
前記複数の列選択信号のラインは、前記第２の方向に沿って配線され、
前記複数の行選択信号のラインは、前記第３の方向に沿って配線されることを特徴とするラダー抵抗回路。
【請求項４】
請求項３において、
前記複数の列選択信号を出力する第１のデコーダ回路と、
前記複数の行選択信号を出力する第２のデコーダ回路と、
を含み、
前記第１のデコーダ回路は、前記複数の抵抗ユニットの前記第２の方向に配置され、
前記第２のデコーダ回路は、前記複数の抵抗ユニットの前記第３の方向に配置されることを特徴とするラダー抵抗回路。
【請求項５】
請求項４において、
前記第１のデコーダ回路は、ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ（ｋは、０≦ｋ≦ｊ−１の整数）に基づいて、前記複数の列選択信号のうちのいずれかをアクティブにし、
前記第２のデコーダ回路は、前記ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊに基づいて、前記複数の行選択信号のうちのいずれかをアクティブにすることを特徴とするラダー抵抗回路。
【請求項６】
請求項５において、
前記第１のデコーダ回路は、
前記第２のデコーダ回路が前記複数の行選択信号のうちの奇数行に対応する行選択信号をアクティブにする場合には、第１の対応関係で前記ビットＤ０〜Ｄｋをデコードし、前記第２のデコーダ回路が前記複数の行選択信号のうちの偶数行に対応する行選択信号をアクティブにする場合には、第２の対応関係で前記ビットＤ０〜Ｄｋをデコードすることを特徴とするラダー抵抗回路。
【請求項７】
請求項６において、
前記第１のデコーダ回路は、
前記第１の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記第２の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにすることを特徴とするラダー抵抗回路。
【請求項８】
請求項６又は７において、
前記第２のデコーダ回路は、
前記ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１が第１の論理レベルのときに前記複数の行選択信号のうちの奇数行に対応する行選択信号のいずれかをアクティブにし、前記ビットＤｋ＋１が第２の論理レベルのときに前記複数の行選択信号のうちの偶数行に対応する行選択信号のいずれかをアクティブにし、
前記第１のデコーダ回路は、
前記ビットＤｋ＋１が第１の論理レベルのときに前記第１の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードし、前記ビットＤｋ＋１が第２の論理レベルのときに前記第２の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードすることを特徴とするラダー抵抗回路。
【請求項９】
請求項４において、
前記第１のデコーダ回路は、
前記ビットＤ０〜Ｄｋと前記ビットＤｋ＋１に基づいて、前記ビットＤ０〜Ｄｋに対応する正転信号Ｓ０〜Ｓｋと反転信号ＳＸ０〜ＳＸｋを出力する論理回路と、
前記正転信号Ｓ０〜Ｓｋと前記反転信号ＳＸ０〜ＳＸｋに基づいて、前記複数の列選択信号を出力する複数の出力回路と、
を有することを特徴とするラダー抵抗回路。
【請求項１０】
請求項９において、
前記論理回路は、
前記ビットＤｋ＋１が第１の論理レベルの場合に、前記正転信号Ｓ０〜Ｓｋを対応する正転出力端子ＴＤ０〜ＴＤｋに出力し、前記反転信号ＳＸ０〜ＳＸｋを対応する反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記反転信号ＳＸ０〜ＳＸｋを対応する前記正転出力端子ＴＤ０〜ＴＤｋに出力し、前記正転信号Ｓ０〜Ｓｋを対応する前記反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、
前記複数の出力回路は、
前記ビットＤｋ＋１が第１の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにすることを特徴とするラダー抵抗回路。
【請求項１１】
少なくとも１つの基準電圧を生成する基準電圧生成回路であって、
請求項１乃至１０のいずれかに記載のラダー抵抗回路と、
サンプルホールド部と、
を含み、
前記サンプルホールド部は複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記ラダー抵抗回路の出力電圧をサンプリングしてホールドすることを特徴とする基準電圧生成回路。
【請求項１２】
請求項１１において、
前記ラダー抵抗回路は、
前記ビットＤ０〜Ｄｊに基づいて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、前記複数の選択ユニットのいずれかを選択し、前記選択された選択ユニットに対応するタップに出力される電圧を前記出力電圧として出力し、
前記サンプルホールド部は、
前記複数のサンプルホールド回路として第１〜第ｔのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｔの基準電圧からなるｔ個の基準電圧を出力し、
前記第１〜第ｔのサンプルホールド回路のうちの第ｓ(ｓは、１≦ｓ≦ｔの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｔの出力期間のうちの第ｓの出力期間において前記出力電圧をサンプリングし、前記第１〜第ｔの基準電圧のうちの第ｓの基準電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１３】
請求項１１または１２のいずれかにおいて、
前記サンプルホールド部は、
第１のサンプルホールド部と第２のサンプルホールド部を有し、
前記第１のサンプルホールド部は、
周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、
前記第２のサンプルホールド部は、
前記第２の期間において、前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドし、
前記サンプルホールド部は、
前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、
前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力することを特徴とする基準電圧生成回路。
【請求項１４】
請求項１１乃至１３のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバ。
【請求項１５】
請求項１４に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１６】
請求項１５に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１】
直列に接続される複数の抵抗ユニットと、
前記複数の抵抗ユニットの複数のタップのうちの対応するタップに各選択ユニットが接続される複数の選択ユニットと、
を含み、
前記複数の抵抗ユニットのうちの直列に接続された第１〜第ｎ（ｎは２以上の整数）の抵抗ユニットは、第１の方向に沿って配置され、
前記第１の方向の反対方向を第３の方向とする場合に、前記複数の抵抗ユニットのうちの直列に接続された第ｎ＋１〜第２ｎの抵抗ユニットは、前記第３の方向に沿って配置され、
前記第１の方向に直交する方向を第２の方向とする場合に、前記第ｎ＋１〜第２ｎの抵抗ユニットのうちの第ｎ＋１の抵抗ユニットは、前記第１〜第ｎの抵抗ユニットのうちの第ｎの抵抗ユニットの前記第２の方向に配置され、
前記複数の選択ユニットのうちの第ｉ（ｉは１≦ｉ≦２ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｉの抵抗ユニットの前記第２の方向に配置され、前記第ｉの抵抗ユニットに対応するタップに接続されることを特徴とするラダー抵抗回路。
【請求項２】
請求項１において、
前記複数の選択ユニットのうちの第ｈ（ｈは１≦ｈ≦ｎの整数）の選択ユニットは、前記複数の抵抗ユニットのうちの第ｈの抵抗ユニットと第２ｎ−ｈ＋１の抵抗ユニットとの間に設けられることを特徴とするラダー抵抗回路。
【請求項３】
請求項１または２において、
前記複数の選択ユニットのいずれかの選択ユニットが、複数の列選択信号と複数の行選択信号に基づいて選択され、
前記複数の列選択信号のラインは、前記第２の方向に沿って配線され、
前記複数の行選択信号のラインは、前記第３の方向に沿って配線されることを特徴とするラダー抵抗回路。
【請求項４】
請求項３において、
前記複数の列選択信号を出力する第１のデコーダ回路と、
前記複数の行選択信号を出力する第２のデコーダ回路と、
を含み、
前記第１のデコーダ回路は、前記複数の抵抗ユニットの前記第２の方向に配置され、
前記第２のデコーダ回路は、前記複数の抵抗ユニットの前記第３の方向に配置されることを特徴とするラダー抵抗回路。
【請求項５】
請求項４において、
前記第１のデコーダ回路は、ビットＤ０〜ＤｊのうちのビットＤ０〜Ｄｋ（ｋは、０≦ｋ≦ｊ−１の整数）に基づいて、前記複数の列選択信号のうちのいずれかをアクティブにし、
前記第２のデコーダ回路は、前記ビットＤ０〜ＤｊのうちのビットＤｋ＋１〜Ｄｊに基づいて、前記複数の行選択信号のうちのいずれかをアクティブにすることを特徴とするラダー抵抗回路。
【請求項６】
請求項５において、
前記第１のデコーダ回路は、
前記第２のデコーダ回路が前記複数の行選択信号のうちの奇数行に対応する行選択信号をアクティブにする場合には、第１の対応関係で前記ビットＤ０〜Ｄｋをデコードし、前記第２のデコーダ回路が前記複数の行選択信号のうちの偶数行に対応する行選択信号をアクティブにする場合には、第２の対応関係で前記ビットＤ０〜Ｄｋをデコードすることを特徴とするラダー抵抗回路。
【請求項７】
請求項６において、
前記第１のデコーダ回路は、
前記第１の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記第２の対応関係で前記ビットＤ０〜Ｄｋをデコードする場合、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにすることを特徴とするラダー抵抗回路。
【請求項８】
請求項６又は７において、
前記第２のデコーダ回路は、
前記ビットＤｋ＋１〜ＤｊのうちのビットＤｋ＋１が第１の論理レベルのときに前記複数の行選択信号のうちの奇数行に対応する行選択信号のいずれかをアクティブにし、前記ビットＤｋ＋１が第２の論理レベルのときに前記複数の行選択信号のうちの偶数行に対応する行選択信号のいずれかをアクティブにし、
前記第１のデコーダ回路は、
前記ビットＤｋ＋１が第１の論理レベルのときに前記第１の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードし、前記ビットＤｋ＋１が第２の論理レベルのときに前記第２の対応関係に基づいて前記ビットＤ０〜Ｄｋをデコードすることを特徴とするラダー抵抗回路。
【請求項９】
請求項４において、
前記第１のデコーダ回路は、
前記ビットＤ０〜Ｄｋと前記ビットＤｋ＋１に基づいて、前記ビットＤ０〜Ｄｋに対応する正転信号Ｓ０〜Ｓｋと反転信号ＳＸ０〜ＳＸｋを出力する論理回路と、
前記正転信号Ｓ０〜Ｓｋと前記反転信号ＳＸ０〜ＳＸｋに基づいて、前記複数の列選択信号を出力する複数の出力回路と、
を有することを特徴とするラダー抵抗回路。
【請求項１０】
請求項９において、
前記論理回路は、
前記ビットＤｋ＋１が第１の論理レベルの場合に、前記正転信号Ｓ０〜Ｓｋを対応する正転出力端子ＴＤ０〜ＴＤｋに出力し、前記反転信号ＳＸ０〜ＳＸｋを対応する反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記反転信号ＳＸ０〜ＳＸｋを対応する前記正転出力端子ＴＤ０〜ＴＤｋに出力し、前記正転信号Ｓ０〜Ｓｋを対応する前記反転出力端子ＴＤＸ０〜ＴＤＸｋに出力し、
前記複数の出力回路は、
前記ビットＤｋ＋１が第１の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記第１の方向または前記第３の方向のいずれか一方の方向で前記複数の列選択信号をアクティブにし、前記ビットＤｋ＋１が第２の論理レベルの場合に、前記ビットＤ０〜Ｄｋの表す数値が増加するに従って、前記一方の方向とは異なる他方の方向で前記複数の列選択信号をアクティブにすることを特徴とするラダー抵抗回路。
【請求項１１】
少なくとも１つの基準電圧を生成する基準電圧生成回路であって、
請求項１乃至１０のいずれかに記載のラダー抵抗回路と、
サンプルホールド部と、
を含み、
前記サンプルホールド部は複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記ラダー抵抗回路の出力電圧をサンプリングしてホールドすることを特徴とする基準電圧生成回路。
【請求項１２】
請求項１１において、
前記ラダー抵抗回路は、
前記ビットＤ０〜Ｄｊに基づいて、第１〜第ｔ(ｔは自然数)の出力期間のうちの各出力期間において、前記複数の選択ユニットのいずれかを選択し、前記選択された選択ユニットに対応するタップに出力される電圧を前記出力電圧として出力し、
前記サンプルホールド部は、
前記複数のサンプルホールド回路として第１〜第ｔのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｔの基準電圧からなるｔ個の基準電圧を出力し、
前記第１〜第ｔのサンプルホールド回路のうちの第ｓ(ｓは、１≦ｓ≦ｔの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｔの出力期間のうちの第ｓの出力期間において前記出力電圧をサンプリングし、前記第１〜第ｔの基準電圧のうちの第ｓの基準電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１３】
請求項１１または１２のいずれかにおいて、
前記サンプルホールド部は、
第１のサンプルホールド部と第２のサンプルホールド部を有し、
前記第１のサンプルホールド部は、
周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、
前記第２のサンプルホールド部は、
前記第２の期間において、前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドし、
前記サンプルホールド部は、
前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、
前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力することを特徴とする基準電圧生成回路。
【請求項１４】
請求項１１乃至１３のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバ。
【請求項１５】
請求項１４に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１６】
請求項１５に記載の電気光学装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１８８７８１（Ｐ２００９−１８８７８１Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２７２１９（Ｐ２００８−２７２１９）
【出願日】平成２０年２月７日（２００８．２．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月７日（２００８．２．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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