レベルシフト回路
【課題】外的要因による誤動作を防止して確実な信号伝達を行うレベルシフト回路。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路21と、第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路22と、第２電圧レベルでセット信号及びリセット信号を検出するための基準値を設定する基準レベル回路C3とを有し、セットレベル回路とリセットレベル回路と基準レベル回路との各々は、それぞれコンデンサC1〜C3を介して第１電圧レベルから第２電圧レベルに信号を伝達する。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路21と、第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路22と、第２電圧レベルでセット信号及びリセット信号を検出するための基準値を設定する基準レベル回路C3とを有し、セットレベル回路とリセットレベル回路と基準レベル回路との各々は、それぞれコンデンサC1〜C3を介して第１電圧レベルから第２電圧レベルに信号を伝達する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ構成のスイッチにおいて必要とされるレベルシフトを与えるレベルシフト回路に関する。
【背景技術】
【０００２】
従来のレベルシフト回路として、例えば、特許文献１に記載されたレベルシフト回路が知られている。
【０００３】
このレベルシフト回路においては、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点におけるハイサイドグランド電位は、ハイサイドスイッチ及びローサイドスイッチのオン／オフ動作に同期して、グランド電位に対して例えばゼロボルトから最大で４００Ｖと大きく電圧レベルが変化する。このため、ハイサイドスイッチのゲートにはハイサイドグランド電位よりも高い電位を印加するハイサイドドライバが用いられる。
【０００４】
また、２つの受動デバイスとして第１コンデンサと第２コンデンサとが設けられ、パルス信号の立ち上がりエッジが第１ドライバを介して第１コンデンサに入力され、パルス信号の立ち上がりエッジがインバータを介して立ち下がりエッジとなって第２コンデンサに入力される。第１コンデンサと第２コンデンサとは、立ち上がりエッジ及び立ち下がりエッジにより、必要とされる電流を生じさせるように機能する。
【０００５】
即ち、第１コンデンサと第２コンデンサにおいて、一時的な電流を生じさせ、その一時的な電流を利用して、ハーフブリッジドライバ又は同様なタイプの回路を適正に駆動するために必要とされる適正な時点でラッチをセット又はリセットする。ラッチからのセット信号又はリセット信号でハイサイドドライバがハイサイドスイッチをオン又はオフさせる。
【０００６】
以上の構成においては、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず、外的要因によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れる。
【特許文献１】特表２００５−５１２４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上の構成において、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点にはトランスやリアクトルなどのインダクタンス負荷が接続される場合がある。ここで、ハイサイドスイッチとローサイドスイッチによるスイッチング動作による電圧変動、電流変動によって前記インダクタンス負荷のインダクタンス成分によって振動が発生する。
【０００８】
ハイサイドスイッチとローサイドスイッチとの中点はハイサイドドライバのハイサイドグランド電位となるため、この振動によってハイサイドドライバのハイサイド電位全体が振動する。この要因によって、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず前記振動によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れてしまう。このため、ラッチ回路が誤動作しハイサイドスイッチへの信号伝達不良が発生する。
【０００９】
本発明は、ハイサイドドライバのハイサイドグランドに入力されるノイズ成分による誤動作を防止して確実な信号伝達を行うレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１の発明は、第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、前記第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路と、前記第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路と、前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を設定する基準レベル回路とを有し、前記セットレベル回路と前記リセットレベル回路と前記基準レベル回路との各々は、それぞれコンデンサを介して前記第１電圧レベルから前記第２電圧レベルに信号を伝達することを特徴とする。
【００１１】
請求項２の発明は、請求項１記載のレベルシフト回路において、前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電圧差を検出し、前記電圧差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電圧差を検出し、前記電圧差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、セットレベル回路は、セット信号と基準レベル回路で設定された基準値の信号との電圧差を検出し、電圧差が所定値以上である場合に論理電圧状態をセットし、リセットレベル回路は、リセット信号と基準値の信号との電圧差を検出し、電圧差が所定値以上である場合に論理電圧状態をリセットするので、異なる電圧レベルの電圧変動等の外的要因による誤動作を防止して確実な信号伝達を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態のレベルシフト回路を図面を参照しながら詳細に説明する。
【００１４】
本発明は、コンデンサを介して異なる電圧レベルに信号を伝達することで、信号伝達時に発生する消費電力を低減すると同時に、信号を差動検知することで外的要因による誤動作を防止して確実な信号伝達を行う。
【実施例１】
【００１５】
図１は本発明の実施例１のレベルシフト回路を示す回路構成図である。図１に示すレベルシフト回路は、ローサイド回路１、ハイサイド回路２、ローサイド回路１及びハイサイド回路２間を接続する第１乃至第３コンデンサＣ１〜Ｃ３を有して構成されている。
【００１６】
レベルシフト回路において、電源Ｖｉｎとグランドとの間にはＭＯＳＦＥＴからなるローサイドスイッチＱ１とＭＯＳＦＥＴからなるハイサイドスイッチＱ２との直列回路が接続されている。ローサイドスイッチＱ１とハイサイドスイッチＱ２とは、ハーフブリッジ回路を構成する。ハイサイドスイッチＱ２は、駆動回路２４により駆動される。
【００１７】
なお、ハーフブリッジ回路を用いる代わりに、フルブリッジ回路を用いても良い。
【００１８】
ローサイド回路１は、バッファ１１、バッファ１２、バッファ１６、クランプ回路１３〜１５を有して構成されている。バッファ１１は、セット入力端子から入力されたセット信号に同期して第１コンデンサＣ１を駆動する。バッファ１２は、リセット入力端子から入力されたリセット信号に同期して第２コンデンサＣ２を駆動する。バッファ１６の入力は接地されている。
【００１９】
クランプ回路１３は、入力側がバッファ１１の出力に接続され、出力側が第１コンデンサＣ１の一端に接続され、第１コンデンサＣ１のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。クランプ回路１４は、入力側がバッファ１２の出力に接続され、出力側が第２コンデンサＣ２の一端に接続され、第２コンデンサＣ２のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。クランプ回路１５は、入力側がバッファ１６の出力に接続され、出力側が第３コンデンサＣ３の一端に接続され、第３コンデンサＣ３のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。
【００２０】
ハイサイド回路２は、信号検出回路２１，２２、ラッチ２３を有して構成されている。信号検出回路２１には第１コンデンサＣ１の他端と第３コンデンサＣ３の他端とラッチ２３のセット端子Ｓが接続されている。信号検出回路２１は、本発明のセットレベル回路に対応し、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧（本発明の基準値の信号に対応）との電圧差を検出し、電圧差が所定値以上である場合に第１クランプ回路１３からのセット信号を受信してラッチ２３の論理電圧状態をセットする。
【００２１】
信号検出回路２２には第２コンデンサＣ２の他端と第３コンデンサＣ３の他端とラッチ２３のリセット端子Ｒが接続されている。信号検出回路２２は、本発明のリセットレベル回路に対応し、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差を検出し、電圧差が所定値以上である場合に第２クランプ回路１４からのリセット信号を受信してラッチ２３の論理電圧状態をリセットする。
【００２２】
ラッチ２３は、信号検出回路２１，２２からの検出信号により出力信号を生成して駆動回路２４に出力する。第１乃至第３コンデンサＣ１〜Ｃ３は、ハイサイド回路２とローサイド回路１間のセット信号、リセット信号、基準値の信号の送受信にそれぞれ使用される。
【００２３】
図２は本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。
【００２４】
図２に示すバッファ１１には電流源Ｉ１０，Ｉ１１が接続されている。図２に示す第１クランプ回路１３において、ＮＰＮ型のトランジスタＱ１０とＰＮＰ型のトランジスタＱ１１と電流源Ｉ１２とで第１プラスクランプ回路を構成する。第１プラスクランプ回路は、第１コンデンサＣ１のローサイド電位がＶｒｅｇ電位以上になることを防止する。トランジスタＱ１０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ１０のエミッタは電流源Ｉ１２の一端とトランジスタＱ１１のベースに接続され、電流源Ｉ１２の他端は、接地されている。トランジスタＱ１１のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。
【００２５】
ＮＰＮ型のトランジスタＱ１２とＮＰＮ型のトランジスタＱ１３と電流源Ｉ１３とは第１マイナスクランプ回路を構成している。第１マイナスクランプ回路は、第１コンデンサＣ１のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ１３とトランジスタＱ１２との直列回路が接続されている。トランジスタＱ１２は、コレクタとベースとが共通接続されている。電流源Ｉ１３とトランジスタＱ１２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ１３のベースが接続されている。トランジスタＱ１３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ１３のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。
【００２６】
図２に示すバッファ１２には電流源Ｉ２０，Ｉ２１が接続されている。図２に示す第２クランプ回路１４において、ＮＰＮ型のトランジスタＱ２０とＰＮＰ型のトランジスタＱ２１と電流源Ｉ２２とで第２プラスクランプ回路を構成する。第２プラスクランプ回路は、第２コンデンサＣ２のローサイド電位がＶｒｅｇ電位以上になることを防止する。
【００２７】
トランジスタＱ２０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ２０のエミッタは電流源Ｉ２２の一端とトランジスタＱ２１のベースに接続され、電流源Ｉ２２の他端は、接地されている。トランジスタＱ２１のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。
【００２８】
ＮＰＮ型のトランジスタＱ２２とＮＰＮ型のトランジスタＱ２３と電流源Ｉ２３とは第２マイナスクランプ回路を構成している。第２マイナスクランプ回路は、第２コンデンサＣ２のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ２３とトランジスタＱ２２との直列回路が接続されている。トランジスタＱ２２は、コレクタとベースとが共通接続されている。電流源Ｉ２３とトランジスタＱ２２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ２３のベースが接続されている。トランジスタＱ２３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ２３のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。
【００２９】
図２に示すバッファ１６には電流源Ｉ３０，Ｉ３２が接続され、バッファ１６の入力は接地されている。図２に示す第３クランプ回路１５において、ＮＰＮ型のトランジスタＱ３０とＰＮＰ型のトランジスタＱ３１と電流源Ｉ３１とで第３プラスクランプ回路を構成する。第３プラスクランプ回路は、第３コンデンサＣ３のローサイド電位がＶｒｅｇ電位以上になることを防止する。
【００３０】
トランジスタＱ３０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ３０のエミッタは電流源Ｉ３１の一端とトランジスタＱ３１のベースに接続され、電流源Ｉ３１の他端は、接地されている。トランジスタＱ３１のエミッタは、第３コンデンサＣ３及びバッファ１６の出力に接続されている。
【００３１】
ＮＰＮ型のトランジスタＱ３２とＮＰＮ型のトランジスタＱ３３と電流源Ｉ３３とは第３マイナスクランプ回路を構成している。第３マイナスクランプ回路は、第３コンデンサＣ３のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ３３とトランジスタＱ３２との直列回路が接続されている。トランジスタＱ３２は、コレクタとベースとが共通接続されている。電流源Ｉ３３とトランジスタＱ３２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ３３のベースが接続されている。トランジスタＱ３３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ３３のエミッタは、第３コンデンサＣ３及びバッファ１６の出力に接続されている。
【００３２】
また、バッファ１１，１２は、入力信号に応じて、第１及び第２コンデンサＣ１，Ｃ２の一端の電位を変化させる。このとき、第１及び第２コンデンサＣ１，Ｃ２の両端電圧は、変化しないため、第１及び第２コンデンサＣ１，Ｃ２の他端の電圧も同様に変化する。
【００３３】
また、第１乃至第３コンデンサＣ１，Ｃ２，Ｃ３の他端の電圧が上昇又は降下すると、第１乃至第３コンデンサＣ１，Ｃ２，Ｃ３の一端の電圧も上昇又は降下する。
【００３４】
第１乃至第３コンデンサＣ１〜Ｃ３の各端子は、それぞれローサイド回路１に接続され、各接続端子の電圧は、各プラスクランプ回路及び各マイナスクランプ回路によって電源電圧Ｖｒｅｇからグランド電圧までの範囲内に制限される。このため、ローサイド回路１に過電圧や逆方向電圧が印加されなくなり、誤動作や素子の破損を防止できる。
【００３５】
また、バッファ１１の出力は電流源Ｉ１０，Ｉ１１により制限され、バッファ１２の出力は電流源Ｉ２０，Ｉ２１により制限され、バッファ１６の出力は電流源Ｉ３２，Ｉ３０により制限される。即ち、バッファ１１，１２，１６の出力能力を電流源Ｉ１０，Ｉ１１，Ｉ２０，Ｉ２１，Ｉ３０，Ｉ３２により制限を加えることにより、各バッファ回路に印加される第１乃至第３コンデンサＣ１〜Ｃ３の充放電による過大電流のストレスを軽減することができる。
【００３６】
図３は本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００３７】
図３に示す信号検出回路２１は、電流源Ｉ５０、ダイオードＤ５０，Ｄ５５、コンパレータＣＯＭＰ２を有して構成されている。
【００３８】
電流源Ｉ５０は、第１コンデンサＣ１の他端とハイサイドグランドＶＳとの間に接続されている。ハイサイドグランドＶＳとは、ハイサイドスイッチＱ２とローサイドスイッチＱ１との接続点における電位である。ダイオードＤ５０は、電流源Ｉ５０に並列に接続されている。ダイオードＤ５５は、第１コンデンサＣ１の他端とハイサイド電源ＶＢとの間に接続されている。
【００３９】
コンパレータＣＯＭＰ２は、反転入力端子に第３コンデンサＣ３の他端が接続され、非反転入力端子に第１コンデンサＣ１の他端が接続されている。コンパレータＣＯＭＰ２は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。
【００４０】
図３に示す信号検出回路２２は、電流源Ｉ５１，Ｉ５２、ダイオードＤ５１，Ｄ５２，Ｄ５６，Ｄ５７、コンパレータＣＯＭＰ１を有して構成されている。
【００４１】
電流源Ｉ５１は、第２コンデンサＣ２の他端とハイサイドグランドＶＳとの間に接続されている。ダイオードＤ５１は、電流源Ｉ５１に並列に接続されている。ダイオードＤ５６は、第２コンデンサＣ２の他端とハイサイド電源ＶＢとの間に接続されている。
【００４２】
電流源Ｉ５２は、第３コンデンサＣ３の他端とハイサイドグランドＶＳとの間に接続されている。ダイオードＤ５２は、電流源Ｉ５２に並列に接続されている。ダイオードＤ５７は、第３コンデンサＣ３の他端とハイサイド電源ＶＢとの間に接続されている。
【００４３】
コンパレータＣＯＭＰ１は、反転入力端子に第３コンデンサＣ３の他端が接続され、非反転入力端子に第２コンデンサＣ２の他端が接続されている。コンパレータＣＯＭＰ１は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。
【００４４】
なお、第３クランプ回路１５、バッファ１６、第３コンデンサＣ３、電流源Ｉ５２、ダイオードＤ５２，Ｄ５７は、セット信号及びリセット信号を検出するための基準値を設定する本発明の基準レベル回路を構成している。
【００４５】
ラッチ２３は、コンパレータＣＯＭＰ２の出力がセット端子Ｓに入力され、コンパレータＣＯＭＰ１の出力がリセット端子Ｒに入力される。
【００４６】
図４は図３に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。図４に示すコンパレータＣＯＭＰ１，ＣＯＭＰ２において、ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８０とＰ型ＭＯＳ−ＦＥＴＱ８０とＮ型ＭＯＳ−ＦＥＴＱ８３とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８１とＰ型ＭＯＳ−ＦＥＴＱ８１とＮ型ＭＯＳ−ＦＥＴＱ８４とからなる直列回路が接続されている。
【００４７】
Ｐ型ＭＯＳ−ＦＥＴＱ８０，８１とは、差動対を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ゲート端子は、それぞれ、反転入力端子、非反転入力端子となっている。Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインとＮ型ＭＯＳ−ＦＥＴＱ８４のドレインとの接続点とハイサイドグランドＶＳ間には電流源Ｉ８２が接続されると共にＮ型ＭＯＳ−ＦＥＴＱ８２と電流源Ｉ８１との直列回路が接続されている。Ｎ型ＭＯＳ−ＦＥＴＱ８２は、シュミットインバータＳ−ＩＮＶ８０の出力がハイレベルであるときにオンする。
【００４８】
ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８７とＮ型ＭＯＳ−ＦＥＴＱ８５とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６とからなる直列回路が接続されている。
【００４９】
Ｎ型ＭＯＳ−ＦＥＴＱ８４，Ｑ８５は第１カレントミラー回路を構成し、Ｎ型ＭＯＳ−ＦＥＴＱ８３，Ｑ８６は第２カレントミラー回路を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８７，Ｑ８８は第３カレントミラー回路を構成している。
【００５０】
Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６との接続点には、シュミットインバータＳ−ＩＮＶ８０の入力端子が接続され、シュミットインバータＳ−ＩＮＶ８０はインバータＩＮＶ８０を介して出力信号ＯＵＴを出力する。
【００５１】
以上の構成によれば、コンパレータＣＯＭＰ１，ＣＯＭＰ２の反転入力端子に入力された電圧と非反転入力端子に入力された電圧とが同一である場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ドレインに流れる電流は同じである。このとき、Ｐ型ＭＯＳ−ＦＥＴＱ８０ドレインに流れている電流は第２カレントミラー回路を介してＮ型ＭＯＳ−ＦＥＴＱ８６のドレインに出力される。
【００５２】
一方、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流は、電流源Ｉ８１，Ｉ８２だけ差し引かれた後、第１及び第３カレントミラー回路を介してＰ型ＭＯＳ−ＦＥＴＱ８８のドレインに出力される。
【００５３】
Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８の各ドレインは接続されているため、Ｎ型ＭＯＳ−ＦＥＴＱ８６に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８８に流れる電流との比較によって、Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８のドレイン端子電圧が決まる。
【００５４】
反転入力端子と非反転入力端子との電圧差がない場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流から電流源Ｉ８１，Ｉ８２分の電流が差し引かれたことによって、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも多くなるため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はローレベルとなる。このローレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてローレベルが出力される。
【００５５】
一方、非反転入力端子電圧が反転入力端子電圧よりも大きくなると、Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８１に流れる電流よりも小さくなる。Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８１に流れる電流との差が、電流源Ｉ８１の電流と電流源Ｉ８２の電流との合計よりも大きくなると、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも小さくなる。このため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はハイレベルとなる。このハイレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてハイレベルが出力される。
【００５６】
なお、第１乃至第３コンデンサＣ１〜Ｃ３の充電電圧は、ダイオードＤ５０，Ｄ５１，Ｄ５２，Ｄ５５，Ｄ５６，Ｄ５７によってハイサイド電源ＶＢ及びハイサイドグランドＶＳ間に制限されている。外来ノイズや、ハイサイドグランドＶＳの急変が発生した場合には、第１乃至第３コンデンサＣ１〜Ｃ３の他端の電圧はハイサイドグランドＶＳの変化に追従することはない。このため、ハイサイドグランドＶＳを基準に第１コンデンサＣ１、第２コンデンサＣ２の信号レベルを検出すると、信号の誤検出が発生する。
【００５７】
実施例１のレベルシフト回路では、信号の誤検出を防止するために、信号伝達を行わない第３コンデンサＣ３を別に設け、信号検出回路２１で信号伝達用の第１コンデンサＣ１の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にセット信号を受信しラッチ２３の論理電圧状態をセットする。また、信号検出回路２２で信号伝達用の第２コンデンサＣ２の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にリセット信号を受信しラッチ２３の論理電圧状態をリセットし、ラッチ２３に信号を伝達する。
【００５８】
即ち、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧との電圧差信号、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差信号を検出することで、ハイサイドグランドＶＳに印加されるノイズ成分の影響を受けることなく安定した信号伝達を実現することができる。
【００５９】
図５は本発明の実施例１のレベルシフト回路における各部の動作波形図である。図５において、ＶＳはハイサイドグランド電位、Ｓｅｔはローサイドセット信号、Ｒｅｓｅｔはローサイドリセット信号、Ｃ１は第１コンデンサＣ１のハイサイド端子電圧、Ｃ２は第２コンデンサＣ２のハイサイド端子電圧、Ｃ３は第３コンデンサＣ３のハイサイド端子電圧、ＦＦ＿Ｑはハイサイドのラッチ２３の出力を示す。
【００６０】
図５において、時刻ｔ１において、ローサイドセット信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇する。信号検出回路２１は、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧との電圧差を所定値と比較することによって、ハイサイドのラッチ２３がセットされる。
【００６１】
その後、ハイサイドグランド電圧ＶＳが上昇し（時刻ｔ２〜ｔ３）、一定値となる。時刻ｔ４において、ローサイドリセット信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子端圧は、上昇する。信号検出回路２２は、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差を所定値と比較することによって、ハイサイドのラッチ２３がリセットされる。
【００６２】
時刻ｔ５からハイサイドグランド電圧ＶＳが低下すると、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ５〜ｔ６）に対して遅れて変化する（時刻ｔ５〜ｔ７）。このとき、第２コンデンサＣ２、第３コンデンサＣ３のハイサイド端子電圧は、同様に変化するため、第２コンデンサＣ２と第３コンデンサＣ３との電圧差に変化はないか、もしくはダイオードＤ５６，Ｄ５７にクランプされ同一の電圧となる。このため、リセット信号を誤検出することはない。
【００６３】
従って、信号の誤検出がなく、高い精度で且つ少ない消費電力で異なる電圧レベルに信号を伝達することができる。
【００６４】
図５において、ＶＳ電圧が高い状態にあった時、時刻ｔ１０において、ローサイド信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇し、時刻ｔ１と同様にハイサイドのラッチ２３の論理電圧状態がセットされる。
【００６５】
ここで、ハイサイドグランド電圧ＶＳは既に高い電圧にあるため、変化は無い。次に、時刻ｔ１２でローサイド信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子電圧は上昇し、ハイサイドのラッチ２３の論理電圧状態はリセットされ、時刻ｔ５と同様にハイサイドグランド電圧ＶＳは徐々に下降する。
【００６６】
また、時刻ｔ１７でローサイド信号Ｓｅｔが入力されハイサイドのラッチ２３の論理電圧状態がセット状態にあるときに、時刻ｔ１８〜ｔ１９にかけてハイサイドグランド電圧ＶＳが負電位側に変化し、時刻ｔ２０まで一定の低い電位となった場合、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ１８〜ｔ１９）に対して遅れて変化する。但し、ハイサイドグランド電圧ＶＳの変化はローサイドのグランドに対する変化のため、第１乃至第３コンデンサＣ１〜Ｃ３の各端子間電圧の偏差として表われない。
【実施例２】
【００６７】
図６は本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００６８】
図６において、信号検出回路２１ａは、図３に示す信号検出回路２１にさらに、Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１は、放電手段を構成している。
【００６９】
Ｎ型のＭＯＳ−ＦＥＴＱ５０と抵抗Ｒ５０との直列回路は、ダイオードＤ５０の両端間に接続され、Ｐ型のＭＯＳ−ＦＥＴＱ５５は、ダイオードＤ５５の両端間に接続されている。Ｐ型のＭＯＳ−ＦＥＴＱ５５のゲートは、ラッチ２３の出力反転端子Ｑｂ及びアンド回路ＡＮＤ１の一方の入力端子に接続されている。
【００７０】
アンド回路ＡＮＤ１の他方の入力端子にはコンパレータＣＯＭＰ２の出力端子及びアンド回路ＡＮＤ２の一方の入力端子が接続されている。アンド回路ＡＮＤ１の出力端子はオア回路ＯＲ１の一方の入力端子に接続され、オア回路ＯＲ１の他方の入力端子はアンド回路ＡＮＤ２の出力端子に接続されている。オア回路ＯＲ１の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５０のゲートに接続されている。
【００７１】
図６において、信号検出回路２２ａは、図３に示す信号検出回路２２にさらに、Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２、アンド回路ＡＮＤ２を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２、アンド回路ＡＮＤ２は、放電手段を構成している。
【００７２】
Ｎ型のＭＯＳ−ＦＥＴＱ５１と抵抗Ｒ５１との直列回路は、ダイオードＤ５１の両端間に接続されている。Ｎ型のＭＯＳ−ＦＥＴＱ５２と抵抗Ｒ５２との直列回路は、ダイオードＤ５２の両端間に接続されている。
【００７３】
アンド回路ＡＮＤ２の一方の入力端子はコンパレータＣＯＭＰ２の出力端子が接続され、アンド回路ＡＮＤ２の他方の入力端子はコンパレータＣＯＭＰ１の出力端子及びＮ型のＭＯＳ−ＦＥＴＱ５２のゲートが接続されている。アンド回路ＡＮＤ２の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５１のゲート及びオア回路ＯＲ１の他方の入力端子に接続されている。
【００７４】
図７は本発明の実施例２のレベルシフト回路における各部の動作波形図である。図７を参照しながら図６に示すハイサイド回路の動作を説明する。
【００７５】
まず、時刻ｔ１において、セット信号Ｓｅｔが入力されると、第１コンデンサＣ１の他端の電圧が上昇し、フリップフロップ回路からなるラッチ２３の論理電圧状態がセットされる。ラッチ２３の論理電圧状態がセットされると、ＭＯＳ−ＦＥＴＱ５５がオンし、第１コンデンサＣ１の他端の電位はハイサイド電源ＶＢに固定される。
【００７６】
次に、時刻ｔ４において、リセット信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２の他端の電位が上昇し、コンパレータＣＯＭＰ１によりラッチ２３がリセットされる。すると、ラッチ２３の反転出力Ｑｂはハイレベルとなり、ＭＯＳＦＥＴＱ５５がオフし、第１コンデンサＣ１の他端の電位はハイサイド電源ＶＢの固定から開放され、コンパレータＣＯＭＰ１の出力はハイレベルのままであるので、アンド回路ＡＮＤ１はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５０がオンする。
【００７７】
ＭＯＳ−ＦＥＴＱ５０がオンすると、第１コンデンサＣ１の電荷がグランドに放電されて、第１コンデンサＣ１の電位が低下すると、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンし、第２コンデンサＣ２を放電する。このため、コンパレータＣＯＭＰ１の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。
【００７８】
リセット信号Ｒｅｓｅｔによって、ハイサイド出力が停止したタイミングで、ハイサイドグランド電位ＶＳが大幅に低下すると、第１及び第２コンデンサＣ１，Ｃ２の他端の電位はハイサイド電源ＶＢにクランプされる。この状態では、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の非反転入力にＶＢ電位が入力されるが、第３コンデンサＣ３の他端の電位もハイサイド電源ＶＢクランプされるので、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の反転入力にＶＢ電位が入力され、ラッチ２３にはハイレベルの信号は入力されず誤動作は発生しない。さらに、ラッチ２３の論理構成をリセット信号優先に設定しておくことで、ラッチ２３が再セットされることは確実に防止される。
【００７９】
ハイサイドグランドＶＳがグランドレベルまで低下すると（時刻ｔ６）、第１コンデンサＣ１の他端の電位は、ＭＯＳ−ＦＥＴ５０によって放電され、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンして、第２コンデンサＣ２が放電される。
【００８０】
また、同時に、アンド回路ＡＮＤ２の出力がハイレベルになると、オア回路ＯＲ１の出力もハイレベルに変化してＮ型ＭＯＳＦＥＴＱ５０がオンして、第１コンデンサＣ１が放電される。このため、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。
【００８１】
従って、図５に示すように、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧が、ハイサイドグランド電圧ＶＳの変化に対して遅れて変化することがなくなる。
【００８２】
即ち、第２コンデンサＣ２によりリセット信号が送信されてから、再度、セット信号が受信可能な状態になるまでの期間は、コンパレータＣＯＭＰ１，ＣＯＭＰ２の遅延時間とラッチ２３と論理ゲートの遅延時間との合計時間となり、放電用の電流源Ｉ５０，Ｉ５１による自然放電によってリセットされる時間よりも短時間となる。
【００８３】
図７においてもＶＳ電圧が高い状態にあった時、時刻ｔ１０において、ローサイド信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇し、時刻ｔ１と同様にハイサイドのラッチ２３の論理電圧状態がセットされる。
【００８４】
ここで、ハイサイドグランド電圧ＶＳは既に高い電圧にあるため、変化は無い。次に、時刻ｔ１１でローサイド信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子電圧は上昇し、ハイサイドのラッチ２３の論理電圧状態はリセットされ、時刻ｔ５と同様にハイサイドグランド電圧ＶＳは徐々に下降する。
【００８５】
また、時刻ｔ１７でローサイド信号Ｓｅｔが入力されハイサイドのラッチ２３の論理電圧状態がセット状態にあるときに、時刻ｔ１８〜ｔ１９にかけてハイサイドグランド電圧ＶＳが負電位側に変化し、時刻ｔ２０まで一定の低い電位となった場合、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ１８〜ｔ１９）に対して遅れて変化する。但し、ハイサイドグランド電圧ＶＳの変化はローサイドのグランドに対する変化のため、第１乃至第３コンデンサＣ１〜Ｃ３の各端子間電圧の偏差として表われない。
【実施例３】
【００８６】
図８は本発明の実施例３のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００８７】
図８に示すレベルシフト回路は、図６に示すレベルシフト回路の信号検出回路２２ａに対して、信号検出回路２２ｂの構成が異なる。即ち、信号検出回路２２ｂは、電流源Ｉ５１、ダイオードＤ５１，Ｄ５６，Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５２、アンド回路ＡＮＤ２、コンパレータＣＯＭＰ１、基準電源Ｅ１を設け、電流源Ｉ５２、ダイオードＤ５２，Ｄ５７，Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２を削除している。これに伴って、第３コンデンサＣ３、第３クランプ回路１５が削除されている。
【００８８】
即ち、実施例３のレベルシフト回路は、基準電源Ｅ１が基準値を表す基準電圧をコンパレータＣＯＭＰ１，ＣＯＭＰ２の反転入力端子に印加しており、第３コンデンサＣ３の機能を持たせている。
【００８９】
図９は本発明の実施例３のレベルシフト回路における各部の動作波形図である。図９の動作波形では、図７に示す動作波形に対して、第３コンデンサＣ３のハイサイド端子電圧が示されていないのみで、その他は同じである。
【００９０】
このように実施例３のレベルシフト回路によれば、実施例２のレベルシフト回路の動作及び効果と同様な動作及び効果が得られる。また、実施例２の信号検出回路２２ａよりも、信号検出回路２２ｂの構成が簡単化でき、レベルシフト回路を簡素化できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１のレベルシフト回路を示す回路構成図である。
【図２】本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。
【図３】本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図４】図３に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。
【図５】本発明の実施例１のレベルシフト回路における各部の動作波形図である。
【図６】本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図７】本発明の実施例２のレベルシフト回路における各部の動作波形図である。
【図８】本発明の実施例３のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図９】本発明の実施例３のレベルシフト回路における各部の動作波形図である。
【符号の説明】
【００９２】
１ ローサイド回路
２ ハイサイド回路
１１，１２ バッファ
１３ 第１クランプ回路
１４ 第２クランプ回路
１５ 第３クランプ回路
２１，２１ａ，２２，２２ａ，２２ｂ 信号検出回路
２３ ラッチ
２４ 駆動回路
Ｑ１ ローサイドスイッチ
Ｑ２ ハイサイドスイッチ
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｃ３ 第３コンデンサ
Ｉ１０〜Ｉ１３，Ｉ２０〜Ｉ２３，Ｉ３０〜Ｉ３３，Ｉ５０〜Ｉ５２，Ｉ８０〜Ｉ８２ 電流源
Ｑ１０〜Ｑ１３，Ｑ２０〜Ｑ２３，Ｑ３０〜Ｑ３３ トランジスタ
Ｄ５０〜Ｄ５２，Ｄ５５〜Ｄ５７ ダイオード
ＣＯＭＰ１，ＣＯＭＰ２ コンパレータ
Ｑ５０〜Ｑ５２，Ｑ５５，Ｑ８０〜Ｑ８８ ＭＯＳ−ＦＥＴ
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ１ オア回路
Ｓ−ＩＮＶ８０ シュミットインバータ
ＩＮＶ８０ インバータ
【技術分野】
【０００１】
本発明は、ハーフブリッジ構成のスイッチにおいて必要とされるレベルシフトを与えるレベルシフト回路に関する。
【背景技術】
【０００２】
従来のレベルシフト回路として、例えば、特許文献１に記載されたレベルシフト回路が知られている。
【０００３】
このレベルシフト回路においては、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点におけるハイサイドグランド電位は、ハイサイドスイッチ及びローサイドスイッチのオン／オフ動作に同期して、グランド電位に対して例えばゼロボルトから最大で４００Ｖと大きく電圧レベルが変化する。このため、ハイサイドスイッチのゲートにはハイサイドグランド電位よりも高い電位を印加するハイサイドドライバが用いられる。
【０００４】
また、２つの受動デバイスとして第１コンデンサと第２コンデンサとが設けられ、パルス信号の立ち上がりエッジが第１ドライバを介して第１コンデンサに入力され、パルス信号の立ち上がりエッジがインバータを介して立ち下がりエッジとなって第２コンデンサに入力される。第１コンデンサと第２コンデンサとは、立ち上がりエッジ及び立ち下がりエッジにより、必要とされる電流を生じさせるように機能する。
【０００５】
即ち、第１コンデンサと第２コンデンサにおいて、一時的な電流を生じさせ、その一時的な電流を利用して、ハーフブリッジドライバ又は同様なタイプの回路を適正に駆動するために必要とされる適正な時点でラッチをセット又はリセットする。ラッチからのセット信号又はリセット信号でハイサイドドライバがハイサイドスイッチをオン又はオフさせる。
【０００６】
以上の構成においては、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず、外的要因によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れる。
【特許文献１】特表２００５−５１２４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上の構成において、ハーフブリッジ構成のハイサイドスイッチとローサイドスイッチとの中点にはトランスやリアクトルなどのインダクタンス負荷が接続される場合がある。ここで、ハイサイドスイッチとローサイドスイッチによるスイッチング動作による電圧変動、電流変動によって前記インダクタンス負荷のインダクタンス成分によって振動が発生する。
【０００８】
ハイサイドスイッチとローサイドスイッチとの中点はハイサイドドライバのハイサイドグランド電位となるため、この振動によってハイサイドドライバのハイサイド電位全体が振動する。この要因によって、第１コンデンサ及び第２コンデンサの充電電圧がセット信号、リセット信号によらず前記振動によって変化すると、第１コンデンサ及び第２コンデンサに一時的な電流が流れてしまう。このため、ラッチ回路が誤動作しハイサイドスイッチへの信号伝達不良が発生する。
【０００９】
本発明は、ハイサイドドライバのハイサイドグランドに入力されるノイズ成分による誤動作を防止して確実な信号伝達を行うレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１の発明は、第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、前記第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路と、前記第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路と、前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を設定する基準レベル回路とを有し、前記セットレベル回路と前記リセットレベル回路と前記基準レベル回路との各々は、それぞれコンデンサを介して前記第１電圧レベルから前記第２電圧レベルに信号を伝達することを特徴とする。
【００１１】
請求項２の発明は、請求項１記載のレベルシフト回路において、前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電圧差を検出し、前記電圧差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電圧差を検出し、前記電圧差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、セットレベル回路は、セット信号と基準レベル回路で設定された基準値の信号との電圧差を検出し、電圧差が所定値以上である場合に論理電圧状態をセットし、リセットレベル回路は、リセット信号と基準値の信号との電圧差を検出し、電圧差が所定値以上である場合に論理電圧状態をリセットするので、異なる電圧レベルの電圧変動等の外的要因による誤動作を防止して確実な信号伝達を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態のレベルシフト回路を図面を参照しながら詳細に説明する。
【００１４】
本発明は、コンデンサを介して異なる電圧レベルに信号を伝達することで、信号伝達時に発生する消費電力を低減すると同時に、信号を差動検知することで外的要因による誤動作を防止して確実な信号伝達を行う。
【実施例１】
【００１５】
図１は本発明の実施例１のレベルシフト回路を示す回路構成図である。図１に示すレベルシフト回路は、ローサイド回路１、ハイサイド回路２、ローサイド回路１及びハイサイド回路２間を接続する第１乃至第３コンデンサＣ１〜Ｃ３を有して構成されている。
【００１６】
レベルシフト回路において、電源Ｖｉｎとグランドとの間にはＭＯＳＦＥＴからなるローサイドスイッチＱ１とＭＯＳＦＥＴからなるハイサイドスイッチＱ２との直列回路が接続されている。ローサイドスイッチＱ１とハイサイドスイッチＱ２とは、ハーフブリッジ回路を構成する。ハイサイドスイッチＱ２は、駆動回路２４により駆動される。
【００１７】
なお、ハーフブリッジ回路を用いる代わりに、フルブリッジ回路を用いても良い。
【００１８】
ローサイド回路１は、バッファ１１、バッファ１２、バッファ１６、クランプ回路１３〜１５を有して構成されている。バッファ１１は、セット入力端子から入力されたセット信号に同期して第１コンデンサＣ１を駆動する。バッファ１２は、リセット入力端子から入力されたリセット信号に同期して第２コンデンサＣ２を駆動する。バッファ１６の入力は接地されている。
【００１９】
クランプ回路１３は、入力側がバッファ１１の出力に接続され、出力側が第１コンデンサＣ１の一端に接続され、第１コンデンサＣ１のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。クランプ回路１４は、入力側がバッファ１２の出力に接続され、出力側が第２コンデンサＣ２の一端に接続され、第２コンデンサＣ２のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。クランプ回路１５は、入力側がバッファ１６の出力に接続され、出力側が第３コンデンサＣ３の一端に接続され、第３コンデンサＣ３のローサイド端子電圧を一定の電圧範囲内の電圧にクランプする。
【００２０】
ハイサイド回路２は、信号検出回路２１，２２、ラッチ２３を有して構成されている。信号検出回路２１には第１コンデンサＣ１の他端と第３コンデンサＣ３の他端とラッチ２３のセット端子Ｓが接続されている。信号検出回路２１は、本発明のセットレベル回路に対応し、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧（本発明の基準値の信号に対応）との電圧差を検出し、電圧差が所定値以上である場合に第１クランプ回路１３からのセット信号を受信してラッチ２３の論理電圧状態をセットする。
【００２１】
信号検出回路２２には第２コンデンサＣ２の他端と第３コンデンサＣ３の他端とラッチ２３のリセット端子Ｒが接続されている。信号検出回路２２は、本発明のリセットレベル回路に対応し、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差を検出し、電圧差が所定値以上である場合に第２クランプ回路１４からのリセット信号を受信してラッチ２３の論理電圧状態をリセットする。
【００２２】
ラッチ２３は、信号検出回路２１，２２からの検出信号により出力信号を生成して駆動回路２４に出力する。第１乃至第３コンデンサＣ１〜Ｃ３は、ハイサイド回路２とローサイド回路１間のセット信号、リセット信号、基準値の信号の送受信にそれぞれ使用される。
【００２３】
図２は本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。
【００２４】
図２に示すバッファ１１には電流源Ｉ１０，Ｉ１１が接続されている。図２に示す第１クランプ回路１３において、ＮＰＮ型のトランジスタＱ１０とＰＮＰ型のトランジスタＱ１１と電流源Ｉ１２とで第１プラスクランプ回路を構成する。第１プラスクランプ回路は、第１コンデンサＣ１のローサイド電位がＶｒｅｇ電位以上になることを防止する。トランジスタＱ１０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ１０のエミッタは電流源Ｉ１２の一端とトランジスタＱ１１のベースに接続され、電流源Ｉ１２の他端は、接地されている。トランジスタＱ１１のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。
【００２５】
ＮＰＮ型のトランジスタＱ１２とＮＰＮ型のトランジスタＱ１３と電流源Ｉ１３とは第１マイナスクランプ回路を構成している。第１マイナスクランプ回路は、第１コンデンサＣ１のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ１３とトランジスタＱ１２との直列回路が接続されている。トランジスタＱ１２は、コレクタとベースとが共通接続されている。電流源Ｉ１３とトランジスタＱ１２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ１３のベースが接続されている。トランジスタＱ１３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ１３のエミッタは、第１コンデンサＣ１及びバッファ１１の出力に接続されている。
【００２６】
図２に示すバッファ１２には電流源Ｉ２０，Ｉ２１が接続されている。図２に示す第２クランプ回路１４において、ＮＰＮ型のトランジスタＱ２０とＰＮＰ型のトランジスタＱ２１と電流源Ｉ２２とで第２プラスクランプ回路を構成する。第２プラスクランプ回路は、第２コンデンサＣ２のローサイド電位がＶｒｅｇ電位以上になることを防止する。
【００２７】
トランジスタＱ２０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ２０のエミッタは電流源Ｉ２２の一端とトランジスタＱ２１のベースに接続され、電流源Ｉ２２の他端は、接地されている。トランジスタＱ２１のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。
【００２８】
ＮＰＮ型のトランジスタＱ２２とＮＰＮ型のトランジスタＱ２３と電流源Ｉ２３とは第２マイナスクランプ回路を構成している。第２マイナスクランプ回路は、第２コンデンサＣ２のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ２３とトランジスタＱ２２との直列回路が接続されている。トランジスタＱ２２は、コレクタとベースとが共通接続されている。電流源Ｉ２３とトランジスタＱ２２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ２３のベースが接続されている。トランジスタＱ２３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ２３のエミッタは、第２コンデンサＣ２及びバッファ１２の出力に接続されている。
【００２９】
図２に示すバッファ１６には電流源Ｉ３０，Ｉ３２が接続され、バッファ１６の入力は接地されている。図２に示す第３クランプ回路１５において、ＮＰＮ型のトランジスタＱ３０とＰＮＰ型のトランジスタＱ３１と電流源Ｉ３１とで第３プラスクランプ回路を構成する。第３プラスクランプ回路は、第３コンデンサＣ３のローサイド電位がＶｒｅｇ電位以上になることを防止する。
【００３０】
トランジスタＱ３０のベースとコレクタは電源Ｖｒｅｇに接続され、トランジスタＱ３０のエミッタは電流源Ｉ３１の一端とトランジスタＱ３１のベースに接続され、電流源Ｉ３１の他端は、接地されている。トランジスタＱ３１のエミッタは、第３コンデンサＣ３及びバッファ１６の出力に接続されている。
【００３１】
ＮＰＮ型のトランジスタＱ３２とＮＰＮ型のトランジスタＱ３３と電流源Ｉ３３とは第３マイナスクランプ回路を構成している。第３マイナスクランプ回路は、第３コンデンサＣ３のローサイド電位がグランド電位以下になることを防止する。電源Ｖｒｅｇとグランドとの間には電流源Ｉ３３とトランジスタＱ３２との直列回路が接続されている。トランジスタＱ３２は、コレクタとベースとが共通接続されている。電流源Ｉ３３とトランジスタＱ３２のコレクタ及びベースとの接続点にはＮＰＮ型のトランジスタＱ３３のベースが接続されている。トランジスタＱ３３のコレクタは、電源Ｖｒｅｇに接続され、トランジスタＱ３３のエミッタは、第３コンデンサＣ３及びバッファ１６の出力に接続されている。
【００３２】
また、バッファ１１，１２は、入力信号に応じて、第１及び第２コンデンサＣ１，Ｃ２の一端の電位を変化させる。このとき、第１及び第２コンデンサＣ１，Ｃ２の両端電圧は、変化しないため、第１及び第２コンデンサＣ１，Ｃ２の他端の電圧も同様に変化する。
【００３３】
また、第１乃至第３コンデンサＣ１，Ｃ２，Ｃ３の他端の電圧が上昇又は降下すると、第１乃至第３コンデンサＣ１，Ｃ２，Ｃ３の一端の電圧も上昇又は降下する。
【００３４】
第１乃至第３コンデンサＣ１〜Ｃ３の各端子は、それぞれローサイド回路１に接続され、各接続端子の電圧は、各プラスクランプ回路及び各マイナスクランプ回路によって電源電圧Ｖｒｅｇからグランド電圧までの範囲内に制限される。このため、ローサイド回路１に過電圧や逆方向電圧が印加されなくなり、誤動作や素子の破損を防止できる。
【００３５】
また、バッファ１１の出力は電流源Ｉ１０，Ｉ１１により制限され、バッファ１２の出力は電流源Ｉ２０，Ｉ２１により制限され、バッファ１６の出力は電流源Ｉ３２，Ｉ３０により制限される。即ち、バッファ１１，１２，１６の出力能力を電流源Ｉ１０，Ｉ１１，Ｉ２０，Ｉ２１，Ｉ３０，Ｉ３２により制限を加えることにより、各バッファ回路に印加される第１乃至第３コンデンサＣ１〜Ｃ３の充放電による過大電流のストレスを軽減することができる。
【００３６】
図３は本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００３７】
図３に示す信号検出回路２１は、電流源Ｉ５０、ダイオードＤ５０，Ｄ５５、コンパレータＣＯＭＰ２を有して構成されている。
【００３８】
電流源Ｉ５０は、第１コンデンサＣ１の他端とハイサイドグランドＶＳとの間に接続されている。ハイサイドグランドＶＳとは、ハイサイドスイッチＱ２とローサイドスイッチＱ１との接続点における電位である。ダイオードＤ５０は、電流源Ｉ５０に並列に接続されている。ダイオードＤ５５は、第１コンデンサＣ１の他端とハイサイド電源ＶＢとの間に接続されている。
【００３９】
コンパレータＣＯＭＰ２は、反転入力端子に第３コンデンサＣ３の他端が接続され、非反転入力端子に第１コンデンサＣ１の他端が接続されている。コンパレータＣＯＭＰ２は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。
【００４０】
図３に示す信号検出回路２２は、電流源Ｉ５１，Ｉ５２、ダイオードＤ５１，Ｄ５２，Ｄ５６，Ｄ５７、コンパレータＣＯＭＰ１を有して構成されている。
【００４１】
電流源Ｉ５１は、第２コンデンサＣ２の他端とハイサイドグランドＶＳとの間に接続されている。ダイオードＤ５１は、電流源Ｉ５１に並列に接続されている。ダイオードＤ５６は、第２コンデンサＣ２の他端とハイサイド電源ＶＢとの間に接続されている。
【００４２】
電流源Ｉ５２は、第３コンデンサＣ３の他端とハイサイドグランドＶＳとの間に接続されている。ダイオードＤ５２は、電流源Ｉ５２に並列に接続されている。ダイオードＤ５７は、第３コンデンサＣ３の他端とハイサイド電源ＶＢとの間に接続されている。
【００４３】
コンパレータＣＯＭＰ１は、反転入力端子に第３コンデンサＣ３の他端が接続され、非反転入力端子に第２コンデンサＣ２の他端が接続されている。コンパレータＣＯＭＰ１は、比較回路を構成し、非反転入力端子電圧が反転入力端子電圧に対して一定以上の電圧差が生じると、出力がＬレベルからＨレベルになる。
【００４４】
なお、第３クランプ回路１５、バッファ１６、第３コンデンサＣ３、電流源Ｉ５２、ダイオードＤ５２，Ｄ５７は、セット信号及びリセット信号を検出するための基準値を設定する本発明の基準レベル回路を構成している。
【００４５】
ラッチ２３は、コンパレータＣＯＭＰ２の出力がセット端子Ｓに入力され、コンパレータＣＯＭＰ１の出力がリセット端子Ｒに入力される。
【００４６】
図４は図３に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。図４に示すコンパレータＣＯＭＰ１，ＣＯＭＰ２において、ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８０とＰ型ＭＯＳ−ＦＥＴＱ８０とＮ型ＭＯＳ−ＦＥＴＱ８３とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、電流源Ｉ８０と抵抗Ｒ８１とＰ型ＭＯＳ−ＦＥＴＱ８１とＮ型ＭＯＳ−ＦＥＴＱ８４とからなる直列回路が接続されている。
【００４７】
Ｐ型ＭＯＳ−ＦＥＴＱ８０，８１とは、差動対を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ゲート端子は、それぞれ、反転入力端子、非反転入力端子となっている。Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインとＮ型ＭＯＳ−ＦＥＴＱ８４のドレインとの接続点とハイサイドグランドＶＳ間には電流源Ｉ８２が接続されると共にＮ型ＭＯＳ−ＦＥＴＱ８２と電流源Ｉ８１との直列回路が接続されている。Ｎ型ＭＯＳ−ＦＥＴＱ８２は、シュミットインバータＳ−ＩＮＶ８０の出力がハイレベルであるときにオンする。
【００４８】
ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８７とＮ型ＭＯＳ−ＦＥＴＱ８５とからなる直列回路が接続されている。ハイサイド電源ＶＢとハイサイドグランドＶＳとの間には、Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６とからなる直列回路が接続されている。
【００４９】
Ｎ型ＭＯＳ−ＦＥＴＱ８４，Ｑ８５は第１カレントミラー回路を構成し、Ｎ型ＭＯＳ−ＦＥＴＱ８３，Ｑ８６は第２カレントミラー回路を構成し、Ｐ型ＭＯＳ−ＦＥＴＱ８７，Ｑ８８は第３カレントミラー回路を構成している。
【００５０】
Ｐ型ＭＯＳ−ＦＥＴＱ８８とＮ型ＭＯＳ−ＦＥＴＱ８６との接続点には、シュミットインバータＳ−ＩＮＶ８０の入力端子が接続され、シュミットインバータＳ−ＩＮＶ８０はインバータＩＮＶ８０を介して出力信号ＯＵＴを出力する。
【００５１】
以上の構成によれば、コンパレータＣＯＭＰ１，ＣＯＭＰ２の反転入力端子に入力された電圧と非反転入力端子に入力された電圧とが同一である場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８０，Ｑ８１の各ドレインに流れる電流は同じである。このとき、Ｐ型ＭＯＳ−ＦＥＴＱ８０ドレインに流れている電流は第２カレントミラー回路を介してＮ型ＭＯＳ−ＦＥＴＱ８６のドレインに出力される。
【００５２】
一方、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流は、電流源Ｉ８１，Ｉ８２だけ差し引かれた後、第１及び第３カレントミラー回路を介してＰ型ＭＯＳ−ＦＥＴＱ８８のドレインに出力される。
【００５３】
Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８の各ドレインは接続されているため、Ｎ型ＭＯＳ−ＦＥＴＱ８６に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８８に流れる電流との比較によって、Ｎ型ＭＯＳ−ＦＥＴＱ８６とＰ型ＭＯＳ−ＦＥＴＱ８８のドレイン端子電圧が決まる。
【００５４】
反転入力端子と非反転入力端子との電圧差がない場合には、Ｐ型ＭＯＳ−ＦＥＴＱ８１のドレインに流れている電流から電流源Ｉ８１，Ｉ８２分の電流が差し引かれたことによって、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも多くなるため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はローレベルとなる。このローレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてローレベルが出力される。
【００５５】
一方、非反転入力端子電圧が反転入力端子電圧よりも大きくなると、Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８１に流れる電流よりも小さくなる。Ｐ型ＭＯＳ−ＦＥＴＱ８０に流れる電流とＰ型ＭＯＳ−ＦＥＴＱ８１に流れる電流との差が、電流源Ｉ８１の電流と電流源Ｉ８２の電流との合計よりも大きくなると、Ｎ型ＭＯＳ−ＦＥＴＱ８６に出力される電流は、Ｐ型ＭＯＳ−ＦＥＴＱ８８に出力される電流よりも小さくなる。このため、Ｎ型ＭＯＳ−ＦＥＴＱ８６のドレイン端子電圧はハイレベルとなる。このハイレベルは、シュミットインバータＳ−ＩＮＶ８０で反転されて、さらに、インバータＩＮＶ８０で反転されてハイレベルが出力される。
【００５６】
なお、第１乃至第３コンデンサＣ１〜Ｃ３の充電電圧は、ダイオードＤ５０，Ｄ５１，Ｄ５２，Ｄ５５，Ｄ５６，Ｄ５７によってハイサイド電源ＶＢ及びハイサイドグランドＶＳ間に制限されている。外来ノイズや、ハイサイドグランドＶＳの急変が発生した場合には、第１乃至第３コンデンサＣ１〜Ｃ３の他端の電圧はハイサイドグランドＶＳの変化に追従することはない。このため、ハイサイドグランドＶＳを基準に第１コンデンサＣ１、第２コンデンサＣ２の信号レベルを検出すると、信号の誤検出が発生する。
【００５７】
実施例１のレベルシフト回路では、信号の誤検出を防止するために、信号伝達を行わない第３コンデンサＣ３を別に設け、信号検出回路２１で信号伝達用の第１コンデンサＣ１の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にセット信号を受信しラッチ２３の論理電圧状態をセットする。また、信号検出回路２２で信号伝達用の第２コンデンサＣ２の他端の電圧と第３コンデンサＣ３の他端の電圧との電圧差を検出し、電圧差が所定値以上である場合にリセット信号を受信しラッチ２３の論理電圧状態をリセットし、ラッチ２３に信号を伝達する。
【００５８】
即ち、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧との電圧差信号、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差信号を検出することで、ハイサイドグランドＶＳに印加されるノイズ成分の影響を受けることなく安定した信号伝達を実現することができる。
【００５９】
図５は本発明の実施例１のレベルシフト回路における各部の動作波形図である。図５において、ＶＳはハイサイドグランド電位、Ｓｅｔはローサイドセット信号、Ｒｅｓｅｔはローサイドリセット信号、Ｃ１は第１コンデンサＣ１のハイサイド端子電圧、Ｃ２は第２コンデンサＣ２のハイサイド端子電圧、Ｃ３は第３コンデンサＣ３のハイサイド端子電圧、ＦＦ＿Ｑはハイサイドのラッチ２３の出力を示す。
【００６０】
図５において、時刻ｔ１において、ローサイドセット信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇する。信号検出回路２１は、第１コンデンサＣ１の電圧と第３コンデンサＣ３の電圧との電圧差を所定値と比較することによって、ハイサイドのラッチ２３がセットされる。
【００６１】
その後、ハイサイドグランド電圧ＶＳが上昇し（時刻ｔ２〜ｔ３）、一定値となる。時刻ｔ４において、ローサイドリセット信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子端圧は、上昇する。信号検出回路２２は、第２コンデンサＣ２の電圧と第３コンデンサＣ３の電圧との電圧差を所定値と比較することによって、ハイサイドのラッチ２３がリセットされる。
【００６２】
時刻ｔ５からハイサイドグランド電圧ＶＳが低下すると、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ５〜ｔ６）に対して遅れて変化する（時刻ｔ５〜ｔ７）。このとき、第２コンデンサＣ２、第３コンデンサＣ３のハイサイド端子電圧は、同様に変化するため、第２コンデンサＣ２と第３コンデンサＣ３との電圧差に変化はないか、もしくはダイオードＤ５６，Ｄ５７にクランプされ同一の電圧となる。このため、リセット信号を誤検出することはない。
【００６３】
従って、信号の誤検出がなく、高い精度で且つ少ない消費電力で異なる電圧レベルに信号を伝達することができる。
【００６４】
図５において、ＶＳ電圧が高い状態にあった時、時刻ｔ１０において、ローサイド信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇し、時刻ｔ１と同様にハイサイドのラッチ２３の論理電圧状態がセットされる。
【００６５】
ここで、ハイサイドグランド電圧ＶＳは既に高い電圧にあるため、変化は無い。次に、時刻ｔ１２でローサイド信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子電圧は上昇し、ハイサイドのラッチ２３の論理電圧状態はリセットされ、時刻ｔ５と同様にハイサイドグランド電圧ＶＳは徐々に下降する。
【００６６】
また、時刻ｔ１７でローサイド信号Ｓｅｔが入力されハイサイドのラッチ２３の論理電圧状態がセット状態にあるときに、時刻ｔ１８〜ｔ１９にかけてハイサイドグランド電圧ＶＳが負電位側に変化し、時刻ｔ２０まで一定の低い電位となった場合、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ１８〜ｔ１９）に対して遅れて変化する。但し、ハイサイドグランド電圧ＶＳの変化はローサイドのグランドに対する変化のため、第１乃至第３コンデンサＣ１〜Ｃ３の各端子間電圧の偏差として表われない。
【実施例２】
【００６７】
図６は本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００６８】
図６において、信号検出回路２１ａは、図３に示す信号検出回路２１にさらに、Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５０、抵抗Ｒ５０、Ｐ型のＭＯＳ−ＦＥＴＱ５５、アンド回路ＡＮＤ１、オア回路ＯＲ１は、放電手段を構成している。
【００６９】
Ｎ型のＭＯＳ−ＦＥＴＱ５０と抵抗Ｒ５０との直列回路は、ダイオードＤ５０の両端間に接続され、Ｐ型のＭＯＳ−ＦＥＴＱ５５は、ダイオードＤ５５の両端間に接続されている。Ｐ型のＭＯＳ−ＦＥＴＱ５５のゲートは、ラッチ２３の出力反転端子Ｑｂ及びアンド回路ＡＮＤ１の一方の入力端子に接続されている。
【００７０】
アンド回路ＡＮＤ１の他方の入力端子にはコンパレータＣＯＭＰ２の出力端子及びアンド回路ＡＮＤ２の一方の入力端子が接続されている。アンド回路ＡＮＤ１の出力端子はオア回路ＯＲ１の一方の入力端子に接続され、オア回路ＯＲ１の他方の入力端子はアンド回路ＡＮＤ２の出力端子に接続されている。オア回路ＯＲ１の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５０のゲートに接続されている。
【００７１】
図６において、信号検出回路２２ａは、図３に示す信号検出回路２２にさらに、Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２、アンド回路ＡＮＤ２を設けている。Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５１、Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２、アンド回路ＡＮＤ２は、放電手段を構成している。
【００７２】
Ｎ型のＭＯＳ−ＦＥＴＱ５１と抵抗Ｒ５１との直列回路は、ダイオードＤ５１の両端間に接続されている。Ｎ型のＭＯＳ−ＦＥＴＱ５２と抵抗Ｒ５２との直列回路は、ダイオードＤ５２の両端間に接続されている。
【００７３】
アンド回路ＡＮＤ２の一方の入力端子はコンパレータＣＯＭＰ２の出力端子が接続され、アンド回路ＡＮＤ２の他方の入力端子はコンパレータＣＯＭＰ１の出力端子及びＮ型のＭＯＳ−ＦＥＴＱ５２のゲートが接続されている。アンド回路ＡＮＤ２の出力端子はＮ型のＭＯＳ−ＦＥＴＱ５１のゲート及びオア回路ＯＲ１の他方の入力端子に接続されている。
【００７４】
図７は本発明の実施例２のレベルシフト回路における各部の動作波形図である。図７を参照しながら図６に示すハイサイド回路の動作を説明する。
【００７５】
まず、時刻ｔ１において、セット信号Ｓｅｔが入力されると、第１コンデンサＣ１の他端の電圧が上昇し、フリップフロップ回路からなるラッチ２３の論理電圧状態がセットされる。ラッチ２３の論理電圧状態がセットされると、ＭＯＳ−ＦＥＴＱ５５がオンし、第１コンデンサＣ１の他端の電位はハイサイド電源ＶＢに固定される。
【００７６】
次に、時刻ｔ４において、リセット信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２の他端の電位が上昇し、コンパレータＣＯＭＰ１によりラッチ２３がリセットされる。すると、ラッチ２３の反転出力Ｑｂはハイレベルとなり、ＭＯＳＦＥＴＱ５５がオフし、第１コンデンサＣ１の他端の電位はハイサイド電源ＶＢの固定から開放され、コンパレータＣＯＭＰ１の出力はハイレベルのままであるので、アンド回路ＡＮＤ１はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５０がオンする。
【００７７】
ＭＯＳ−ＦＥＴＱ５０がオンすると、第１コンデンサＣ１の電荷がグランドに放電されて、第１コンデンサＣ１の電位が低下すると、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンし、第２コンデンサＣ２を放電する。このため、コンパレータＣＯＭＰ１の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。
【００７８】
リセット信号Ｒｅｓｅｔによって、ハイサイド出力が停止したタイミングで、ハイサイドグランド電位ＶＳが大幅に低下すると、第１及び第２コンデンサＣ１，Ｃ２の他端の電位はハイサイド電源ＶＢにクランプされる。この状態では、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の非反転入力にＶＢ電位が入力されるが、第３コンデンサＣ３の他端の電位もハイサイド電源ＶＢクランプされるので、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の反転入力にＶＢ電位が入力され、ラッチ２３にはハイレベルの信号は入力されず誤動作は発生しない。さらに、ラッチ２３の論理構成をリセット信号優先に設定しておくことで、ラッチ２３が再セットされることは確実に防止される。
【００７９】
ハイサイドグランドＶＳがグランドレベルまで低下すると（時刻ｔ６）、第１コンデンサＣ１の他端の電位は、ＭＯＳ−ＦＥＴ５０によって放電され、コンパレータＣＯＭＰ２の出力がローレベルに変化する。すると、アンド回路ＡＮＤ２はハイレベルを出力し、ＭＯＳ−ＦＥＴＱ５１がオンして、第２コンデンサＣ２が放電される。
【００８０】
また、同時に、アンド回路ＡＮＤ２の出力がハイレベルになると、オア回路ＯＲ１の出力もハイレベルに変化してＮ型ＭＯＳＦＥＴＱ５０がオンして、第１コンデンサＣ１が放電される。このため、コンパレータＣＯＭＰ１乃至ＣＯＭＰ２の出力はローレベルに変化し、ハイサイド回路２はセット信号を待つ状態となる。
【００８１】
従って、図５に示すように、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧が、ハイサイドグランド電圧ＶＳの変化に対して遅れて変化することがなくなる。
【００８２】
即ち、第２コンデンサＣ２によりリセット信号が送信されてから、再度、セット信号が受信可能な状態になるまでの期間は、コンパレータＣＯＭＰ１，ＣＯＭＰ２の遅延時間とラッチ２３と論理ゲートの遅延時間との合計時間となり、放電用の電流源Ｉ５０，Ｉ５１による自然放電によってリセットされる時間よりも短時間となる。
【００８３】
図７においてもＶＳ電圧が高い状態にあった時、時刻ｔ１０において、ローサイド信号Ｓｅｔが入力されると、第１コンデンサＣ１のハイサイド端子電圧は上昇し、時刻ｔ１と同様にハイサイドのラッチ２３の論理電圧状態がセットされる。
【００８４】
ここで、ハイサイドグランド電圧ＶＳは既に高い電圧にあるため、変化は無い。次に、時刻ｔ１１でローサイド信号Ｒｅｓｅｔが入力されると、第２コンデンサＣ２のハイサイド端子電圧は上昇し、ハイサイドのラッチ２３の論理電圧状態はリセットされ、時刻ｔ５と同様にハイサイドグランド電圧ＶＳは徐々に下降する。
【００８５】
また、時刻ｔ１７でローサイド信号Ｓｅｔが入力されハイサイドのラッチ２３の論理電圧状態がセット状態にあるときに、時刻ｔ１８〜ｔ１９にかけてハイサイドグランド電圧ＶＳが負電位側に変化し、時刻ｔ２０まで一定の低い電位となった場合、第１乃至第３コンデンサＣ１〜Ｃ３のハイサイド端子電圧は、ハイサイドグランド電圧ＶＳの変化（時刻ｔ１８〜ｔ１９）に対して遅れて変化する。但し、ハイサイドグランド電圧ＶＳの変化はローサイドのグランドに対する変化のため、第１乃至第３コンデンサＣ１〜Ｃ３の各端子間電圧の偏差として表われない。
【実施例３】
【００８６】
図８は本発明の実施例３のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【００８７】
図８に示すレベルシフト回路は、図６に示すレベルシフト回路の信号検出回路２２ａに対して、信号検出回路２２ｂの構成が異なる。即ち、信号検出回路２２ｂは、電流源Ｉ５１、ダイオードＤ５１，Ｄ５６，Ｎ型のＭＯＳ−ＦＥＴＱ５１、抵抗Ｒ５２、アンド回路ＡＮＤ２、コンパレータＣＯＭＰ１、基準電源Ｅ１を設け、電流源Ｉ５２、ダイオードＤ５２，Ｄ５７，Ｎ型のＭＯＳ−ＦＥＴＱ５２、抵抗Ｒ５２を削除している。これに伴って、第３コンデンサＣ３、第３クランプ回路１５が削除されている。
【００８８】
即ち、実施例３のレベルシフト回路は、基準電源Ｅ１が基準値を表す基準電圧をコンパレータＣＯＭＰ１，ＣＯＭＰ２の反転入力端子に印加しており、第３コンデンサＣ３の機能を持たせている。
【００８９】
図９は本発明の実施例３のレベルシフト回路における各部の動作波形図である。図９の動作波形では、図７に示す動作波形に対して、第３コンデンサＣ３のハイサイド端子電圧が示されていないのみで、その他は同じである。
【００９０】
このように実施例３のレベルシフト回路によれば、実施例２のレベルシフト回路の動作及び効果と同様な動作及び効果が得られる。また、実施例２の信号検出回路２２ａよりも、信号検出回路２２ｂの構成が簡単化でき、レベルシフト回路を簡素化できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１のレベルシフト回路を示す回路構成図である。
【図２】本発明の実施例１のレベルシフト回路内のローサイド回路を示す回路構成図である。
【図３】本発明の実施例１のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図４】図３に示すハイサイド回路内のコンパレータの一例を示す回路構成図である。
【図５】本発明の実施例１のレベルシフト回路における各部の動作波形図である。
【図６】本発明の実施例２のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図７】本発明の実施例２のレベルシフト回路における各部の動作波形図である。
【図８】本発明の実施例３のレベルシフト回路内のハイサイド回路を示す回路構成図である。
【図９】本発明の実施例３のレベルシフト回路における各部の動作波形図である。
【符号の説明】
【００９２】
１ ローサイド回路
２ ハイサイド回路
１１，１２ バッファ
１３ 第１クランプ回路
１４ 第２クランプ回路
１５ 第３クランプ回路
２１，２１ａ，２２，２２ａ，２２ｂ 信号検出回路
２３ ラッチ
２４ 駆動回路
Ｑ１ ローサイドスイッチ
Ｑ２ ハイサイドスイッチ
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ
Ｃ３ 第３コンデンサ
Ｉ１０〜Ｉ１３，Ｉ２０〜Ｉ２３，Ｉ３０〜Ｉ３３，Ｉ５０〜Ｉ５２，Ｉ８０〜Ｉ８２ 電流源
Ｑ１０〜Ｑ１３，Ｑ２０〜Ｑ２３，Ｑ３０〜Ｑ３３ トランジスタ
Ｄ５０〜Ｄ５２，Ｄ５５〜Ｄ５７ ダイオード
ＣＯＭＰ１，ＣＯＭＰ２ コンパレータ
Ｑ５０〜Ｑ５２，Ｑ５５，Ｑ８０〜Ｑ８８ ＭＯＳ−ＦＥＴ
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ１ オア回路
Ｓ−ＩＮＶ８０ シュミットインバータ
ＩＮＶ８０ インバータ
【特許請求の範囲】
【請求項１】
第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、
前記第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路と、
前記第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路と、
前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を設定する基準レベル回路とを有し、
前記セットレベル回路と前記リセットレベル回路と前記基準レベル回路との各々は、それぞれコンデンサを介して前記第１電圧レベルから前記第２電圧レベルに信号を伝達することを特徴とするレベルシフト回路。
【請求項２】
前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電圧差を検出し、前記電圧差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電圧差を検出し、前記電圧差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする請求項１記載のレベルシフト回路。
【請求項１】
第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、
前記第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路と、
前記第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路と、
前記第２電圧レベルで前記セット信号及び前記リセット信号を検出するための基準値を設定する基準レベル回路とを有し、
前記セットレベル回路と前記リセットレベル回路と前記基準レベル回路との各々は、それぞれコンデンサを介して前記第１電圧レベルから前記第２電圧レベルに信号を伝達することを特徴とするレベルシフト回路。
【請求項２】
前記セットレベル回路は、前記セット信号と前記基準レベル回路で設定された基準値の信号との電圧差を検出し、前記電圧差が所定値以上である場合に論理電圧状態をセットし、前記リセットレベル回路は、前記リセット信号と前記基準値の信号との電圧差を検出し、前記電圧差が前記所定値以上である場合に論理電圧状態をリセットすることを特徴とする請求項１記載のレベルシフト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１２４０４９（Ｐ２０１０−１２４０４９Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９３４１６（Ｐ２００８−２９３４１６）
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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