高ヒステリシス幅入力回路

【課題】従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、電源電圧の広範囲の変動に対してヒステリシス幅を確保することは難しかった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。
【解決手段】入力回路２個と正極の電源にＰ型、Ｎ型ＭＯＳＦＥＴ、負極の電源にＮ型、Ｐ型ＭＯＳＦＥＴと、及び前状態を記憶するラッチ回路を設け、前状態により、前記各ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。電圧特性が異なるＭＯＳＦＥＴを使い分けることにより、前述の課題が解消できた。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するために入力回路のロジックレベルにヒステリシス特性を設けた回路方式であって、標準的な使用電圧においては勿論のこと、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。
【背景技術】
【０００２】
従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を持たせたヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。
【０００３】
以下に従来回路について説明する。従来のＭＯＳ集積回路における一般的なヒステリシス特性を有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数β_PとＮ型ＭＯＳＦＥＴのコンダクタンス定数β_Nの比を２種設け、該２種のβ_Pとβ_Nの比を前の状態によって変える回路構成をとっていた。
【０００４】
例えば図６は第１の従来回路例であり、Ｐ型ＭＯＳＦＥＴ６０１とＰ型ＭＯＳＦＥＴ６０３およびＮ型ＭＯＳＦＥＴ６０２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ６０２とＮ型ＭＯＳＦＥＴ６０４およびＰ型ＭＯＳＦＥＴ６０１によって決定される第２のロジックレベルとを持ち、インバータ回路６０７とＰ型ＭＯＳＦＥＴ６０５とＮ型ＭＯＳＦＥＴ６０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００５】
また、図７は第２の従来回路例であり、特許文献１に示されたものである。図７ではＰ型ＭＯＳＦＥＴ７０１，７０３，７０５およびＮ型ＭＯＳＦＥＴ７０２，７０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ７０２，７０４，７０６およびＰ型ＭＯＳＦＥＴ７０１，７０３によって決定される第２のロジックレベルとを持ち、インバータ回路７０７とＰ型ＭＯＳＦＥＴ７０５とＮ型ＭＯＳＦＥＴ７０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００６】
また、図８は第３の従来回路例であり、特許文献２に示されたものである。図８ではＰ型ＭＯＳＦＥＴ８０１，８０３，８０５およびＮ型ＭＯＳＦＥＴ８０２，８０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ８０２，８０４，８０６およびＰ型ＭＯＳＦＥＴ８０１，８０３によって決定される第２のロジックレベルとを持ち、インバータ回路８０７とＰ型ＭＯＳＦＥＴ８０５とＮ型ＭＯＳＦＥＴ８０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００７】
また、図９は第４の従来回路例であり、特許文献３に示されたものである。図９ではＰ型ＭＯＳＦＥＴ９１１，９１５およびＮ型ＭＯＳＦＥＴ９１２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ９１４，９１６およびＰ型ＭＯＳＦＥＴ９１３によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路９２０とＮＡＮＤ回路９２１とインバータ回路９１９によって構成されるラッチ回路９２４とＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００８】
また、図１０は第５の従来回路例であり、特許文献４に示されたものである。図１０ではＰ型ＭＯＳＦＥＴ１０１１およびＮ型ＭＯＳＦＥＴ１０１２，１０１６によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ１０１４およびＰ型ＭＯＳＦＥＴ１０１３，１０１５によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路１０２０とＮＡＮＤ回路１０２１とインバータ回路１０１９によって構成されるラッチ回路１０２４とＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００９】
【特許文献１】特開昭５８−１８２９１４号公報
【特許文献２】特開平１０−１５４９２４号公報
【特許文献３】特開平１１−２７１１４号公報
【特許文献４】特開２００５−２６０６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図６、図７、図８の回路はすべて、第１、第２のロジックレベルを形成する際の等価回路としてＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる図５のようなインバータ回路に結局は帰結される。なお、ロジックレベルを考える際に図６、図７、図８の回路がインバータ回路に帰結される理由はロジックレベルを決定するにあたって根幹をなすＭＯＳＦＥＴのゲート電極には入力端子の信号が支配しているからである。図６、図７、図８における各回路構成のＭＯＳＦＥＴの直列か、並列かによって等価のβが変わるが、１個ずつのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴに等価的に変換される。
【００１１】
さて、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβ_P、β_Nとし、またスレッショルド電圧をそれぞれＶ_TP、Ｖ_TNとする。また電源電圧をＶ_DD、基準の接地電位０、ロジックレベルをＶ_GLとすると、このとき、
１／２・β_P（Ｖ_DD−Ｖ_GL−Ｖ_TP）²＝１／２・β_N（Ｖ_GL−Ｖ_TN）²
が成立ち、これを解くことにより、ロックレベルＶ_GLは
Ｖ_GL＝｛Ｖ_DD−Ｖ_TP＋（β_N／β_P）^1/2・Ｖ_TN｝／｛１＋（β_N／β_P）^1/2｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を様々にとり、コンダクタンス定数比（β_N／β_P）を０から無限大まで変えればロジックレベルが以下の範囲で変わる。
【００１２】
Ｖ_TN＜Ｖ_GL＜Ｖ_DD−Ｖ_TP
このとき、高い方のロジックレベルＶ_GLHは（β_N／β_P）が０のときで
Ｖ_GLH＝Ｖ_DD−Ｖ_TP
となり、また低い方のロジックレベルＶ_GLLは（β_N／β_P）が無限大のときで
Ｖ_GLL＝Ｖ_TN
である。したがってヒステリシス幅Ｖ_WHLは
Ｖ_WHL＝Ｖ_DD−Ｖ_TP−Ｖ_TN
となる。ただし、（β_N／β_P）を０や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧Ｖ_DDが低い電圧、例えば１．５Ｖ程度になるとＶ_TPやＶ_TNは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。図４において、入力信号電圧をＶ_INとすると、０≦Ｖ_IN≦Ｖ_TNではＮ型ＭＯＳＦＥＴが動作せず、またＶ_DD−Ｖ_TP≦Ｖ_IN≦Ｖ_DDではＰ型ＭＯＳＦＥＴが動作しないので、インバータ回路のロジックレベルはＶ_TN＜Ｖ_GL＜Ｖ_DD−Ｖ_TPの範囲に限定される。スレッショルド電圧Ｖ_TP，Ｖ_TNは動作時には変動しないので電源電圧Ｖ_DDが低下するとロジックレベルのとれる範囲（Ｖ_DD−Ｖ_TP−Ｖ_TN）が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。
【００１３】
したがって従来の図６、図７、図８のような等価回路がインバータ回路に帰結されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。
【００１４】
また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして（β_N／β_P）を設定しようとすると、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。
【００１５】
また、図９に示す第４の従来例ではＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６のゲート電極には入力端子９１０は接続されていないので、図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第１のロジックレベルは事実上、Ｎ型ＭＯＳＦＥＴ９１２とＰ型ＭＯＳＦＥＴ９１５によって決まることになり、以下の問題が生ずる。図９においてＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１２のコンダクタンス定数をそれぞれβ_P、β_Nとし、またスレッショルド電圧をそれぞれＶ_TP、Ｖ_TNとする。また電源電圧Ｖ_DD、基準の接地電位０、ロジックレベルをＶ_GLとすると、このとき近似的に
Ｖ_GL≒（Ｖ_DD−Ｖ_TP）−（β_N／β_P）^1/2・（Ｖ_DD−Ｖ_TN）
となる。ここで（β_P／β_N）の値を０から無限大まで変化させると
−∞≦Ｖ_IL≦Ｖ_DD−Ｖ_TP
の電源電位を越えての範囲まで設定できる。また、このとき仮に
（β_N／β_P）^1/2＝（Ｖ_DD−Ｖ_TP）／（Ｖ_DD−Ｖ_TN）
に設定すると
Ｖ_GL≒０
となり、前述したインバータ回路のＶ_GLの下限がＶ_TNまでしかないのに比較して広がる方式である。しかし、このとき、第２のロジックレベルＶ_GLLを設定する条件として、
（β_N／β_P）^1/2と（Ｖ_DD−Ｖ_TP）／（Ｖ_DD−Ｖ_TN）との比の設定がポイントとなるが、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞≦Ｖ_GLL≦Ｖ_DD−Ｖ_TPの式からも解るようにあまり無理してＶ_GLLを低く設定して、量産製造時のバラツキでＶ_GLLが０を下回るようになると入力端子９１０の信号電位を電源電圧の範囲を振ってもラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第１のロジックレベルのＶ_GLH設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとＶ_GLHがＶ_DDを越え、ラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。また、低電圧時におけるヒステリシスは確保しやすいものの、低電圧時を重視した設計の回路定数の設定で電源電圧を高くするとヒステリシス幅が充分にとれないといった問題点があった。
【００１６】
また、図１０の第５の従来例ではＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６のゲート電極には入力端子１０１０は接続されていないので、図９の第４の実施例と同様に図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。かつ、図９の第４の実施例とは異なり、第１のロジックレベルはＮ型ＭＯＳＦＥＴ１０１２とＮ型ＭＯＳＦＥＴ１０１６によってきまり、第２のロジックレベルはＰ型ＭＯＳＦＥＴ１０１３とＰ型ＭＯＳＦＥＴ１０１５によって決まるというように同じ導電型の間で決定されるので、製造上も安定した特性が得られる。しかしながら、Ｐ型ＭＯＳＦＥＴ１０１５の電源側の接続は負極性の−Ｖ_SSであり、Ｎ型ＭＯＳＦＥＴ１０１６の電源側の接続は正極性の＋Ｖ_DDである。つまり電源への接続がＭＯＳＦＥＴのソース電極側ではなく、ドレイン側で行われている。したがって、低電圧特性は従来例の第１例から第３例よりは改善されるものの、図４の第４例よりは良くない。したがって、超低電圧での動作を意図した場合には充分なヒステリシス特性を出すには不充分であった。
【００１７】
そこで本発明はこのような問題点を解決するもので、電池が消耗した状態にも相当する低電圧において、比較的に大きなヒステリシス幅を有し、雑音に強いヒステリシス入力回路を提供することである。
【００１８】
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。
【００１９】
また、低電圧時においても、高電圧時においても、広範囲にわたって大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決して、本発明の目的を達成する為に、各発明は以下のように構成した。
すなわち第１の発明は第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴからなる第１のインバータ回路と、第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなる第２のインバータ回路と、正極の電源と前記第１のインバータ回路の出力端子との間に接続された第３のＮ型ＭＯＳＦＥＴと、正極の電源と前記第１のインバータ回路の出力端子との間に接続された第３のＰ型ＭＯＳＦＥＴと、負極の電源と前記第２のインバータ回路の出力端子との間に接続された第４のＰ型ＭＯＳＦＥＴと、負極の電源と前記第２のインバータ回路の出力端子との間に接続された第４のＮ型ＭＯＳＦＥＴと、前記第１、第２のインバータ回路の出力信号を入力し、前状態を記憶したラッチ回路と、からなり、前記ラッチ回路の第１出力端子は前記第３のＮ型ＭＯＳＦＥＴと前記第３のＰ型ＭＯＳＦＥＴとに接続され、第２出力端子は前記第４のＰ型ＭＯＳＦＥＴと前記第４のＮ型ＭＯＳＦＥＴとに接続され、また前記第１インバータ回路と前記第２インバータ回路の各入力端子は接続され、かつヒステリシス入力回路の入力端子となっている。
【００２１】
第２の発明は第１の発明において、前記第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きい。
【００２２】
第３の発明は第１の発明において、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きい。
【００２３】
以上のような構成からなる本発明によれば、入力信号によって制御される第１のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第３のＮ型ＭＯＳＦＥＴと第３のＰ型ＭＯＳＦＥＴとによって高い方のロジックレベルＶ_GLHが設定され、また、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＰ型ＭＯＳＦＥＴと第４のＮ型ＭＯＳＦＥＴによって低い方のロジックレベルＶ_GLLが設定される。したがって、インバータ回路の（β_N／β_P）比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるＭＯＳＦＥＴのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増す。
【００２４】
また、通常の標準的な電圧でのヒステリシス特性幅は第１のインバータ回路と、前の状態を記憶したラッチ回路に制御される第３のＮ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶ_GLHが設定され、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第３のＰ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶ_GLLが設定される。また、電池が消耗し尽くした状態に相当する非常に低い電圧でのヒステリシス特性幅は第１のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＰ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶ_GLHが設定でき、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＮ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶ_GLLが設定できる。したがって、通常の標準的な電源電圧においても、電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲にわたってヒステリシス特性幅を確保できる。
【００２５】
またＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを付加した第１の入力回路とＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、それぞれ独立に２つのロジックレベルを設定できるのでβ比の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。
【００２６】
また第１、第２インバータ回路の（β_N／β_P）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する効果がある。
【００２７】
また２つの入力回路とラッチ回路を設けたことにより、過渡状態においても不安定さが少なくなるという効果がある。
【００２８】
また、本発明において、前記第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、確実にロジックレベルを電源電圧の範囲内に設定することが可能となるので、ロック状態に入り込むことを防止できる。したがって、通常の標準的な電源電圧においては、超低電圧時のことを棚上げして、ロジックレベルを設定する主要素は同型どうしのＭＯＳＦＥＴのβ比、つまりは形状比となり、確実に条件設定ができるので設計を容易にし、かつ製造プロセス上での変動やバラツキがヒステリシス特性に与える影響が少なくなるという効果がある。
【００２９】
また、本発明において、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、超低電圧時においては通常の標準的な電源電圧時のことを棚上げしてＭＯＳＦＥＴのβ比を決定できるので、過度の形状比を設定することを回避でき、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった状況に落ち込む危険性が排除できるとともに、超低電圧時および通常の標準的な電源電圧時にわたって広い電源電圧範囲で充分なヒステリシス幅を確保できるという効果がある。
【００３０】
以上より、通常の標準的な電源電圧時から電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲の電源電圧において、ヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面を参照して説明する。
【００３２】
（本発明の高ヒステリシス幅入力回路の第１実施形態）
図１は本発明の高ヒステリシス幅入力回路の第１実施形態の構成を示す回路図である。以下、順に回路構成、動作、各場合のロジックレベルについて述べる。
（回路構成）
図１において１１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_DDに接続されている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_SSに接続されている。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第１インバータ回路２２を構成している。また１３はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_DDに接続されている。１４はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_SSに接続されている。Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第２インバータ回路２３を構成している。２０、２１はＮＡＮＤ回路（非論理積回路）である。ＮＡＮＤ回路２０の出力はＮＡＮＤ回路２１の第２ゲートに入力し、ＮＡＮＤ回路２１の出力はＮＡＮＤ回路２０の第２ゲートに入力している。また、第１インバータ回路２２の出力はＮＡＮＤ回路２０の第１ゲートに入力している。１９はインバータ回路である。第２インバータ回路２３の出力はインバータ回路１９のゲートに入力し、インバータ回路１９の出力はＮＡＮＤ回路２１の第１ゲートに入力している。ＮＡＮＤ回路２０，２１およびインバータ回路１９によって図の破線に囲まれたラッチ回路２４を構成している。ラッチ回路２４の第１出力端子２５はＮＡＮＤ回路２０の出力に接続されている。また、ラッチ回路２４の第２出力端子２６はＮＡＮＤ回路２１の出力に接続されている。１６はＮ型ＭＯＳＦＥＴであり、ドレイン電極は正極の電源＋Ｖ_DDに接続され、ソース電極は第１インバータ回路２２の出力に接続され、ゲート電極はラッチ回路２４の第２出力端子２６に接続されている。１８はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ_DDに接続され、ドレイン電極は第１インバータ回路２２の出力に接続され、ゲート電極はラッチ回路２４の第１出力端子２５に接続されている。１５はＰ型ＭＯＳＦＥＴであり、ドレイン電極は負極の電源−Ｖ_SSに接続され、ソース電極は第２インバータ回路２３の出力に接続され、ゲート電極はラッチ回路２４の第２出力端子２６に接続されている。１７はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ_SSに接続され、ドレイン電極は第２インバータ回路２３の出力に接続され、ゲート電極はラッチ回路２４の第１出力端子２５に接続されている。第１インバータ回路２２と第２インバータ回路２３のそれぞれの入力は互いに接続され、ヒステリシス入力回路としての入力端子１０となっている。
【００３３】
（動作）
さて、入力端子１０が初め低電位であるとする。このときラッチ回路２４の第１出力端子２５は低電位であり、第２出力端子２６は高電位である。このとき、Ｐ型ＭＯＳＦＥＴ１８はオン（ＯＮ）、Ｎ型ＭＯＳＦＥＴ１７はオフ（ＯＦＦ）している。また、Ｎ型ＭＯＳＦＥＴ１６はオン（ＯＮ）、Ｐ型ＭＯＳＦＥＴ１５はオフ（ＯＦＦ）している。
【００３４】
つぎに入力端子１０の信号電位が除々に高くなっていくと、第１インバータ回路２２と第２インバータ回路２３の単独のロジックレベルがほぼ同レベルであった場合、第１インバータ回路２２にはＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオンしており、出力が高電位を保とうとしていて、低電位になるのを阻害している。これに対し、第２インバータ回路２３の出力に接続されたＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７は共にオフしているので作用していない。したがって、まず第２インバータ回路２３の出力が高電位から低電位に変わり、インバータ回路１９の出力は高電位となってＮＡＮＤ回路２１の第１ゲートに入力する。しかし、ＮＡＮＤ回路２０の出力は低電位であるのでＮＡＮＤ回路２１の出力は高電位のままでラッチ回路２４としての出力は変化しない。
【００３５】
そして更に入力端子１０の信号電位が高くなって行き、第１インバータ回路２２の中のＮ型ＭＯＳＦＥＴ１２の駆動能力がＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８の駆動能力の合計を上回ったとき、第１インバータ回路２２の出力は高電位から低電位に変わり、ＮＡＮＤ回路２０の出力は低電位から高電位に変わって、ＮＡＮＤ回路２１の第１ゲート、第２ゲートがともに高電位となるので、ＮＡＮＤ回路２１の出力は高電位から低電位に変わり、ラッチ回路２４の第２出力端子２６は高電位から低電位に変わる。なお、ラッチ回路２４の第１出力端子２５は前述したＮＡＮＤ回路２０の出力が低電位から高電位に変わったときに高電位となっている。これによりＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８とが共にオフし、またＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオンする。この結果、第１インバータ回路２２とＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８から決まるロジックレベルは変化するとともに、第２インバータ回路２３とＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７から決まるロジックレベルも変化する。
【００３６】
さて、つぎに入力端子１０の信号電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８がオフ状態であって、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７がオン状態であるため、まず第１インバータ回路２２の出力が低電位から高電位に変わるがＮＡＮＤ回路２１の出力は低電位であるのでＮＡＮＤ回路２０の出力は高電位のまま変わらず、ラッチ回路２４としての出力は変化しない。そして更に入力端子１０の信号電位が低くなって行き、Ｐ型ＭＯＳＦＥＴ１３の駆動能力がＮ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７の駆動能力の合計を上回ったとき、第２インバータ回路２３の出力は低電位から高電位に変わり、インバータ回路１９を経て、ＮＡＮＤ回路２１の第１ゲートに低電位が入力するので、ＮＡＮＤ回路２１の出力は高電位となって、ラッチ回路２４の第２出力端子２６は低電位から高電位に変わる。このとき、またＮＡＮＤ回路２０の第１ゲートと第２ゲートが共に高電位となって、ＮＡＮＤ回路２０の出力は低電位となり、ラッチ回路２４の第１出力端子２５は低電位となる。したがって、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオンし、またＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオフする。この結果、第１インバータ回路２２とＮ型ＭＯＳＦＥＴ１６から決まるロジックレベルは再度変化するとともに、第２インバータ回路２３とＰ型ＭＯＳＦＥＴ１５から決まるロジックレベルも再び変化する。このＮ型ＭＯＳＦＥＴ１６、Ｐ型ＭＯＳＦＥＴ１８とＰ型ＭＯＳＦＥＴ１５、Ｎ型ＭＯＳＦＥＴ１７のオン、オフによる相違分がヒステリシスを生じる要因である。
【００３７】
（高い方のロジックレベルＶ_GLHについて）
さて、高い方のロジックレベルを決定する第１インバータ回路２２について以下に述べる。第１インバータ回路２２のＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβ_P1、β_N1、β_PS1、β_NS1とし、またそれぞれのスレッショルド電圧をＶ_TP、Ｖ_TN、Ｖ_TP、Ｖ_TNとし、また正極の電源電圧をＶ_DD、負極の電源−Ｖ_SSを基準の接地電位０とする。このときのヒステリシス特性を持つロジックレベルの高い方のロジックレベルＶ_GLHを以下に算出する。さて、第１インバータ回路２２を形成するＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２とのゲート電極にはロジックレベルにおいてはＶ_GLHが加わる。また、Ｐ型ＭＯＳＦＥＴ１８のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はＶ_DDとなりオンしている。またＮ型ＭＯＳＦＥＴ１６のゲート電極は高電位（Ｖ_DD）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２）・Ｖ_DDになっている。このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶ_GLHは以下に示す方程式１を満たす。
【００３８】
(1/2)・β_P1（Ｖ_DD−Ｖ_GLH−Ｖ_TP）²＋(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²＋(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²＝(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（１）
ここで、
β_PS1≪β_NS1・・・（２）
とし、かつ
｜Ｖ_TP｜≒｜Ｖ_TN｜・・・（３）
として、電源電圧が充分高く
(1/2)・Ｖ_DD≫Ｖ_TN・・・（４）
であれば
(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²＞(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²・・・（５）
とすることが可能である。
また、電源電圧が充分低くなって、
（(1/2)・Ｖ_DD−Ｖ_TN）²≪（Ｖ_DD−Ｖ_TP）²・・・（６）
であれば、
(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²＜(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²・・・（７）
とすることが可能である。つまり、ラッチ回路２４に制御されたＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、電源電圧Ｖ_DDが比較的高ければ（２）式、（３）式の条件のもとに（５）式の結果より、Ｎ型ＭＯＳＦＥＴ１６が支配的となり、電源電圧Ｖ_DDが充分低くなれば（３）式、（６）式の条件のもとに（７）式の結果より、Ｐ型ＭＯＳＦＥＴ１８が支配的となるように設定する。
【００３９】
ここでは、簡単化の為に、電源電圧Ｖ_DDが比較的高く、Ｎ型ＭＯＳＦＥＴ１６が支配的になる場合と、電源電圧Ｖ_DDが充分低くＰ型ＭＯＳＦＥＴ１８が支配的となる場合について分けて考える。
【００４０】
（電源電圧Ｖ_DDが比較的高い場合のＶ_GLHについて）
（４）式が満たされるような電源電圧Ｖ_DDが比較的高い場合を考える。このとき、Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、Ｎ型ＭＯＳＦＥＴ１６が支配的になるので、前記（１）式の関係式は次の（８）式のように近似される。
(1/2)・β_P1（Ｖ_DD−Ｖ_GLH−Ｖ_TP）²＋(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²≒(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（８）
更に、ロックレベルＶ_GL（Ｖ_GLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
Ｖ_DD−Ｖ_TP＜Ｖ_GLH＜Ｖ_DD・・・（９）
とすると、Ｐ型ＭＯＳＦＥＴ１１はオフする領域に入り、（８）式は次の（１０）式となる。
(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²≒(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（１０）
【００４１】
以上の（１０）式を解くと、高い方のロジックレベルが得られ、以下の方程式（１１）となる。
Ｖ_GLH≒Ｖ_TN＋（β_NS1／β_N1）^1/2・（(1/2)・Ｖ_DD−Ｖ_TN）・・・（１１）
前記方程式（１１）を前記条件式（９）に代入して解くと、以下の条件式（１２）、条件式（１３）が得られる。
（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²＜（β_NS1／β_N1）・・・（１２）
かつ、
（β_NS1／β_N1）＜（Ｖ_DD−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²・・・（１３）
ここで、（１２）式の関係
（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²＜（β_NS1／β_N1）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（１４）
（β_NS1／β_N1）＜（Ｖ_DD−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²・・・（１４）
であればロジックレベルＶ_GLHを電源電圧Ｖ_DDの範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
【００４２】
条件式（１４）の不等式の右辺をＦ１４と表現すると、
Ｆ１４＝（Ｖ_DD−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²・・・（１５）
は現実的な０＜Ｖ_TN＜(1/2)・Ｖ_DDのでは、
４＜Ｆ１４＜∞・・・（１６）
の範囲の値をとる。
また、条件式（１２）の不等式の左辺をＦ１２と表現すると、
Ｆ１２＝（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TN）²・・・（１７）
は、現実的な
０＜Ｖ_TN＜(1/2)・Ｖ_DDおよび、０＜Ｖ_TP＜(1/2)・Ｖ_DD
のでは
１＜Ｆ１２＜４・・・（１８）
の範囲となる。
【００４３】
以上より、（β_NS1／β_N1）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（β_NS1／β_N1）を１程度、あるいはそれ以下に設定すればよいことも解る。
【００４４】
さて、（β_NS1／β_N1）を１〜４程度、あるいは１程度に設定することはＮ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＮ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１２のトランジスタのチャネル長を同じとすればＮ型ＭＯＳＦＥＴ１６のトランジスタ幅をＮ型ＭＯＳＦＥＴ１２のトランジスタ幅を前記比率に設定すればよい。
【００４５】
なお、前記方程式（８）
(1/2)・β_P1（Ｖ_DD−Ｖ_GLH−Ｖ_TP）²＋(1/2)・β_NS1（Ｖ_DD−Ｖ_TN）²＝(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（８）
において、ラッチ回路２４の信号により、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオフしている場合には、
(1/2)・β_P（Ｖ_DD−Ｖ_GL−Ｖ_TP）²＝(1/2)・β_N1（Ｖ_GL−Ｖ_TN）²・・・（１９）
となって、通常のインバータのロジックレベルＶ_GL（Ｖ_GLH）
Ｖ_GL＝｛Ｖ_DD−Ｖ_TP＋（β_N1／β_P1）^1/2・Ｖ_TN｝／｛１＋（β_N1／β_P1）^1/2｝・・・（２０）
となり、β_N1≒β_P1、かつ、Ｖ_TP≒Ｖ_TNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
【００４６】
（電源電圧Ｖ_DDが比較的低い場合のＶ_GLHについて）
次に（６）式が満たされるような電源電圧Ｖ_DDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶ_GLHを満たす方程式（１）を再記すると、
(1/2)・β_P1（Ｖ_DD−Ｖ_GLH−Ｖ_TP）²＋(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²＋(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²＝(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（１）
ここで、電源電圧Ｖ_DDが充分に低くなる、つまり、
（(1/2)・Ｖ_DD−Ｖ_TN）²≪（Ｖ_DD−Ｖ_TP）²・・・（６）
となると、
β_PS1≪β_NS1・・・（２）
であっても、
(1/2)・β_NS1（(1/2)・Ｖ_DD−Ｖ_TN）²＜(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²・・・（２１）
となる。あるいは設定することが可能である。つまり、ラッチ回路２４に制御されたＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、条件式（６）を満たすほど電源電圧Ｖ_DDが充分に低くなれば（２１）式の結果より、Ｐ型ＭＯＳＦＥＴ１８が支配的となる。
【００４７】
したがって、前記（１）式の関係式は次の（２２）式のように近似される。
(1/2)・β_P1（Ｖ_DD−Ｖ_GLH−Ｖ_TP）²＋(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²≒(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（２２）
【００４８】
更に、ロックレベルＶ_GL（Ｖ_GLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
Ｖ_DD−Ｖ_TP＜Ｖ_GLH＜Ｖ_DD・・・（９）
を考慮すると、（２２）式は
(1/2)・β_PS1（Ｖ_DD−Ｖ_TP）²≒(1/2)・β_N1（Ｖ_GLH−Ｖ_TN）²・・・（２３）
と簡略化され、
Ｖ_GLH≒Ｖ_TN＋（β_PS1／β_N1）^1/2・（Ｖ_DD−Ｖ_TP）・・・（２４）
となる。ここで例えば（β_PS1／β_N1）の値を０から無限大まで変化させると、（２４）式よりＶ_GLHは
Ｖ_TN≦Ｖ_GLH≦∞・・・（２５）
となる。つまり、Ｖ_TN近辺の値は勿論のこと正極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（β_PS1／β_N1）^1/2＝（Ｖ_DD−Ｖ_TN）／（Ｖ_DD−Ｖ_TP）・・・（２６）
と設定すると、
Ｖ_GLH≒Ｖ_DD・・・（２７）
となり、高い方のロジックレベルを正極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの上限が（Ｖ_DD−Ｖ_TP）までしかないのに比較して、広がったことが解る。
【００４９】
なお、ラッチ回路２４の信号により、Ｎ型ＭＯＳＦＥＴ１６がオフしている場合とＰ型ＭＯＳＦＥＴ１８がオフしている場合には、（２０）式で表される通常のインバータのロジックレベルＶ_GLとなる。
【００５０】
さて、高い方のロジックレベルＶ_GLHは電源電圧Ｖ_DDが（４）式に表されるように充分高い領域において、ロジックレベルＶ_GLHは（１１）式で表され、電源電圧Ｖ_DDが（６）式に表されるように充分低い領域において、ロジックレベルＶ_GLHは（２４）式で表される。
【００５１】
（１１）式をみると電源電圧Ｖ_DDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧Ｖ_DDが低くなると、電源を通常の逆の電位に接続したＮ型ＭＯＳＦＥＴ１６に依存する方式であるので有効に機能しなくなる。
【００５２】
一方、（２４）式をみると電源電圧Ｖ_DDが低くなっても、電源に通常のソースを接続したＰ型ＭＯＳＦＥＴ１８に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＰ型ＭＯＳＦＥＴ１８の駆動能力の指標であるβ_PS1を大きく、もしくはβ_N1と同一レベルに設定してしまうと、（２４）式の関係式からも解るように高い方のロジックレベルＶ_GLHが電源電圧Ｖ_DDを越えてしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｐ型ＭＯＳＦＥＴ１８のβ_PS1を小さく設定する必要がある。すると、電源電圧Ｖ_DDが高い場合において（β_PS1／β_N1）の比が小さい為に（２４）式の関係式では充分なヒステリシス特性が得られなくなる。
【００５３】
以上より、Ｎ型ＭＯＳＦＥＴ１６に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＰ型ＭＯＳＦＥＴ１８に依存する方式は低い電源電圧側で特性が良く、一方で高い電源電圧側での特性は不充分である。したがって、図１のようにＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８とを組み合わせると、高い方のロジックレベルＶ_GLHが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
【００５４】
（低い方のロジックレベルＶ_GLLについて）
次に、低い方のロジックレベルＶ_GLLを決定する第２インバータ回路２３について以下に述べる。第２インバータ回路２３のＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のそれぞれのコンダクタンス定数をβ_P2、β_N2、β_PS2、β_NS2とし、またそれぞれのスレッショルド電圧をＶ_TP、Ｖ_TN、Ｖ_TP、Ｖ_TNとし、また電源電圧をＶ_DD、基準の接地電位を０とする。このときのヒステリシス特性を持つロジックレベルの低い方のロジックレベルＶ_GLLを以下に算出する。さて、第２インバータ回路２３を形成するＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４とのゲート電極にはロジックレベルにおいてＶ_GLLが加わる。また、Ｎ型ＭＯＳＦＥＴ１７のゲート電極は高電位（Ｖ_DD）が加わりオンしていて、かつソース電極は０電位となりオンしている。またＰ型ＭＯＳＦＥＴ１５のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２）・Ｖ_DDになっている。このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶ_GLLは以下に示す方程式（２８）を満たす。
【００５５】
(1/2)・β_N2（Ｖ_GLL−Ｖ_TN）²＋(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TP）²＋(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²＝(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（２８）
ここで、
β_NS2≪β_PS2・・・（２９）
とし、かつ
｜Ｖ_TP｜≒｜Ｖ_TN｜・・・（３）
として、
(1/2)・Ｖ_DD≫Ｖ_TP・・・（３０）
であれば
(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TP）²＞(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²・・・（３１）
とすることが可能である。
【００５６】
また、電源電圧が充分低くなって、
（(1/2)・Ｖ_DD−Ｖ_TP）²≪（Ｖ_DD−Ｖ_TN）²・・・（３２）
であれば、
(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TP）²＜(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²・・・（３３）
となる。つまり、ラッチ回路２４に制御されたＮ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、電源電圧Ｖ_DDが比較的高ければ（２９）式、（３）式の条件のもとに（３１）式の結果より、Ｐ型ＭＯＳＦＥＴ１５が支配的となり、電源電圧Ｖ_DDが充分低くなれば（３）式、（３２）式の条件のもとに（３３）式の結果より、Ｎ型ＭＯＳＦＥＴ１７が支配的となる。
【００５７】
ここでは、簡単化の為に、電源電圧Ｖ_DDが比較的高く、Ｐ型ＭＯＳＦＥＴ１５が支配的になる場合と、電源電圧Ｖ_DDが充分低くＮ型ＭＯＳＦＥＴ１７が支配的となる場合について分けて考える。
【００５８】
（電源電圧Ｖ_DDが比較的高い場合のＶ_GLLについて）
次に（３０）式が満たされるような電源電圧Ｖ_DDが比較的高い場合を考える。このとき、Ｎ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、Ｐ型ＭＯＳＦＥＴ１５が支配的になるので、前記（２８）式の関係式は次の（３４）式のように近似される。
(1/2)・β_N2（Ｖ_GLL−Ｖ_TN）²＋(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TN）²≒(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（３４）
【００５９】
更に、ロジックレベルＶ_GL（Ｖ_GLL）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（３５）
０＜Ｖ_GLL＜Ｖ_TN・・・（３５）
とするとＮ型ＭＯＳＦＥＴ１４はオフする領域に入り、（３４）式は
(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TN）²≒(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（３６）
【００６０】
以上の（３６）式を解くと、低い方のロジックレベルが得られ、以下の方程式（３７）となる。
Ｖ_GLL≒（Ｖ_DD−Ｖ_TP）−（β_PS2／β_P2）^1/2・（(1/2)・Ｖ_DD−Ｖ_TP）・・・（３７）
前記方程式（３７）を前記条件式（３５）に代入して解くと、以下の条件式（３８）、条件式（３９）が得られる。
（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TP）²＜（β_PS2／β_P2）・・・（３８）
かつ、
（β_PS2／β_P12）＜（Ｖ_DD−Ｖ_TP）²／（(1/2)・Ｖ_DD−Ｖ_TP）²・・・（３９）
ここで、（３８）式の関係
（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TP）²＜（β_PS／β_P）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（４０）
（β_PS2／β_P2）＜（Ｖ_DD−Ｖ_TP）²／（(1/2)・Ｖ_DD−Ｖ_TP）²・・・（４０）
であればロジックレベルＶ_GLLを電源電圧０の範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
【００６１】
また、条件式（３９）の不等式の右辺をＦ３９と表現すると、
Ｆ３９＝（Ｖ_DD−Ｖ_TP）²／（(1/2)・Ｖ_DD−Ｖ_TP）²
は現実的な０＜Ｖ_TP＜(1/2)・Ｖ_DDの間では、
４＜Ｆ３９＜∞
の範囲の値となる。
【００６２】
また、条件式（３８）の不等式の左辺をＦ３８と表現すると、
Ｆ３８＝（Ｖ_DD−Ｖ_TP−Ｖ_TN）²／（(1/2)・Ｖ_DD−Ｖ_TP）²
は、現実的な
０＜Ｖ_TP＜(1/2)・Ｖ_DDおよび、０＜Ｖ_TN＜(1/2)・Ｖ_DD
のでは
１＜Ｆ３８＜４
の範囲となる。
【００６３】
以上より、（β_PS2／β_P2）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（β_PS2／β_P2）を１程度、あるいはそれ以下に設定すればよいことも解る。
【００６４】
さて、（β_PS2／β_P2）を１〜４程度、あるいは１程度に設定することはＰ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＰ型ＭＯＳＦＥＴ１５とＰ型ＭＯＳＦＥＴ１３のトランジスタのチャネル長を同じとすればＰ型ＭＯＳＦＥＴ１５のトランジスタ幅をＰ型ＭＯＳＦＥＴ１３のトランジスタ幅を前記比率に設定すればよい。
【００６５】
なお、前記方程式（３４）
(1/2)・β_N2（Ｖ_GLL−Ｖ_TN）²＋(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TN）²≒(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（３４）
において、ラッチ回路２４の信号により、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオフしている場合には、
(1/2)・β_P2（Ｖ_DD−Ｖ_GL−Ｖ_TP）²＝(1/2)・β_N2（Ｖ_GL−Ｖ_TN）²・・・（３５）
となって、通常のインバータのロジックレベルＶ_GL（Ｖ_GLL）は
Ｖ_GL＝｛Ｖ_DD−Ｖ_TP＋（β_N2／β_P2）^1/2・Ｖ_TN｝／｛１＋（β_N2／β_P2）^1/2｝・・・（３６）
となり、β_N2≒β_P2、かつ、Ｖ_TP≒Ｖ_TNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
【００６６】
（電源電圧Ｖ_DDが比較的低い場合のＶ_GLLについて）
次に（３２）式が満たされるような電源電圧Ｖ_DDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶ_GLHを満たす方程式（２８）を再記すると、
(1/2)・β_N2（Ｖ_GLL−Ｖ_TN）²＋(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TP）²＋(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²＝(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（４１）
ここで、電源電圧Ｖ_DDが充分に低くなる、つまり、
（(1/2)・Ｖ_DD−Ｖ_TP）²≪（Ｖ_DD−Ｖ_TN）²・・・（３２）
となると、
β_NS2≪β_PS2・・・（２９）
であっても、
(1/2)・β_PS2（(1/2)・Ｖ_DD−Ｖ_TP）²＜(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²・・・（４３）
となる。つまり、ラッチ回路２４に制御されたＮ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、条件式（３２）を満たすほど電源電圧Ｖ_DDが充分に低くなれば（４３）式の結果より、Ｎ型ＭＯＳＦＥＴ１７が支配的となる。したがって、
前記（４１）式の関係式は次の（４４）式のように近似される。
【００６７】
(1/2)・β_N2（Ｖ_GLL−Ｖ_TN）²＋(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²≒(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（４４）
ここで、前述した以下の（４２）式、（３５）式の前提、
０＜Ｖ_GLL＜Ｖ_TN・・・（３５）
を考慮すると、（４４）式は
(1/2)・β_NS2（Ｖ_DD−Ｖ_TN）²≒(1/2)・β_P2（Ｖ_DD−Ｖ_GLL−Ｖ_TP）²・・・（４５）
と簡略化され、
Ｖ_GLL≒Ｖ_DD−Ｖ_TP−（β_NS2／β_P1）^1/2・（Ｖ_DD−Ｖ_TN）・・・（４６）
となる。ここで例えば（β_NS2／β_P2）の値を０から無限大まで変化させると、（４６）式よりＶ_GLLは
−∞≦Ｖ_GLL≦Ｖ_DD−Ｖ_TP・・・（４７）
となる。つまり、（Ｖ_DD−Ｖ_TP）近辺の値は勿論のこと負極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（β_NS2／β_P2）^1/2＝（Ｖ_DD−Ｖ_TP）／（Ｖ_DD−Ｖ_TN）・・・（４８）
と設定すると、
Ｖ_GLL≒０・・・（４９）
となり、低い方のロジックレベルを負極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの下限がＶ_TNまでしかないのに比較して、広がったことが解る。
【００６８】
なお、ラッチ回路２４の信号により、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７がオフしている場合には、（３６）式で表される通常のインバータのロジックレベルＶ_GLとなる。
【００６９】
さて、低い方のロジックレベルＶ_GLLは電源電圧Ｖ_DDが（３０）式に表されるように充分高い領域において、ロジックレベルＶ_GLLは（３７）式で表され、電源電圧Ｖ_DDが（４２）式に表されるように充分低い領域において、ロジックレベルＶ_GLLは（４６）式で表される。
【００７０】
（３７）式をみると電源電圧Ｖ_DDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧Ｖ_DDが低くなると、電源を通常の逆の電位に接続したＰ型ＭＯＳＦＥＴ１５に依存する方式であるので有効に機能しなくなる。
【００７１】
一方、（４６）式をみると電源電圧Ｖ_DDが低くなっても、電源に通常のソースを接続したＮ型ＭＯＳＦＥＴ１７に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＮ型ＭＯＳＦＥＴ１７の駆動能力の指標であるβ_NS2を大きく、もしくはβ_P1と同一レベルに設定してしまうと、（４６）式の関係式からも解るように低い方のロジックレベルＶ_GLLが電源電圧０を越えて低下してしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｎ型ＭＯＳＦＥＴ１７のβ_NS2を小さく設定する必要がある。すると、電源電圧Ｖ_DDが高い場合において（β_NS2／β_P2）の比が小さい為に（４６）式の関係式では充分なヒステリシス特性が得られなくなる。
【００７２】
以上より、Ｐ型ＭＯＳＦＥＴ１５に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＮ型ＭＯＳＦＥＴ１７に依存する方式は低い電源電圧側で特性が良く、その一方で高い電源電圧側での特性は不充分である。したがって、図１のようにＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７とを組み合わせると、高い方のロジックレベルＶ_GLLが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
【００７３】
さて、以上のＮ型ＭＯＳＦＥＴ１２，１６およびＰ型ＭＯＳＦＥＴ１１，１８間のコンダクタンス定数β比の設定、およびＰ型ＭＯＳＦＥＴ１３，１５およびＮ型ＭＯＳＦＥＴ１４，１７間のコンダクタンス定数β比の設定は無理のない範囲であり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００７４】
また、以上よりＮ型ＭＯＳＦＥＴ１２のコンダクタンス定数β_N1をＮ型ＭＯＳＦＥＴ１６のコンダクタンス定数β_NS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ１３のコンダクタンス定数β_P2をＰ型ＭＯＳＦＥＴ１５のコンダクタンス定数β_PS2はより大きく設定すればロック状態に陥る危険性をより回避できる。
【００７５】
また、Ｎ型ＭＯＳＦＥＴ１６のコンダクタンス定数β_NS1をＰ型ＭＯＳＦＥＴ１８のコンダクタンス定数β_PS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ１５のコンダクタンス定数β_PS2をＮ型ＭＯＳＦＥＴ１７のコンダクタンス定数β_NS2はより大きく設定すればロック状態に陥る危険性をより回避できるとともに、低電圧時から高電圧時の広い電源電圧の範囲においてヒステリシス幅を安定して確保できる。
なお、以上によりＶ_GLLがＶ_TNより低く、またＶ_GLHが（Ｖ_DD−Ｖ_TP）より高い値を持った様子を図示したのが図３である。図３では従来のインバータに帰結される方式の特性図４より、大きなヒステリシス幅が確保されていることが解る。
【００７６】
（その他の実施形態）
本発明は前述の実施例の形態に限定されるものではない。例えば図１ではＮＡＮＤ回路２０，２１およびインバータ回路１９からなるラッチ回路２４の例を示したが、これは単なる一例であって図２に示すようなＮＯＲ回路３０，３１とインバータ回路２９によるラッチ回路３４でもよい。
【００７７】
また、図１のラッチ回路２４や図２のラッチ回路３４においては２本の出力端子、つまりそれぞれ第１出力端子２５，３３および第２出力端子２６，３２を取り出しているが、ラッチ回路からは第１出力端子のみを取り出し、新たにインバータ回路を設けて入力し、このインバータ回路の出力端子を第２出力端子として扱ってもよい。
【００７８】
また、各条件式に含まれるＭＯＳＦＥＴのコンダクタンス定数β比の設定において、ＭＯＳＦＥＴのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。
【００７９】
また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図１の本発明の回路であればＭＯＳＦＥＴのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の高ヒステリシス幅入力回路の第１実施形態を示す回路図。
【図２】本発明の高ヒステリシス幅入力回路の中に用いるラッチ回路の第２の実施形態を示す回路図。
【図３】本発明の高ヒステリシス幅入力回路のヒステリシス特性例を図示した電気特性図。
【図４】従来のヒステリシス入力回路のヒステリシス特性例を図示した電気特性図。
【図５】本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図。
【図６】従来のヒステリシス入力回路の第１の例を示す回路図。
【図７】従来のヒステリシス入力回路の第２の例を示す回路図。
【図８】従来のヒステリシス入力回路の第３の例を示す回路図。
【図９】従来のヒステリシス入力回路の第４の例を示す回路図。
【図１０】従来のヒステリシス入力回路の第５の例を示す回路図。
【符号の説明】
【００８１】
１１，１３，１５，１８，５０１，６０１，６０３，６０５，７０１，７０３，７０５，８０１，８０３，８０５，９１１，９１３，９１５，１０１１，１０１３，１０１５…Ｐ型ＭＯＳＦＥＴ、１２，１４，１６，１７，５０２，６０２，６０４，６０６，７０２，７０４，７０６，８０２，８０４，８０６，９１２，９１４，９１６，１０１２，１０１４，１０１６…Ｎ型ＭＯＳＦＥＴ、２０，２１，９２０，９２１，１０２０，１０２１…ＮＡＮＤ回路、１９，２９，６０７，７０７，８０７，９１９，１０１９…インバータ回路、２２，９２２，１０２２…第１インバータ回路、２３，９２３，１０２３…第２インバータ回路、１０，５１０，６１０，７１０，８１０，９１０，１０１０…入力端子、２５，２６，３２，３３，５１１，６１１，７１１，８１１，９２５，１０２６…出力端子、２４，３４，９２４，１０２４…ラッチ回路、３０，３１…ＮＯＲ回路、β，β_N1，βＮＳ１，βＮＳ２，βＰ２，βＰＳ１，β_PS2…コンダクタンス定数。

【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置のヒステリシス入力回路において、
ソース電極が正極の電源＋Ｖ_DDに接続された第１のＰ型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−Ｖ_SSに接続された第１のＮ型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第１のＰ型絶縁ゲート電界効果型トランジスタと前記第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が正極の電源＋Ｖ_DDに接続された第２のＰ型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−Ｖ_SSに接続された第２のＮ型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第２のＰ型絶縁ゲート電界効果型トランジスタと前記第２のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第２のインバータ回路と、
ドレイン電極が正極の電源＋Ｖ_DDに接続され、ソース電極は前記第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第３のＮ型絶縁ゲート電界効果型トランジスタと、
ソース電極が正極の電源＋Ｖ_DDに接続され、ドレイン電極は前記第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第３のＰ型絶縁ゲート電界効果型トランジスタと、
ドレイン電極が負極の電源−Ｖ_SSに接続され、ソース電極は前記第２のＰ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第４のＰ型絶縁ゲート電界効果型トランジスタと、
ソース電極が負極の電源−Ｖ_SSに接続され、ドレイン電極は前記第２のＰ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第４のＮ型絶縁ゲート電界効果型トランジスタと、
前記第１のインバータ回路と前記第２のインバータ回路の出力信号を入力し、前記第１、第２のインバータ回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に第１、第２のインバータ回路の出力がともに変化するまで前の状態を記憶し、かつ第１出力端子と第２出力端子を有するラッチ回路と、からなり
前記ラッチ回路の第１出力端子は前記第３のＰ型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第４のＮ型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記ラッチ回路の第２出力端子は前記第３のＮ型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第４のＰ型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記第１のインバータ回路と第２のインバータ回路の各入力端子は互いに接続され、かつヒステリシス入力回路の入力端子となっていることを特徴とする高ヒステリシス幅入力回路。
【請求項２】
前記第１、第３のＮ型ＭＯＳＦＥＴおよび前記第２、第４のＰ型ＭＯＳＦＥＴにおいて、第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きいことを特徴とする請求項１に記載の高ヒステリシス幅入力回路。
【請求項３】
前記第３のＮ型ＭＯＳＦＥＴと前記第３のＰ型ＭＯＳＦＥＴ、および前記第４のＰ型ＭＯＳＦＥＴと前記第４のＮ型ＭＯＳＦＥＴにおいて、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きいことを特徴とする請求項１に記載の高ヒステリシス幅入力回路。

【図１】