クロック生成回路および撮像装置
【課題】シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減する。
【解決手段】インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第１の回路閾値に応じた第１の出力信号を出力する。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第２の回路閾値に応じた第２の出力信号を出力する。スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。
【解決手段】インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第１の回路閾値に応じた第１の出力信号を出力する。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第２の回路閾値に応じた第２の出力信号を出力する。スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力クロックの状態に応じた出力クロックを生成するクロック生成回路、およびこのクロック生成回路を有する撮像装置に関する。
【背景技術】
【０００２】
例えば高解像度の撮像を高速で行う撮像装置の一例として、特許文献1に記載された構成が知られている。初めに、特許文献1に記載された撮像装置の構成および動作について説明する。
【０００３】
図32は、特許文献１に記載された従来例に係る（C）MOS撮像装置の概略構成を示している。撮像装置1001は、撮像部1002、垂直選択部1012、読出電流源部1005、アナログ部1006、位相シフト部1018、ランプ部1019、列処理部1015、水平選択部1014、出力部1017、および制御部1020で構成されている。
【０００４】
撮像部1002は、光電変換素子を有する単位画素1003が行列状に配置されて構成され、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ出力する。垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。
【０００５】
位相シフト部1018は、例えば複数の遅延ユニット（反転素子）が互いに接続された遅延回路等で構成され、複数の遅延ユニットのそれぞれから、一定の位相差を有する多相クロック（CK0〜CK7）を出力する。ランプ部1019は、時間の経過とともに増加あるいは減少する参照信号（ランプ波）を生成する。列処理部1015は、撮像部1002の列毎に設けられた列AD変換部1016を有する。列AD変換部1016は、撮像部1002の各単位画素1003から列毎に出力されるアナログの画素信号をデジタルデータに変換する。
【０００６】
水平選択部1014は、列処理部1015における各列AD変換部1016の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。制御部1020は、垂直選択部1012、読出電流源部1005、アナログ部1006、位相シフト部1018、ランプ部1019、列処理部1015、水平選択部1014、および出力部1017などの各部を制御する。
【０００７】
次に、列AD変換部1016の構成について説明する。列AD変換部1016は全て同一に構成され、各々の列AD変換部1016は、比較部1108、下位ラッチ部1105、およびカラムカウント部1103で構成される。
【０００８】
比較部1108は、撮像部1002の単位画素1003から垂直信号線1013を介して出力されるアナログの画素信号と、ランプ部1019から供給される参照信号とを比較し、例えば参照信号が画素信号よりも大なるときはHighレベル（Hレベル）、例えば参照信号が画素信号よりも小なるときはLowレベル（Lレベル）を出力する。下位ラッチ部1105は、複数のラッチ回路で構成され、比較部1108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部1018から出力された、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）を下位データ信号としてラッチ（保持／記憶）する。
【０００９】
カラムカウント部1103は、カウンタ回路で構成され、位相シフト部1018から出力されるクロックCK7をカウントクロックとしてカウントを行い、カウント結果として上位データ信号を得る。下位ビットを構成する下位データ信号および上位ビットを構成する上位データ信号により、画素信号の大きさに対応したデジタルデータを得る。
【００１０】
上記の撮像装置は、上位ビットと下位ビットの同期を取るために、位相シフト部1018からのクロックの１つ（CK7）を、下位ラッチ部1105を構成するラッチ回路を介してカラムカウント部1103に入力させ、カラムカウント部1103のカウントクロックとして用いる。つまり、下位ラッチ部1105が下位データ信号を保持すると、カラムカウント部1103へ出力されるクロックCK7の変化が停止するので、カラムカウント部1103はカウント動作を停止することになる。
【００１１】
尚、非特許文献1には、ラッチ回路とカウンタ回路との間にシュミットトリガー回路を設けることが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2009-38781号公報
【非特許文献】
【００１３】
【非特許文献１】Mhun Shin, Masayuki IKEBE, Junichi MOTOHISA, Eiichi SANO, “Meta-Stability Characteristic of Single-Slope ADC with Time to Digital Convertor for CMOS-Image Sensor”, IEICE Technical Report ICD2009-47(2009-10) , P75-80
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の撮像装置には、以下に示す課題がある。
（１）Meta-Stable状態による誤カウントの可能性（第１の問題）
上位ビットと下位ビットの同期を得るために、位相シフト部からのクロックの１つを基準クロックとして、ラッチ回路を介して、カラムカウント部を構成するカウンタ回路に入力させ、カウンタ回路のカウントクロックとして用いても、基準クロックの遷移中に比較動作が終了した場合、カウンタ回路が中間状態を保持（ホールド）する、所謂Meta-Stable状態が発生することがあり、これに起因する誤カウントの可能性があった。
【００１５】
ここで、中間状態とは、H（High）状態でもL（Low）状態でもない『不安定な中間状態』を意味する。ラッチ回路は、この中間状態を暫くの間（一般的に、数nsec程度）保持した後、安定な状態（H状態あるいはL状態）へ移行（確定）する。誤カウントとは、前段回路（ラッチ回路）が保持している中間状態のレベルと後段回路（カウンタ回路）の回路閾値とに関連し、前段回路（ラッチ回路）が保持している中間状態のレベルを後段回路（カウンタ回路）がH状態あるいはL状態と判定し、余計にカウント（誤カウント）してしまう現象である。以下に、誤カウントの発生する場合を示す。
【００１６】
第１の可能性は、ラッチ回路の状態がL状態から中間状態となってラッチ回路が中間状態を保持し、その後、ラッチ回路が保持している状態がL状態で確定する場合である。このラッチ回路の状態の遷移に対して、カウンタ回路が、まずL状態と判定し、続いてH状態と判定し、その後L状態と判定することにより誤カウントが発生する可能性がある。
【００１７】
第２の可能性は、ラッチ回路の状態がH状態から中間状態となってラッチ回路が中間状態を保持し、その後、ラッチ回路が保持している状態がH状態で確定する場合である。このラッチ回路の状態の遷移に対して、カウンタ回路が、まずH状態と判定し、続いてL状態と判定し、その後H状態と判定することにより誤カウントが発生する可能性がある。
【００１８】
この問題を解決するために、ラッチ回路とカウンタ回路との間にシュミットトリガー回路を設けることが非特許文献１に記載されている。しかし、この提案には、以下に示す課題がある。
（２）ヒステリシス範囲の変動（第２の問題）
シュミットトリガー回路に流れる貫通電流は、一般的な論理回路（例えば、インバータ回路）の貫通電流と比較して大きい。シュミットトリガー回路は、フィードバック回路の一種であり、入力クロックの遷移に応じて（電源からグランドへ）貫通電流が流れるパスが複数、且つ、長時間形成される。しかも、より大きな貫通電流が瞬間的に流れるパスがある。シュミットトリガー回路を撮像装置に適用する場合、例えば、数千列で同時にラッチ回路の状態が変化するような場合、大きな直流電流が流れ、大きな電圧降下が発生し、シュミットトリガー回路のヒステリシス範囲に大きな変化を及ぼす。ヒステリシス範囲の変化により、シュミットトリガー回路がラッチ回路の中間状態のレベルをH状態あるいはL状態と誤って判定することで偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００１９】
以下、シュミットトリガー回路に大きな貫通電流が流れる場合について説明する。図33はシュミットトリガー回路の構成の一例を示している。図33に示すシュミットトリガー回路は、PMOSトランジスタであるトランジスタM1，M2，M3と、NMOSトランジスタであるトランジスタM4，M5，M6とで構成されている。
【００２０】
図33 (a)は、入力電圧VINがL状態からH状態に変化する場合に流れる貫通電流を示している。入力電圧VINがL状態である場合、トランジスタM1，M3，M5がON状態であり、トランジスタM2，M4，M6がOFF状態である。また、トランジスタM2，M5のゲートに入力される電圧V1はH状態であり、出力電圧VOUTはL状態である。
【００２１】
入力電圧VINがL状態からH状態に変化する際、トランジスタM1はON状態からOFF状態に変化し、トランジスタM6はOFF状態からON状態に変化する。トランジスタM1，M6がON状態とOFF状態の略中間の状態であるとき、トランジスタM1，M6を介して貫通電流I1が流れる。電圧V1の変化が出力電圧VOUTに伝播する遅延時間があるため、貫通電流I1が流れているとき、トランジスタM3はON状態のままであり、トランジスタM3，M6を介して貫通電流I2が流れる。
【００２２】
トランジスタM1，M6の状態の変化により、電圧V1がH状態からL状態に変化する。このため、トランジスタM2はOFF状態からON状態に変化し、トランジスタM5はON状態からOFF状態に変化する。トランジスタM2，M5がON状態とOFF状態の略中間の状態であるとき、トランジスタM2，M5を介して貫通電流I3が流れる。
【００２３】
トランジスタM2，M5の状態の変化により、出力電圧VOUTがL状態からH状態に変化する。このため、トランジスタM3はON状態からOFF状態に変化し、トランジスタM4はOFF状態からON状態に変化する。トランジスタM3，M4がON状態とOFF状態の略中間の状態であるとき、トランジスタM3，M4を介して貫通電流I4が流れる。
【００２４】
上記のような貫通電流のうち貫通電流I2は、トランジスタM3がON状態のままで流れるため、他の貫通電流と比較して大きな電流となりやすい。この大きな電流によって、前述したようにシュミットトリガー回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００２５】
図33 (b)は、入力電圧VINがH状態からL状態に変化する場合に流れる貫通電流を示している。入力電圧VINがH状態である場合、トランジスタM2，M4，M6がON状態であり、トランジスタM1，M3，M5がOFF状態である。また、トランジスタM2，M5のゲートに入力される電圧V1はL状態であり、出力電圧VOUTはH状態である。
【００２６】
入力電圧VINがH状態からL状態に変化する際、トランジスタM1はOFF状態からON状態に変化し、トランジスタM6はON状態からOFF状態に変化する。トランジスタM1，M6がON状態とOFF状態の略中間の状態であるとき、トランジスタM1，M6を介して貫通電流I1が流れる。電圧V1の変化が出力電圧VOUTに伝播する遅延時間があるため、貫通電流I1が流れているとき、トランジスタM4はON状態のままであり、トランジスタM1，M4を介して貫通電流I2が流れる。
【００２７】
トランジスタM1，M6の状態の変化により、電圧V1がL状態からH状態に変化する。このため、トランジスタM2はON状態からOFF状態に変化し、トランジスタM5はOFF状態からON状態に変化する。トランジスタM2，M5がON状態とOFF状態の略中間の状態であるとき、トランジスタM2，M5を介して貫通電流I3が流れる。
【００２８】
トランジスタM2，M5の状態の変化により、出力電圧VOUTがH状態からL状態に変化する。このため、トランジスタM3はOFF状態からON状態に変化し、トランジスタM4はON状態からOFF状態に変化する。トランジスタM3，M4がON状態とOFF状態の略中間の状態であるとき、トランジスタM3，M4を介して貫通電流I4が流れる。
【００２９】
上記のような貫通電流のうち貫通電流I2は、トランジスタM4がON状態のままで流れるため、他の貫通電流と比較して大きな電流となりやすい。この大きな電流によって、前述したようにシュミットトリガー回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００３０】
本発明は、上述した課題に鑑みてなされたものであって、シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減することができるクロック生成回路、およびこのクロック生成回路を有する撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明は、上記の課題を解決するためになされたもので、入力クロックの状態に応じた出力クロックを生成するクロック生成回路であって、回路閾値に応じた論理状態を有する電圧を前記第１の入力クロックとして出力する前段回路の前記回路閾値よりも低い第１の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第１の回路閾値に応じた第１の出力信号を出力する第１の論理回路と、前記前段回路の前記回路閾値よりも高い第２の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第２の回路閾値に応じた第２の出力信号を出力する第２の論理回路と、前記第１の出力信号および前記第２の出力信号が入力され、前記第１の出力信号および前記第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を前記出力クロックとして出力するスイッチ回路と、を有することを特徴とするクロック生成回路である。
【００３２】
また、本発明のクロック生成回路において、前記第１の論理回路および前記第２の論理回路はインバータ回路であることを特徴とする。
【００３３】
また、本発明のクロック生成回路において、前記スイッチ回路は、第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子が前記第４の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、第５の端子、第６の端子、および第３の制御端子を有し、前記出力端子が前記第５の端子に接続され、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、を有することを特徴とする。
【００３４】
また、本発明のクロック生成回路において、前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなることを特徴とする。
【００３５】
また、本発明のクロック生成回路において、前記スイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力されると共に、前記第１の入力クロックと逆位相で前記第１の入力クロックよりも所定の時間先行した第２の入力クロックが入力され、前記スイッチ回路は、少なくとも前記第１の出力信号および前記第２の出力信号の論理状態が異なる状態から、前記第１の出力信号、前記第２の出力信号、および前記第２の入力クロックの論理状態が同じ状態に変化したときに、異なる論理状態に対応した前記第１の電圧および前記第２の電圧のうち前記第２の入力クロックと逆論理の電圧を前記出力クロックとして出力することを特徴とする。
【００３６】
また、本発明のクロック生成回路において、前記スイッチ回路は、第１のスイッチ回路および第２のスイッチ回路を有し、前記第１のスイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力され、前記第２のスイッチ回路には、前記第２の入力信号が入力され、前記第２のスイッチ回路の閾値は、前記第１の回路閾値よりも高く、前記第２の回路閾値よりも低いことを特徴とする。
【００３７】
また、本発明のクロック生成回路において、前記第１のスイッチ回路は、第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、第５の端子、第６の端子、および第３の制御端子を有し、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、を有し、前記第２のスイッチ回路は第９の端子、第１０の端子、および第５の制御端子を有し、前記第９の端子が前記第４の端子に接続され、前記第１０の端子が前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子に接続され、前記第５の制御端子に前記第２の入力信号が入力される第５のトランジスタと、第１１の端子、第１２の端子、および第６の制御端子を有し、前記第１１の端子が前記出力端子に接続され、前記第１２の端子が前記第５の端子に接続され、前記第６の制御端子に前記第２の入力信号が入力される第６のトランジスタと、を有することを特徴とする。
【００３８】
また、本発明のクロック生成回路において、前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなり、前記第２の入力クロックがHigh状態である場合、前記第５のトランジスタはオフとなり、前記第６のトランジスタはオンとなり、前記第２の入力クロックがLow状態である場合、前記第５のトランジスタはオンとなり、前記第６のトランジスタはオフとなることを特徴とする。
【００３９】
また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、を有し、前記AD変換部は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、前記遅延回路から出力される前記下位位相信号を構成する1つの前記出力信号が前記第１の入力クロックとして入力される、請求項１に係るクロック生成回路と、前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、を有することを特徴とする撮像装置である。
【００４０】
また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、を有し、前記AD変換部は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、前記遅延回路から出力される前記下位位相信号を構成する2つの前記出力信号が前記第1の入力クロックおよび前記第2の入力クロックとして入力される、請求項５に係るクロック生成回路と、前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、を有することを特徴とする撮像装置である。
【発明の効果】
【００４１】
本発明によれば、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力することによって、スイッチ回路を流れる貫通電流を低減することが可能となる。これによって、シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係るクロック生成回路の構成を示す構成図である。
【図２】本発明の第１の実施形態に係るインバータ回路の入出力特性を説明するためのタイミングチャートである。
【図３】本発明の第１の実施形態に係るクロック生成回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係るクロック生成回路の動作を示す真理値表である。
【図５】本発明の第１の実施形態に係るスイッチを構成する各トランジスタの状態を示す参考図である。
【図６】本発明の第１の実施形態に係るクロック生成回路の回路図である。
【図７】本発明の第１の実施形態に係るクロック生成回路の回路図である。
【図８】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図９】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１０】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１１】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１２】本発明の第２の実施形態に係る撮像装置の構成を示すブロック図である。
【図１３】本発明の第２の実施形態に係る撮像装置が有する列AD変換部の構成を示す回路図である。
【図１４】本発明の第３の実施形態に係る反転クロック生成回路の構成を示す構成図である。
【図１５】本発明の第３の実施形態に係る反転クロック生成回路の動作を示すタイミングチャートである。
【図１６】本発明の第３の実施形態に係る反転クロック生成回路の動作を示す真理値表である。
【図１７】本発明の第３の実施形態に係るスイッチを構成する各トランジスタの状態を示す参考図である。
【図１８】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図１９】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２０】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２１】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２２】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２３】本発明の第３の実施形態に係るラッチ回路の回路図である。
【図２４】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２５】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２６】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２７】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２８】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２９】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図３０】本発明の第４の実施形態に係る撮像装置の構成を示すブロック図である。
【図３１】本発明の第４の実施形態に係る撮像装置が有する列AD変換部の構成を示す回路図である。
【図３２】従来の撮像装置の構成を示すブロック図である。
【図３３】従来のシュミットトリガー回路の構成を示す回路図である。
【発明を実施するための形態】
【００４３】
以下、図面を参照し、本発明の実施形態を説明する。
【００４４】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態に係るクロック生成回路の構成の一例を示している。以下、本例の構成について説明する。図1(a)に示すクロック生成回路30は、回路閾値に応じた論理状態を有する電圧を出力する前段回路（例えばインバータ回路）から入力電圧VINとして入力されるクロック（入力クロック）に応じて、出力電圧VOUTとしてクロック（出力クロック）を出力する。
【００４５】
図1(b)はクロック生成回路30の詳細な構成の一例を示している。図1(b)に示すように、クロック生成回路30は、入力端子IN、出力端子OUT、インバータ回路INV1，INV2、およびスイッチ回路SWで構成されている。スイッチ回路SWは、PMOSトランジスタであるトランジスタP1，P2と、NMOSトランジスタであるトランジスタN1，N2とで構成されている。
【００４６】
インバータ回路INV1（第１の論理回路）の一端は入力端子INに接続され、他端はトランジスタP1，N1のゲート（第１の制御端子、第３の制御端子）に接続されている。インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第１の回路閾値との比較結果に応じた信号（第１の出力信号）を出力する。インバータ回路INV2（第２の論理回路）の一端は入力端子INに接続され、他端はトランジスタP2，N2のゲート（第２の制御端子、第４の制御端子）に接続されている。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第２の回路閾値との比較結果に応じた信号（第２の出力信号）を出力する。
【００４７】
スイッチ回路SWは、インバータ回路INV1，INV2のそれぞれから出力された２つの信号の論理状態が、異なる状態（H状態とL状態もしくはL状態とH状態）から同じ状態（H状態とH状態もしくはL状態とL状態）に変化したときにH状態（第１の電圧）もしくはL状態（第２の電圧）のクロックを出力するように構成されている。スイッチ回路SWを構成するトランジスタP1，P2，N1，N2は以下のように接続されている。
【００４８】
トランジスタP1（第１のトランジスタ）のソース端子（第１の端子）は電源電圧VDD（第３の電圧）に接続されている。トランジスタP2（第２のトランジスタ）のソース端子（第３の端子）はトランジスタP1のドレイン端子（第２の端子）に接続され、トランジスタP2のドレイン端子（第４の端子）は出力端子OUTに接続されている。
【００４９】
トランジスタN1（第３のトランジスタ）のドレイン端子（第５の端子）は出力端子OUTに接続されている。トランジスタN2（第４のトランジスタ）のドレイン端子（第７の端子）はトランジスタN1のソース端子（第６の端子）に接続され、トランジスタN2のソース端子（第８の端子）はグランドGND（第４の電圧）に接続されている。
【００５０】
図2は、インバータ回路INV1，INV2の入出力特性を示している。ここでは、インバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]として説明する。図2には、各インバータ回路に入力される入力電圧VIN、インバータ回路INV1の出力電圧INVL、インバータ回路INV2の出力電圧INVHが示されている。比較のため、図2には、クロック生成回路30の前段回路として仮定したインバータ回路の出力電圧INVも示されている。このインバータ回路の回路閾値を1.5[V]として説明する。
【００５１】
入力電圧VINが電源電圧VDDからグランドGNDに変化する立下りでは、最初にインバータ回路INV2の出力電圧INVHがL状態からH状態に変化し、次に前段回路であるインバータ回路の出力電圧INVがL状態からH状態に変化し、最後にインバータ回路INV1の出力電圧INVLがL状態からH状態に変化する。一方、入力電圧VINがグランドGNDから電源電圧VDDに変化する立上りでは、最初にインバータ回路INV1の出力電圧INVLがH状態からL状態に変化し、次に前段回路であるインバータ回路の出力電圧INVがH状態からL状態に変化し、最後にインバータ回路INV2の出力電圧INVHがH状態からL状態に変化する。尚、回路閾値は、論理回路に使用するトランジスタのサイズや閾値等で容易に調整することができる。
【００５２】
次に、クロック生成回路30の動作を説明する。図3は、クロック生成回路30の入力端子INに入力される入力電圧VIN、インバータ回路INV1の出力電圧AOUT、インバータ回路INV2の出力電圧BOUT、クロック生成回路30の出力端子OUTから出力される出力電圧VOUTの波形を示している。図4は、入力電圧VIN、出力電圧AOUT、出力電圧BOUT、出力電圧VOUTのそれぞれの論理値を示している。尚、図4において『0』はL状態に対応し、『1』はH状態に対応する。
【００５３】
図3の期間T1では、入力電圧VINがインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP1，P2がオフ、トランジスタN1，N2がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。
【００５４】
図3の期間T2では、入力電圧VINがインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VINの論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP2，N1がオフ、トランジスタP1，N2がオンとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【００５５】
図3の期間T3では、入力電圧VINがインバータ回路INV1，INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VINの論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。この状態では、トランジスタN1，N2がオフ、トランジスタP1，P2がオンとなるため、出力電圧VOUTはH状態（論理値『1』）となる。
【００５６】
図3の期間T4では、入力電圧VINがインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VINの論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP2，N1がオフ、トランジスタP1，N2がオンとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【００５７】
図3の期間T1’における回路の状態は、期間T1における回路の状態と同様である。この状態では、トランジスタP1，P2がオフ、トランジスタN1，N2がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。期間T1’に続く期間の動作は期間T2の動作と同様である。上述した期間T1〜T4の動作を単位として、入力電圧VINの変化に応じて同様の動作が繰り返される。
【００５８】
図4に示すように、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの両方の論理状態が、異なる状態から同じ状態に変化したときにのみ、出力電圧VOUTが変化する。図4では、期間T2と期間T3の間、期間T4と期間T1’の間で出力電圧VOUTが変化している。出力電圧VOUTが変化する直前の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は異なっており、出力電圧VOUTが変化した直後の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は同一となっている。
【００５９】
仮に、前段回路にMeta-Stable状態が発生しても、後段回路であるインバータ回路INV1およびインバータ回路INV2の両方が入力電圧VINの論理状態をH状態あるいはL状態と判定しなければ、出力電圧VOUTが変化することはない。これは、前段回路にMeta-Stable状態が発生しても、偽クロックが発生しないことを意味する。
【００６０】
図5は、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図5における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００６１】
図5に示すように、各トランジスタの状態が状態1から状態2に変化するとき、トランジスタP2はOFFのままである。また、各トランジスタの状態が状態2から状態3に変化するとき、および各トランジスタの状態が状態3から状態4に変化するとき、トランジスタN1はOFFのままである。また、各トランジスタの状態が状態4から状態1’に変化するとき、トランジスタP2はOFFのままである。上記のように各トランジスタの状態が変化する際、必ずいずれかのトランジスタはOFFとなっている。このため、本実施形態のスイッチ回路SWでは、4つのトランジスタを介して貫通電流が流れるパスが形成されることがない。
【００６２】
上述したように、本実施形態によれば、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することができる。これにより、偽クロックの発生を低減することができる。更に、スイッチ回路SWの前段の論理回路をインバータ回路で構成することによって、回路構成が容易となる。
【００６３】
また、図1に示した構成によれば、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。以下、出力電圧VOUTの変動による後段回路の誤動作を低減する効果について説明する。
【００６４】
図6は、本実施形態のクロック生成回路30の構成を示している。図6は、図1に示した構成に対して、出力電圧VOUTの変動の原因となる寄生容量CL，CP，CNを加えて示している。図7は、図6に示した構成との比較の対象となる構成を示している。図7では、インバータ回路INV1の他端がトランジスタP2，N2のゲートに接続され、インバータ回路INV2の他端がトランジスタP1，N1のゲートに接続されている点が、図6に示す構成と異なる。図7に示した構成からなるクロック生成回路も、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することができる。以下では、出力電圧VOUTの変動による後段回路の誤動作を低減する効果に関して、図7に示す構成よりも、図6に示す構成のほうが、より高い効果を得られることを示す。
【００６５】
図8および図9は、図6に示す構成に関して、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図8および図9における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００６６】
状態1（図8(a)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなる。状態2（図8(b)）ではトランジスタP2，N1がオフ、トランジスタP1，N2がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N2がOFFであるため、出力電圧VOUTはグランドGNDを保っている。
【００６７】
状態3（図8(c)）ではトランジスタN1，N2がオフ、トランジスタP1，P2がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CPが充電される。状態4（図9(a)）ではトランジスタP2，N1がオフ、トランジスタP1，N2がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N2がOFFであるため、出力電圧VOUTは電源電圧VDDを保っている。
【００６８】
状態1’（図9(b)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CLが放電する。上記の動作では、状態2と状態4において、出力電圧VOUTが前の状態を保っている際に、トランジスタP2，N1がオフであり、各寄生容量が互いに切り離されているため、寄生容量に蓄積されている電荷が分配されることによる出力電圧VOUTの変動は発生しない。
【００６９】
図10および図11は、図7に示す構成に関して、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図10および図11における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００７０】
状態1（図10(a)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなる。状態2（図10(b)）ではトランジスタP1，N2がオフ、トランジスタP2，N1がオンである。このとき、トランジスタP2，N1を介して寄生容量CL，CP，CNが接続されるため、寄生容量CPに蓄積されている電荷が寄生容量CL，CP，CN間で分配されることによる出力電圧VOUTの変動が発生する。
【００７１】
状態3（図10(c)）ではトランジスタN1，N2がオフ、トランジスタP1，P2がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CPが充電される。状態4（図11(a)）ではトランジスタP1，N2がオフ、トランジスタP2，N1がオンである。このとき、トランジスタP2，N1を介して寄生容量CL，CP，CNが接続されるため、寄生容量CL，CPに蓄積されている電荷が寄生容量CL，CP，CN間で分配されることによる出力電圧VOUTの変動が発生する。
【００７２】
状態1’（図11(b)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CL，CNが放電する。上記の動作では、状態2と状態4において、トランジスタP2，N1がオンであり、各寄生容量がトランジスタP2，N1を介して接続されるため、寄生容量に蓄積されている電荷が分配されることによる出力電圧VOUTの変動が発生する。
【００７３】
上記のように、図6に示した構成によれば、図7に示した構成と比較して、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。更に、使用するトランジスタ数を低減するために、例えば図6においてトランジスタP1，N2を削除したスイッチ回路SWも考えられる。
【００７４】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図12は、本実施形態による撮像装置の構成の一例を示している。図12に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、位相シフト部18、ランプ部19（参照信号生成回路）、列処理部15、水平選択部14、出力部17、制御部20で構成されている。
【００７５】
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。位相シフト部18は多相クロックを生成する。ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。列処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを、水平信号線に接続された出力部17に転送する。制御部20は各部を制御する。
【００７６】
図12では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００７７】
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
【００７８】
読出電流源部5は、撮像部2からの信号を電圧信号として読み出すための電流源で構成されている。
【００７９】
列処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。列処理部15は、後述するランプ部19および位相シフト部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。この列処理部15、特に列AD変換部16の詳細については後述する。
【００８０】
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部108の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００８１】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、列処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出され、出力部17に転送される。
【００８２】
位相シフト部18は、パルス信号を遅延させる複数の遅延ユニット（反転素子）が互いに接続された遅延回路等で構成される。位相シフト部18を構成する遅延ユニットが例えば8段接続されていれば、位相シフト部18は8相クロックCK0，CK1，CK2，CK3，CK4，CK5，CK6，CK7を出力する。これらの遅延ユニットが出力する信号は、後述する下位位相信号を構成する。尚、位相シフト部18を構成する遅延回路は、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成されるRDL(=Ring Delay Line)回路や円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。
【００８３】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００８４】
制御部20は、ランプ部19、位相シフト部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００８５】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００８６】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図12では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部108（比較回路）、下位ラッチ部105、クロック生成部104、カラムカウント部103で構成されている。図13は、列AD変換部16の詳細な構成を示している。
【００８７】
比較部108は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampとを比較することによって、画素信号Pixelの大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【００８８】
下位ラッチ部105は、比較部108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部18から出力された、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）をラッチ（保持／記憶）する。より詳細には、下位ラッチ部105は、比較部108からの比較出力により、位相シフト部18の出力であるクロックCK0〜CK7の所定のタイミングでの論理状態（下位位相信号）をラッチするラッチ回路D_0〜D_7を有する。下位ラッチ部105のラッチ回路D_7に入力されるクロックCK7は、カラムカウント部103がカウントを行うためのカウントクロックとして出力される。
【００８９】
上記のラッチ回路D_0〜D_7は、ある回路閾値を有するNAND回路やインバータ回路等の論理回路で構成されている。クロック生成部104は、図1に示したクロック生成回路30を有する。カラムカウント部103は、位相シフト部18から出力され下位ラッチ部105およびクロック生成部104を通して入力されるクロックCK7をカウントクロックとしてカウントを行うカウンタ回路31を有する。
【００９０】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００９１】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、位相シフト部18から出力されるクロックCK7によりカウントすると共に、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
【００９２】
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。
【００９３】
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の第１の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、ランプ部19からのランプ波が与えられた第２の入力端子の電圧と、リセットレベルが与えられた第１の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
【００９４】
カラムカウント部103は、比較部108での比較開始に基づいてカウント動作を開始し、下位ラッチ部105は、比較部108の比較出力が反転した時点の下位位相信号を第１の下位データ信号として保持する。カラムカウント部103は、下位ラッチ部105が下位位相信号を保持することでカウント動作を停止し、カウント結果を第１の上位データ信号として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、位相シフト部18からのクロックの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００９５】
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。
【００９６】
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19はランプ波を出力する。比較部108は、ランプ部19からのランプ波が与えられた第２の入力端子の電圧と、信号レベルが与えられた第１の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
【００９７】
カラムカウント部103は、比較部108での比較開始に基づいてカウント動作を開始し、下位ラッチ部105は、比較部108の比較出力が反転した時点の下位位相信号を第２の下位データ信号として保持する。カラムカウント部103は、下位ラッチ部105が下位位相信号を保持することでカウント動作を停止し、カウント結果を第２の上位データ信号として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、位相シフト部18からのクロックの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００９８】
<演算処理>
下位ラッチ部105に保持された第１および第２の下位データ信号と、カラムカウント部103に保持された第１および第２の上位データ信号とからなるデジタルデータは、水平選択部14により水平信号線を介して出力され、出力部17に転送される。その後、出力部17が2進化および減算（CDS処理）を実施することで、リセットレベルと信号レベルとの差分である信号成分のデジタルデータが得られる。尚、2進化および減算（CDS処理）等の演算は、列処理部15内で実施するようにしても構わない。
【００９９】
上述したように、列AD変換部16を構成する下位ラッチ部105とカラムカウント部103の間にクロック生成回路30を配置することにより、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することが可能となるので、誤カウントを抑圧した撮像装置を実現することが可能となる。
【０１００】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。上述した実施形態では、入力電圧VINと同位相の出力電圧VOUTを出力するシュミットトリガー回路と同様な機能を有するクロック生成回路およびそれを用いた撮像装置について説明したが、入力電圧VINを反転した（逆位相の）出力電圧VOUTを出力するシュミットトリガーインバータ回路と同様な機能を有するクロック生成回路（以下、反転クロック生成回路）を撮像装置に用いることもできる。従来は、シュミットトリガー回路の場合と同様に、シュミットトリガーインバータ回路に流れる電流によって、シュミットトリガーインバータ回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。そこで本実施形態では、シュミットトリガーインバータ回路と同様な機能を有し、シュミットトリガーインバータ回路と比較して貫通電流を低減することができる反転クロック生成回路について説明する。
【０１０１】
図14は、本実施形態に係る反転クロック生成回路の一例を示している。以下、本例の構成について説明する。図14(a)に示す反転クロック生成回路40は、回路閾値に応じた論理状態を有する電圧を出力する2つの前段回路（例えばインバータ回路）からそれぞれ入力電圧VIN1（第２の入力クロック）、入力電圧VIN2（第１の入力クロック）として入力される2つのクロックに応じて、入力電圧VIN1を反転した出力電圧VOUT としてクロック（出力クロック）を出力する。
【０１０２】
図14(b)は反転クロック生成回路40の詳細な構成の一例を示している。図14(b)に示すように、反転クロック生成回路40は、入力端子IN1，IN2、出力端子OUT、インバータ回路INV1，INV2、およびスイッチ回路SWで構成されている。スイッチ回路SWは、PMOSトランジスタであるトランジスタP1，P2，P3と、NMOSトランジスタであるトランジスタN1，N2，N3とで構成されている。
【０１０３】
インバータ回路INV1（第１の論理回路）の一端は入力端子IN2に接続され、他端はトランジスタP1，N2のゲート（第１の制御端子、第３の制御端子）に接続されている。インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第１の回路閾値との比較結果に応じた信号（第１の出力信号）を出力する。インバータ回路INV2（第２の論理回路）の一端は入力端子IN2に接続され、他端はトランジスタP2，N3のゲート（第２の制御端子、第４の制御端子）に接続されている。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第２の回路閾値との比較結果に応じた信号（第２の出力信号）を出力する。入力端子IN1はトランジスタP3，N1のゲート（第５の制御端子、第６の制御端子）に接続されている。
【０１０４】
スイッチ回路SWはスイッチ回路SW1，SW2で構成され、インバータ回路INV1，INV2のそれぞれから出力された2つの信号（出力電圧AOUT，BOUT）および入力端子IN1から入力された信号（入力電圧VIN1）の3つの信号の論理状態に応じた信号（出力電圧VOUT）を出力するように構成されている。より具体的には、スイッチ回路SWは、出力電圧AOUT，BOUTの状態が異なる状態（H状態とL状態もしくはL状態とH状態）から、出力電圧AOUT，BOUTおよび入力電圧VIN1の状態が同じ状態（全てH状態もしくは全てL状態）に変化したときに、H状態（第１の電圧）もしくはL状態（第２の電圧）のクロックを出力電圧VOUTとして出力する。出力される出力電圧VOUTの論理状態は入力電圧VIN1の論理状態と逆である。スイッチ回路SW2の回路閾値は、インバータ回路INV1の回路閾値である第１の回路閾値よりも高く、インバータ回路INV2の回路閾値である第２の回路閾値よりも低い。
【０１０５】
スイッチ回路SW1を構成するトランジスタP1，P2，N2，N3、およびスイッチ回路SW2を構成するトランジスタP3，N1は以下のように接続されている。トランジスタP1（第１のトランジスタ）のソース端子（第１の端子）は電源電圧VDD（第３の電圧）に接続されている。トランジスタP2（第２のトランジスタ）のソース端子（第３の端子）はトランジスタP1のドレイン端子（第２の端子）に接続されている。トランジスタP3（第５のトランジスタ）のソース端子（第９の端子）はトランジスタP2のドレイン端子（第４の端子）に接続され、トランジスタP3のドレイン端子（第１１の端子）は出力端子OUTに接続されている。
【０１０６】
トランジスタN1（第６のトランジスタ）のドレイン端子（第１１の端子）は出力端子OUTに接続されている。トランジスタN2（第３のトランジスタ）のドレイン端子（第５の端子）はトランジスタN1のソース端子（第１２の端子）に接続されている。トランジスタN3（第４のトランジスタ）のドレイン端子（第７の端子）はトランジスタN2のソース端子（第６の端子）に接続され、トランジスタN3のソース端子（第８の端子）はグランドGND（第４の電圧）に接続されている。
【０１０７】
インバータ回路INV1，INV2の入出力特性は第１の実施形態におけるインバータ回路INV1，INV2の入出力特性（図2）と同様であるため説明を省略する。
【０１０８】
次に、反転クロック生成回路40の動作を説明する。図15は、反転クロック生成回路40の入力端子IN1，IN2に入力される入力電圧VIN1、入力電圧VIN2、インバータ回路INV1の出力電圧AOUT 、インバータ回路INV2の出力電圧BOUT 、反転クロック生成回路40の出力端子OUTから出力される出力電圧VOUTの波形を示している。
【０１０９】
ここではインバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]、スイッチ回路SW2（トランジスタP3，N1）と前段回路と後段回路の回路閾値を1.5[V]として説明する。また、入力電圧VIN2は、入力電圧VIN1とは位相が逆（位相差が180°以上360°未満）となる電圧であり、入力電圧VIN1よりも遅延時間ΔTDだけ遅れているとして説明する。入力電圧VIN1と入力電圧VIN2の位相が逆であるので、ある時刻における入力電圧VIN1の論理状態と入力電圧VIN2の論理状態は逆である。
【０１１０】
図16は、入力電圧VIN1、入力電圧VIN2 、出力電圧AOUT、出力電圧BOUT、出力電圧VOUTのそれぞれの論理値を示している。尚、図16において『0』はL状態に対応し、『1』はH状態に対応する。
【０１１１】
図15の期間T1では、入力電圧VIN2がインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。また、入力電圧VIN1はトランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP1，P2，P3がオン、トランジスタN1，N2，N3がオフとなるため、出力電圧VOUTはH状態（論理値『1』）となる。
【０１１２】
図15の期間T2では、入力電圧VIN2がインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，P2，N1がオン、トランジスタP3，N2，N3がオフとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【０１１３】
図15の期間T3では、入力電圧VIN2がインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VIN2の論理状態がH状態（論理値『0』）であると判定し、インバータ回路INV2は入力電圧VIN2の論理状態がL状態（論理値『1』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，N1，N3がオン、トランジスタP2，P3，N2がオフとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【０１１４】
図15の期間T4では、入力電圧VIN2がインバータ回路INV1，INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，P2，P3がオフ、トランジスタN1，N2，N3がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。
【０１１５】
図15の期間T5では、入力電圧VIN2がインバータ回路INV1，INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP3，N2，N3がオン、トランジスタP1，P2，N1がオフとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【０１１６】
図15の期間T6では、入力電圧VIN2がインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VIN2の論理状態がL状態（論理値『1』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP1，P3，N3がオン、トランジスタP2，N1，N2がオフとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【０１１７】
図15の期間T1’における回路の状態は、期間T1における回路の状態と同様である。この状態では、トランジスタP1，P2，P3がオン、トランジスタN1，N2，N3がオフとなるため、出力電圧VOUT はH状態（論理値『1』）となる。期間T1’に続く期間の動作は期間T2の動作と同様である。上述した期間T1〜T6の動作を単位として、入力電圧VIN1，VIN2の変化に応じて同様の動作が繰り返される。
【０１１８】
図16に示すように、インバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの状態が異なる状態から、入力電圧VIN1とインバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの状態が同じ状態に変化したときにのみ、出力電圧VOUT が変化する。図16では、期間T3と期間T4の間、期間T6と期間T1’の間で出力電圧VOUTが変化している。出力電圧VOUTが変化する直前の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は異なっており、出力電圧VOUTが変化した直後の期間では、入力電圧VIN1とインバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの論理状態は同一となっている。
【０１１９】
仮に前段回路にMeta-Stable状態が発生しても、トランジスタP3，N1、インバータ回路INV1、およびインバータ回路INV2の全てが入力電圧VIN1，VIN2の論理状態をH状態あるいはL状態と判定する以外の条件では、出力電圧VOUTが変化することはない。これは、第１の実施形態と同様に、前段回路にMeta-Stable状態が発生しても偽クロックが発生しないことを意味する。
【０１２０】
図17は、図15の期間T1〜T1’におけるトランジスタP1，P2，P3，N1，N2，N3の状態を示している。図17における状態1〜1’は、図15の期間T1〜T1’のそれぞれに対応している。
【０１２１】
図17に示すように、各トランジスタの状態が状態1から状態2に変化するとき、トランジスタN2，N3はOFFのままである。また、各トランジスタの状態が状態2から状態3に変化するとき、トランジスタP3，N2はOFFのままである。また、各トランジスタの状態が状態3から状態4に変化するとき、トランジスタP2，P3はOFFのままである。また、各トランジスタの状態が状態4から状態5に変化するとき、トランジスタP1，P2はOFFのままである。また、各トランジスタの状態が状態5から状態6に変化するとき、トランジスタP2，N1はOFFのままである。また、各トランジスタの状態が状態6から状態1’に変化するとき、トランジスタN1，N2はOFFのままである。上記のように各トランジスタの状態が変化する際、必ずいずれかのトランジスタはOFFとなっている。このため、本実施形態のスイッチ回路SWでは、6つのトランジスタを介して貫通電流が流れるパスが形成されることがない。
【０１２２】
上述したように、本実施形態によれば、シュミットトリガーインバータ回路と同様な機能を実現し、シュミットトリガーインバータ回路と比較して貫通電流を低減することができる。これにより、偽クロックの発生を低減することができる。更に、スイッチ回路SWの前段の論理回路をインバータ回路で構成することによって、回路構成が容易となる。
【０１２３】
本実施形態では、入力電圧VIN2は入力電圧VIN1よりも遅延時間ΔTDだけ遅れているとして説明したが、遅延時間ΔTD＝0でも良い。入力電圧VIN1を反転した入力電圧VIN2の位相が入力電圧VIN1の位相よりも進んでさえいなければ、遅延時間ΔTDを調整することでヒステリシス特性を形成でき、遅延時間ΔTDの範囲に応じてヒステリシス特性を調整できる。例えば、遅延時間ΔTDを小さくすれば反転クロック生成回路40のヒステリシス幅は狭くなり、遅延時間ΔTDを大きくすれば反転クロック生成回路40のヒステリシス幅は広くなる。
【０１２４】
また、図14に示した構成によれば、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。以下、出力電圧VOUTの変動による後段回路の誤動作を低減する効果について説明する。
【０１２５】
図18は、本実施形態の反転クロック生成回路40の構成を示している。図18は、図14に示した構成に対して、出力電圧VOUTの変動の原因となる寄生容量CL，CP1，CP2，CN1，CN2を加えて示している。
【０１２６】
図19〜図22は、図18に示す構成に関して、図15の期間T1〜T1’におけるトランジスタP1，P2，P3，N1，N2，N3の状態を示している。図19〜図22における状態1〜1’は、図15の期間T1〜T1’のそれぞれに対応している。
【０１２７】
状態1（図19(a)）ではトランジスタN1，N2，N3がオフ、トランジスタP1，P2，P3がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CP1，CP2が充電される。
【０１２８】
状態2（図19(b)）ではトランジスタP3，N2，N3がオフ、トランジスタP1，P2，N1がオンである。このとき、トランジスタN1を介して寄生容量CL、CN1が接続されるため、寄生容量CLに蓄積されている電荷が寄生容量CL，CN1間で分配されることによる出力電圧VOUTの変動が発生する。しかし、寄生容量CLを寄生容量CN1に対して十分大きくすることで出力電圧VOUTの変動を抑制できる。
【０１２９】
状態3（図20(a)）ではトランジスタP2，P3，N2がオフ、トランジスタP1，N1，N3がオンである。このとき、出力端子OUTに接続されているトランジスタP3，N2がオフであるため、出力電圧VOUTは電源電圧VDDを保っている。
【０１３０】
状態4（図20(b)）ではトランジスタP1，P2，P3がオフ、トランジスタN1，N2，N3がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CL，CN1が放電する。
【０１３１】
状態5（図21(a)）ではトランジスタP1，P2，N1がオフ、トランジスタP3，N2，N3がオンである。このとき、トランジスタP3を介して寄生容量CL，CP2が接続されるため、寄生容量CP2に蓄積されている電荷が寄生容量CL，CP2間で分配されることによる出力電圧VOUTの変動が発生する。しかし、寄生容量CLを寄生容量CP2に対して十分大きくすることで出力電圧VOUTの変動を抑制できる。
【０１３２】
状態6（図21(b)）ではトランジスタP2，N1，N2がオフ、トランジスタP1，P3，N3がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N1がオフであるため、出力電圧VOUTはグランドGNDを保っている。
【０１３３】
状態1’ （図22）ではトランジスタN1，N2，N3がオフ、トランジスタP1，P2，P3がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CP1，CP2が充電される。
【０１３４】
上記のように、図14に示した構成によれば、寄生容量CLを寄生容量CP2、寄生容量CN1よりも十分大きくすることで、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。
【０１３５】
次に、本実施形態に係る反転クロック生成回路を用いた回路について、誤動作を低減できる具体的な例を示して説明する。図23は、本実施形態に係る反転クロック生成回路を用いたラッチ回路の一例を示している。以下、本例の構成について説明する。図23に示すラッチ回路50は、前段回路から入力電圧VIN1、入力電圧VIN2として入力される2つのクロック（入力クロック）を、所定の周波数を有するクロックである入力電圧VCKのタイミングに応じてラッチ（保持）し、出力電圧VOを出力する。
【０１３６】
図23に示すように、ラッチ回路50は、入力端子D1，D2，CK，RST、出力端子Q、本実施形態に係る反転クロック生成回路51、スイッチSW10，SW11，SW 12，SW 13、および2入力のNAND回路52で構成されている。
【０１３７】
スイッチSW10の一端は入力端子D1に接続され、他端は反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）およびスイッチSW12の一端に接続されている。スイッチSW11の一端は入力端子D2に接続され、他端は反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）およびスイッチSW13の一端に接続されている。
【０１３８】
スイッチSW12の一端は反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）およびスイッチSW10の他端に接続され、他端はNAND回路52の出力端子および出力端子Qに接続されている。スイッチSW13の一端は反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）およびスイッチSW11の他端に接続され、他端は反転クロック生成回路51の出力端子およびNAND回路52の一方の入力端子に接続されている。
【０１３９】
スイッチSW10，SW11，SW12，SW13は、入力端子CKから入力される入力電圧VCKによって制御される。入力電圧VCKがH状態のときにはスイッチSW10，SW11のそれぞれがON状態になり、スイッチSW12，SW13のそれぞれがOFF状態になる。また、入力電圧VCKがL状態のときにはスイッチSW10，SW11のそれぞれがOFF状態になり、スイッチSW12，SW13のそれぞれがON状態になる。
【０１４０】
反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）はスイッチSW10の他端およびスイッチSW12の一端に接続されている。反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）はスイッチSW11の他端およびスイッチSW13の一端に接続され、反転クロック生成回路51の出力端子はNAND回路52の一方の入力端子およびスイッチSW13の一端に接続されている。
【０１４１】
NAND回路52の一方の入力端子は反転クロック生成回路51の出力端子およびスイッチSW13の他端に接続されている。NAND回路52の他方の入力端子は入力端子RSTに接続され、NAND回路52の出力端子は出力端子QおよびスイッチSW12の他端に接続されている。
【０１４２】
図24〜図29は、ラッチ回路50の入出力特性を示している。ここでは、上記と同様に、反転クロック生成回路51を構成するインバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]とし、NAND回路の回路閾値を1.5[V]として説明する。
【０１４３】
ラッチ回路50は、入力電圧VCKがH状態からL状態に変化したタイミングの入力電圧V1，V2に基づいて、出力電圧VOを出力する。ラッチ回路50が信号をラッチ（保持／記憶）するタイミングでは、入力電圧V1，V2の電圧に応じて以下の複数の場合が考えられる。以下ではそれぞれの場合について説明する。以下では、入力端子RSTの入力電圧VRSTが常にH状態であるとする。
【０１４４】
入力電圧V1=入力電圧VIN1がL状態、入力電圧V2=入力電圧VIN2がH状態である場合、反転クロック生成回路51の出力電圧AOUT，BOUTはL状態である。この状態で入力電圧VCKがH状態からL状態に変化すると、反転クロック生成回路51のトランジスタP1，P2，P3がオンとなり、出力電圧VOUTがH状態、出力電圧VOがL状態（論理値『0』）となる。このときの反転クロック生成回路51の状態は図15の期間T1に対応する。
【０１４５】
入力電圧V1=入力電圧VIN1がH状態、入力電圧V2=入力電圧VIN2がL状態である場合、反転クロック生成回路51の出力電圧AOUT，BOUTはH状態である。この状態で入力電圧VCKがH状態からL状態に変化すると、反転クロック生成回路51のトランジスタN1，N2，N3がオンとなり、出力電圧VOUTがL状態、出力電圧VOがH状態（論理値『1』）となる。このときの反転クロック生成回路51の状態は図15の期間T4に対応する。
【０１４６】
図24は、入力電圧V1=入力電圧VIN1がH状態からL状態に変化し、入力電圧V2=入力電圧VIN2がL状態からH状態になる前（入力電圧V2=入力電圧VIN2が1.0[V]以下）に入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、出力電圧AOUT，BOUTがH状態なので、反転クロック生成回路51のトランジスタP1，P2，N1がオフ、トランジスタP3，N2，N3がオンとなり、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はH状態になる。
【０１４７】
図25は、入力電圧V1=入力電圧VIN1がL状態からH状態に変化し、入力電圧V2=入力電圧VIN2がH状態からL状態になる前（入力電圧V2=入力電圧VIN2が2.0[V]以上）に入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、出力電圧AOUT，BOUTがL状態なので、反転クロック生成回路51のトランジスタP3，Ｎ2，N3がオフ、トランジスタP1，P2，N1がオンとなり、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW12がON状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はL状態になる。
【０１４８】
図26は、入力電圧V1=入力電圧VIN1がL状態からH状態に変化する途中で回路閾値1.5[V]付近の電圧になり、入力電圧V2=入力電圧VIN2がH状態のときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V1=入力電圧VIN1がL状態から回路閾値1.5[V]と同じ電圧になるので、反転クロック生成回路51のトランジスタP3がオフ、トランジスタN1がオンとなる。しかし、入力電圧V2=入力電圧VIN2がH状態なので、出力電圧AOUT，BOUTはL状態であり、反転クロック生成回路51のトランジスタN2，N3がオフ、トランジスタP1，P2がオンであるため、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はL状態になる。この間、ラッチ回路50の出力電圧VOはL状態のままなので、入力電圧V1=入力電圧VIN1が回路閾値付近の電圧になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１４９】
図27は、入力電圧V1=入力電圧VIN1がH状態からL状態に変化する途中で回路閾値1.5[V]付近の電圧になり、入力電圧V2=入力電圧VIN2がL状態のときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V1=入力電圧VIN1がH状態から回路閾値1.5[V]と同じ電圧になるので、反転クロック生成回路51のトランジスタN1がオフ、トランジスタP3がオンとなる。しかし、入力電圧V2=入力電圧VIN2がL状態なので、出力電圧AOUT，BOUTはH状態であり、反転クロック生成回路51のトランジスタP1，P2がオフ、トランジスタN2，N3がオンであるため、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はH状態になる。この間、ラッチ回路50の出力電圧VOはH状態のままなので、入力電圧V1=入力電圧VIN1が回路閾値付近になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５０】
図28は、入力電圧V1=入力電圧VIN1がH状態で、入力電圧V2=入力電圧VIN2がH状態からL状態に変化する途中で回路閾値1.5[V]付近の電圧になったときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V2=入力電圧VIN2がH状態から回路閾値1.5[V]と同じ電圧になるので、出力電圧BOUTがL状態からH状態になり、反転クロック生成回路51のトランジスタP2がオフ、トランジスタN3がオンとなる。しかし、入力電圧V1=入力電圧VIN1がH状態、出力電圧AOUTがL状態なので、反転クロック生成回路51のトランジスタP3，N2がオフ、トランジスタP1，N1がオンとなるため、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW13がオン状態となることで、スイッチSW13を介して反転クロック生成回路51の出力端子から反転クロック生成回路51の他方の入力端子へのフィードバックが形成され、入力電圧VIN2はH状態になる。この間、ラッチ回路50の出力電圧VOはL状態のままなので、入力電圧V2=入力電圧VIN2が回路閾値付近の電圧になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５１】
図29は、入力電圧V1=入力電圧VIN1がL状態で、入力電圧V2=入力電圧VIN2がL状態からH状態に変化する途中で回路閾値1.5[V]付近の電圧になったときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V2=入力電圧VIN2がL状態から回路閾値1.5[V]と同じ電圧になるので、出力電圧AOUTがH状態からL状態になり、反転クロック生成回路51のトランジスタN2がオフ、トランジスタP3がオンとなる。しかし、入力電圧V1=入力電圧VIN1がL状態、出力電圧BOUTがH状態なので、反転クロック生成回路51のトランジスタP2，N1がオフ、トランジスタP3，N3がオンであるため、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW13がオン状態となることで、スイッチSW13を介して反転クロック生成回路51の出力端子から反転クロック生成回路51の他方の入力端子へのフィードバックが形成され、入力電圧VIN2はL状態になる。この間、ラッチ回路50の出力電圧VOはH状態のままなので、入力電圧V2=入力電圧VIN2が回路閾値付近になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５２】
上記のように、図23に示したラッチ回路によれば、入力電圧が回路閾値付近の電圧になるタイミングで信号をラッチ（保持／記憶）したことによる出力信号の不安定状態を無くし、後段回路の誤動作を低減することができる。
【０１５３】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図30は、本実施形態による撮像装置の構成の一例を示している。図30で用いている各構成において、図12と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第２の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１５４】
図30に示す撮像装置60ではクロック生成部104および下位ラッチ部105が無くなり下位ラッチ部63が設けられている点が、図12に示す撮像装置1と異なる。列処理部61は、下位ラッチ部63を備える列AD変換部62を有する。以下では、列AD変換部62の構成の詳細について説明する。列AD変換部62は列ごとに設けられており、図30では6個の列AD変換部62が設けられている。各列の列AD変換部62は同一の構成となっている。列AD変換部62は、比較部108（比較回路）、下位ラッチ部63、カラムカウント部103で構成されている。図31は、列AD変換部62の詳細な構成を示している。
【０１５５】
比較部108は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampとを比較することによって、画素信号Pixelの大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【０１５６】
下位ラッチ部63は、比較部108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部18から出力された、一定の位相差を有する多相クロック（CK0〜CK6，CK7-1）の論理状態（下位位相信号）をラッチ（保持／記憶）する。より詳細には、下位ラッチ部63は、比較部108からの比較出力により、位相シフト部18の出力であるクロックCK0〜CK7-1の所定のタイミングでの論理状態（下位位相信号）をラッチするラッチ回路D_0〜D_7を有する。下位ラッチ部63のラッチ回路D_7に入力されるクロックCK7-1は、カラムカウント部103がカウントを行うためのカウントクロックとして出力される。
【０１５７】
上記のラッチ回路D_0〜D_6は、ある回路閾値を有するNAND回路やインバータ回路等の論理回路で構成されている。ラッチ回路D_7は、図23のような第3の実施形態の反転クロック生成回路とNAND回路で構成されており、位相シフト部18から出力されるクロックCK7-1，CK7-2が入力される。クロックCK7-1が図23の入力電圧V1に対応し、クロックCK7-2が図23の入力電圧V2に対応する。カラムカウント部103は、位相シフト部18から出力され下位ラッチ部63を通して入力されるクロックCK7-1をカウントクロックとしてカウントを行うカウンタ回路31を有する。
【０１５８】
位相シフト部18は、パルス信号を遅延させる複数の遅延ユニットが互いに接続された遅延回路等で構成される。位相シフト部18を構成する遅延ユニットが8段接続されており、位相シフト部18が9相クロックCK0，CK1，CK2，CK3，CK4，CK5，CK6，CK7-1，CK7-2を出力する。尚、位相シフト部18を構成する遅延回路は、クロックCK7-1，CK7-2がそれぞれ図23の入力電圧V1，V2に対応した位相関係の信号であれば、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成されるRDL(=Ring Delay Line)回路や円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。
【０１５９】
本例の動作は、第２の実施形態で説明した動作と同様であるので説明を省略する。
【０１６０】
上述したように、列AD変換部62を構成する下位ラッチ部63の一部に、第３の実施形態に係る反転クロック生成回路を用いることにより、シュミットトリガーインバータ回路と同様な機能を実現し、シュミットトリガーインバータ回路と比較して貫通電流を低減することが可能となるので、誤カウントを抑圧した撮像装置を実現することが可能となる。
【０１６１】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１６２】
1，60，1001・・・撮像装置、2，1002・・・撮像部、5，1005・・・読出電流源部、6，1006・・・アナログ部、12，1012・・・垂直選択部、14，1014・・・水平選択部、15，61，1015・・・列処理部、16，62，1016・・・列AD変換部、17，1017・・・出力部、18，1018・・・位相シフト部、19，1019・・・ランプ部、20，1020・・・制御部、30・・・クロック生成回路、31・・・カウンタ回路、40，51・・・反転クロック生成回路、50・・・ラッチ回路、52・・・NAND回路、103，1103・・・カラムカウント部、104・・・クロック生成部、63，105，1105・・・下位ラッチ部、108，1108・・・比較部、INV1，INV2・・・インバータ回路、SW，SW1，SW2・・・スイッチ回路、P1，P2，P3，N1，N2，N3・・・トランジスタ
【技術分野】
【０００１】
本発明は、入力クロックの状態に応じた出力クロックを生成するクロック生成回路、およびこのクロック生成回路を有する撮像装置に関する。
【背景技術】
【０００２】
例えば高解像度の撮像を高速で行う撮像装置の一例として、特許文献1に記載された構成が知られている。初めに、特許文献1に記載された撮像装置の構成および動作について説明する。
【０００３】
図32は、特許文献１に記載された従来例に係る（C）MOS撮像装置の概略構成を示している。撮像装置1001は、撮像部1002、垂直選択部1012、読出電流源部1005、アナログ部1006、位相シフト部1018、ランプ部1019、列処理部1015、水平選択部1014、出力部1017、および制御部1020で構成されている。
【０００４】
撮像部1002は、光電変換素子を有する単位画素1003が行列状に配置されて構成され、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ出力する。垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。
【０００５】
位相シフト部1018は、例えば複数の遅延ユニット（反転素子）が互いに接続された遅延回路等で構成され、複数の遅延ユニットのそれぞれから、一定の位相差を有する多相クロック（CK0〜CK7）を出力する。ランプ部1019は、時間の経過とともに増加あるいは減少する参照信号（ランプ波）を生成する。列処理部1015は、撮像部1002の列毎に設けられた列AD変換部1016を有する。列AD変換部1016は、撮像部1002の各単位画素1003から列毎に出力されるアナログの画素信号をデジタルデータに変換する。
【０００６】
水平選択部1014は、列処理部1015における各列AD変換部1016の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。制御部1020は、垂直選択部1012、読出電流源部1005、アナログ部1006、位相シフト部1018、ランプ部1019、列処理部1015、水平選択部1014、および出力部1017などの各部を制御する。
【０００７】
次に、列AD変換部1016の構成について説明する。列AD変換部1016は全て同一に構成され、各々の列AD変換部1016は、比較部1108、下位ラッチ部1105、およびカラムカウント部1103で構成される。
【０００８】
比較部1108は、撮像部1002の単位画素1003から垂直信号線1013を介して出力されるアナログの画素信号と、ランプ部1019から供給される参照信号とを比較し、例えば参照信号が画素信号よりも大なるときはHighレベル（Hレベル）、例えば参照信号が画素信号よりも小なるときはLowレベル（Lレベル）を出力する。下位ラッチ部1105は、複数のラッチ回路で構成され、比較部1108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部1018から出力された、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）を下位データ信号としてラッチ（保持／記憶）する。
【０００９】
カラムカウント部1103は、カウンタ回路で構成され、位相シフト部1018から出力されるクロックCK7をカウントクロックとしてカウントを行い、カウント結果として上位データ信号を得る。下位ビットを構成する下位データ信号および上位ビットを構成する上位データ信号により、画素信号の大きさに対応したデジタルデータを得る。
【００１０】
上記の撮像装置は、上位ビットと下位ビットの同期を取るために、位相シフト部1018からのクロックの１つ（CK7）を、下位ラッチ部1105を構成するラッチ回路を介してカラムカウント部1103に入力させ、カラムカウント部1103のカウントクロックとして用いる。つまり、下位ラッチ部1105が下位データ信号を保持すると、カラムカウント部1103へ出力されるクロックCK7の変化が停止するので、カラムカウント部1103はカウント動作を停止することになる。
【００１１】
尚、非特許文献1には、ラッチ回路とカウンタ回路との間にシュミットトリガー回路を設けることが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2009-38781号公報
【非特許文献】
【００１３】
【非特許文献１】Mhun Shin, Masayuki IKEBE, Junichi MOTOHISA, Eiichi SANO, “Meta-Stability Characteristic of Single-Slope ADC with Time to Digital Convertor for CMOS-Image Sensor”, IEICE Technical Report ICD2009-47(2009-10) , P75-80
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の撮像装置には、以下に示す課題がある。
（１）Meta-Stable状態による誤カウントの可能性（第１の問題）
上位ビットと下位ビットの同期を得るために、位相シフト部からのクロックの１つを基準クロックとして、ラッチ回路を介して、カラムカウント部を構成するカウンタ回路に入力させ、カウンタ回路のカウントクロックとして用いても、基準クロックの遷移中に比較動作が終了した場合、カウンタ回路が中間状態を保持（ホールド）する、所謂Meta-Stable状態が発生することがあり、これに起因する誤カウントの可能性があった。
【００１５】
ここで、中間状態とは、H（High）状態でもL（Low）状態でもない『不安定な中間状態』を意味する。ラッチ回路は、この中間状態を暫くの間（一般的に、数nsec程度）保持した後、安定な状態（H状態あるいはL状態）へ移行（確定）する。誤カウントとは、前段回路（ラッチ回路）が保持している中間状態のレベルと後段回路（カウンタ回路）の回路閾値とに関連し、前段回路（ラッチ回路）が保持している中間状態のレベルを後段回路（カウンタ回路）がH状態あるいはL状態と判定し、余計にカウント（誤カウント）してしまう現象である。以下に、誤カウントの発生する場合を示す。
【００１６】
第１の可能性は、ラッチ回路の状態がL状態から中間状態となってラッチ回路が中間状態を保持し、その後、ラッチ回路が保持している状態がL状態で確定する場合である。このラッチ回路の状態の遷移に対して、カウンタ回路が、まずL状態と判定し、続いてH状態と判定し、その後L状態と判定することにより誤カウントが発生する可能性がある。
【００１７】
第２の可能性は、ラッチ回路の状態がH状態から中間状態となってラッチ回路が中間状態を保持し、その後、ラッチ回路が保持している状態がH状態で確定する場合である。このラッチ回路の状態の遷移に対して、カウンタ回路が、まずH状態と判定し、続いてL状態と判定し、その後H状態と判定することにより誤カウントが発生する可能性がある。
【００１８】
この問題を解決するために、ラッチ回路とカウンタ回路との間にシュミットトリガー回路を設けることが非特許文献１に記載されている。しかし、この提案には、以下に示す課題がある。
（２）ヒステリシス範囲の変動（第２の問題）
シュミットトリガー回路に流れる貫通電流は、一般的な論理回路（例えば、インバータ回路）の貫通電流と比較して大きい。シュミットトリガー回路は、フィードバック回路の一種であり、入力クロックの遷移に応じて（電源からグランドへ）貫通電流が流れるパスが複数、且つ、長時間形成される。しかも、より大きな貫通電流が瞬間的に流れるパスがある。シュミットトリガー回路を撮像装置に適用する場合、例えば、数千列で同時にラッチ回路の状態が変化するような場合、大きな直流電流が流れ、大きな電圧降下が発生し、シュミットトリガー回路のヒステリシス範囲に大きな変化を及ぼす。ヒステリシス範囲の変化により、シュミットトリガー回路がラッチ回路の中間状態のレベルをH状態あるいはL状態と誤って判定することで偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００１９】
以下、シュミットトリガー回路に大きな貫通電流が流れる場合について説明する。図33はシュミットトリガー回路の構成の一例を示している。図33に示すシュミットトリガー回路は、PMOSトランジスタであるトランジスタM1，M2，M3と、NMOSトランジスタであるトランジスタM4，M5，M6とで構成されている。
【００２０】
図33 (a)は、入力電圧VINがL状態からH状態に変化する場合に流れる貫通電流を示している。入力電圧VINがL状態である場合、トランジスタM1，M3，M5がON状態であり、トランジスタM2，M4，M6がOFF状態である。また、トランジスタM2，M5のゲートに入力される電圧V1はH状態であり、出力電圧VOUTはL状態である。
【００２１】
入力電圧VINがL状態からH状態に変化する際、トランジスタM1はON状態からOFF状態に変化し、トランジスタM6はOFF状態からON状態に変化する。トランジスタM1，M6がON状態とOFF状態の略中間の状態であるとき、トランジスタM1，M6を介して貫通電流I1が流れる。電圧V1の変化が出力電圧VOUTに伝播する遅延時間があるため、貫通電流I1が流れているとき、トランジスタM3はON状態のままであり、トランジスタM3，M6を介して貫通電流I2が流れる。
【００２２】
トランジスタM1，M6の状態の変化により、電圧V1がH状態からL状態に変化する。このため、トランジスタM2はOFF状態からON状態に変化し、トランジスタM5はON状態からOFF状態に変化する。トランジスタM2，M5がON状態とOFF状態の略中間の状態であるとき、トランジスタM2，M5を介して貫通電流I3が流れる。
【００２３】
トランジスタM2，M5の状態の変化により、出力電圧VOUTがL状態からH状態に変化する。このため、トランジスタM3はON状態からOFF状態に変化し、トランジスタM4はOFF状態からON状態に変化する。トランジスタM3，M4がON状態とOFF状態の略中間の状態であるとき、トランジスタM3，M4を介して貫通電流I4が流れる。
【００２４】
上記のような貫通電流のうち貫通電流I2は、トランジスタM3がON状態のままで流れるため、他の貫通電流と比較して大きな電流となりやすい。この大きな電流によって、前述したようにシュミットトリガー回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００２５】
図33 (b)は、入力電圧VINがH状態からL状態に変化する場合に流れる貫通電流を示している。入力電圧VINがH状態である場合、トランジスタM2，M4，M6がON状態であり、トランジスタM1，M3，M5がOFF状態である。また、トランジスタM2，M5のゲートに入力される電圧V1はL状態であり、出力電圧VOUTはH状態である。
【００２６】
入力電圧VINがH状態からL状態に変化する際、トランジスタM1はOFF状態からON状態に変化し、トランジスタM6はON状態からOFF状態に変化する。トランジスタM1，M6がON状態とOFF状態の略中間の状態であるとき、トランジスタM1，M6を介して貫通電流I1が流れる。電圧V1の変化が出力電圧VOUTに伝播する遅延時間があるため、貫通電流I1が流れているとき、トランジスタM4はON状態のままであり、トランジスタM1，M4を介して貫通電流I2が流れる。
【００２７】
トランジスタM1，M6の状態の変化により、電圧V1がL状態からH状態に変化する。このため、トランジスタM2はON状態からOFF状態に変化し、トランジスタM5はOFF状態からON状態に変化する。トランジスタM2，M5がON状態とOFF状態の略中間の状態であるとき、トランジスタM2，M5を介して貫通電流I3が流れる。
【００２８】
トランジスタM2，M5の状態の変化により、出力電圧VOUTがH状態からL状態に変化する。このため、トランジスタM3はOFF状態からON状態に変化し、トランジスタM4はON状態からOFF状態に変化する。トランジスタM3，M4がON状態とOFF状態の略中間の状態であるとき、トランジスタM3，M4を介して貫通電流I4が流れる。
【００２９】
上記のような貫通電流のうち貫通電流I2は、トランジスタM4がON状態のままで流れるため、他の貫通電流と比較して大きな電流となりやすい。この大きな電流によって、前述したようにシュミットトリガー回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。
【００３０】
本発明は、上述した課題に鑑みてなされたものであって、シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減することができるクロック生成回路、およびこのクロック生成回路を有する撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明は、上記の課題を解決するためになされたもので、入力クロックの状態に応じた出力クロックを生成するクロック生成回路であって、回路閾値に応じた論理状態を有する電圧を前記第１の入力クロックとして出力する前段回路の前記回路閾値よりも低い第１の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第１の回路閾値に応じた第１の出力信号を出力する第１の論理回路と、前記前段回路の前記回路閾値よりも高い第２の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第２の回路閾値に応じた第２の出力信号を出力する第２の論理回路と、前記第１の出力信号および前記第２の出力信号が入力され、前記第１の出力信号および前記第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を前記出力クロックとして出力するスイッチ回路と、を有することを特徴とするクロック生成回路である。
【００３２】
また、本発明のクロック生成回路において、前記第１の論理回路および前記第２の論理回路はインバータ回路であることを特徴とする。
【００３３】
また、本発明のクロック生成回路において、前記スイッチ回路は、第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子が前記第４の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、第５の端子、第６の端子、および第３の制御端子を有し、前記出力端子が前記第５の端子に接続され、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、を有することを特徴とする。
【００３４】
また、本発明のクロック生成回路において、前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなることを特徴とする。
【００３５】
また、本発明のクロック生成回路において、前記スイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力されると共に、前記第１の入力クロックと逆位相で前記第１の入力クロックよりも所定の時間先行した第２の入力クロックが入力され、前記スイッチ回路は、少なくとも前記第１の出力信号および前記第２の出力信号の論理状態が異なる状態から、前記第１の出力信号、前記第２の出力信号、および前記第２の入力クロックの論理状態が同じ状態に変化したときに、異なる論理状態に対応した前記第１の電圧および前記第２の電圧のうち前記第２の入力クロックと逆論理の電圧を前記出力クロックとして出力することを特徴とする。
【００３６】
また、本発明のクロック生成回路において、前記スイッチ回路は、第１のスイッチ回路および第２のスイッチ回路を有し、前記第１のスイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力され、前記第２のスイッチ回路には、前記第２の入力信号が入力され、前記第２のスイッチ回路の閾値は、前記第１の回路閾値よりも高く、前記第２の回路閾値よりも低いことを特徴とする。
【００３７】
また、本発明のクロック生成回路において、前記第１のスイッチ回路は、第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、第５の端子、第６の端子、および第３の制御端子を有し、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、を有し、前記第２のスイッチ回路は第９の端子、第１０の端子、および第５の制御端子を有し、前記第９の端子が前記第４の端子に接続され、前記第１０の端子が前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子に接続され、前記第５の制御端子に前記第２の入力信号が入力される第５のトランジスタと、第１１の端子、第１２の端子、および第６の制御端子を有し、前記第１１の端子が前記出力端子に接続され、前記第１２の端子が前記第５の端子に接続され、前記第６の制御端子に前記第２の入力信号が入力される第６のトランジスタと、を有することを特徴とする。
【００３８】
また、本発明のクロック生成回路において、前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなり、前記第２の入力クロックがHigh状態である場合、前記第５のトランジスタはオフとなり、前記第６のトランジスタはオンとなり、前記第２の入力クロックがLow状態である場合、前記第５のトランジスタはオンとなり、前記第６のトランジスタはオフとなることを特徴とする。
【００３９】
また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、を有し、前記AD変換部は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、前記遅延回路から出力される前記下位位相信号を構成する1つの前記出力信号が前記第１の入力クロックとして入力される、請求項１に係るクロック生成回路と、前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、を有することを特徴とする撮像装置である。
【００４０】
また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、を有し、前記AD変換部は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、前記遅延回路から出力される前記下位位相信号を構成する2つの前記出力信号が前記第1の入力クロックおよび前記第2の入力クロックとして入力される、請求項５に係るクロック生成回路と、前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、を有することを特徴とする撮像装置である。
【発明の効果】
【００４１】
本発明によれば、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力することによって、スイッチ回路を流れる貫通電流を低減することが可能となる。これによって、シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係るクロック生成回路の構成を示す構成図である。
【図２】本発明の第１の実施形態に係るインバータ回路の入出力特性を説明するためのタイミングチャートである。
【図３】本発明の第１の実施形態に係るクロック生成回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係るクロック生成回路の動作を示す真理値表である。
【図５】本発明の第１の実施形態に係るスイッチを構成する各トランジスタの状態を示す参考図である。
【図６】本発明の第１の実施形態に係るクロック生成回路の回路図である。
【図７】本発明の第１の実施形態に係るクロック生成回路の回路図である。
【図８】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図９】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１０】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１１】本発明の第１の実施形態に係るクロック生成回路の動作を説明するための回路図である。
【図１２】本発明の第２の実施形態に係る撮像装置の構成を示すブロック図である。
【図１３】本発明の第２の実施形態に係る撮像装置が有する列AD変換部の構成を示す回路図である。
【図１４】本発明の第３の実施形態に係る反転クロック生成回路の構成を示す構成図である。
【図１５】本発明の第３の実施形態に係る反転クロック生成回路の動作を示すタイミングチャートである。
【図１６】本発明の第３の実施形態に係る反転クロック生成回路の動作を示す真理値表である。
【図１７】本発明の第３の実施形態に係るスイッチを構成する各トランジスタの状態を示す参考図である。
【図１８】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図１９】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２０】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２１】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２２】本発明の第３の実施形態に係る反転クロック生成回路の回路図である。
【図２３】本発明の第３の実施形態に係るラッチ回路の回路図である。
【図２４】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２５】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２６】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２７】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２８】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図２９】本発明の第３の実施形態に係るラッチ回路の動作を示すタイミングチャートである。
【図３０】本発明の第４の実施形態に係る撮像装置の構成を示すブロック図である。
【図３１】本発明の第４の実施形態に係る撮像装置が有する列AD変換部の構成を示す回路図である。
【図３２】従来の撮像装置の構成を示すブロック図である。
【図３３】従来のシュミットトリガー回路の構成を示す回路図である。
【発明を実施するための形態】
【００４３】
以下、図面を参照し、本発明の実施形態を説明する。
【００４４】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態に係るクロック生成回路の構成の一例を示している。以下、本例の構成について説明する。図1(a)に示すクロック生成回路30は、回路閾値に応じた論理状態を有する電圧を出力する前段回路（例えばインバータ回路）から入力電圧VINとして入力されるクロック（入力クロック）に応じて、出力電圧VOUTとしてクロック（出力クロック）を出力する。
【００４５】
図1(b)はクロック生成回路30の詳細な構成の一例を示している。図1(b)に示すように、クロック生成回路30は、入力端子IN、出力端子OUT、インバータ回路INV1，INV2、およびスイッチ回路SWで構成されている。スイッチ回路SWは、PMOSトランジスタであるトランジスタP1，P2と、NMOSトランジスタであるトランジスタN1，N2とで構成されている。
【００４６】
インバータ回路INV1（第１の論理回路）の一端は入力端子INに接続され、他端はトランジスタP1，N1のゲート（第１の制御端子、第３の制御端子）に接続されている。インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第１の回路閾値との比較結果に応じた信号（第１の出力信号）を出力する。インバータ回路INV2（第２の論理回路）の一端は入力端子INに接続され、他端はトランジスタP2，N2のゲート（第２の制御端子、第４の制御端子）に接続されている。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第２の回路閾値との比較結果に応じた信号（第２の出力信号）を出力する。
【００４７】
スイッチ回路SWは、インバータ回路INV1，INV2のそれぞれから出力された２つの信号の論理状態が、異なる状態（H状態とL状態もしくはL状態とH状態）から同じ状態（H状態とH状態もしくはL状態とL状態）に変化したときにH状態（第１の電圧）もしくはL状態（第２の電圧）のクロックを出力するように構成されている。スイッチ回路SWを構成するトランジスタP1，P2，N1，N2は以下のように接続されている。
【００４８】
トランジスタP1（第１のトランジスタ）のソース端子（第１の端子）は電源電圧VDD（第３の電圧）に接続されている。トランジスタP2（第２のトランジスタ）のソース端子（第３の端子）はトランジスタP1のドレイン端子（第２の端子）に接続され、トランジスタP2のドレイン端子（第４の端子）は出力端子OUTに接続されている。
【００４９】
トランジスタN1（第３のトランジスタ）のドレイン端子（第５の端子）は出力端子OUTに接続されている。トランジスタN2（第４のトランジスタ）のドレイン端子（第７の端子）はトランジスタN1のソース端子（第６の端子）に接続され、トランジスタN2のソース端子（第８の端子）はグランドGND（第４の電圧）に接続されている。
【００５０】
図2は、インバータ回路INV1，INV2の入出力特性を示している。ここでは、インバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]として説明する。図2には、各インバータ回路に入力される入力電圧VIN、インバータ回路INV1の出力電圧INVL、インバータ回路INV2の出力電圧INVHが示されている。比較のため、図2には、クロック生成回路30の前段回路として仮定したインバータ回路の出力電圧INVも示されている。このインバータ回路の回路閾値を1.5[V]として説明する。
【００５１】
入力電圧VINが電源電圧VDDからグランドGNDに変化する立下りでは、最初にインバータ回路INV2の出力電圧INVHがL状態からH状態に変化し、次に前段回路であるインバータ回路の出力電圧INVがL状態からH状態に変化し、最後にインバータ回路INV1の出力電圧INVLがL状態からH状態に変化する。一方、入力電圧VINがグランドGNDから電源電圧VDDに変化する立上りでは、最初にインバータ回路INV1の出力電圧INVLがH状態からL状態に変化し、次に前段回路であるインバータ回路の出力電圧INVがH状態からL状態に変化し、最後にインバータ回路INV2の出力電圧INVHがH状態からL状態に変化する。尚、回路閾値は、論理回路に使用するトランジスタのサイズや閾値等で容易に調整することができる。
【００５２】
次に、クロック生成回路30の動作を説明する。図3は、クロック生成回路30の入力端子INに入力される入力電圧VIN、インバータ回路INV1の出力電圧AOUT、インバータ回路INV2の出力電圧BOUT、クロック生成回路30の出力端子OUTから出力される出力電圧VOUTの波形を示している。図4は、入力電圧VIN、出力電圧AOUT、出力電圧BOUT、出力電圧VOUTのそれぞれの論理値を示している。尚、図4において『0』はL状態に対応し、『1』はH状態に対応する。
【００５３】
図3の期間T1では、入力電圧VINがインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP1，P2がオフ、トランジスタN1，N2がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。
【００５４】
図3の期間T2では、入力電圧VINがインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VINの論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP2，N1がオフ、トランジスタP1，N2がオンとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【００５５】
図3の期間T3では、入力電圧VINがインバータ回路INV1，INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VINの論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。この状態では、トランジスタN1，N2がオフ、トランジスタP1，P2がオンとなるため、出力電圧VOUTはH状態（論理値『1』）となる。
【００５６】
図3の期間T4では、入力電圧VINがインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VINの論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VINの論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。この状態では、トランジスタP2，N1がオフ、トランジスタP1，N2がオンとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【００５７】
図3の期間T1’における回路の状態は、期間T1における回路の状態と同様である。この状態では、トランジスタP1，P2がオフ、トランジスタN1，N2がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。期間T1’に続く期間の動作は期間T2の動作と同様である。上述した期間T1〜T4の動作を単位として、入力電圧VINの変化に応じて同様の動作が繰り返される。
【００５８】
図4に示すように、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの両方の論理状態が、異なる状態から同じ状態に変化したときにのみ、出力電圧VOUTが変化する。図4では、期間T2と期間T3の間、期間T4と期間T1’の間で出力電圧VOUTが変化している。出力電圧VOUTが変化する直前の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は異なっており、出力電圧VOUTが変化した直後の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は同一となっている。
【００５９】
仮に、前段回路にMeta-Stable状態が発生しても、後段回路であるインバータ回路INV1およびインバータ回路INV2の両方が入力電圧VINの論理状態をH状態あるいはL状態と判定しなければ、出力電圧VOUTが変化することはない。これは、前段回路にMeta-Stable状態が発生しても、偽クロックが発生しないことを意味する。
【００６０】
図5は、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図5における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００６１】
図5に示すように、各トランジスタの状態が状態1から状態2に変化するとき、トランジスタP2はOFFのままである。また、各トランジスタの状態が状態2から状態3に変化するとき、および各トランジスタの状態が状態3から状態4に変化するとき、トランジスタN1はOFFのままである。また、各トランジスタの状態が状態4から状態1’に変化するとき、トランジスタP2はOFFのままである。上記のように各トランジスタの状態が変化する際、必ずいずれかのトランジスタはOFFとなっている。このため、本実施形態のスイッチ回路SWでは、4つのトランジスタを介して貫通電流が流れるパスが形成されることがない。
【００６２】
上述したように、本実施形態によれば、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することができる。これにより、偽クロックの発生を低減することができる。更に、スイッチ回路SWの前段の論理回路をインバータ回路で構成することによって、回路構成が容易となる。
【００６３】
また、図1に示した構成によれば、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。以下、出力電圧VOUTの変動による後段回路の誤動作を低減する効果について説明する。
【００６４】
図6は、本実施形態のクロック生成回路30の構成を示している。図6は、図1に示した構成に対して、出力電圧VOUTの変動の原因となる寄生容量CL，CP，CNを加えて示している。図7は、図6に示した構成との比較の対象となる構成を示している。図7では、インバータ回路INV1の他端がトランジスタP2，N2のゲートに接続され、インバータ回路INV2の他端がトランジスタP1，N1のゲートに接続されている点が、図6に示す構成と異なる。図7に示した構成からなるクロック生成回路も、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することができる。以下では、出力電圧VOUTの変動による後段回路の誤動作を低減する効果に関して、図7に示す構成よりも、図6に示す構成のほうが、より高い効果を得られることを示す。
【００６５】
図8および図9は、図6に示す構成に関して、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図8および図9における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００６６】
状態1（図8(a)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなる。状態2（図8(b)）ではトランジスタP2，N1がオフ、トランジスタP1，N2がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N2がOFFであるため、出力電圧VOUTはグランドGNDを保っている。
【００６７】
状態3（図8(c)）ではトランジスタN1，N2がオフ、トランジスタP1，P2がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CPが充電される。状態4（図9(a)）ではトランジスタP2，N1がオフ、トランジスタP1，N2がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N2がOFFであるため、出力電圧VOUTは電源電圧VDDを保っている。
【００６８】
状態1’（図9(b)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CLが放電する。上記の動作では、状態2と状態4において、出力電圧VOUTが前の状態を保っている際に、トランジスタP2，N1がオフであり、各寄生容量が互いに切り離されているため、寄生容量に蓄積されている電荷が分配されることによる出力電圧VOUTの変動は発生しない。
【００６９】
図10および図11は、図7に示す構成に関して、図3の期間T1〜T1’におけるトランジスタP1，P2，N1，N2の状態を示している。図10および図11における状態1〜1’は、図3の期間T1〜T1’のそれぞれに対応している。
【００７０】
状態1（図10(a)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなる。状態2（図10(b)）ではトランジスタP1，N2がオフ、トランジスタP2，N1がオンである。このとき、トランジスタP2，N1を介して寄生容量CL，CP，CNが接続されるため、寄生容量CPに蓄積されている電荷が寄生容量CL，CP，CN間で分配されることによる出力電圧VOUTの変動が発生する。
【００７１】
状態3（図10(c)）ではトランジスタN1，N2がオフ、トランジスタP1，P2がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CPが充電される。状態4（図11(a)）ではトランジスタP1，N2がオフ、トランジスタP2，N1がオンである。このとき、トランジスタP2，N1を介して寄生容量CL，CP，CNが接続されるため、寄生容量CL，CPに蓄積されている電荷が寄生容量CL，CP，CN間で分配されることによる出力電圧VOUTの変動が発生する。
【００７２】
状態1’（図11(b)）ではトランジスタP1，P2がオフ、トランジスタN1，N2がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CL，CNが放電する。上記の動作では、状態2と状態4において、トランジスタP2，N1がオンであり、各寄生容量がトランジスタP2，N1を介して接続されるため、寄生容量に蓄積されている電荷が分配されることによる出力電圧VOUTの変動が発生する。
【００７３】
上記のように、図6に示した構成によれば、図7に示した構成と比較して、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。更に、使用するトランジスタ数を低減するために、例えば図6においてトランジスタP1，N2を削除したスイッチ回路SWも考えられる。
【００７４】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図12は、本実施形態による撮像装置の構成の一例を示している。図12に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、位相シフト部18、ランプ部19（参照信号生成回路）、列処理部15、水平選択部14、出力部17、制御部20で構成されている。
【００７５】
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。位相シフト部18は多相クロックを生成する。ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。列処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを、水平信号線に接続された出力部17に転送する。制御部20は各部を制御する。
【００７６】
図12では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００７７】
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
【００７８】
読出電流源部5は、撮像部2からの信号を電圧信号として読み出すための電流源で構成されている。
【００７９】
列処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。列処理部15は、後述するランプ部19および位相シフト部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。この列処理部15、特に列AD変換部16の詳細については後述する。
【００８０】
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部108の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００８１】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、列処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出され、出力部17に転送される。
【００８２】
位相シフト部18は、パルス信号を遅延させる複数の遅延ユニット（反転素子）が互いに接続された遅延回路等で構成される。位相シフト部18を構成する遅延ユニットが例えば8段接続されていれば、位相シフト部18は8相クロックCK0，CK1，CK2，CK3，CK4，CK5，CK6，CK7を出力する。これらの遅延ユニットが出力する信号は、後述する下位位相信号を構成する。尚、位相シフト部18を構成する遅延回路は、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成されるRDL(=Ring Delay Line)回路や円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。
【００８３】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００８４】
制御部20は、ランプ部19、位相シフト部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００８５】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００８６】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図12では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部108（比較回路）、下位ラッチ部105、クロック生成部104、カラムカウント部103で構成されている。図13は、列AD変換部16の詳細な構成を示している。
【００８７】
比較部108は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampとを比較することによって、画素信号Pixelの大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【００８８】
下位ラッチ部105は、比較部108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部18から出力された、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）をラッチ（保持／記憶）する。より詳細には、下位ラッチ部105は、比較部108からの比較出力により、位相シフト部18の出力であるクロックCK0〜CK7の所定のタイミングでの論理状態（下位位相信号）をラッチするラッチ回路D_0〜D_7を有する。下位ラッチ部105のラッチ回路D_7に入力されるクロックCK7は、カラムカウント部103がカウントを行うためのカウントクロックとして出力される。
【００８９】
上記のラッチ回路D_0〜D_7は、ある回路閾値を有するNAND回路やインバータ回路等の論理回路で構成されている。クロック生成部104は、図1に示したクロック生成回路30を有する。カラムカウント部103は、位相シフト部18から出力され下位ラッチ部105およびクロック生成部104を通して入力されるクロックCK7をカウントクロックとしてカウントを行うカウンタ回路31を有する。
【００９０】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００９１】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、位相シフト部18から出力されるクロックCK7によりカウントすると共に、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態（下位位相信号）で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
【００９２】
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。
【００９３】
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の第１の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、ランプ部19からのランプ波が与えられた第２の入力端子の電圧と、リセットレベルが与えられた第１の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
【００９４】
カラムカウント部103は、比較部108での比較開始に基づいてカウント動作を開始し、下位ラッチ部105は、比較部108の比較出力が反転した時点の下位位相信号を第１の下位データ信号として保持する。カラムカウント部103は、下位ラッチ部105が下位位相信号を保持することでカウント動作を停止し、カウント結果を第１の上位データ信号として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、位相シフト部18からのクロックの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００９５】
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。
【００９６】
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19はランプ波を出力する。比較部108は、ランプ部19からのランプ波が与えられた第２の入力端子の電圧と、信号レベルが与えられた第１の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
【００９７】
カラムカウント部103は、比較部108での比較開始に基づいてカウント動作を開始し、下位ラッチ部105は、比較部108の比較出力が反転した時点の下位位相信号を第２の下位データ信号として保持する。カラムカウント部103は、下位ラッチ部105が下位位相信号を保持することでカウント動作を停止し、カウント結果を第２の上位データ信号として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、位相シフト部18からのクロックの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００９８】
<演算処理>
下位ラッチ部105に保持された第１および第２の下位データ信号と、カラムカウント部103に保持された第１および第２の上位データ信号とからなるデジタルデータは、水平選択部14により水平信号線を介して出力され、出力部17に転送される。その後、出力部17が2進化および減算（CDS処理）を実施することで、リセットレベルと信号レベルとの差分である信号成分のデジタルデータが得られる。尚、2進化および減算（CDS処理）等の演算は、列処理部15内で実施するようにしても構わない。
【００９９】
上述したように、列AD変換部16を構成する下位ラッチ部105とカラムカウント部103の間にクロック生成回路30を配置することにより、シュミットトリガー回路と同様な機能を実現し、シュミットトリガー回路と比較して貫通電流を低減することが可能となるので、誤カウントを抑圧した撮像装置を実現することが可能となる。
【０１００】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。上述した実施形態では、入力電圧VINと同位相の出力電圧VOUTを出力するシュミットトリガー回路と同様な機能を有するクロック生成回路およびそれを用いた撮像装置について説明したが、入力電圧VINを反転した（逆位相の）出力電圧VOUTを出力するシュミットトリガーインバータ回路と同様な機能を有するクロック生成回路（以下、反転クロック生成回路）を撮像装置に用いることもできる。従来は、シュミットトリガー回路の場合と同様に、シュミットトリガーインバータ回路に流れる電流によって、シュミットトリガーインバータ回路が偽クロックを出力し、カウンタ回路が余計にカウントすることにより誤カウントが発生する可能性があった。そこで本実施形態では、シュミットトリガーインバータ回路と同様な機能を有し、シュミットトリガーインバータ回路と比較して貫通電流を低減することができる反転クロック生成回路について説明する。
【０１０１】
図14は、本実施形態に係る反転クロック生成回路の一例を示している。以下、本例の構成について説明する。図14(a)に示す反転クロック生成回路40は、回路閾値に応じた論理状態を有する電圧を出力する2つの前段回路（例えばインバータ回路）からそれぞれ入力電圧VIN1（第２の入力クロック）、入力電圧VIN2（第１の入力クロック）として入力される2つのクロックに応じて、入力電圧VIN1を反転した出力電圧VOUT としてクロック（出力クロック）を出力する。
【０１０２】
図14(b)は反転クロック生成回路40の詳細な構成の一例を示している。図14(b)に示すように、反転クロック生成回路40は、入力端子IN1，IN2、出力端子OUT、インバータ回路INV1，INV2、およびスイッチ回路SWで構成されている。スイッチ回路SWは、PMOSトランジスタであるトランジスタP1，P2，P3と、NMOSトランジスタであるトランジスタN1，N2，N3とで構成されている。
【０１０３】
インバータ回路INV1（第１の論理回路）の一端は入力端子IN2に接続され、他端はトランジスタP1，N2のゲート（第１の制御端子、第３の制御端子）に接続されている。インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第１の回路閾値との比較結果に応じた信号（第１の出力信号）を出力する。インバータ回路INV2（第２の論理回路）の一端は入力端子IN2に接続され、他端はトランジスタP2，N3のゲート（第２の制御端子、第４の制御端子）に接続されている。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、入力端子INに入力されたクロックの論理状態と第２の回路閾値との比較結果に応じた信号（第２の出力信号）を出力する。入力端子IN1はトランジスタP3，N1のゲート（第５の制御端子、第６の制御端子）に接続されている。
【０１０４】
スイッチ回路SWはスイッチ回路SW1，SW2で構成され、インバータ回路INV1，INV2のそれぞれから出力された2つの信号（出力電圧AOUT，BOUT）および入力端子IN1から入力された信号（入力電圧VIN1）の3つの信号の論理状態に応じた信号（出力電圧VOUT）を出力するように構成されている。より具体的には、スイッチ回路SWは、出力電圧AOUT，BOUTの状態が異なる状態（H状態とL状態もしくはL状態とH状態）から、出力電圧AOUT，BOUTおよび入力電圧VIN1の状態が同じ状態（全てH状態もしくは全てL状態）に変化したときに、H状態（第１の電圧）もしくはL状態（第２の電圧）のクロックを出力電圧VOUTとして出力する。出力される出力電圧VOUTの論理状態は入力電圧VIN1の論理状態と逆である。スイッチ回路SW2の回路閾値は、インバータ回路INV1の回路閾値である第１の回路閾値よりも高く、インバータ回路INV2の回路閾値である第２の回路閾値よりも低い。
【０１０５】
スイッチ回路SW1を構成するトランジスタP1，P2，N2，N3、およびスイッチ回路SW2を構成するトランジスタP3，N1は以下のように接続されている。トランジスタP1（第１のトランジスタ）のソース端子（第１の端子）は電源電圧VDD（第３の電圧）に接続されている。トランジスタP2（第２のトランジスタ）のソース端子（第３の端子）はトランジスタP1のドレイン端子（第２の端子）に接続されている。トランジスタP3（第５のトランジスタ）のソース端子（第９の端子）はトランジスタP2のドレイン端子（第４の端子）に接続され、トランジスタP3のドレイン端子（第１１の端子）は出力端子OUTに接続されている。
【０１０６】
トランジスタN1（第６のトランジスタ）のドレイン端子（第１１の端子）は出力端子OUTに接続されている。トランジスタN2（第３のトランジスタ）のドレイン端子（第５の端子）はトランジスタN1のソース端子（第１２の端子）に接続されている。トランジスタN3（第４のトランジスタ）のドレイン端子（第７の端子）はトランジスタN2のソース端子（第６の端子）に接続され、トランジスタN3のソース端子（第８の端子）はグランドGND（第４の電圧）に接続されている。
【０１０７】
インバータ回路INV1，INV2の入出力特性は第１の実施形態におけるインバータ回路INV1，INV2の入出力特性（図2）と同様であるため説明を省略する。
【０１０８】
次に、反転クロック生成回路40の動作を説明する。図15は、反転クロック生成回路40の入力端子IN1，IN2に入力される入力電圧VIN1、入力電圧VIN2、インバータ回路INV1の出力電圧AOUT 、インバータ回路INV2の出力電圧BOUT 、反転クロック生成回路40の出力端子OUTから出力される出力電圧VOUTの波形を示している。
【０１０９】
ここではインバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]、スイッチ回路SW2（トランジスタP3，N1）と前段回路と後段回路の回路閾値を1.5[V]として説明する。また、入力電圧VIN2は、入力電圧VIN1とは位相が逆（位相差が180°以上360°未満）となる電圧であり、入力電圧VIN1よりも遅延時間ΔTDだけ遅れているとして説明する。入力電圧VIN1と入力電圧VIN2の位相が逆であるので、ある時刻における入力電圧VIN1の論理状態と入力電圧VIN2の論理状態は逆である。
【０１１０】
図16は、入力電圧VIN1、入力電圧VIN2 、出力電圧AOUT、出力電圧BOUT、出力電圧VOUTのそれぞれの論理値を示している。尚、図16において『0』はL状態に対応し、『1』はH状態に対応する。
【０１１１】
図15の期間T1では、入力電圧VIN2がインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。また、入力電圧VIN1はトランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP1，P2，P3がオン、トランジスタN1，N2，N3がオフとなるため、出力電圧VOUTはH状態（論理値『1』）となる。
【０１１２】
図15の期間T2では、入力電圧VIN2がインバータ回路INV1の回路閾値およびインバータ回路INV2の回路閾値よりも高いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定する。このため、出力電圧AOUT，BOUTはL状態（論理値『0』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，P2，N1がオン、トランジスタP3，N2，N3がオフとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【０１１３】
図15の期間T3では、入力電圧VIN2がインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VIN2の論理状態がH状態（論理値『0』）であると判定し、インバータ回路INV2は入力電圧VIN2の論理状態がL状態（論理値『1』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，N1，N3がオン、トランジスタP2，P3，N2がオフとなるため、出力電圧VOUTは、前の状態であるH状態（論理値『1』）を保持する。
【０１１４】
図15の期間T4では、入力電圧VIN2がインバータ回路INV1，INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも高くなっている。この状態では、トランジスタP1，P2，P3がオフ、トランジスタN1，N2，N3がオンとなるため、出力電圧VOUTはL状態（論理値『0』）となる。
【０１１５】
図15の期間T5では、入力電圧VIN2がインバータ回路INV1，INV2の回路閾値よりも低いため、インバータ回路INV1，INV2は入力電圧VIN2の論理状態がL状態（論理値『0』）であると判定する。このため、出力電圧AOUT，BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP3，N2，N3がオン、トランジスタP1，P2，N1がオフとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【０１１６】
図15の期間T6では、入力電圧VIN2がインバータ回路INV1の回路閾値よりも高く、インバータ回路INV2の回路閾値よりも低いため、インバータ回路INV1は入力電圧VIN2の論理状態がH状態（論理値『1』）であると判定し、インバータ回路INV2は入力電圧VIN2の論理状態がL状態（論理値『1』）であると判定する。このため、出力電圧AOUTはL状態（論理値『0』）となり、出力電圧BOUTはH状態（論理値『1』）となる。入力電圧VIN1は、トランジスタP3，N1の回路閾値よりも低くなっている。この状態では、トランジスタP1，P3，N3がオン、トランジスタP2，N1，N2がオフとなるため、出力電圧VOUTは、前の状態であるL状態（論理値『0』）を保持する。
【０１１７】
図15の期間T1’における回路の状態は、期間T1における回路の状態と同様である。この状態では、トランジスタP1，P2，P3がオン、トランジスタN1，N2，N3がオフとなるため、出力電圧VOUT はH状態（論理値『1』）となる。期間T1’に続く期間の動作は期間T2の動作と同様である。上述した期間T1〜T6の動作を単位として、入力電圧VIN1，VIN2の変化に応じて同様の動作が繰り返される。
【０１１８】
図16に示すように、インバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの状態が異なる状態から、入力電圧VIN1とインバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの状態が同じ状態に変化したときにのみ、出力電圧VOUT が変化する。図16では、期間T3と期間T4の間、期間T6と期間T1’の間で出力電圧VOUTが変化している。出力電圧VOUTが変化する直前の期間では、インバータ回路INV1の出力電圧AOUTおよびインバータ回路INV2の出力電圧BOUTの論理状態は異なっており、出力電圧VOUTが変化した直後の期間では、入力電圧VIN1とインバータ回路INV1の出力電圧AOUTとインバータ回路INV2の出力電圧BOUTの論理状態は同一となっている。
【０１１９】
仮に前段回路にMeta-Stable状態が発生しても、トランジスタP3，N1、インバータ回路INV1、およびインバータ回路INV2の全てが入力電圧VIN1，VIN2の論理状態をH状態あるいはL状態と判定する以外の条件では、出力電圧VOUTが変化することはない。これは、第１の実施形態と同様に、前段回路にMeta-Stable状態が発生しても偽クロックが発生しないことを意味する。
【０１２０】
図17は、図15の期間T1〜T1’におけるトランジスタP1，P2，P3，N1，N2，N3の状態を示している。図17における状態1〜1’は、図15の期間T1〜T1’のそれぞれに対応している。
【０１２１】
図17に示すように、各トランジスタの状態が状態1から状態2に変化するとき、トランジスタN2，N3はOFFのままである。また、各トランジスタの状態が状態2から状態3に変化するとき、トランジスタP3，N2はOFFのままである。また、各トランジスタの状態が状態3から状態4に変化するとき、トランジスタP2，P3はOFFのままである。また、各トランジスタの状態が状態4から状態5に変化するとき、トランジスタP1，P2はOFFのままである。また、各トランジスタの状態が状態5から状態6に変化するとき、トランジスタP2，N1はOFFのままである。また、各トランジスタの状態が状態6から状態1’に変化するとき、トランジスタN1，N2はOFFのままである。上記のように各トランジスタの状態が変化する際、必ずいずれかのトランジスタはOFFとなっている。このため、本実施形態のスイッチ回路SWでは、6つのトランジスタを介して貫通電流が流れるパスが形成されることがない。
【０１２２】
上述したように、本実施形態によれば、シュミットトリガーインバータ回路と同様な機能を実現し、シュミットトリガーインバータ回路と比較して貫通電流を低減することができる。これにより、偽クロックの発生を低減することができる。更に、スイッチ回路SWの前段の論理回路をインバータ回路で構成することによって、回路構成が容易となる。
【０１２３】
本実施形態では、入力電圧VIN2は入力電圧VIN1よりも遅延時間ΔTDだけ遅れているとして説明したが、遅延時間ΔTD＝0でも良い。入力電圧VIN1を反転した入力電圧VIN2の位相が入力電圧VIN1の位相よりも進んでさえいなければ、遅延時間ΔTDを調整することでヒステリシス特性を形成でき、遅延時間ΔTDの範囲に応じてヒステリシス特性を調整できる。例えば、遅延時間ΔTDを小さくすれば反転クロック生成回路40のヒステリシス幅は狭くなり、遅延時間ΔTDを大きくすれば反転クロック生成回路40のヒステリシス幅は広くなる。
【０１２４】
また、図14に示した構成によれば、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。以下、出力電圧VOUTの変動による後段回路の誤動作を低減する効果について説明する。
【０１２５】
図18は、本実施形態の反転クロック生成回路40の構成を示している。図18は、図14に示した構成に対して、出力電圧VOUTの変動の原因となる寄生容量CL，CP1，CP2，CN1，CN2を加えて示している。
【０１２６】
図19〜図22は、図18に示す構成に関して、図15の期間T1〜T1’におけるトランジスタP1，P2，P3，N1，N2，N3の状態を示している。図19〜図22における状態1〜1’は、図15の期間T1〜T1’のそれぞれに対応している。
【０１２７】
状態1（図19(a)）ではトランジスタN1，N2，N3がオフ、トランジスタP1，P2，P3がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CP1，CP2が充電される。
【０１２８】
状態2（図19(b)）ではトランジスタP3，N2，N3がオフ、トランジスタP1，P2，N1がオンである。このとき、トランジスタN1を介して寄生容量CL、CN1が接続されるため、寄生容量CLに蓄積されている電荷が寄生容量CL，CN1間で分配されることによる出力電圧VOUTの変動が発生する。しかし、寄生容量CLを寄生容量CN1に対して十分大きくすることで出力電圧VOUTの変動を抑制できる。
【０１２９】
状態3（図20(a)）ではトランジスタP2，P3，N2がオフ、トランジスタP1，N1，N3がオンである。このとき、出力端子OUTに接続されているトランジスタP3，N2がオフであるため、出力電圧VOUTは電源電圧VDDを保っている。
【０１３０】
状態4（図20(b)）ではトランジスタP1，P2，P3がオフ、トランジスタN1，N2，N3がオンである。このとき、出力電圧VOUTはグランドGNDとなり、寄生容量CL，CN1が放電する。
【０１３１】
状態5（図21(a)）ではトランジスタP1，P2，N1がオフ、トランジスタP3，N2，N3がオンである。このとき、トランジスタP3を介して寄生容量CL，CP2が接続されるため、寄生容量CP2に蓄積されている電荷が寄生容量CL，CP2間で分配されることによる出力電圧VOUTの変動が発生する。しかし、寄生容量CLを寄生容量CP2に対して十分大きくすることで出力電圧VOUTの変動を抑制できる。
【０１３２】
状態6（図21(b)）ではトランジスタP2，N1，N2がオフ、トランジスタP1，P3，N3がオンである。このとき、出力端子OUTに接続されているトランジスタP2，N1がオフであるため、出力電圧VOUTはグランドGNDを保っている。
【０１３３】
状態1’ （図22）ではトランジスタN1，N2，N3がオフ、トランジスタP1，P2，P3がオンである。このとき、出力電圧VOUTは電源電圧VDDとなる。また、電源電圧VDDによって、寄生容量CL，CP1，CP2が充電される。
【０１３４】
上記のように、図14に示した構成によれば、寄生容量CLを寄生容量CP2、寄生容量CN1よりも十分大きくすることで、出力電圧VOUTの変動による後段回路の誤動作を低減することができる。
【０１３５】
次に、本実施形態に係る反転クロック生成回路を用いた回路について、誤動作を低減できる具体的な例を示して説明する。図23は、本実施形態に係る反転クロック生成回路を用いたラッチ回路の一例を示している。以下、本例の構成について説明する。図23に示すラッチ回路50は、前段回路から入力電圧VIN1、入力電圧VIN2として入力される2つのクロック（入力クロック）を、所定の周波数を有するクロックである入力電圧VCKのタイミングに応じてラッチ（保持）し、出力電圧VOを出力する。
【０１３６】
図23に示すように、ラッチ回路50は、入力端子D1，D2，CK，RST、出力端子Q、本実施形態に係る反転クロック生成回路51、スイッチSW10，SW11，SW 12，SW 13、および2入力のNAND回路52で構成されている。
【０１３７】
スイッチSW10の一端は入力端子D1に接続され、他端は反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）およびスイッチSW12の一端に接続されている。スイッチSW11の一端は入力端子D2に接続され、他端は反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）およびスイッチSW13の一端に接続されている。
【０１３８】
スイッチSW12の一端は反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）およびスイッチSW10の他端に接続され、他端はNAND回路52の出力端子および出力端子Qに接続されている。スイッチSW13の一端は反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）およびスイッチSW11の他端に接続され、他端は反転クロック生成回路51の出力端子およびNAND回路52の一方の入力端子に接続されている。
【０１３９】
スイッチSW10，SW11，SW12，SW13は、入力端子CKから入力される入力電圧VCKによって制御される。入力電圧VCKがH状態のときにはスイッチSW10，SW11のそれぞれがON状態になり、スイッチSW12，SW13のそれぞれがOFF状態になる。また、入力電圧VCKがL状態のときにはスイッチSW10，SW11のそれぞれがOFF状態になり、スイッチSW12，SW13のそれぞれがON状態になる。
【０１４０】
反転クロック生成回路51の一方の入力端子（図14の入力端子IN1に対応する）はスイッチSW10の他端およびスイッチSW12の一端に接続されている。反転クロック生成回路51の他方の入力端子（図14の入力端子IN2に対応する）はスイッチSW11の他端およびスイッチSW13の一端に接続され、反転クロック生成回路51の出力端子はNAND回路52の一方の入力端子およびスイッチSW13の一端に接続されている。
【０１４１】
NAND回路52の一方の入力端子は反転クロック生成回路51の出力端子およびスイッチSW13の他端に接続されている。NAND回路52の他方の入力端子は入力端子RSTに接続され、NAND回路52の出力端子は出力端子QおよびスイッチSW12の他端に接続されている。
【０１４２】
図24〜図29は、ラッチ回路50の入出力特性を示している。ここでは、上記と同様に、反転クロック生成回路51を構成するインバータ回路INV1の回路閾値を1.0[V]、インバータ回路INV2の回路閾値を2.0[V]とし、NAND回路の回路閾値を1.5[V]として説明する。
【０１４３】
ラッチ回路50は、入力電圧VCKがH状態からL状態に変化したタイミングの入力電圧V1，V2に基づいて、出力電圧VOを出力する。ラッチ回路50が信号をラッチ（保持／記憶）するタイミングでは、入力電圧V1，V2の電圧に応じて以下の複数の場合が考えられる。以下ではそれぞれの場合について説明する。以下では、入力端子RSTの入力電圧VRSTが常にH状態であるとする。
【０１４４】
入力電圧V1=入力電圧VIN1がL状態、入力電圧V2=入力電圧VIN2がH状態である場合、反転クロック生成回路51の出力電圧AOUT，BOUTはL状態である。この状態で入力電圧VCKがH状態からL状態に変化すると、反転クロック生成回路51のトランジスタP1，P2，P3がオンとなり、出力電圧VOUTがH状態、出力電圧VOがL状態（論理値『0』）となる。このときの反転クロック生成回路51の状態は図15の期間T1に対応する。
【０１４５】
入力電圧V1=入力電圧VIN1がH状態、入力電圧V2=入力電圧VIN2がL状態である場合、反転クロック生成回路51の出力電圧AOUT，BOUTはH状態である。この状態で入力電圧VCKがH状態からL状態に変化すると、反転クロック生成回路51のトランジスタN1，N2，N3がオンとなり、出力電圧VOUTがL状態、出力電圧VOがH状態（論理値『1』）となる。このときの反転クロック生成回路51の状態は図15の期間T4に対応する。
【０１４６】
図24は、入力電圧V1=入力電圧VIN1がH状態からL状態に変化し、入力電圧V2=入力電圧VIN2がL状態からH状態になる前（入力電圧V2=入力電圧VIN2が1.0[V]以下）に入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、出力電圧AOUT，BOUTがH状態なので、反転クロック生成回路51のトランジスタP1，P2，N1がオフ、トランジスタP3，N2，N3がオンとなり、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はH状態になる。
【０１４７】
図25は、入力電圧V1=入力電圧VIN1がL状態からH状態に変化し、入力電圧V2=入力電圧VIN2がH状態からL状態になる前（入力電圧V2=入力電圧VIN2が2.0[V]以上）に入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、出力電圧AOUT，BOUTがL状態なので、反転クロック生成回路51のトランジスタP3，Ｎ2，N3がオフ、トランジスタP1，P2，N1がオンとなり、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW12がON状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はL状態になる。
【０１４８】
図26は、入力電圧V1=入力電圧VIN1がL状態からH状態に変化する途中で回路閾値1.5[V]付近の電圧になり、入力電圧V2=入力電圧VIN2がH状態のときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V1=入力電圧VIN1がL状態から回路閾値1.5[V]と同じ電圧になるので、反転クロック生成回路51のトランジスタP3がオフ、トランジスタN1がオンとなる。しかし、入力電圧V2=入力電圧VIN2がH状態なので、出力電圧AOUT，BOUTはL状態であり、反転クロック生成回路51のトランジスタN2，N3がオフ、トランジスタP1，P2がオンであるため、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はL状態になる。この間、ラッチ回路50の出力電圧VOはL状態のままなので、入力電圧V1=入力電圧VIN1が回路閾値付近の電圧になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１４９】
図27は、入力電圧V1=入力電圧VIN1がH状態からL状態に変化する途中で回路閾値1.5[V]付近の電圧になり、入力電圧V2=入力電圧VIN2がL状態のときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V1=入力電圧VIN1がH状態から回路閾値1.5[V]と同じ電圧になるので、反転クロック生成回路51のトランジスタN1がオフ、トランジスタP3がオンとなる。しかし、入力電圧V2=入力電圧VIN2がL状態なので、出力電圧AOUT，BOUTはH状態であり、反転クロック生成回路51のトランジスタP1，P2がオフ、トランジスタN2，N3がオンであるため、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW12がオン状態となることで、スイッチSW12を介してNAND回路52の出力端子から反転クロック生成回路51の一方の入力端子へのフィードバックが形成され、入力電圧VIN1はH状態になる。この間、ラッチ回路50の出力電圧VOはH状態のままなので、入力電圧V1=入力電圧VIN1が回路閾値付近になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５０】
図28は、入力電圧V1=入力電圧VIN1がH状態で、入力電圧V2=入力電圧VIN2がH状態からL状態に変化する途中で回路閾値1.5[V]付近の電圧になったときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V2=入力電圧VIN2がH状態から回路閾値1.5[V]と同じ電圧になるので、出力電圧BOUTがL状態からH状態になり、反転クロック生成回路51のトランジスタP2がオフ、トランジスタN3がオンとなる。しかし、入力電圧V1=入力電圧VIN1がH状態、出力電圧AOUTがL状態なので、反転クロック生成回路51のトランジスタP3，N2がオフ、トランジスタP1，N1がオンとなるため、出力電圧VOUTは前の状態（H状態）を保持する。従って、出力電圧VOはL状態（論理値『0』）となる。このとき、スイッチSW13がオン状態となることで、スイッチSW13を介して反転クロック生成回路51の出力端子から反転クロック生成回路51の他方の入力端子へのフィードバックが形成され、入力電圧VIN2はH状態になる。この間、ラッチ回路50の出力電圧VOはL状態のままなので、入力電圧V2=入力電圧VIN2が回路閾値付近の電圧になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５１】
図29は、入力電圧V1=入力電圧VIN1がL状態で、入力電圧V2=入力電圧VIN2がL状態からH状態に変化する途中で回路閾値1.5[V]付近の電圧になったときに入力電圧VCKがH状態からL状態に変化した場合を示している。この場合には、入力電圧V2=入力電圧VIN2がL状態から回路閾値1.5[V]と同じ電圧になるので、出力電圧AOUTがH状態からL状態になり、反転クロック生成回路51のトランジスタN2がオフ、トランジスタP3がオンとなる。しかし、入力電圧V1=入力電圧VIN1がL状態、出力電圧BOUTがH状態なので、反転クロック生成回路51のトランジスタP2，N1がオフ、トランジスタP3，N3がオンであるため、出力電圧VOUTは前の状態（L状態）を保持する。従って、出力電圧VOはH状態（論理値『1』）となる。このとき、スイッチSW13がオン状態となることで、スイッチSW13を介して反転クロック生成回路51の出力端子から反転クロック生成回路51の他方の入力端子へのフィードバックが形成され、入力電圧VIN2はL状態になる。この間、ラッチ回路50の出力電圧VOはH状態のままなので、入力電圧V2=入力電圧VIN2が回路閾値付近になったタイミングでラッチ回路50が信号をラッチ（保持／記憶）しても、出力電圧VOがH状態かL状態か定まらず不安定な状態になることは無い。
【０１５２】
上記のように、図23に示したラッチ回路によれば、入力電圧が回路閾値付近の電圧になるタイミングで信号をラッチ（保持／記憶）したことによる出力信号の不安定状態を無くし、後段回路の誤動作を低減することができる。
【０１５３】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図30は、本実施形態による撮像装置の構成の一例を示している。図30で用いている各構成において、図12と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第２の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１５４】
図30に示す撮像装置60ではクロック生成部104および下位ラッチ部105が無くなり下位ラッチ部63が設けられている点が、図12に示す撮像装置1と異なる。列処理部61は、下位ラッチ部63を備える列AD変換部62を有する。以下では、列AD変換部62の構成の詳細について説明する。列AD変換部62は列ごとに設けられており、図30では6個の列AD変換部62が設けられている。各列の列AD変換部62は同一の構成となっている。列AD変換部62は、比較部108（比較回路）、下位ラッチ部63、カラムカウント部103で構成されている。図31は、列AD変換部62の詳細な構成を示している。
【０１５５】
比較部108は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampとを比較することによって、画素信号Pixelの大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【０１５６】
下位ラッチ部63は、比較部108の比較出力を受けて、この比較出力が反転するタイミングで、位相シフト部18から出力された、一定の位相差を有する多相クロック（CK0〜CK6，CK7-1）の論理状態（下位位相信号）をラッチ（保持／記憶）する。より詳細には、下位ラッチ部63は、比較部108からの比較出力により、位相シフト部18の出力であるクロックCK0〜CK7-1の所定のタイミングでの論理状態（下位位相信号）をラッチするラッチ回路D_0〜D_7を有する。下位ラッチ部63のラッチ回路D_7に入力されるクロックCK7-1は、カラムカウント部103がカウントを行うためのカウントクロックとして出力される。
【０１５７】
上記のラッチ回路D_0〜D_6は、ある回路閾値を有するNAND回路やインバータ回路等の論理回路で構成されている。ラッチ回路D_7は、図23のような第3の実施形態の反転クロック生成回路とNAND回路で構成されており、位相シフト部18から出力されるクロックCK7-1，CK7-2が入力される。クロックCK7-1が図23の入力電圧V1に対応し、クロックCK7-2が図23の入力電圧V2に対応する。カラムカウント部103は、位相シフト部18から出力され下位ラッチ部63を通して入力されるクロックCK7-1をカウントクロックとしてカウントを行うカウンタ回路31を有する。
【０１５８】
位相シフト部18は、パルス信号を遅延させる複数の遅延ユニットが互いに接続された遅延回路等で構成される。位相シフト部18を構成する遅延ユニットが8段接続されており、位相シフト部18が9相クロックCK0，CK1，CK2，CK3，CK4，CK5，CK6，CK7-1，CK7-2を出力する。尚、位相シフト部18を構成する遅延回路は、クロックCK7-1，CK7-2がそれぞれ図23の入力電圧V1，V2に対応した位相関係の信号であれば、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成されるRDL(=Ring Delay Line)回路や円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。
【０１５９】
本例の動作は、第２の実施形態で説明した動作と同様であるので説明を省略する。
【０１６０】
上述したように、列AD変換部62を構成する下位ラッチ部63の一部に、第３の実施形態に係る反転クロック生成回路を用いることにより、シュミットトリガーインバータ回路と同様な機能を実現し、シュミットトリガーインバータ回路と比較して貫通電流を低減することが可能となるので、誤カウントを抑圧した撮像装置を実現することが可能となる。
【０１６１】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１６２】
1，60，1001・・・撮像装置、2，1002・・・撮像部、5，1005・・・読出電流源部、6，1006・・・アナログ部、12，1012・・・垂直選択部、14，1014・・・水平選択部、15，61，1015・・・列処理部、16，62，1016・・・列AD変換部、17，1017・・・出力部、18，1018・・・位相シフト部、19，1019・・・ランプ部、20，1020・・・制御部、30・・・クロック生成回路、31・・・カウンタ回路、40，51・・・反転クロック生成回路、50・・・ラッチ回路、52・・・NAND回路、103，1103・・・カラムカウント部、104・・・クロック生成部、63，105，1105・・・下位ラッチ部、108，1108・・・比較部、INV1，INV2・・・インバータ回路、SW，SW1，SW2・・・スイッチ回路、P1，P2，P3，N1，N2，N3・・・トランジスタ
【特許請求の範囲】
【請求項１】
第１の入力クロックの状態に応じた出力クロックを生成するクロック生成回路であって、
回路閾値に応じた論理状態を有する電圧を前記第１の入力クロックとして出力する前段回路の前記回路閾値よりも低い第１の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第１の回路閾値に応じた第１の出力信号を出力する第１の論理回路と、
前記前段回路の前記回路閾値よりも高い第２の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第２の回路閾値に応じた第２の出力信号を出力する第２の論理回路と、
前記第１の出力信号および前記第２の出力信号が入力され、前記第１の出力信号および前記第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を前記出力クロックとして出力するスイッチ回路と、
を有することを特徴とするクロック生成回路。
【請求項２】
前記第１の論理回路および前記第２の論理回路はインバータ回路であることを特徴とする請求項１に係るクロック生成回路。
【請求項３】
前記スイッチ回路は、
第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、
第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子が前記第４の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、
第５の端子、第６の端子、および第３の制御端子を有し、前記出力端子が前記第５の端子に接続され、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、
第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、
を有することを特徴とする請求項１に係るクロック生成回路。
【請求項４】
前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、
前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、
前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、
前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなる
ことを特徴とする請求項３に係るクロック生成回路。
【請求項５】
前記スイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力されると共に、前記第１の入力クロックと逆位相で前記第１の入力クロックよりも所定の時間先行した第２の入力クロックが入力され、
前記スイッチ回路は、少なくとも前記第１の出力信号および前記第２の出力信号の論理状態が異なる状態から、前記第１の出力信号、前記第２の出力信号、および前記第２の入力クロックの論理状態が同じ状態に変化したときに、異なる論理状態に対応した前記第１の電圧および前記第２の電圧のうち前記第２の入力クロックと逆論理の電圧を前記出力クロックとして出力する
ことを特徴とする請求項１に係るクロック生成回路。
【請求項６】
前記スイッチ回路は、第１のスイッチ回路および第２のスイッチ回路を有し、
前記第１のスイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力され、
前記第２のスイッチ回路には、前記第２の入力信号が入力され、
前記第２のスイッチ回路の閾値は、前記第１の回路閾値よりも高く、前記第２の回路閾値よりも低い
ことを特徴とする請求項５に係るクロック生成回路。
【請求項７】
前記第１のスイッチ回路は、
第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、
第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、
第５の端子、第６の端子、および第３の制御端子を有し、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、
第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、
を有し、
前記第２のスイッチ回路は
第９の端子、第１０の端子、および第５の制御端子を有し、前記第９の端子が前記第４の端子に接続され、前記第１０の端子が前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子に接続され、前記第５の制御端子に前記第２の入力信号が入力される第５のトランジスタと、
第１１の端子、第１２の端子、および第６の制御端子を有し、前記第１１の端子が前記出力端子に接続され、前記第１２の端子が前記第５の端子に接続され、前記第６の制御端子に前記第２の入力信号が入力される第６のトランジスタと、
を有することを特徴とする請求項６に係るクロック生成回路。
【請求項８】
前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、
前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、
前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、
前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなり、
前記第２の入力クロックがHigh状態である場合、前記第５のトランジスタはオフとなり、前記第６のトランジスタはオンとなり、
前記第２の入力クロックがLow状態である場合、前記第５のトランジスタはオンとなり、前記第６のトランジスタはオフとなる
ことを特徴とする請求項７に係るクロック生成回路。
【請求項９】
光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、
前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、
を有し、
前記AD変換部は、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、
AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、
互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、
前記遅延回路から出力される前記下位位相信号を構成する1つの前記出力信号が前記第１の入力クロックとして入力される、請求項１に係るクロック生成回路と、
前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、
を有することを特徴とする撮像装置。
【請求項１０】
光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、
前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、
を有し、
前記AD変換部は、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、
AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、
互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、
前記遅延回路から出力される前記下位位相信号を構成する2つの前記出力信号が前記第1の入力クロックおよび前記第2の入力クロックとして入力される、請求項５に係るクロック生成回路と、
前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、
を有することを特徴とする撮像装置。
【請求項１】
第１の入力クロックの状態に応じた出力クロックを生成するクロック生成回路であって、
回路閾値に応じた論理状態を有する電圧を前記第１の入力クロックとして出力する前段回路の前記回路閾値よりも低い第１の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第１の回路閾値に応じた第１の出力信号を出力する第１の論理回路と、
前記前段回路の前記回路閾値よりも高い第２の回路閾値を有し、前記前段回路から出力された前記第１の入力クロックが入力され、前記第１の入力クロックの論理状態および前記第２の回路閾値に応じた第２の出力信号を出力する第２の論理回路と、
前記第１の出力信号および前記第２の出力信号が入力され、前記第１の出力信号および前記第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を前記出力クロックとして出力するスイッチ回路と、
を有することを特徴とするクロック生成回路。
【請求項２】
前記第１の論理回路および前記第２の論理回路はインバータ回路であることを特徴とする請求項１に係るクロック生成回路。
【請求項３】
前記スイッチ回路は、
第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、
第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子が前記第４の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、
第５の端子、第６の端子、および第３の制御端子を有し、前記出力端子が前記第５の端子に接続され、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、
第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、
を有することを特徴とする請求項１に係るクロック生成回路。
【請求項４】
前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、
前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、
前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、
前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなる
ことを特徴とする請求項３に係るクロック生成回路。
【請求項５】
前記スイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力されると共に、前記第１の入力クロックと逆位相で前記第１の入力クロックよりも所定の時間先行した第２の入力クロックが入力され、
前記スイッチ回路は、少なくとも前記第１の出力信号および前記第２の出力信号の論理状態が異なる状態から、前記第１の出力信号、前記第２の出力信号、および前記第２の入力クロックの論理状態が同じ状態に変化したときに、異なる論理状態に対応した前記第１の電圧および前記第２の電圧のうち前記第２の入力クロックと逆論理の電圧を前記出力クロックとして出力する
ことを特徴とする請求項１に係るクロック生成回路。
【請求項６】
前記スイッチ回路は、第１のスイッチ回路および第２のスイッチ回路を有し、
前記第１のスイッチ回路には、前記第１の出力信号および前記第２の出力信号が入力され、
前記第２のスイッチ回路には、前記第２の入力信号が入力され、
前記第２のスイッチ回路の閾値は、前記第１の回路閾値よりも高く、前記第２の回路閾値よりも低い
ことを特徴とする請求項５に係るクロック生成回路。
【請求項７】
前記第１のスイッチ回路は、
第１の端子、第２の端子、および第１の制御端子を有し、異なる論理状態に対応した第３の電圧および第４の電圧のうち前記第３の電圧が前記第１の端子に接続され、前記第１の出力信号が前記第１の制御端子に接続される第１のトランジスタと、
第３の端子、第４の端子、および第２の制御端子を有し、前記第２の端子が前記第３の端子に接続され、前記第２の出力信号が前記第２の制御端子に接続される第２のトランジスタと、
第５の端子、第６の端子、および第３の制御端子を有し、前記第１の出力信号が前記第３の制御端子に接続される第３のトランジスタと、
第７の端子、第８の端子、および第４の制御端子を有し、前記第６の端子が前記第７の端子に接続され、前記第４の電圧が前記第８の端子に接続され、前記第２の出力信号が前記第４の制御端子に接続される第４のトランジスタと、
を有し、
前記第２のスイッチ回路は
第９の端子、第１０の端子、および第５の制御端子を有し、前記第９の端子が前記第４の端子に接続され、前記第１０の端子が前記第３の電圧および前記第４の電圧のいずれか一方を出力する出力端子に接続され、前記第５の制御端子に前記第２の入力信号が入力される第５のトランジスタと、
第１１の端子、第１２の端子、および第６の制御端子を有し、前記第１１の端子が前記出力端子に接続され、前記第１２の端子が前記第５の端子に接続され、前記第６の制御端子に前記第２の入力信号が入力される第６のトランジスタと、
を有することを特徴とする請求項６に係るクロック生成回路。
【請求項８】
前記第１の出力信号がHigh状態である場合、前記第１のトランジスタはオフとなり、前記第３のトランジスタはオンとなり、
前記第１の出力信号がLow状態である場合、前記第１のトランジスタはオンとなり、前記第３のトランジスタはオフとなり、
前記第２の出力信号がHigh状態である場合、前記第２のトランジスタはオフとなり、前記第４のトランジスタはオンとなり、
前記第２の出力信号がLow状態である場合、前記第２のトランジスタはオンとなり、前記第４のトランジスタはオフとなり、
前記第２の入力クロックがHigh状態である場合、前記第５のトランジスタはオフとなり、前記第６のトランジスタはオンとなり、
前記第２の入力クロックがLow状態である場合、前記第５のトランジスタはオンとなり、前記第６のトランジスタはオフとなる
ことを特徴とする請求項７に係るクロック生成回路。
【請求項９】
光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、
前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、
を有し、
前記AD変換部は、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、
AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、
互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、
前記遅延回路から出力される前記下位位相信号を構成する1つの前記出力信号が前記第１の入力クロックとして入力される、請求項１に係るクロック生成回路と、
前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、
を有することを特徴とする撮像装置。
【請求項１０】
光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、
前記第１の画素信号に対応した第１のデジタル値と、前記第２の画素信号に対応した第２のデジタル値とを出力するAD変換部と、
を有し、
前記AD変換部は、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成回路と、
AD変換の対象となる、前記画素の出力である画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較回路と、
互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ回路と、
前記遅延回路から出力される前記下位位相信号を構成する2つの前記出力信号が前記第1の入力クロックおよび前記第2の入力クロックとして入力される、請求項５に係るクロック生成回路と、
前記クロック生成回路から出力される前記出力クロックをカウントクロックとしてカウントを行うカウンタ回路と、
を有することを特徴とする撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１２−２３１４５８（Ｐ２０１２−２３１４５８Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−８６４２４（Ｐ２０１２−８６４２４）
【出願日】平成２４年４月５日（２０１２．４．５）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年４月５日（２０１２．４．５）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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