【課題】差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供する。
【解決手段】ラッチト・コンパレータ（１）は、ドレイン・ソース間が、第１の電流経路上の第１のＭＯＳトランジスタ（Ｑ１）と第３のＭＯＳトランジスタ（Ｑ３）との間の第１のノード（Ｎ１）と、第２の電流経路上の第２のＭＯＳトランジスタ（Ｑ２）と第５のＭＯＳトランジスタ（Ｑ４）との間の第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタ（ＱＮ３）と、ドレイン・ソース間が第１のノード（Ｎ１）と第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタ（ＱＮ４）と、の少なくとも一方をさらに備えている。 （もっと読む）

【課題】回路構成の簡素化を図るとともに、遅延回路の遅延時間のばらつき等に起因して生じる問題点を解消し、コンパレータの動作を保証する２逓倍器を備えた半導体装置を提供する。
【解決手段】入力クロック信号ＣＬＫを可変遅延器１６で遅延させた遅延クロック信号ＣＬＫＤと、前記入力クロック信号の位相を位相比較器１８で比較することで前記入力クロック信号ＣＬＫの周波数を２逓倍した２逓倍クロック信号ＣＬＫＸ２を生成する２逓倍器２０と、前記２逓倍器２０からの２逓倍クロック信号ＣＬＫＸ２が第１の論理レベルのとき入力信号の大小の比較動作を行い、前記２逓倍クロック信号ＣＬＫＸ２が第２の論理レベルのとき、比較動作を停止するコンパレータ１０と、前記コンパレータ１０の出力をモニタし、前記コンパレータ１０が比較結果を出力したことを検出した時点でトリガ信号ＤＬＣＬＫを生成する第１の回路１２、１４を備える。 （もっと読む）

【課題】 閾値のずれを補正できるコンパレータシステムを提供する
【解決手段】 コンパレータは、一対のキャパシタを介して入力端子から入力信号を受ける一対の入力ノードと、入力信号の電圧差を示す出力信号を出力する出力ノードとを有する。第１制御回路は、コンパレータの閾値を補正する補正期間に、所定量の負荷が出力ノードに接続された状態で、出力信号の論理が反転するまで一対の入力ノードに設定するコモン電圧を変更し、出力信号の論理が反転するときのコモン電圧の値を求め、求めたコモン電圧を補正期間後の通常動作期間に使用する。第２制御回路は、出力ノードに接続される負荷の量を設定する。第３制御回路は、補正期間に、所定量の負荷が出力ノードに接続されているときのコンパレータの標準の閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を入力端子にそれぞれ供給する。 （もっと読む）

【課題】安定なヒステリシス特性を有するシュミットトリガ回路を提供する。
【解決手段】実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、出力信号Ｚの反転信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する低閾値論理回路２と、を備える。 （もっと読む）

【課題】新規な出力論理を有するコンパレータを提供する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮを基準電圧Ｖ_ＲＥＦと比較する。差動増幅回路１０は、その制御端子に基準電圧Ｖ_ＲＥＦが印加された第１入力トランジスタＭｉ１と、その制御端子に入力電圧Ｖ_ＩＮが印加された第２入力トランジスタＭｉ２を含む。出力段２０は、差動増幅回路１０の出力信号Ｖ_ｘを受け、それに応じた信号を比較結果を示す出力信号Ｓ_ＯＵＴとして出力する。フィードバック回路３０は、出力段２０の出力信号Ｓ_ＯＵＴを受け、出力信号Ｓ_ＯＵＴが第１レベルから第２レベルに遷移すると、出力信号Ｓ_ＯＵＴが第２レベルに戻るように、差動増幅回路１０または出力段２０にフィードバックする。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。
【解決手段】ルックアップテーブル回路１は、入力信号に基づいて複数の抵抗変化型素子の中から一つの抵抗変化型素子を選択する抵抗変化回路２と、抵抗変化回路２の最大抵抗値と最小抵抗値との間の抵抗値を有する参照回路４と、抵抗変化回路２の他端にソースが接続された第１のｎチャネルＭＯＳＦＥＴ６と、参照回路の他端にソースが接続された第２のｎチャネルＭＯＳＦＥＴ８と、第１のｎチャネルＭＯＳＦＥＴ６のドレインを通して抵抗変化回路２に電流を供給する第１の電流供給回路１０と、第２のｎチャネルＭＯＳＦＥＴ８のドレインを通して参照回路４に電流を供給する第２の電流供給回路１２と、第１のｎチャネルＭＯＳＦＥＴ６のドレイン電位と第２のｎチャネルＭＯＳＦＥＴ８のドレイン電位を比較する比較器１４と、を備える。 （もっと読む）

【課題】ノイズの伝搬をより抑制することが可能なシュミット回路を提供する。
【解決手段】シュミット回路１００は、入力信号が入力され、しきい値電圧を可変可能な入力論理回路と、前記入力論理回路の出力信号が入力され、第１のしきい値電圧を有する第１の論理回路Ｃ１と、前記入力論理回路の出力信号が入力され、前記第１のしきい値電圧より小さい電圧である第２のしきい値電圧を有する第２の論理回路Ｃ２と、前記第１の論理回路Ｃ１の出力信号及び前記第２の論理回路Ｃ２の出力信号に応じて、前記入力論理回路のしきい値電圧を調整する可変抵抗回路Ｒ１、Ｒ２と、前記入力信号の電位が前記第１のしきい値電圧と前記第２のしきい値電圧との間の場合はフローティングされたフローティング電位を出力し、前記入力信号の電位が前記第１のしきい値電圧以上若しくは前記第２のしきい値電圧以下の場合は固定電位を出力する第３の論理回路Ｃ３と、を備える。 （もっと読む）

【課題】コンパレータの遅延時間分散を低減する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦを比較する。入力段１０は、差動増幅器を含む。遅延回路２０は、入力段１０の出力信号Ｓ１を調節可能に遅延させる。遅延補償回路３０は、入力段１０におけるオーバードライブ電圧Ｖ_ＯＤに応じて、遅延回路２０の遅延量を制御する。遅延補償回路３０は、差動増幅器の出力電圧をオーバードライブ電圧Ｖ_ＯＤを示す信号として利用し、遅延回路２０の遅延量τを制御する。 （もっと読む）

【課題】コンパレータのオフセット補正装置において、ノイズの影響などに起因して、入力しようとしている電圧と実際入力されている電圧との間に差異がある場合にも、正常に閾値オフセット量を補正する。
【解決手段】コンパレータ２０１のオフセット補正に際しては、開放スイッチ２０５を開き、短絡スイッチ２０４を閉じる。この状態において、制御部２０３はコンパレータ２０１に対して、２つの入力端子に入力される同一値のリファレンス電圧同士を比較する動作を複数回繰り返させる。フィルタ２０２は前記複数回の比較結果を平滑化した頻度信号を出力する。前記制御部２０３は、前記フィルタ２０２からの頻度信号に基づいて、コンパレータ２０１での複数回の比較結果のハイレベルとローレベルとの比率が５０％になるように、閾値制御信号をコンパレータ２０１に出力する。 （もっと読む）

【課題】レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路等を提供すること。
【解決手段】比較される入力電圧が印加される入力端子IN1,2と、入力端子から供給された電圧を電流に変換する電圧電流変換部A,Bと、電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータA,Bと、クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、バッファ回路の信号を外部に出力する１つ以上の出力端子Out1と、電圧変換部を動作させる一対の第一のスイッチM７，８と、クロスカップルインバータを動作させるための一対の第二のスイッチM１１，１２と、第一のスイッチのオンタイミングと異なるタイミングで第二のスイッチをオフにする遅延回路と、を有することを特徴とするコンパレータ回路を提供する。 （もっと読む）

【課題】低消費電力動作を実現しつつ信号処理に向けた論理判定時間を格段に削減することができる。
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第１のインバータ回路と、電流源のバイアス電流を検出し、第１のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。 （もっと読む）

【課題】消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路の提供を図る。
【解決手段】複数のトランジスタＭ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２を有する電圧比較回路であって、該複数のトランジスタの少なくとも１つの第１トランジスタＭ１（Ｍ２）は、制御端子と、該制御端子に供給される信号の電圧Ｖi+（Ｖi-）により接続が制御される第１および第２端子と、第１スイッチＳ２ｐ（Ｓ２ｍ）を介して所定の電位線ＰＬ２に接続されると共に、第１容量Ｃ１（Ｃ２）の一端が接続されたボディと、を有するように構成する。 （もっと読む）

【課題】差動ペアトランジスタを用いない比較器を備えた遅延発生装置およびこの遅延発生装置を備えた半導体試験装置を提供することを目的とする。
【解決手段】入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部１１１と比較基準電圧を生成するためのＤＡコンバータ１１０と遅延部から出力される出力電圧と比較基準電圧とを比較する比較器１とを備える遅延発生装置であって、比較器１は、比較基準電圧Ｖｔｈに基づく閾値と出力電圧とを比較して反転するインバータ回路２Ａと、インバータ回路２Ａの正側電位Ｖｄ１を設定する第１の電圧源５と、インバータ回路２Ａの負側電位Ｖｓ１を設定する第２の電圧源６と、を備えている。 （もっと読む）

比較器における正帰還を減衰するための方法および回路は、一実施形態では、第１の入力信号（１０４）を第２の入力信号（１０６）と比較し、比較に基づいて出力（１０８）を供給するように構成された増幅器（１０２）と、増幅器（１０２）の出力に動作可能に接続された第１の入力（１１２）を有する非線形機能（１１０）と、非線形機能（１１８）の出力（１２０）および非線形機能（１１０）の第２の入力（１１４）に動作可能に接続された帰還ループ（１２２）とを含み、帰還ループ（１２２）は、非線形機能（１１０）の第２の入力（１１４）への帰還信号（１２０）を減衰するように構成された帰還制限回路（１２６）を含む。 （もっと読む）

【課題】電源ノイズ耐性の優れ、かつ低消費電流でかつ多段接続が可能な増幅回路を実現する。
【解決手段】第１の電位変換用トランジスタ対（ＭＮ１，ＭＮ２）および第２のプリチャージトランジスタ対（ＭＰ３，ＭＰ４）を用いて電流／電圧変換用の容量素子（ＣＬ１，ＣＬ２）の対向電圧をそれぞれ第１の電源（ＶＤＤ）レベルおよび第２の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。この容量素子への電流供給停止後、第１のトランジスタ対（ＭＮ１，ＭＮ２）をオン状態、第２のトランジスタ対（ＭＰ３，ＭＰ４）をオフ状態に設定し、出力ノード（２ａ，２ｂ）の電圧のレベルシフトをして、出力信号（ＶＯＮ，ＶＯＰ）を生成する。 （もっと読む）

【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）

【課題】 差動対に入力信号とオフセット電圧を入力し、この差動対に接続される負荷ＭＯＳトランジスタのゲートとドレインをたすき掛け接続する構成のヒステリシスコンパレータは、ＭＯＳトランジスタのサイズを調整することにより任意のヒステリシス幅を得ることができるが、ヒステリシス幅の１／２のオフセット電圧を与えなければならず、かつヒステリシス幅が半導体プロセスのばらつきによって変動してしまうという課題を解決する。
【解決手段】 差入力信号Ｖｉｎと閾値Ｖｔｈが入力される差動対３０と負荷部３１で構成され、ヒステリシス特性を有する第１のコンパレータ部と、負荷部３２と差動対３０で構成され、ヒステリシス特性を有さない第２のコンパレータ部の動作を、ヒステリシスコンパレータの出力Ｖｏｕｔによって切り替えるようにした。第２のコンパレータ部が動作するときは、出力Ｖｏｕｔが遷移する電圧は閾値Ｖｔｈのみで決まるので、半導体プロセスの影響を受けない。 （もっと読む）

【課題】消費電流を増加することなく高速化することが可能な電圧比較器の提供。
【解決手段】この発明は、差動増幅回路１１、微分回路１２、および出力増幅回路１３を備えている。差動増幅回路１１は、差動入力された信号を差動増幅して出力する。微分回路１２は、差動増幅回路１１の出力を微分し、この微分出力を出力増幅回路１３の定電流トランジスタＭ７のバイアス電圧に加算する。 （もっと読む）

【課題】短い判定時間を実現して高速化を図り、また高感度化も同時に実現する。
【解決手段】ノードＮ１，Ｎ２の間に２個のインバータを逆並列接続した正帰還部１と、正帰還部１への電源供給を行う電源用トランジスタＭＰ３，ＭＮ３と、ノードＮ１，Ｎ２を正電源端子ＶＤＤに個々に接続するリセット用トランジスタＭＰ４，ＭＰ５と、入力電圧に比例して内部抵抗を減少させる入力用トランジスタＭＮ６，ＭＮ７と、入力用トランジスタＭＮ６，ＭＮ７をノードＮ１，Ｎ２と接地ＧＮＤとの間に個々に接続する判定用トランジスタＭＮ４，ＭＮ５と、ノードＮ１，Ｎ２に入力側がそれぞれ接続されたインバータＩＮＶ１，ＩＮＶ２とを備える。 （もっと読む）