コンパレータ回路
【課題】低消費電力動作を実現しつつ信号処理に向けた論理判定時間を格段に削減することができる。
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、電流源のバイアス電流を検出し、第1のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、電流源のバイアス電流を検出し、第1のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路技術の基本要素回路であるコンパレータ回路に関し、特に、コンパレータ回路の低電力化を実現する回路技術に関する。
【背景技術】
【0002】
現在、我々の周りの様々な電子機器は半導体集積回路により構成されている。これまで、半導体集積回路の低消費電力化は、デバイス素子の微細化と電源電圧の低減により実現されてきた。しかし、デバイスの微細化は限界が近いと予測されており、更なる低電力化を実現するためには、回路技術を駆使した低消費電力設計技術が不可欠である。
【0003】
コンパレータ回路は、電子回路において最も基本的な要素回路のうちの一つである。コンパレータ回路の回路シンボル図を図1に示す。コンパレータ回路は、入力電圧端子T1と、参照電圧端子T2と、出力電圧端子T3とを有し、入力電圧VINを参照電圧VREFと比較し、それに応じた論理値を出力する。すなわち、入力電圧VINが参照電圧VREFより大きいか、又は小さいかに応じて、“0”もしくは“1”の論理値を出力する。応用例として、アナログ信号をディジタル信号へと変換するAD変換器がある。AD変換器の多くは、コンパレータ回路の性能が性能を左右する。このほかに、DA変換器、発振器、電圧検出器、ゼロクロス検出器、ピーク電圧検出器、全波整流器等の様々な応用回路に用いられる。コンパレータ回路は、多くのアナログ・ディジタルミックストシグナルLSI技術に多く用いられており、この低消費電力化が強く望まれる基本要素回路である。
【0004】
図2は第1の従来例に係る2ステージコンパレータ回路の構成を示す回路図である。このコンパレータ回路は、
(a)電流IREFを有するバイアス電流源11A及びpチャンネルMOSFET(以下、pチャンネルMOSFETをpMOSFETという。)Q11からなるゲートバイアス電圧生成回路11と、
(b)3個のpMOSFETQ21〜Q23及び2個のnチャンネルMOSFET(以下、nチャンネルMOSFETをnMOSFETという。)Q24〜Q25からなる差動増幅器12と、
(c)pMOSFETQ31及びnMOSFETQ32からなるソース接地増幅器13とを備えて構成される。
【0005】
差動増幅器により、2つの入力信号、すなわち入力電圧VINと参照電圧VREFを比較する。入力電圧VINが参照電圧VREFよりも低いとき、テール電流ITAILはすべて入力電圧VIN側のMOSFETQ23を流れるため、差動増幅器12の出力電圧VOはハイレベルを示す。逆に、入力電圧VINが参照電圧VREFよりも高いとき、MOSFETQ21に流れるテール電流ITAILはすべて参照電圧VREF側のMOSFETQ22,Q24を流れるため、差動増幅器12の出力電圧VOはローレベルを示す。差動増幅器の出力電圧のハイレベルは、ITAILを流すMOSFETQ21のドレイン電圧が有限の電圧値を持つため、接地電位から電源電圧VDDまでフルスイングしない。また、差動増幅器12単体の電圧利得(ゲイン)では不十分であることが多いため、後段のソース接地増幅器13を利用する。これにより、出力電圧VOUTは急峻にフルスイングする特性を示す。よって、図2の2ステージコンパレータ回路においては、入力電圧VINが参照電圧VREFよりも低いとき出力電圧VOUTはハイレベルを示し、また、入力電圧VINが参照電圧VREFよりも高いとき出力電圧VOUTはローレベルを示す。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−311063号公報。
【特許文献2】特開2003−008369号公報。
【非特許文献】
【0007】
【非特許文献1】鬼頭豊明ほか,「MOSFETのキャリア移動度温度特性を利用した基準電流源回路」,2009年電子情報通信学会総合大会講演集,A−1−40,p.40,2009年3月。
【非特許文献2】ナノパワーソリューション株式会社,「ナノパワーCMOSコンパレータ回路,NPS1101」,製品情報,[2010年2月15日検索],インターネット<URL:http://www.npsi.jp/j/product/nps1101.pdf>
【非特許文献3】ナノパワーソリューション株式会社,「ナノパワーCMOSコンパレータ回路,NPS1102」,製品情報,[2010年2月15日検索],インターネット<URL:http://www.npsi.jp/j/product/nps1102.pdf>
【発明の概要】
【発明が解決しようとする課題】
【0008】
コンパレータ回路を超低電力で動作させることを考える。図2の2ステージコンパレータ回路を例にとり考察すると、コンパレータ回路を流れる電流は、バイアス電流源11Aのバイアス電流IREFによって決定される。すなわち、バイアス電流源11Aのバイアス電流IREFを数ナノアンペアオーダーの超低電流に設定してやれば、コンパレータ回路の超低電力化を実現できる(数ナノアンペアオーダーの微小電流生成には、例えば非特許文献1で利用した電流源回路が利用できる)。しかし、バイアス電流IREFをナノアンペアオーダーの微小電流に設計すると動作スピードが格段に遅くなる問題点がある。すなわち、コンパレータ回路は差動増幅器をベースにした回路構成が用いられるので、差動増幅器のテール電流を低電流で設計することで低消費電力化を実現することができる。しかし、テール電流を微小電流に設計するとコンパレータ回路の論理判定に要する時間が長くなり、信号処理が困難になる問題があった。このことを以下に説明する。
【0009】
図3は図2の2ステージコンパレータ回路において寄生容量CL1,CL2を考慮したときの回路図である。図3において、CL1は差動増幅器12の出力端子の寄生容量であり、CL2はソース接地増幅器13の出力端子の寄生容量(負荷容量を含む)である。すなわちコンパレータ回路の各段の出力端子(差動増幅器12の出力端子とソース接地増幅器13の出力端子)にはこれらの容量CL1、CL2が存在し、これを考慮する必要がある。テール電流ITAIL=IREFは、これらの容量を充放電することで論理出力を決定する。このため、バイアス電流を微小電流に設定すると、これらの容量を充放電するスピード、すなわちCL1/IREF、CL2/IREFが極端に大きくなり、数百マイクロ秒オーダー以上の時間を要することになる。バイアス電圧値IREFをナノアンペアオーダーに設定することは、超低電力動作を実現できる一方で、論理判定時間が長くなる問題点があった。
【0010】
上述したように、テール電流ITAILを数ナノアンペアオーダーに設定することで、コンパレータ回路の消費する電流量を大きく削減することができる。しかし一方で、論理反転時間が極端に長くなってしまう問題点がある。この問題点を解決するための手法として、適応バイアス電流制御手法がある。この手法の考え方、また動作原理図を以下に説明する。
【0011】
図4は図2の2ステージコンパレータ回路において適応バイアス電流による高速化手法を用いた適応制御型コンパレータ回路の構成を示す回路図である。「適応バイアス電流制御」とは、論理判定を行わない期間は微小電流動作させ、論理判定を行う期間のみテール電流を増やして動作スピードを改善する手法である。図4において、当該適応制御型コンパレータ回路は、従来のコンパレータ回路に加えて適応バイアス電流生成回路14を備えて構成される。
【0012】
適応バイアス電流生成回路14は論理判定を行うかどうかを判定する回路である。適応バイアス電流生成回路14は、従来のコンパレータ回路10と同様に入力電圧VINと参照電圧VREFをモニタする。入力電圧VINと参照電圧VREFの値が大きく異なる場合、すなわち、従来のコンパレータ回路10本体が論理判定を行わない場合、適応バイアス電流生成回路14は動作せず、適応バイアス電流IADPを生成しない。このため、コンパレータ回路10はテール電流IREFのままで動作する。一方、入力電圧VINと参照電圧VREFの値が近くなると、すなわちコンパレータ回路10本体が論理判定を行う場合、適応バイアス電流生成回路14が動作し、適応バイアス電流IADPを生成する。この適応バイアス電流IADPは参照電流IREFと加算され、テール電流ITAILはIREF+IADPとなる。これにより、論理判定時における電流量が適応バイアス電流IADPだけ増大し、論理判定に要する時間の削減を行うことができる。通常、適応バイアス電流IADPは数十から数百マイクロアンペアオーダーで設計できるため、この期間のテール電流ITAILのオーダーは大電流となる。論理判定時における動作スピードは次式で表される。
【0013】
[数1]
CL1/(IREF+IADP)≒CL1/IADP
[数2]
CL2/(IREF+IADP)≒CL2/IADP
【0014】
従って、寄生容量の充放電に要する電流量はバイアス電流値IREFから適応バイアス電流IADP(≫IREF)となり、動作スピードの大幅な改善を実現することができる。
【0015】
以上、適応バイアス電流制御手法をまとめると次のようになる。適応バイアス電流制御手法とは、コンパレータ回路が待機時の論理判定動作を行わない場合にはバイアス電流IREFで動作させて超低電力動作を実現し、また論理判定動作を行う場合には適応バイアス電流IADPで動作させて素早く論理判定を終了する手法ということができる。
【0016】
図5はナノパワーソリューション株式会社(以下、NPS社という。)により提案された適応バイアス電流制御手法を用いた、第2の従来例に係るコンパレータ回路の構成を示す回路図である(例えば、非特許文献2及び3参照。)。適応バイアス電流生成回路14は、
(1)pMOSFETQ41〜Q43と、nMOSFETQ44,Q45とを備えて構成された差動増幅器14aと、
(2)pMOSFETQ46〜Q48と、nMOSFETQ49,Q50とを備えて構成された差動増幅器14bと
を備えて構成される。これらの差動増幅器14a,14bは、コンパレータ回路10本体と同様に入力電圧VINと参照電圧VREFをモニタする。このとき、2つの差動増幅器14a,14bはそれぞれ極性を入れ替えて入力電圧VINと参照電圧VREFをモニタする。なお、MOSFETQ51,Q52からなる回路15は公知のプッシュプル型バイアス制御回路であって、差動増幅器12の動作電流(具体的には、MOSFETQ24の電流)を検出してそれに応じてソース接地増幅器13のMOSFETQ31のバイアス電圧を制御する。
【0017】
次いで、図6を参照して、図5のコンパレータ回路の動作について以下に説明する。図6(a)と図6(b)は図5のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって2つの差動増幅器の出力電圧曲線が交差することを示す入力電圧VINと出力電圧VOUTとの関係を示す図である。図6(a)は、2つの差動増幅器が同じ特性を示す場合の特性曲線である。参照電圧VREF近傍で2つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。図6(b)は,2つの差動増幅器の特性をそれぞれ変化させた場合の特性曲線である。参照電圧VREF近傍で2つの曲線とも有限の電圧値を持つ領域が存在し、この領域が図6(a)よりもさらに大きくなっていることを示すグラフである。
【0018】
すなわち、図6(a)は上記の差動増幅器14a,14bの出力特性を示しており、入力電圧VINが参照電圧VREFよりも低いとき2つの差動増幅器14a,14bの出力電圧はそれぞれローレベルとハイレベルとなる。入力電圧VINが参照電圧VREFよりも高くなる際に、2つの差動増幅器14a,14bの出力電圧はそれぞれローレベルからハイレベルへ、ハイレベルからローレベルへ遷移する。このとき、2つの差動増幅器14a,14bの出力電圧はVIN=VREF近傍の遷移期間中に高い電圧を有する期間が存在する。図5の適応制御型コンパレータ回路では、2つの差動増幅器14a,14bの各出力電圧を2つの直列接続したMOSFETQ12,Q13でモニタし、適応バイアス電流IADPを生成する。
【0019】
さらに、NPS社の適応制御型コンパレータ回路では、差動増幅器14a,14bの各出力電圧の遷移タイミングをそれぞれ変更することでより、より大きな出力電流を生成する機構を組み込んでいる。すなわち、2つの差動増幅器14a,14bに意図的にオフセット電圧を生成することで適応バイアス電流IADPを制御することができる。このオフセット電圧は、各差動増幅器14a,14bを構成する入力MOSFETペア(Q42−Q43,Q47−Q48)やカレントミラー回路(Q44−Q45,Q49−Q50)のMOSFETサイズに差を持たせることで生成する。これにより、適応バイアス電流生成回路14で用いられる差動増幅器14a,14bの論理反転ポイントをずらすことができる。この様子を図6(b)に示す。ローレベルからハイレベルへ遷移する差増増幅器14aをより低い電圧で遷移させ、またハイレベルからローレベルへ遷移する差動増幅器14bをより高い電圧で遷移させる。これにより、適応バイアス電流を生成するMOSFETは、より大きなハイレベル電圧を受けることができるようになり、大きな適応バイアス電流IADPを生成できる。
【0020】
以上説明したように、既存のNPS社提案の適応バイアス電流制御回路は、オフセット電圧生成の為にカレントミラー回路を構成するトランジスタサイズを変化させることで実現していたため、微小電流領域では生成されるオフセット電圧が小さく、適応バイアス電流を大きく設計することが困難であった。また、差動増幅器を2個利用するため、回路規模が大きい問題点があった。
【0021】
本発明の目的は以上の問題点を解決し、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができるコンパレータ回路を提供することにある。
【0022】
また、本発明の別の目的は、回路規模を小さくできるとともに、効率的に電圧オフセット電圧を発生することにより、より大きな適応バイアス電流を発生することができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【0023】
第1の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とする。
【0024】
上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする。
【0025】
また、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする。
【0026】
さらに、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする。
【0027】
またさらに、上記コンパレータ回路において、上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする。
【0028】
上記コンパレータ回路において、上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする。
【0029】
また、上記コンパレータ回路において、上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする。
【0030】
さらに、上記コンパレータ回路において、上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする。
【0031】
第2の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第1の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とする。
【0032】
上記コンパレータ回路において、上記バイアス電圧は電源電圧であることを特徴とする。
【発明の効果】
【0033】
従って、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【図面の簡単な説明】
【0034】
【図1】従来技術に係るコンパレータ回路の回路シンボルを示す回路図である。
【図2】第1の従来例に係る2ステージコンパレータ回路の構成を示す回路図である。
【図3】図2の2ステージコンパレータ回路において寄生容量CL1,CL2を考慮したときの回路図である。
【図4】図2の2ステージコンパレータ回路において適応バイアス電流による高速化手法を用いたコンパレータ回路の構成を示す回路図である。
【図5】ナノパワーソリューション株式会社により提案された適応バイアス電流制御手法を用いた、第2の従来例に係るコンパレータ回路の構成を示す回路図である。
【図6】(a)は図5のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって2つの曲線が交差することを示す入力電圧VINと出力電圧VOUTとの関係を示すグラフであり、(b)はその関係のグラフにおいて参照電圧VREF近傍で2つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。
【図7】本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図8】第1の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図9A】本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図9B】本発明の第2の実施形態の変形例に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図10】図9Aの最終段のインバータ13のリーク電流の問題点を示す回路図である。
【図11】図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図12】図11のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。
【図13】図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図14】本発明の第4の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図15】(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図16】(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図17】(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図18】(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図19】(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図20】(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図21】(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図22】(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図23】本願で検討したコンパレータ回路の回路構成とその説明を示す表である。
【図24】図23の各回路構成における遅延時間の評価結果を示す表である。
【図25】図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。
【図26】図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図27】図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図28】図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。
【図29】図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図30】図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図31】第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図である。
【発明を実施するための形態】
【0035】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【0036】
第1の実施形態.
図7は本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。上述したNPS社のコンパレータ回路(図5)では、サブスレッショルド領域で動作する。このため、2つの差動増幅器14a,14bからなる差動対のサイズ比やカレントミラー回路のサイズ比でオフセット電圧を生成する手法では、サイズ比は対数項に含まれるためオフセット電圧として現れる効果が小さく、微小なオフセット電圧しか生成することができない問題があった。
【0037】
本発明に係る第1の実施形態では、オフセット電圧をより効果的に生成するための手法を検討した。2つの差動増幅器14a,14bを利用する考え方は、図5のコンパレータ回路の手法と同一である。しかしながら、図5のコンパレータ回路ではMOSFETサイズを変更する手法であるのに対して、第1の実施形態では基板バイアス効果を利用する手法を用いたことを特徴としている。具体的には、図7に示すように、適応バイアス電流生成回路14の2つの差動増幅器14a,14bの仮想接地点を共通化し、2つの差動増幅器14a,14bの一方の入力MOSFETQ43,Q48の半導体基板(Nウェル)をソース電極に接続し、他方の入力MOSFETQ42,Q47の半導体基板(Nウェル)を所定のバイアス電圧VBの端子T4に接続してなる差動増幅回路14Aを構成した。その他の回路構成は図5のコンパレータ回路と同様である。なお、16は、5個のMOSFETQ61〜Q65から構成され、適応バイアス電流生成回路14Aの動作電流を検出して適応制御電流IADPを発生するとともに、MOSFETQ14からの電流IREFを検出して適応制御に反映させるバイアス制御回路である。
【0038】
以上のように構成されたコンパレータ回路によれば、基板電位がバイアス電圧VBに接続された入力MOSFETQ42,Q47のしきい値電圧が変化し、これが差動増幅器14a,14bの入力オフセット電圧となる。具体的には、MOSFETQ42,Q47において、ソース電圧VSがバイアス電圧VBよりも低いときしきい値電圧は上昇させる一方、ソース電圧VSがバイアス電圧VBよりも高いときしきい値電圧は下降させることができる。従って、2つの差動増幅器14a,14bに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流IADPを発生させて、当該コンパレータ回路を高速で動作させることができる。
【0039】
図8は第1の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図8のコンパレータ回路は、図7のコンパレータ回路と比較して、バイアス電圧VBとして電源電圧VDDを利用したことを特徴としている。これにより、入力MOSFETQ42,Q47のしきい値電圧が基板バイアス効果分だけ変化して、差動増幅器14a,14bのオフセット電圧を生成することができる。従って、2つの差動増幅器14a,14bに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流IADPを発生させて、当該コンパレータ回路を高速で動作させることができる。
【0040】
第2の実施形態.
図9Aは本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。第1の実施形態及びその変形例で提案したコンパレータ回路の構成では、適応バイアス電流生成回路14に2つの差動増幅器14a,14bが必要になる。このため、回路の実装規模が大きい問題点がある。そこで、回路規模を格段に削減することが可能な回路構成を検討した。なお、CMOSインバータ回路の貫通電流ISCとは、両方のMOSFETがともにオンとなったときに流れる電流をいう。
【0041】
図9Aにおいて、差動増幅器12の出力電圧を、MOSFETQ72,Q73で構成されるインバータ回路17でモニタし、モニタした出力電圧に対応する貫通電流ISCである適応制御電流IADPを、MOSFETQ74で検出したバイアス電流IREFと加算し、加算結果の電流を差動増幅器12のテール電流とする回路構成を用いたことを特徴としている。ここで、MOSFETQ14及びQ74でカレントミラー回路を構成しており、当該カレントミラー回路によりバイアス電流IREFを検出する。
【0042】
差動増幅器12が動作しない場合、インバータ回路17は動作せず、差動増幅器12はバイアス電流IREFで入力信号をモニタする。入力電圧VINと参照電圧VREFが切り替わると差動増幅器12の出力電圧が変化し、この信号をインバータ回路17で検出する。検出した際にインバータ回路17は貫通電流ISCを流すため、これを差動増幅器12のテール電流ITAILとして利用し、すなわち、MOSFETQ71とQ21はカレントミラー回路を構成し、MOSFETQ71はバイアス電流IREF又は貫通電流ISCを検出して、それに対応しかつ実質的に同一の電流をテール電流ITAILとして差動増幅器12に流すことで、より大きなテール電流ITAILを流して動作スピードの改善を図る。従って、MOSFETQ71〜Q74からなる回路は適応バイアス電流生成回路19を構成している。さらに、インバータ回路17の出力電圧は、MOSFETQ33及びQ34で構成されるインバータ回路18を介して出力端子T3に出力される。当該回路では、差動増幅器12の出力電圧はフルスイングしないため、出力段にインバータ回路18を接続し、フルスイングさせる。なお、フルスイングとは、接地電位から電源電圧VDDまでスイングすることをいう。
【0043】
差動増幅器12の出力反転をインバータ回路17が検出するまでは、差動増幅器12は微小電流IREFで動作する。このため、論理が切り替わるまでの時間は微小電流駆動となり、動作速度が遅くなる問題がある。しかし、論理反転電圧は低電圧であること、また寄生容量値は数十フェムトファラッドのオーダーであるので、数マイクロ秒以内に論理反転が可能である。
【0044】
図9Bは本発明の第2の実施形態の変形例に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。図9Bのコンパレータ回路は、図9Aのコンパレータ回路に比較して、適応バイアス電流生成回路19に代えて、インバータ回路17Aを有する適応バイアス電流生成回路19Aを備えたことを特徴としている。図9Bにおいて、差動増幅器12の出力電圧をインバータ回路17Aでモニタする。インバータ回路17Aが論理反転する際、貫通電流ISCである適応制御電流IADPが流れる。これを、MOSFETQ11により検出したバイアス電流IREFと加算して、加算した電流を、MOSFETQ11,Q21で構成されるカレントミラー回路を介して差動増幅器12のテール電流ITAILとして流す。ここで、差動増幅器12の出力電圧はフルスイングしないため、出力段にインバータ回路18を接続し、フルスイングさせる。
【0045】
差動増幅器12が動作しない場合、インバータ回路17Aは動作せず、差動増幅器12はバイアス電流IREFで信号をモニタする。入力電圧VINと参照電圧VREFが切り替わると差動増幅器12の出力電圧が変化し、この信号をインバータ回路17Aで検出する。検出した際にインバータ17Aは貫通電流ISCである適応制御電流IADPを流すため、これを差動増幅器12のテール電流ITAILとして利用し、動作スピードの改善を図る。差動増幅器12の出力反転をインバータ回路17Aが検出するまでは、差動増幅器12は微小電流IREFで動作する。検出後、差動増幅器12はIREF+IADPの電流で動作する。差動増幅器12の出力電圧が変化すると、これを出力段のインバータ回路18がフルスイングして論理値の出力信号を出力する。
【0046】
第2の実施形態に係るコンパレータ回路の差動増幅器12では、バイアス電流IREFと適応バイアス電流IADFを1つのカレントミラー回路でモニタし、差動増幅器12にバイアスする。このため、pMOSカレントミラー回路の電流ミラー精度を確保するために長チャネルデバイスを用いる必要があった。カレントミラー回路のダイオード接続MOSFETQ71は常にバイアス電流IREFをモニタするため、このMOSFETQ71による電圧降下を検討する必要がある。すなわち、このMOSFETQ71には論理反転をモニタするインバータ回路17が接続されるため、インバータ回路17のハイレベル論理電圧が電源電圧VDDから数百ミリボルト低い電圧となる。この電圧ドロップの影響が最終段のインバータ回路18に影響を及ぼす場合がある。すなわち、前段のインバータ回路17のハイレベル論理が電源電圧VDDよりも低い電圧となるため、この影響で最終段のインバータ回路18、特にpMOSMOSFETQ33のリーク電流を発生させ電力を増大させる可能性がある。
【0047】
図10は図9Aの最終段のインバータ18のリーク電流の問題点を示す回路図である。上記の様子を図10に示しており、入力電圧VINが参照電圧VREFよりも低いとき、差増増幅器12の出力電圧はローレベルになる。そして、出力段のインバータ回路18はこのローレベル信号を検出し、ハイレベルを出力する。しかし、インバータ回路17の上段にはバイアス電流IREFや適応バイアス電流IADPをモニタするカレントミラー回路(MOSFETQ71)が存在するため、インバータ回路17の出力するハイレベル論理レベルは電源電圧VDDよりも低い電圧(VDD−VDP)となる。ここで、VDPはpMOSFETQ71のドレイン・ソース間電圧VDSである。従って、このときの最終段インバータ回路18のpMOSFETQ33のゲート・ソース間電圧VGSは電圧VDPとなる。この電圧VDPがリーク電流ILEAKを流す可能性がある。
【0048】
第3の実施形態.
図11は図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。図10のコンパレータ回路の問題点を解決するために、微小バイアス電流IREFの生成回路と、貫通電流ISCである適応バイアス電流IADPの生成回路を別々のカレントミラー回路で構成してなる適応バイアス電流生成回路19Bを備えたことを特徴としている。
【0049】
図11の差動増幅器12Aでは、バイアス電流IREFを、MOSFETQ11及びQ21aで構成されるカレントミラー回路を介して差動増幅器12Aにバイアスする。同様に、インバータ回路17の貫通電流ISCである適応バイアス電流IADPを、MOSFETQ71及びQ21bで構成されるカレントミラーを介して差動増幅器12にバイアスするように構成した。図10に示すコンパレータ回路では、バイアス電流IREFと適応バイアス電流IADPの両者を1個のカレントミラー回路でモニタするため、電圧VDPが大きくなる。これに対して、バイアス電流IREFを分離することで電圧VDPは小さく設定することができるため、最終段のインバータ回路18のリーク電流ILEAKの影響を抑えることができる。
【0050】
図12は図11のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。第2及び第3の実施形態で説明した差動増幅器12,12Aとインバータ回路17,18を組み合わせた回路構成では、入力電圧VINと参照電圧VREFのコモンモード電圧(平均電圧)依存性の影響を強く受ける。これが問題となって差動増幅器12のハイレベルがインバータ回路17のリーク電流ILEAKを発生させる場合がある。この様子を図12に示す。差動増幅器12Aの入力MOSFETQ22,Q23のソース電極の電圧をソース電圧VSとしている。差動増幅器12Aの出力電圧のハイレベルはソース電圧VSとなるため、差動増幅器12の出力電圧は入力電圧VINと参照電圧VREFのコモンモード電圧(平均電圧)に応じて変化する。一般に、このソース電圧VSは入力電圧VINと参照電圧VREFに依存して変化する。このとき、差動増幅器12Aの出力電圧が低くなりすぎると、図10を参照して説明した問題点と同様の現象で、pMOSFETQ72のリーク電流ILEAKが発生する問題がある。
【0051】
第4の実施形態.
図13は図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。図13のコンパレータ回路は、入力用の差動増幅器12に代えて、カレントミラー回路ベースのワイドレンジ差動増幅器(差動増幅器12に比較してより大きなダイナミックレンジを有する差動増幅器をいう。)12Bを備えたことを特徴としている。ここで、カレントミラー回路ベースのワイドレンジ差動増幅器は例えば演算相互コンダクタンス増幅器(OTA)であってもよい。
【0052】
図13において、ワイドレンジ差動増幅器12Bは、pMOSFETQ81〜Q85及びnMOSFETQ86〜Q89により構成され、pMOSFETQ82及びQ83によりワイドレンジ動作のためのカレントミラー回路を構成し、pMOSFETQ11及びQ81によりバイアス電流IREFを検出するカレントミラー回路を構成し、pMOSFETQ71及びQ91によりインバータ回路17の貫通電流ISCであるバイアス電流IADPを検出するカレントミラー回路を構成し、これにより、適応バイアス電流生成回路19Cを構成している。以上のように構成することで、初段増幅器の出力電圧はフルスイングできるため、入力電圧VINと参照電圧VREFのコモンモード依存性が後段のインバータ回路17に及ぼす影響を排除することができる。
【0053】
なお、図13の回路構成は図12の実施形態に係るコンパレータ回路にワイドレンジ差動増幅器12Bを適用したものであるが、他の実施形態のコンパレータ回路にワイドレンジ差動増幅器12Bを適用してもよい。
【0054】
なお、図13の回路構成は、初段増幅器で、0Vから電源電圧VDDまでスイングできるフルスイング特性を得ている。しかし、実際には、この段階でフルスイングする必要はない。特に、フルスイングすることにより、動作遅延が発生し、これが問題となる場合がある。
【0055】
図14は本発明の第4の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図14のコンパレータ回路は、図13のコンパレータ回路に比較して、初段増幅器の出力振幅を制限する手法を採用して、初段増幅器の電源にダイオード接続MOSFETQ80を挿入して差動増幅器12Cを構成したことを特徴としている。当該MOSFETQ80には、通常2IREFの電流が流れる。この電流によって、実効的な出力振幅はVDD−VDP1となる。ここで、電圧VDP1は、ダイオード接続MOSFETQ80のドレイン・ソース間電圧VDSである。電圧VDP1は、2IREFの電流が流れるための電圧ドロップを発生させ、フルスイングを制限している。なお、この電流量は入力電圧VINと参照電圧VREFのコモンモード依存性はないため、先に問題としたインバータ回路17のリーク電流ILEAKの問題も回避できる。
【0056】
第2の実施形態及び第3の実施形態の回路構成.
図31は第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図であり、これらのコンパレータ回路の構成を動作を中心として総括的に図示するものである。
【0057】
図31において、コンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器12と、所定の微小電流であるバイアス電流IREFを発生して差動増幅器に供給する電流源11Aとを備える。インバータ回路17,17Aは、差動増幅器12からの差動電圧を反転して反転信号を出力し、適応バイアス電流生成回路20(符号19,19A,19B,19Cを総称して20と付す。)は、電流源11Aのバイアス電流IREFを検出し、インバータ回路17,17Aの貫通電流ISCを検出し、検出したバイアス電流IREF及び検出した貫通電流ISCに基づいて、差動増幅器12が論理判定を行わない期間はバイアス電流IREFで差動増幅器12を動作させる一方、差動増幅器12が論理判定する期間はバイアス電流IREFを増加させてなる適応バイアス電流IADPを用いて差動増幅器12を動作させるように適応バイアス電流制御を行うための適応バイアス電流IADPを発生して差動増幅器に供給する。
【0058】
図11の第3の実施形態では、適応バイアス電流生成回路20(19B)は、電流源11Aのバイアス電流IREF及びインバータ回路17の貫通電流ISCを別々に検出する。また、図9Aの第2の実施形態では、適応バイアス電流生成回路20(19)は、電流源11Aのバイアス電流IREFを検出し、検出したバイアス電流IREFをインバータ回路17の貫通電流ISCに加算して適応バイアス電流IADPを発生する。さらに、図9Bの第2の実施形態の変形例では、適応バイアス電流生成回路20(19A)は、インバータ回路17Aの貫通電流ISCを検出し、検出した貫通電流ISCを電流源11Aのバイアス電流IREFに加算して適応バイアス電流IADPを発生する。またさらに、図11及び図9Aの実施形態では、インバータ回路18はインバータ回路17からの出力電圧を反転して出力する。また、図9Bの第2の実施形態の変形例では、差動増幅器12からの出力電圧を反転して出力する。なお、ワイドレンジ差動増幅器12Bを用いる図13の第4の実施形態では、適応バイアス電流生成回路20(19C)は、図11の第3の実施形態と同様に動作するが、ワイドレンジ差動増幅器12Bの適用については他の実施形態の適応バイアス電流生成回路19,19A,19Bなどに適用してもよい。
【実施例】
【0059】
発明者らは提案した本実施形態に係るコンパレータ回路の動作評価を行うために、モンテカルロシミュレーションによるシミュレーション評価を行った。D2D(Die−to−Die)バラツキとWID(Within Die)バラツキの両者を考慮した。試行回数は100回とした。
【0060】
入力信号として、三角波信号と矩形パルス信号を用いた。ここで回路設計に際し、最適な設計パラメータ(MOSFETのゲート長L及びゲート幅Wなどのパラメータ)を設計する必要がある。本評価においては、三角波信号入力時における特性を基準に回路設計を行った。これは、三角波信号入力時と矩形パルス信号入力時において設計手法が異なるためである。すなわち、矩形パルス信号入力を基準として回路設計を行い、回路パラメータ設定の最適化を行うと、三角波信号を入力した際に電力が非常に大きくなってしまう問題がある。特に、NPS社提案のコンパレータ回路や基板電位を制御したバルク(BULK)コンパレータ回路に三角波信号を入力すると、NPS社のコンパレータ回路及びバルクコンパレータ回路の適応バイアス電流制御回路がハイレベル出力を長期間に渡って出力するため、電流生成MOSFETが多量の電流を出力し、電力増加が顕著になる。以上の理由から、三角波信号入力を行った際を基準として回路設計を行っている。
【0061】
まず、三角波信号入力時の応答特性について以下に説明する。シミュレーション条件として、電源電圧VDDを3.0V、参照電圧VREFを1.5Vとし、入力信号として500Hzの2個の三角波信号を入力して評価を行った。また、バイアス電流をIREF=10nAとした。なお、負荷容量、つまり出力端子T3に接続される容量として、1pFを想定している。
【0062】
図15(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図15(b)は図15(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図15(c)は図15(a)の出力応答波形のうちの立ち下がり波形の拡大図である。ここで、バイアス電流が10nAであり、図15から明らかなように、2ステージコンパレータ回路の構造上の関係で、立ち上がり時間が遅く、立ち下がり時間が早い応答波形となっている。立ち上がり時間は、微小電流で充電することになるため、遅延時間が非常に大きくなっている。
【0063】
図16(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図16(b)は図16(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図16(c)は図16(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図16から明らかなように、三角波信号入力に対して、急峻な出力特性を実現していることが確認できた。
【0064】
図17(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図17(b)は図17(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図17(c)は図17(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図17から明らかなように、2ステージコンパレータ回路とは異なり、立ちあがり時間の大幅な改善が確認できた。また、立ち下がり時間においても急峻な特性を得ることができることを確認した。
【0065】
図18(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図18(b)は図18(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図18(c)は図18(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図18から明らかなように、図17の結果と同様に急峻な立ち上がり、立ち下がり特性を実現できていることが分かる。
【0066】
次いで、矩形パルス信号入力の応答特性について以下に説明する。シミュレーション条件として、電源電圧VDDを3.0V、参照電圧VREFを1.5Vとし、入力に500Hzの2個の矩形パルス信号(デューティ50%)を入力して評価を行った。また、バイアス電流をIREF=10nAとした。なお、負荷容量、つまり出力端子T3に接続される容量として、1pFを想定している。
【0067】
図19(a)は図2の第1の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図19(b)は図19(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図19(c)は図19(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図19から明らかなように、三角波信号入力時と同様に立ち上がり時間が非常に長いことが確認できた。
【0068】
図20(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図20(b)は図20(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図20(c)は図20(a)の出力応答波形のうちの立ち下がり波形の拡大図である。三角波信号入力の際には、急峻な立ち上がり波形を実現していたのに対して、図20の結果では、立ち上がりが緩やかな形となっており、2ステージコンパレータ回路と同等の性能であり、改善効果が表れていないことが確認できた。これは、上述したように、三角波信号入力を基準に回路設計を行っているため、急峻なパルス信号入力に対して適応バイアス電流制御回路が十分な電流を生成できないことが原因であると考えられる。
【0069】
図21(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図21(b)は図21(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図21(c)は図21(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図21から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かるた。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【0070】
図22(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図22(b)は図22(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図22(c)は図22(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図22から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かる。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【0071】
次いで、遅延時間の評価について以下に説明する。
【0072】
図23は本願で検討したコンパレータ回路の回路構成とその説明を示す表であり、図24は図23の各回路構成における遅延時間の評価結果を示す表である。ここで、入力の三角波信号、矩形パルス信号の周波数は500Hzとした。
【0073】
三角波信号を入力した場合を基準に設計を行ったため、2ステージコンパレータ回路を除くすべての回路構成で、十分な遅延特性を実現することが確認できた。一方で、パルス信号を入力した場合を考える。2個の差動増幅器14a,14bを利用する「NPS」及び「バルク(BULK)」コンパレータ回路はともに立ち上がり時間が大きくは改善されていない。これは、上述したように、三角波信号を基準として回路パラメータを設計したため、矩形パルス信号を入力された際のハイレベルが十分確保することができず、応答時間の増大を招いたためである。これに対して、CMOSインバータ回路の貫通電流ICSを用いたコンパレータ回路構成では、すべての回路で大幅な改善が実現できていることが確認できた。
【0074】
まず、周波数特性のシミュレーション結果について以下に説明する。ここで、まず、三角波信号入力時における周波数特性を調査した。
【0075】
図25は図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。図25から明らかなように、すべての結果より、バイアス電流を増加させると動作周波数が上昇することが確認できた。これは、バイアス電流の上昇によるコンパレータ回路の駆動力向上を示しており、直観的な考察と一致する。2ステージコンパレータ回路が最も遅く、インバータベースのコンパレータ回路が最も早く動作する結果が得られた。
【0076】
図26は図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図26のグラフは、コンパレータ回路に許容される電流当たりの動作限界周波数を示している。例えば、コンパレータ回路に500nAしか電流消費が許容しないと考えると、インバータベースのコンパレータ回路が高い性能を有することが確認できた。一方で、NPS、バルクコンパレータ回路は、2ステージコンパレータ回路よりも性能が悪くなっていることが確認できた。これは、適応バイアス電流制御回路の出力するハイレベルの影響で、多くの電流を消費してしまうことが一因である。
【0077】
図27は図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図27では、バイアス電流を10nAに設定した。図27から明らかなように、NPS、バルクコンパレータ回路は、適応バイアス制御が多くの電流を生成し、これが電力増大を招く。このため、低周波数側から高い周波数に至るまで、高い電力消費となっている。一方で、インバータベースのコンパレータ回路は低周波において低電力で動作し、周波数の上昇に伴って電力が上昇していることが確認できた。電力の上昇は、インバータ回路の消費電力が周波数に依存して大きくなっていることを示している。なお、2ステージコンパレータ回路は約1kHzで動作できなくなる。
【0078】
次いで、矩形パルス信号入力のシミュレーション結果について以下に説明する。
【0079】
図28は図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。図28から明らかなように、三角波信号入力時とほぼ同様の傾向が確認できた。しかし、NPS、バルクコンパレータ回路に関しては、性能が劣化している。これは、三角波信号の場合、入力信号が有限の傾きを持つため、適応バイアス電流制御回路の動作が追従できる。しかし、パルス信号入力の場合、急峻な信号変化のため適応バイアス電流制御回路が十分な電流を生成することができず、動作限界周波数の劣化につながったものである。
【0080】
図29は図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図29から明らかなように、三角波信号の場合と同様の傾向を確認できた。NPS、バルクコンパレータ回路に関しては、三角波信号の場合と比較して、若干の動作周波数の改善がみられる。これは、入力信号が三角波信号からパルス信号に変わることで、パルス信号の場合の方がより大きなゲート・ソース間電圧を確保することができ、これが性能改善の一因として考えられる。
【0081】
図30は図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図30では、バイアス電流を10nAに設定した。図30から明らかなように、三角波信号入力と比較して、NPS、バルクコンパレータ回路の低電力化が確認できた。これは、適応バイアス電流制御回路の入力波形依存性が原因である。
【0082】
以上の検討結果をまとめると、今回検討したコンパレータ回路を大別すると3つのグループに分けることができる。
(1)標準コンパレータ回路(第1の従来例に係る2ステージコンパレータ回路)
(2)2つの差動増幅器を用いた適応バイアス電流制御方式によるコンパレータ回路(第2の従来例及び第1の実施形態に係るコンパレータ回路)
(3)CMOSインバータを用いた適応バイアス電流制御方式によるコンパレータ回路(第2乃至第4の実施形態に係るコンパレータ回路)
【0083】
上記3つのグループのコンパレータ回路を比較して、それぞれ次のようにまとめることができる。
(1)低電力を実現できるが、動作周波数が低い問題がある。
(2)適応バイアス制御方式の構成上、パルス信号入力に対する応答は問題が少ない。しかし、三角波信号に対する応答に問題が残る。三角波信号のような緩やかな波形が入力されると、適応バイアス電流制御回路が大電流を発生する可能性がある。つまり、入力波形に応じた設計が必要になる。また、適応バイアス電流制御回路に差動増幅器2個を要するため、回路規模が大きいという問題もある。
(3)入力波形の依存性が極めて小さく、非常にコンパクトな構成で実現できる。(2)の適応バイアス電流制御回路は2つの差動増幅器を用いて適応バイアス電流を生成している。これに対して、(3)のコンパレータ回路では1つの差動増幅器が「適応バイアス電流制御機能」と「論理判定機能」を同時に実現しているため、コンパクト・低電力なコンパレータ回路として機能している点に優位性がある。
【0084】
なお、コンパレータ回路を微小電流で動作させる意味は低電力化のためであり、そのためには、電流源11Aのバイアス電流IREFを微小電流として、論理判定を行わない期間において、コンパレータ回路のMOSFETをサブスレッショルド領域(MOSFETのゲート・ソース間電圧をしきい値(製造プロセスで変化するが、例えば、0.5Vである。)以下で微小電流動作する領域をいう。)で動作させている。
【産業上の利用可能性】
【0085】
以上詳述したように、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【符号の説明】
【0086】
11…ゲートバイアス電圧生成回路、
11A…電流源、
12,12A,12B,12C…差動増幅器、
13…ソース接地増幅器、
14,14A,19,19A,19B,19C,20…適応バイアス電流生成回路、
14a,14b…差動増幅器、
15,16…バイアス制御回路、
17,18…インバータ回路、
Q11〜Q102…MOSFET、
T1〜T4…端子。
【技術分野】
【0001】
本発明は、集積回路技術の基本要素回路であるコンパレータ回路に関し、特に、コンパレータ回路の低電力化を実現する回路技術に関する。
【背景技術】
【0002】
現在、我々の周りの様々な電子機器は半導体集積回路により構成されている。これまで、半導体集積回路の低消費電力化は、デバイス素子の微細化と電源電圧の低減により実現されてきた。しかし、デバイスの微細化は限界が近いと予測されており、更なる低電力化を実現するためには、回路技術を駆使した低消費電力設計技術が不可欠である。
【0003】
コンパレータ回路は、電子回路において最も基本的な要素回路のうちの一つである。コンパレータ回路の回路シンボル図を図1に示す。コンパレータ回路は、入力電圧端子T1と、参照電圧端子T2と、出力電圧端子T3とを有し、入力電圧VINを参照電圧VREFと比較し、それに応じた論理値を出力する。すなわち、入力電圧VINが参照電圧VREFより大きいか、又は小さいかに応じて、“0”もしくは“1”の論理値を出力する。応用例として、アナログ信号をディジタル信号へと変換するAD変換器がある。AD変換器の多くは、コンパレータ回路の性能が性能を左右する。このほかに、DA変換器、発振器、電圧検出器、ゼロクロス検出器、ピーク電圧検出器、全波整流器等の様々な応用回路に用いられる。コンパレータ回路は、多くのアナログ・ディジタルミックストシグナルLSI技術に多く用いられており、この低消費電力化が強く望まれる基本要素回路である。
【0004】
図2は第1の従来例に係る2ステージコンパレータ回路の構成を示す回路図である。このコンパレータ回路は、
(a)電流IREFを有するバイアス電流源11A及びpチャンネルMOSFET(以下、pチャンネルMOSFETをpMOSFETという。)Q11からなるゲートバイアス電圧生成回路11と、
(b)3個のpMOSFETQ21〜Q23及び2個のnチャンネルMOSFET(以下、nチャンネルMOSFETをnMOSFETという。)Q24〜Q25からなる差動増幅器12と、
(c)pMOSFETQ31及びnMOSFETQ32からなるソース接地増幅器13とを備えて構成される。
【0005】
差動増幅器により、2つの入力信号、すなわち入力電圧VINと参照電圧VREFを比較する。入力電圧VINが参照電圧VREFよりも低いとき、テール電流ITAILはすべて入力電圧VIN側のMOSFETQ23を流れるため、差動増幅器12の出力電圧VOはハイレベルを示す。逆に、入力電圧VINが参照電圧VREFよりも高いとき、MOSFETQ21に流れるテール電流ITAILはすべて参照電圧VREF側のMOSFETQ22,Q24を流れるため、差動増幅器12の出力電圧VOはローレベルを示す。差動増幅器の出力電圧のハイレベルは、ITAILを流すMOSFETQ21のドレイン電圧が有限の電圧値を持つため、接地電位から電源電圧VDDまでフルスイングしない。また、差動増幅器12単体の電圧利得(ゲイン)では不十分であることが多いため、後段のソース接地増幅器13を利用する。これにより、出力電圧VOUTは急峻にフルスイングする特性を示す。よって、図2の2ステージコンパレータ回路においては、入力電圧VINが参照電圧VREFよりも低いとき出力電圧VOUTはハイレベルを示し、また、入力電圧VINが参照電圧VREFよりも高いとき出力電圧VOUTはローレベルを示す。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−311063号公報。
【特許文献2】特開2003−008369号公報。
【非特許文献】
【0007】
【非特許文献1】鬼頭豊明ほか,「MOSFETのキャリア移動度温度特性を利用した基準電流源回路」,2009年電子情報通信学会総合大会講演集,A−1−40,p.40,2009年3月。
【非特許文献2】ナノパワーソリューション株式会社,「ナノパワーCMOSコンパレータ回路,NPS1101」,製品情報,[2010年2月15日検索],インターネット<URL:http://www.npsi.jp/j/product/nps1101.pdf>
【非特許文献3】ナノパワーソリューション株式会社,「ナノパワーCMOSコンパレータ回路,NPS1102」,製品情報,[2010年2月15日検索],インターネット<URL:http://www.npsi.jp/j/product/nps1102.pdf>
【発明の概要】
【発明が解決しようとする課題】
【0008】
コンパレータ回路を超低電力で動作させることを考える。図2の2ステージコンパレータ回路を例にとり考察すると、コンパレータ回路を流れる電流は、バイアス電流源11Aのバイアス電流IREFによって決定される。すなわち、バイアス電流源11Aのバイアス電流IREFを数ナノアンペアオーダーの超低電流に設定してやれば、コンパレータ回路の超低電力化を実現できる(数ナノアンペアオーダーの微小電流生成には、例えば非特許文献1で利用した電流源回路が利用できる)。しかし、バイアス電流IREFをナノアンペアオーダーの微小電流に設計すると動作スピードが格段に遅くなる問題点がある。すなわち、コンパレータ回路は差動増幅器をベースにした回路構成が用いられるので、差動増幅器のテール電流を低電流で設計することで低消費電力化を実現することができる。しかし、テール電流を微小電流に設計するとコンパレータ回路の論理判定に要する時間が長くなり、信号処理が困難になる問題があった。このことを以下に説明する。
【0009】
図3は図2の2ステージコンパレータ回路において寄生容量CL1,CL2を考慮したときの回路図である。図3において、CL1は差動増幅器12の出力端子の寄生容量であり、CL2はソース接地増幅器13の出力端子の寄生容量(負荷容量を含む)である。すなわちコンパレータ回路の各段の出力端子(差動増幅器12の出力端子とソース接地増幅器13の出力端子)にはこれらの容量CL1、CL2が存在し、これを考慮する必要がある。テール電流ITAIL=IREFは、これらの容量を充放電することで論理出力を決定する。このため、バイアス電流を微小電流に設定すると、これらの容量を充放電するスピード、すなわちCL1/IREF、CL2/IREFが極端に大きくなり、数百マイクロ秒オーダー以上の時間を要することになる。バイアス電圧値IREFをナノアンペアオーダーに設定することは、超低電力動作を実現できる一方で、論理判定時間が長くなる問題点があった。
【0010】
上述したように、テール電流ITAILを数ナノアンペアオーダーに設定することで、コンパレータ回路の消費する電流量を大きく削減することができる。しかし一方で、論理反転時間が極端に長くなってしまう問題点がある。この問題点を解決するための手法として、適応バイアス電流制御手法がある。この手法の考え方、また動作原理図を以下に説明する。
【0011】
図4は図2の2ステージコンパレータ回路において適応バイアス電流による高速化手法を用いた適応制御型コンパレータ回路の構成を示す回路図である。「適応バイアス電流制御」とは、論理判定を行わない期間は微小電流動作させ、論理判定を行う期間のみテール電流を増やして動作スピードを改善する手法である。図4において、当該適応制御型コンパレータ回路は、従来のコンパレータ回路に加えて適応バイアス電流生成回路14を備えて構成される。
【0012】
適応バイアス電流生成回路14は論理判定を行うかどうかを判定する回路である。適応バイアス電流生成回路14は、従来のコンパレータ回路10と同様に入力電圧VINと参照電圧VREFをモニタする。入力電圧VINと参照電圧VREFの値が大きく異なる場合、すなわち、従来のコンパレータ回路10本体が論理判定を行わない場合、適応バイアス電流生成回路14は動作せず、適応バイアス電流IADPを生成しない。このため、コンパレータ回路10はテール電流IREFのままで動作する。一方、入力電圧VINと参照電圧VREFの値が近くなると、すなわちコンパレータ回路10本体が論理判定を行う場合、適応バイアス電流生成回路14が動作し、適応バイアス電流IADPを生成する。この適応バイアス電流IADPは参照電流IREFと加算され、テール電流ITAILはIREF+IADPとなる。これにより、論理判定時における電流量が適応バイアス電流IADPだけ増大し、論理判定に要する時間の削減を行うことができる。通常、適応バイアス電流IADPは数十から数百マイクロアンペアオーダーで設計できるため、この期間のテール電流ITAILのオーダーは大電流となる。論理判定時における動作スピードは次式で表される。
【0013】
[数1]
CL1/(IREF+IADP)≒CL1/IADP
[数2]
CL2/(IREF+IADP)≒CL2/IADP
【0014】
従って、寄生容量の充放電に要する電流量はバイアス電流値IREFから適応バイアス電流IADP(≫IREF)となり、動作スピードの大幅な改善を実現することができる。
【0015】
以上、適応バイアス電流制御手法をまとめると次のようになる。適応バイアス電流制御手法とは、コンパレータ回路が待機時の論理判定動作を行わない場合にはバイアス電流IREFで動作させて超低電力動作を実現し、また論理判定動作を行う場合には適応バイアス電流IADPで動作させて素早く論理判定を終了する手法ということができる。
【0016】
図5はナノパワーソリューション株式会社(以下、NPS社という。)により提案された適応バイアス電流制御手法を用いた、第2の従来例に係るコンパレータ回路の構成を示す回路図である(例えば、非特許文献2及び3参照。)。適応バイアス電流生成回路14は、
(1)pMOSFETQ41〜Q43と、nMOSFETQ44,Q45とを備えて構成された差動増幅器14aと、
(2)pMOSFETQ46〜Q48と、nMOSFETQ49,Q50とを備えて構成された差動増幅器14bと
を備えて構成される。これらの差動増幅器14a,14bは、コンパレータ回路10本体と同様に入力電圧VINと参照電圧VREFをモニタする。このとき、2つの差動増幅器14a,14bはそれぞれ極性を入れ替えて入力電圧VINと参照電圧VREFをモニタする。なお、MOSFETQ51,Q52からなる回路15は公知のプッシュプル型バイアス制御回路であって、差動増幅器12の動作電流(具体的には、MOSFETQ24の電流)を検出してそれに応じてソース接地増幅器13のMOSFETQ31のバイアス電圧を制御する。
【0017】
次いで、図6を参照して、図5のコンパレータ回路の動作について以下に説明する。図6(a)と図6(b)は図5のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって2つの差動増幅器の出力電圧曲線が交差することを示す入力電圧VINと出力電圧VOUTとの関係を示す図である。図6(a)は、2つの差動増幅器が同じ特性を示す場合の特性曲線である。参照電圧VREF近傍で2つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。図6(b)は,2つの差動増幅器の特性をそれぞれ変化させた場合の特性曲線である。参照電圧VREF近傍で2つの曲線とも有限の電圧値を持つ領域が存在し、この領域が図6(a)よりもさらに大きくなっていることを示すグラフである。
【0018】
すなわち、図6(a)は上記の差動増幅器14a,14bの出力特性を示しており、入力電圧VINが参照電圧VREFよりも低いとき2つの差動増幅器14a,14bの出力電圧はそれぞれローレベルとハイレベルとなる。入力電圧VINが参照電圧VREFよりも高くなる際に、2つの差動増幅器14a,14bの出力電圧はそれぞれローレベルからハイレベルへ、ハイレベルからローレベルへ遷移する。このとき、2つの差動増幅器14a,14bの出力電圧はVIN=VREF近傍の遷移期間中に高い電圧を有する期間が存在する。図5の適応制御型コンパレータ回路では、2つの差動増幅器14a,14bの各出力電圧を2つの直列接続したMOSFETQ12,Q13でモニタし、適応バイアス電流IADPを生成する。
【0019】
さらに、NPS社の適応制御型コンパレータ回路では、差動増幅器14a,14bの各出力電圧の遷移タイミングをそれぞれ変更することでより、より大きな出力電流を生成する機構を組み込んでいる。すなわち、2つの差動増幅器14a,14bに意図的にオフセット電圧を生成することで適応バイアス電流IADPを制御することができる。このオフセット電圧は、各差動増幅器14a,14bを構成する入力MOSFETペア(Q42−Q43,Q47−Q48)やカレントミラー回路(Q44−Q45,Q49−Q50)のMOSFETサイズに差を持たせることで生成する。これにより、適応バイアス電流生成回路14で用いられる差動増幅器14a,14bの論理反転ポイントをずらすことができる。この様子を図6(b)に示す。ローレベルからハイレベルへ遷移する差増増幅器14aをより低い電圧で遷移させ、またハイレベルからローレベルへ遷移する差動増幅器14bをより高い電圧で遷移させる。これにより、適応バイアス電流を生成するMOSFETは、より大きなハイレベル電圧を受けることができるようになり、大きな適応バイアス電流IADPを生成できる。
【0020】
以上説明したように、既存のNPS社提案の適応バイアス電流制御回路は、オフセット電圧生成の為にカレントミラー回路を構成するトランジスタサイズを変化させることで実現していたため、微小電流領域では生成されるオフセット電圧が小さく、適応バイアス電流を大きく設計することが困難であった。また、差動増幅器を2個利用するため、回路規模が大きい問題点があった。
【0021】
本発明の目的は以上の問題点を解決し、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができるコンパレータ回路を提供することにある。
【0022】
また、本発明の別の目的は、回路規模を小さくできるとともに、効率的に電圧オフセット電圧を発生することにより、より大きな適応バイアス電流を発生することができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【0023】
第1の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とする。
【0024】
上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする。
【0025】
また、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする。
【0026】
さらに、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする。
【0027】
またさらに、上記コンパレータ回路において、上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする。
【0028】
上記コンパレータ回路において、上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする。
【0029】
また、上記コンパレータ回路において、上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする。
【0030】
さらに、上記コンパレータ回路において、上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする。
【0031】
第2の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第1の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とする。
【0032】
上記コンパレータ回路において、上記バイアス電圧は電源電圧であることを特徴とする。
【発明の効果】
【0033】
従って、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【図面の簡単な説明】
【0034】
【図1】従来技術に係るコンパレータ回路の回路シンボルを示す回路図である。
【図2】第1の従来例に係る2ステージコンパレータ回路の構成を示す回路図である。
【図3】図2の2ステージコンパレータ回路において寄生容量CL1,CL2を考慮したときの回路図である。
【図4】図2の2ステージコンパレータ回路において適応バイアス電流による高速化手法を用いたコンパレータ回路の構成を示す回路図である。
【図5】ナノパワーソリューション株式会社により提案された適応バイアス電流制御手法を用いた、第2の従来例に係るコンパレータ回路の構成を示す回路図である。
【図6】(a)は図5のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって2つの曲線が交差することを示す入力電圧VINと出力電圧VOUTとの関係を示すグラフであり、(b)はその関係のグラフにおいて参照電圧VREF近傍で2つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。
【図7】本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図8】第1の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図9A】本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図9B】本発明の第2の実施形態の変形例に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図10】図9Aの最終段のインバータ13のリーク電流の問題点を示す回路図である。
【図11】図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図12】図11のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。
【図13】図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図14】本発明の第4の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図15】(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図16】(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図17】(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図18】(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図19】(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図20】(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図21】(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図22】(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、(b)は(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、(c)は(a)の出力応答波形のうちの立ち下がり波形の拡大図である。
【図23】本願で検討したコンパレータ回路の回路構成とその説明を示す表である。
【図24】図23の各回路構成における遅延時間の評価結果を示す表である。
【図25】図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。
【図26】図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図27】図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図28】図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。
【図29】図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図30】図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図31】第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図である。
【発明を実施するための形態】
【0035】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【0036】
第1の実施形態.
図7は本発明の第1の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。上述したNPS社のコンパレータ回路(図5)では、サブスレッショルド領域で動作する。このため、2つの差動増幅器14a,14bからなる差動対のサイズ比やカレントミラー回路のサイズ比でオフセット電圧を生成する手法では、サイズ比は対数項に含まれるためオフセット電圧として現れる効果が小さく、微小なオフセット電圧しか生成することができない問題があった。
【0037】
本発明に係る第1の実施形態では、オフセット電圧をより効果的に生成するための手法を検討した。2つの差動増幅器14a,14bを利用する考え方は、図5のコンパレータ回路の手法と同一である。しかしながら、図5のコンパレータ回路ではMOSFETサイズを変更する手法であるのに対して、第1の実施形態では基板バイアス効果を利用する手法を用いたことを特徴としている。具体的には、図7に示すように、適応バイアス電流生成回路14の2つの差動増幅器14a,14bの仮想接地点を共通化し、2つの差動増幅器14a,14bの一方の入力MOSFETQ43,Q48の半導体基板(Nウェル)をソース電極に接続し、他方の入力MOSFETQ42,Q47の半導体基板(Nウェル)を所定のバイアス電圧VBの端子T4に接続してなる差動増幅回路14Aを構成した。その他の回路構成は図5のコンパレータ回路と同様である。なお、16は、5個のMOSFETQ61〜Q65から構成され、適応バイアス電流生成回路14Aの動作電流を検出して適応制御電流IADPを発生するとともに、MOSFETQ14からの電流IREFを検出して適応制御に反映させるバイアス制御回路である。
【0038】
以上のように構成されたコンパレータ回路によれば、基板電位がバイアス電圧VBに接続された入力MOSFETQ42,Q47のしきい値電圧が変化し、これが差動増幅器14a,14bの入力オフセット電圧となる。具体的には、MOSFETQ42,Q47において、ソース電圧VSがバイアス電圧VBよりも低いときしきい値電圧は上昇させる一方、ソース電圧VSがバイアス電圧VBよりも高いときしきい値電圧は下降させることができる。従って、2つの差動増幅器14a,14bに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流IADPを発生させて、当該コンパレータ回路を高速で動作させることができる。
【0039】
図8は第1の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図8のコンパレータ回路は、図7のコンパレータ回路と比較して、バイアス電圧VBとして電源電圧VDDを利用したことを特徴としている。これにより、入力MOSFETQ42,Q47のしきい値電圧が基板バイアス効果分だけ変化して、差動増幅器14a,14bのオフセット電圧を生成することができる。従って、2つの差動増幅器14a,14bに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流IADPを発生させて、当該コンパレータ回路を高速で動作させることができる。
【0040】
第2の実施形態.
図9Aは本発明の第2の実施形態に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。第1の実施形態及びその変形例で提案したコンパレータ回路の構成では、適応バイアス電流生成回路14に2つの差動増幅器14a,14bが必要になる。このため、回路の実装規模が大きい問題点がある。そこで、回路規模を格段に削減することが可能な回路構成を検討した。なお、CMOSインバータ回路の貫通電流ISCとは、両方のMOSFETがともにオンとなったときに流れる電流をいう。
【0041】
図9Aにおいて、差動増幅器12の出力電圧を、MOSFETQ72,Q73で構成されるインバータ回路17でモニタし、モニタした出力電圧に対応する貫通電流ISCである適応制御電流IADPを、MOSFETQ74で検出したバイアス電流IREFと加算し、加算結果の電流を差動増幅器12のテール電流とする回路構成を用いたことを特徴としている。ここで、MOSFETQ14及びQ74でカレントミラー回路を構成しており、当該カレントミラー回路によりバイアス電流IREFを検出する。
【0042】
差動増幅器12が動作しない場合、インバータ回路17は動作せず、差動増幅器12はバイアス電流IREFで入力信号をモニタする。入力電圧VINと参照電圧VREFが切り替わると差動増幅器12の出力電圧が変化し、この信号をインバータ回路17で検出する。検出した際にインバータ回路17は貫通電流ISCを流すため、これを差動増幅器12のテール電流ITAILとして利用し、すなわち、MOSFETQ71とQ21はカレントミラー回路を構成し、MOSFETQ71はバイアス電流IREF又は貫通電流ISCを検出して、それに対応しかつ実質的に同一の電流をテール電流ITAILとして差動増幅器12に流すことで、より大きなテール電流ITAILを流して動作スピードの改善を図る。従って、MOSFETQ71〜Q74からなる回路は適応バイアス電流生成回路19を構成している。さらに、インバータ回路17の出力電圧は、MOSFETQ33及びQ34で構成されるインバータ回路18を介して出力端子T3に出力される。当該回路では、差動増幅器12の出力電圧はフルスイングしないため、出力段にインバータ回路18を接続し、フルスイングさせる。なお、フルスイングとは、接地電位から電源電圧VDDまでスイングすることをいう。
【0043】
差動増幅器12の出力反転をインバータ回路17が検出するまでは、差動増幅器12は微小電流IREFで動作する。このため、論理が切り替わるまでの時間は微小電流駆動となり、動作速度が遅くなる問題がある。しかし、論理反転電圧は低電圧であること、また寄生容量値は数十フェムトファラッドのオーダーであるので、数マイクロ秒以内に論理反転が可能である。
【0044】
図9Bは本発明の第2の実施形態の変形例に係る、CMOSインバータ回路の貫通電流ISCを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。図9Bのコンパレータ回路は、図9Aのコンパレータ回路に比較して、適応バイアス電流生成回路19に代えて、インバータ回路17Aを有する適応バイアス電流生成回路19Aを備えたことを特徴としている。図9Bにおいて、差動増幅器12の出力電圧をインバータ回路17Aでモニタする。インバータ回路17Aが論理反転する際、貫通電流ISCである適応制御電流IADPが流れる。これを、MOSFETQ11により検出したバイアス電流IREFと加算して、加算した電流を、MOSFETQ11,Q21で構成されるカレントミラー回路を介して差動増幅器12のテール電流ITAILとして流す。ここで、差動増幅器12の出力電圧はフルスイングしないため、出力段にインバータ回路18を接続し、フルスイングさせる。
【0045】
差動増幅器12が動作しない場合、インバータ回路17Aは動作せず、差動増幅器12はバイアス電流IREFで信号をモニタする。入力電圧VINと参照電圧VREFが切り替わると差動増幅器12の出力電圧が変化し、この信号をインバータ回路17Aで検出する。検出した際にインバータ17Aは貫通電流ISCである適応制御電流IADPを流すため、これを差動増幅器12のテール電流ITAILとして利用し、動作スピードの改善を図る。差動増幅器12の出力反転をインバータ回路17Aが検出するまでは、差動増幅器12は微小電流IREFで動作する。検出後、差動増幅器12はIREF+IADPの電流で動作する。差動増幅器12の出力電圧が変化すると、これを出力段のインバータ回路18がフルスイングして論理値の出力信号を出力する。
【0046】
第2の実施形態に係るコンパレータ回路の差動増幅器12では、バイアス電流IREFと適応バイアス電流IADFを1つのカレントミラー回路でモニタし、差動増幅器12にバイアスする。このため、pMOSカレントミラー回路の電流ミラー精度を確保するために長チャネルデバイスを用いる必要があった。カレントミラー回路のダイオード接続MOSFETQ71は常にバイアス電流IREFをモニタするため、このMOSFETQ71による電圧降下を検討する必要がある。すなわち、このMOSFETQ71には論理反転をモニタするインバータ回路17が接続されるため、インバータ回路17のハイレベル論理電圧が電源電圧VDDから数百ミリボルト低い電圧となる。この電圧ドロップの影響が最終段のインバータ回路18に影響を及ぼす場合がある。すなわち、前段のインバータ回路17のハイレベル論理が電源電圧VDDよりも低い電圧となるため、この影響で最終段のインバータ回路18、特にpMOSMOSFETQ33のリーク電流を発生させ電力を増大させる可能性がある。
【0047】
図10は図9Aの最終段のインバータ18のリーク電流の問題点を示す回路図である。上記の様子を図10に示しており、入力電圧VINが参照電圧VREFよりも低いとき、差増増幅器12の出力電圧はローレベルになる。そして、出力段のインバータ回路18はこのローレベル信号を検出し、ハイレベルを出力する。しかし、インバータ回路17の上段にはバイアス電流IREFや適応バイアス電流IADPをモニタするカレントミラー回路(MOSFETQ71)が存在するため、インバータ回路17の出力するハイレベル論理レベルは電源電圧VDDよりも低い電圧(VDD−VDP)となる。ここで、VDPはpMOSFETQ71のドレイン・ソース間電圧VDSである。従って、このときの最終段インバータ回路18のpMOSFETQ33のゲート・ソース間電圧VGSは電圧VDPとなる。この電圧VDPがリーク電流ILEAKを流す可能性がある。
【0048】
第3の実施形態.
図11は図10のコンパレータ回路の問題点を解決するために、最終段のインバータ13のリーク電流を削減する、本発明の第3の実施形態に係るコンパレータ回路の構成を示す回路図である。図10のコンパレータ回路の問題点を解決するために、微小バイアス電流IREFの生成回路と、貫通電流ISCである適応バイアス電流IADPの生成回路を別々のカレントミラー回路で構成してなる適応バイアス電流生成回路19Bを備えたことを特徴としている。
【0049】
図11の差動増幅器12Aでは、バイアス電流IREFを、MOSFETQ11及びQ21aで構成されるカレントミラー回路を介して差動増幅器12Aにバイアスする。同様に、インバータ回路17の貫通電流ISCである適応バイアス電流IADPを、MOSFETQ71及びQ21bで構成されるカレントミラーを介して差動増幅器12にバイアスするように構成した。図10に示すコンパレータ回路では、バイアス電流IREFと適応バイアス電流IADPの両者を1個のカレントミラー回路でモニタするため、電圧VDPが大きくなる。これに対して、バイアス電流IREFを分離することで電圧VDPは小さく設定することができるため、最終段のインバータ回路18のリーク電流ILEAKの影響を抑えることができる。
【0050】
図12は図11のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。第2及び第3の実施形態で説明した差動増幅器12,12Aとインバータ回路17,18を組み合わせた回路構成では、入力電圧VINと参照電圧VREFのコモンモード電圧(平均電圧)依存性の影響を強く受ける。これが問題となって差動増幅器12のハイレベルがインバータ回路17のリーク電流ILEAKを発生させる場合がある。この様子を図12に示す。差動増幅器12Aの入力MOSFETQ22,Q23のソース電極の電圧をソース電圧VSとしている。差動増幅器12Aの出力電圧のハイレベルはソース電圧VSとなるため、差動増幅器12の出力電圧は入力電圧VINと参照電圧VREFのコモンモード電圧(平均電圧)に応じて変化する。一般に、このソース電圧VSは入力電圧VINと参照電圧VREFに依存して変化する。このとき、差動増幅器12Aの出力電圧が低くなりすぎると、図10を参照して説明した問題点と同様の現象で、pMOSFETQ72のリーク電流ILEAKが発生する問題がある。
【0051】
第4の実施形態.
図13は図12のコンパレータ回路の問題点を解決するための、本発明の第4の実施形態に係るコンパレータ回路の構成を示す回路図である。図13のコンパレータ回路は、入力用の差動増幅器12に代えて、カレントミラー回路ベースのワイドレンジ差動増幅器(差動増幅器12に比較してより大きなダイナミックレンジを有する差動増幅器をいう。)12Bを備えたことを特徴としている。ここで、カレントミラー回路ベースのワイドレンジ差動増幅器は例えば演算相互コンダクタンス増幅器(OTA)であってもよい。
【0052】
図13において、ワイドレンジ差動増幅器12Bは、pMOSFETQ81〜Q85及びnMOSFETQ86〜Q89により構成され、pMOSFETQ82及びQ83によりワイドレンジ動作のためのカレントミラー回路を構成し、pMOSFETQ11及びQ81によりバイアス電流IREFを検出するカレントミラー回路を構成し、pMOSFETQ71及びQ91によりインバータ回路17の貫通電流ISCであるバイアス電流IADPを検出するカレントミラー回路を構成し、これにより、適応バイアス電流生成回路19Cを構成している。以上のように構成することで、初段増幅器の出力電圧はフルスイングできるため、入力電圧VINと参照電圧VREFのコモンモード依存性が後段のインバータ回路17に及ぼす影響を排除することができる。
【0053】
なお、図13の回路構成は図12の実施形態に係るコンパレータ回路にワイドレンジ差動増幅器12Bを適用したものであるが、他の実施形態のコンパレータ回路にワイドレンジ差動増幅器12Bを適用してもよい。
【0054】
なお、図13の回路構成は、初段増幅器で、0Vから電源電圧VDDまでスイングできるフルスイング特性を得ている。しかし、実際には、この段階でフルスイングする必要はない。特に、フルスイングすることにより、動作遅延が発生し、これが問題となる場合がある。
【0055】
図14は本発明の第4の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図14のコンパレータ回路は、図13のコンパレータ回路に比較して、初段増幅器の出力振幅を制限する手法を採用して、初段増幅器の電源にダイオード接続MOSFETQ80を挿入して差動増幅器12Cを構成したことを特徴としている。当該MOSFETQ80には、通常2IREFの電流が流れる。この電流によって、実効的な出力振幅はVDD−VDP1となる。ここで、電圧VDP1は、ダイオード接続MOSFETQ80のドレイン・ソース間電圧VDSである。電圧VDP1は、2IREFの電流が流れるための電圧ドロップを発生させ、フルスイングを制限している。なお、この電流量は入力電圧VINと参照電圧VREFのコモンモード依存性はないため、先に問題としたインバータ回路17のリーク電流ILEAKの問題も回避できる。
【0056】
第2の実施形態及び第3の実施形態の回路構成.
図31は第2の実施形態及び第3の実施形態のコンパレータ回路の構成を示すブロック図であり、これらのコンパレータ回路の構成を動作を中心として総括的に図示するものである。
【0057】
図31において、コンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器12と、所定の微小電流であるバイアス電流IREFを発生して差動増幅器に供給する電流源11Aとを備える。インバータ回路17,17Aは、差動増幅器12からの差動電圧を反転して反転信号を出力し、適応バイアス電流生成回路20(符号19,19A,19B,19Cを総称して20と付す。)は、電流源11Aのバイアス電流IREFを検出し、インバータ回路17,17Aの貫通電流ISCを検出し、検出したバイアス電流IREF及び検出した貫通電流ISCに基づいて、差動増幅器12が論理判定を行わない期間はバイアス電流IREFで差動増幅器12を動作させる一方、差動増幅器12が論理判定する期間はバイアス電流IREFを増加させてなる適応バイアス電流IADPを用いて差動増幅器12を動作させるように適応バイアス電流制御を行うための適応バイアス電流IADPを発生して差動増幅器に供給する。
【0058】
図11の第3の実施形態では、適応バイアス電流生成回路20(19B)は、電流源11Aのバイアス電流IREF及びインバータ回路17の貫通電流ISCを別々に検出する。また、図9Aの第2の実施形態では、適応バイアス電流生成回路20(19)は、電流源11Aのバイアス電流IREFを検出し、検出したバイアス電流IREFをインバータ回路17の貫通電流ISCに加算して適応バイアス電流IADPを発生する。さらに、図9Bの第2の実施形態の変形例では、適応バイアス電流生成回路20(19A)は、インバータ回路17Aの貫通電流ISCを検出し、検出した貫通電流ISCを電流源11Aのバイアス電流IREFに加算して適応バイアス電流IADPを発生する。またさらに、図11及び図9Aの実施形態では、インバータ回路18はインバータ回路17からの出力電圧を反転して出力する。また、図9Bの第2の実施形態の変形例では、差動増幅器12からの出力電圧を反転して出力する。なお、ワイドレンジ差動増幅器12Bを用いる図13の第4の実施形態では、適応バイアス電流生成回路20(19C)は、図11の第3の実施形態と同様に動作するが、ワイドレンジ差動増幅器12Bの適用については他の実施形態の適応バイアス電流生成回路19,19A,19Bなどに適用してもよい。
【実施例】
【0059】
発明者らは提案した本実施形態に係るコンパレータ回路の動作評価を行うために、モンテカルロシミュレーションによるシミュレーション評価を行った。D2D(Die−to−Die)バラツキとWID(Within Die)バラツキの両者を考慮した。試行回数は100回とした。
【0060】
入力信号として、三角波信号と矩形パルス信号を用いた。ここで回路設計に際し、最適な設計パラメータ(MOSFETのゲート長L及びゲート幅Wなどのパラメータ)を設計する必要がある。本評価においては、三角波信号入力時における特性を基準に回路設計を行った。これは、三角波信号入力時と矩形パルス信号入力時において設計手法が異なるためである。すなわち、矩形パルス信号入力を基準として回路設計を行い、回路パラメータ設定の最適化を行うと、三角波信号を入力した際に電力が非常に大きくなってしまう問題がある。特に、NPS社提案のコンパレータ回路や基板電位を制御したバルク(BULK)コンパレータ回路に三角波信号を入力すると、NPS社のコンパレータ回路及びバルクコンパレータ回路の適応バイアス電流制御回路がハイレベル出力を長期間に渡って出力するため、電流生成MOSFETが多量の電流を出力し、電力増加が顕著になる。以上の理由から、三角波信号入力を行った際を基準として回路設計を行っている。
【0061】
まず、三角波信号入力時の応答特性について以下に説明する。シミュレーション条件として、電源電圧VDDを3.0V、参照電圧VREFを1.5Vとし、入力信号として500Hzの2個の三角波信号を入力して評価を行った。また、バイアス電流をIREF=10nAとした。なお、負荷容量、つまり出力端子T3に接続される容量として、1pFを想定している。
【0062】
図15(a)は図2の第1の従来例に係る2ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図15(b)は図15(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図15(c)は図15(a)の出力応答波形のうちの立ち下がり波形の拡大図である。ここで、バイアス電流が10nAであり、図15から明らかなように、2ステージコンパレータ回路の構造上の関係で、立ち上がり時間が遅く、立ち下がり時間が早い応答波形となっている。立ち上がり時間は、微小電流で充電することになるため、遅延時間が非常に大きくなっている。
【0063】
図16(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図16(b)は図16(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図16(c)は図16(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図16から明らかなように、三角波信号入力に対して、急峻な出力特性を実現していることが確認できた。
【0064】
図17(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図17(b)は図17(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図17(c)は図17(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図17から明らかなように、2ステージコンパレータ回路とは異なり、立ちあがり時間の大幅な改善が確認できた。また、立ち下がり時間においても急峻な特性を得ることができることを確認した。
【0065】
図18(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図18(b)は図18(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図18(c)は図18(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図18から明らかなように、図17の結果と同様に急峻な立ち上がり、立ち下がり特性を実現できていることが分かる。
【0066】
次いで、矩形パルス信号入力の応答特性について以下に説明する。シミュレーション条件として、電源電圧VDDを3.0V、参照電圧VREFを1.5Vとし、入力に500Hzの2個の矩形パルス信号(デューティ50%)を入力して評価を行った。また、バイアス電流をIREF=10nAとした。なお、負荷容量、つまり出力端子T3に接続される容量として、1pFを想定している。
【0067】
図19(a)は図2の第1の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図19(b)は図19(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図19(c)は図19(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図19から明らかなように、三角波信号入力時と同様に立ち上がり時間が非常に長いことが確認できた。
【0068】
図20(a)は図5の第2の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図20(b)は図20(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図20(c)は図20(a)の出力応答波形のうちの立ち下がり波形の拡大図である。三角波信号入力の際には、急峻な立ち上がり波形を実現していたのに対して、図20の結果では、立ち上がりが緩やかな形となっており、2ステージコンパレータ回路と同等の性能であり、改善効果が表れていないことが確認できた。これは、上述したように、三角波信号入力を基準に回路設計を行っているため、急峻なパルス信号入力に対して適応バイアス電流制御回路が十分な電流を生成できないことが原因であると考えられる。
【0069】
図21(a)は図9Aの第2の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図21(b)は図21(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図21(c)は図21(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図21から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かるた。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【0070】
図22(a)は図13の第4の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図22(b)は図22(a)の出力応答波形のうちの立ち上がり波形の拡大図であり、図22(c)は図22(a)の出力応答波形のうちの立ち下がり波形の拡大図である。図22から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かる。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【0071】
次いで、遅延時間の評価について以下に説明する。
【0072】
図23は本願で検討したコンパレータ回路の回路構成とその説明を示す表であり、図24は図23の各回路構成における遅延時間の評価結果を示す表である。ここで、入力の三角波信号、矩形パルス信号の周波数は500Hzとした。
【0073】
三角波信号を入力した場合を基準に設計を行ったため、2ステージコンパレータ回路を除くすべての回路構成で、十分な遅延特性を実現することが確認できた。一方で、パルス信号を入力した場合を考える。2個の差動増幅器14a,14bを利用する「NPS」及び「バルク(BULK)」コンパレータ回路はともに立ち上がり時間が大きくは改善されていない。これは、上述したように、三角波信号を基準として回路パラメータを設計したため、矩形パルス信号を入力された際のハイレベルが十分確保することができず、応答時間の増大を招いたためである。これに対して、CMOSインバータ回路の貫通電流ICSを用いたコンパレータ回路構成では、すべての回路で大幅な改善が実現できていることが確認できた。
【0074】
まず、周波数特性のシミュレーション結果について以下に説明する。ここで、まず、三角波信号入力時における周波数特性を調査した。
【0075】
図25は図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。図25から明らかなように、すべての結果より、バイアス電流を増加させると動作周波数が上昇することが確認できた。これは、バイアス電流の上昇によるコンパレータ回路の駆動力向上を示しており、直観的な考察と一致する。2ステージコンパレータ回路が最も遅く、インバータベースのコンパレータ回路が最も早く動作する結果が得られた。
【0076】
図26は図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図26のグラフは、コンパレータ回路に許容される電流当たりの動作限界周波数を示している。例えば、コンパレータ回路に500nAしか電流消費が許容しないと考えると、インバータベースのコンパレータ回路が高い性能を有することが確認できた。一方で、NPS、バルクコンパレータ回路は、2ステージコンパレータ回路よりも性能が悪くなっていることが確認できた。これは、適応バイアス電流制御回路の出力するハイレベルの影響で、多くの電流を消費してしまうことが一因である。
【0077】
図27は図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図27では、バイアス電流を10nAに設定した。図27から明らかなように、NPS、バルクコンパレータ回路は、適応バイアス制御が多くの電流を生成し、これが電力増大を招く。このため、低周波数側から高い周波数に至るまで、高い電力消費となっている。一方で、インバータベースのコンパレータ回路は低周波において低電力で動作し、周波数の上昇に伴って電力が上昇していることが確認できた。電力の上昇は、インバータ回路の消費電力が周波数に依存して大きくなっていることを示している。なお、2ステージコンパレータ回路は約1kHzで動作できなくなる。
【0078】
次いで、矩形パルス信号入力のシミュレーション結果について以下に説明する。
【0079】
図28は図23の各回路構成において三角波信号を入力したときのバイアス電流IREFと動作限界周波数との関係を示すグラフである。図28から明らかなように、三角波信号入力時とほぼ同様の傾向が確認できた。しかし、NPS、バルクコンパレータ回路に関しては、性能が劣化している。これは、三角波信号の場合、入力信号が有限の傾きを持つため、適応バイアス電流制御回路の動作が追従できる。しかし、パルス信号入力の場合、急峻な信号変化のため適応バイアス電流制御回路が十分な電流を生成することができず、動作限界周波数の劣化につながったものである。
【0080】
図29は図23の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図29から明らかなように、三角波信号の場合と同様の傾向を確認できた。NPS、バルクコンパレータ回路に関しては、三角波信号の場合と比較して、若干の動作周波数の改善がみられる。これは、入力信号が三角波信号からパルス信号に変わることで、パルス信号の場合の方がより大きなゲート・ソース間電圧を確保することができ、これが性能改善の一因として考えられる。
【0081】
図30は図23の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図30では、バイアス電流を10nAに設定した。図30から明らかなように、三角波信号入力と比較して、NPS、バルクコンパレータ回路の低電力化が確認できた。これは、適応バイアス電流制御回路の入力波形依存性が原因である。
【0082】
以上の検討結果をまとめると、今回検討したコンパレータ回路を大別すると3つのグループに分けることができる。
(1)標準コンパレータ回路(第1の従来例に係る2ステージコンパレータ回路)
(2)2つの差動増幅器を用いた適応バイアス電流制御方式によるコンパレータ回路(第2の従来例及び第1の実施形態に係るコンパレータ回路)
(3)CMOSインバータを用いた適応バイアス電流制御方式によるコンパレータ回路(第2乃至第4の実施形態に係るコンパレータ回路)
【0083】
上記3つのグループのコンパレータ回路を比較して、それぞれ次のようにまとめることができる。
(1)低電力を実現できるが、動作周波数が低い問題がある。
(2)適応バイアス制御方式の構成上、パルス信号入力に対する応答は問題が少ない。しかし、三角波信号に対する応答に問題が残る。三角波信号のような緩やかな波形が入力されると、適応バイアス電流制御回路が大電流を発生する可能性がある。つまり、入力波形に応じた設計が必要になる。また、適応バイアス電流制御回路に差動増幅器2個を要するため、回路規模が大きいという問題もある。
(3)入力波形の依存性が極めて小さく、非常にコンパクトな構成で実現できる。(2)の適応バイアス電流制御回路は2つの差動増幅器を用いて適応バイアス電流を生成している。これに対して、(3)のコンパレータ回路では1つの差動増幅器が「適応バイアス電流制御機能」と「論理判定機能」を同時に実現しているため、コンパクト・低電力なコンパレータ回路として機能している点に優位性がある。
【0084】
なお、コンパレータ回路を微小電流で動作させる意味は低電力化のためであり、そのためには、電流源11Aのバイアス電流IREFを微小電流として、論理判定を行わない期間において、コンパレータ回路のMOSFETをサブスレッショルド領域(MOSFETのゲート・ソース間電圧をしきい値(製造プロセスで変化するが、例えば、0.5Vである。)以下で微小電流動作する領域をいう。)で動作させている。
【産業上の利用可能性】
【0085】
以上詳述したように、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【符号の説明】
【0086】
11…ゲートバイアス電圧生成回路、
11A…電流源、
12,12A,12B,12C…差動増幅器、
13…ソース接地増幅器、
14,14A,19,19A,19B,19C,20…適応バイアス電流生成回路、
14a,14b…差動増幅器、
15,16…バイアス制御回路、
17,18…インバータ回路、
Q11〜Q102…MOSFET、
T1〜T4…端子。
【特許請求の範囲】
【請求項1】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とするコンパレータ回路。
【請求項2】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする請求項1記載のコンパレータ回路。
【請求項3】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
【請求項4】
上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
【請求項5】
上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項2又は3記載のコンパレータ回路。
【請求項6】
上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項4記載のコンパレータ回路。
【請求項7】
上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする請求項1乃至6のうちのいずれか1つに記載のコンパレータ回路。
【請求項8】
上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする請求項7記載のコンパレータ回路。
【請求項9】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第1の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とするコンパレータ回路。
【請求項10】
上記バイアス電圧は電源電圧であることを特徴とする請求項9記載のコンパレータ回路。
【請求項1】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第1のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とするコンパレータ回路。
【請求項2】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第1のインバータ回路の貫通電流を別々に検出することを特徴とする請求項1記載のコンパレータ回路。
【請求項3】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第1のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
【請求項4】
上記適応バイアス電流生成回路は、上記第1のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする請求項1記載のコンパレータ回路。
【請求項5】
上記第1のインバータ回路からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項2又は3記載のコンパレータ回路。
【請求項6】
上記差動増幅器からの出力電圧を反転して出力する第2のインバータ回路をさらに備えたことを特徴とする請求項4記載のコンパレータ回路。
【請求項7】
上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする請求項1乃至6のうちのいずれか1つに記載のコンパレータ回路。
【請求項8】
上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする請求項7記載のコンパレータ回路。
【請求項9】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第1の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第2の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第2の差動増幅器は、
上記入力電圧を入力する第1のトランジスタと、上記参照電圧を入力する第2のトランジスタとを含む第1の差動対と、
上記入力電圧を入力する第3のトランジスタと、上記参照電圧を入力する第4のトランジスタとを含む第2の差動対とを備え、
上記第1のトランジスタ及び上記第4のトランジスタの各ソース電極を上記基板に接続し、上記第2のトランジスタ及び上記第3のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記2つの差動対の各入力対電圧特性の交差する電圧における当該第2の差動増幅器の出力電圧を増大させることを特徴とするコンパレータ回路。
【請求項10】
上記バイアス電圧は電源電圧であることを特徴とする請求項9記載のコンパレータ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【公開番号】特開2011−182188(P2011−182188A)
【公開日】平成23年9月15日(2011.9.15)
【国際特許分類】
【出願番号】特願2010−44369(P2010−44369)
【出願日】平成22年3月1日(2010.3.1)
【出願人】(396023993)株式会社半導体理工学研究センター (150)
【Fターム(参考)】
【公開日】平成23年9月15日(2011.9.15)
【国際特許分類】
【出願日】平成22年3月1日(2010.3.1)
【出願人】(396023993)株式会社半導体理工学研究センター (150)
【Fターム(参考)】
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