電圧比較器

【課題】消費電流を増加することなく高速化することが可能な電圧比較器の提供。
【解決手段】この発明は、差動増幅回路１１、微分回路１２、および出力増幅回路１３を備えている。差動増幅回路１１は、差動入力された信号を差動増幅して出力する。微分回路１２は、差動増幅回路１１の出力を微分し、この微分出力を出力増幅回路１３の定電流トランジスタＭ７のバイアス電圧に加算する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を基準電圧と比較し、比較結果に応じた出力電圧を出力する電圧比較器に関する。
【背景技術】
【０００２】
この種の電圧比較器としては、例えば図１４に示すように、入力段の差動増幅器１０１と、出力段の出力増幅器１０２と、を備えたものが知られている（特許文献１などを参照）。
差動増幅器１０１は、差動対を構成するＮ型のＭＯＳトランジスタＭ１０１、Ｍ１０２と、負荷を構成するＰ型のＭＯＳトランジスタＭ１０３、Ｍ１０４と、電流源Ｉ１とを備えている。出力増幅器１０２は、Ｐ型のＭＯＳトランジスタＭ１０５と、電流源Ｉ２とからなるドレイン接地増幅回路である。
【０００３】
次に、図１４の電圧比較器の動作例について、図１５を参照して説明する。この例では、図１４の電圧比較器の電源電圧ＶCCとして例えば８〔Ｖ〕が印加されているものとする。
いま、差動増幅器１０１に対して、図１５（Ａ）に示すような入力電圧ＶＩＮと基準電圧ＶＲＥＦが差動入力されるものとする。この場合に、入力電圧ＶＩＮが基準電圧ＶＲＥＦ以上になると、出力増幅器１０２の出力ＯＵＴは０〔Ｖ〕から８〔Ｖ〕に変化する。その後、入力電圧ＶＩＮが基準電圧ＶＲＥＦ以下になると、出力増幅器１０２の出力ＯＵＴは８〔Ｖ〕から０〔Ｖ〕に変化する（図１５（Ｂ）参照）。
【０００４】
ところで、図１４の電圧比較器の後段（次段）に、電圧比較器の出力をレベル変換するレベル変換回路（図示せず）が接続されている場合について考える。ここで、そのレベル変換回路の電源電圧として、例えば１．２〔Ｖ〕が印加されているものとする。
この場合には、出力増幅器１０２の出力ＯＵＴが、レベル変換回路を構成するインバータ回路のしきい値電圧ＶＴＨ以上になると、レベル変換回路の出力は図１５（Ｃ）のように０〔Ｖ〕から１．２〔Ｖ〕に変化する。その後、出力増幅器１０２の出力ＯＵＴがしきい値電圧ＶＴＨ以下になると、レベル変換回路の出力は図１５（Ｃ）のように１．２〔Ｖ〕から０〔Ｖ〕に変化する。
このように、図１４の電圧比較器にレベル変換回路を含む場合であって、レベル変換回路が電圧比較器の出力ＯＵＴをこの出力ＯＵＴよりも低いレベルにレベル変換する場合には、以下の不具合がある。
【０００５】
すなわち、電圧比較器の入力電圧ＶＩＮの立ち上がりでは、レベル変換回路の出力が比較的短時間で立ち上がる。しかし、電圧比較器の入力電圧ＶＩＮの立ち下がりでは、その入力電圧ＶＩＮの立ち下がりから遅延時間ｔｄの経過後に、レベル変換回路の出力が立ち下がる（図１５（Ｃ）参照）。このため、出力応答時間が悪化して高速応答できない、という不具合がある。
このような不具合を解消して高速化するには、例えば差動増幅器１０１や出力増幅器１０２の電流源Ｉ１、Ｉ２のバイアス電流を増加することが考えられる。しかし、それを増加すると、電圧比較器の消費電流が増加するという新たな不具合が発生する。
【０００６】
また、図１３の電圧比較器の後段に接続するレベル変換回路としてＣＭＯＳインバータなどを使用する場合には、電圧比較器の出力ＯＵＴの遷移時間に応じた貫通電流がＣＭＯＳインバータに流れる。
このため、高速応答と低消費電流の両立が困難であった。言い換えると、電圧比較器の応答時間が長くなれば長くなるほど、レベル変換回路を構成するＣＭＯＳインバータなどの貫通電流が流れる時間が長くなり、低消費電力を重視するシステムに適用する場合においてはその解消が望まれる。
特に、上記の不具合は、電圧比較器の電源電圧が、その電圧比較器の後段に接続されるレベル変換回路（ロジック回路）の電源電圧よりも相対的に高く、その電源電圧の差が大きいほど顕著になる。
【特許文献１】特開平６−１０９７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、例えば消費電流を増加することなく高速化することが可能な電圧比較器などを提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、差動入力された信号を差動増幅して出力する差動増幅回路と、前記差動増幅回路の出力を増幅して出力する出力増幅回路と、前記差動増幅回路の出力を微分する微分回路と、を含み、前記微分回路の微分出力を前記出力増幅回路の定電流トランジスタのバイアス電圧に加算する。
第２の発明は、第１の発明において、前記出力増幅回路は、前記差動増幅回路の出力を入力する入力トランジスタと、前記入力トランジスタに定電流を供給する定電流トランジスタと、を備える。
第３の発明は、第１または第２の発明において、前記微分回路は、キャパシタと抵抗からなる。
【０００９】
第４の発明は、第３の発明において、前記抵抗は半導体基板の上方に配置されて所定の抵抗値を有する抵抗からなり、前記抵抗は、前記半導体基板上に配置した際に形成される最終端子間寄生容量が最小化されるように、Ｎ個に分割し、かつ当該Ｎ個に分割した抵抗の各々は、前記半導体基板上に所定の規則にしたがって配置した。
第５の発明は、第４の発明において、前記Ｎ個に分割した抵抗の各々は、所定の幅と所定の長さを有し、前記Ｎ個に分割した抵抗は、前記半導体基板上に所定間隔をおいて順に配置し、かつ、直列接続する。
第６の発明は、第１〜第５の発明において、前記出力増幅回路の出力のレベルを変換するレベル変換回路をさらに備え、前記レベル変換回路は、前記差動増幅回路および前記出力増幅回路の電源電圧よりも相対的に低い電源電圧で動作するようになっている。
【００１０】
第７の発明は、第１〜第６の発明において、所定の電流を生成する定電流回路と、前記定電流回路が生成する電流に基づいて前記定電流トランジスタに定電流を流すためのカレントミラー回路と、をさらに備える。
第８の発明は、第７の発明において、前記定電流回路は、ダイオード接続する第１トランジスタと、ゲートに所定電位を印加するとともに、トランジスタサイズがそれぞれ異なる選択自在なｎ個の第２のトランジスタと、抵抗値がそれぞれ異なる選択自在なｍ個の抵抗と、を備えている。
第９の発明は、第８の発明において、前記ｎ個の第２トランジスタは並列接続し、前記ｍ個の抵抗は直列接続し、前記並列接続するｎ個のトランジスタのうちの少なくとも１個を選択する第１選択手段と、前記直列接続するｍ個の抵抗のうちの少なくとも１個を選択する第２選択手段と、を備える。
【００１１】
第１０の発明は、第９の発明において、前記ｎ個のトランジスタの各々は、同一サイズのｐ個のトランジスタから構成し、前記ｐ個のトランジスタは、直列接続するとともにゲートをそれぞれ共通接続して当該共通接続部に所定電位を印加し、かつ、前記直列接続するｐ個のトランジスタを選択するスイッチを備えている。
第１１の発明は、差動入力された信号を差動増幅して出力する差動増幅回路と、定電流からバイアス電圧を生成するバイアス回路と、前記差動増幅回路の出力と前記バイアス電圧とが印加される微分回路と、前記差動増幅回路の出力と前記微分回路の出力とが印加される出力増幅回路と、を含む。
第１２の発明は、第１〜第１1の発明の何れかを含む、電子機器である。
本発明によれば、微分回路を設けるようにしたので、消費電流を増加することなく高速化することが可能な電圧比較器を実現できる可能性がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の電圧比較器の第１実施形態は、図１に示すように、入力電圧ＶＩＮを基準電圧ＶＲＥＦと比較しこの比較結果に応じた出力ＯＵＴを出力する電圧比較部（コンパレータ部）１と、電圧比較部１の出力ＯＵＴをレベル変換して出力電圧ＶＯＵＴを出力するレベル変換部（レベルシフト部）２と、を備えている。
また、第１実施形態は、基準電圧ＶＲＥＦが入力される入力端子３と、入力電圧ＶＩＮが入力される入力端子４と、出力電圧ＶＯＵＴを出力する出力端子５と、電源電圧ＶＣＣが供給される電源端子６と、電源電圧ＶＣＣよりも相対的に低い電源電圧ＶＤＤが供給される電源端子７と、電源電圧ＶＳＳが供給されるグランド端子８と、を備えている。
【００１３】
さらに、この第１実施形態は半導体基板上に集積回路化され、この構成例については後述する。なお、本発明は、入力端子３に基準電圧以外の電圧が入力された場合にも適用できる。例えば、入力端子３に入力電圧ＶＩＮを入力し、入力端子４に基準電圧ＶＲＥＦを入力するようにしても良い。また、入力端子３に入力電圧ＶＩＮの反転信号等の変化する信号を入力することも可能である。
ここで、電圧比較部１は、電源電圧ＶＣＣとして０．９〜８．０〔Ｖ〕が印加され、この範囲の電源電圧で動作できるようになっている。また、レベル変換部２は、電源電圧ＶＤＤとして０．９〜１．２〔Ｖ〕が印加され、この範囲の電源電圧で動作できるようになっている。なお、ここでは、VCC≧VDDの関係が常に保たれているものとする。
【００１４】
電圧比較部１は、図１に示すように、差動増幅回路１１と、微分回路１２と、出力増幅回路１３と、カレントミラー回路１４と、を備えている。
差動増幅回路１１は、入力電圧ＶＩＮと基準電圧ＶＲＥＦを差動入力し、この差動入力された電圧（信号）を差動増幅して出力するようになっている。このため、差動増幅回路１１は、差動対を構成するＮ型のＭＯＳトランジスタＭ１、Ｍ２と、負荷を構成するＰ型のＭＯＳトランジスタＭ３、Ｍ４と、電流源用のＮ型のＭＯＳトランジスタＭ５と、電圧正帰還用のＰ型のＭＯＳトランジスタＭ８、Ｍ９と、を備えている。
【００１５】
さらに具体的に説明すると、ＭＯＳトランジスタＭ１のゲートは入力端子３に接続され、そのゲートには基準電圧ＶＲＥＦが印加される。ＭＯＳトランジスタＭ２のゲートは入力端子４に接続され、そのゲートには入力電圧ＶＩＮが印加される。ＭＯＳトランジスタＭ１、Ｍ２のソースは共通接続され、共通接続部がＭＯＳトランジスタＭ５のドレインに接続されている。ＭＯＳトランジスタＭ１のドレインは、ＭＯＳトランジスタＭ３のドレインに接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ４のドレインに接続されている。
ＭＯＳトランジスタＭ３のゲートは、自己のドレインに接続されている。ＭＯＳトランジスタＭ３のソースは、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタＭ４のゲートは、自己のドレインに接続されている。ＭＯＳトランジスタＭ４のソースは、電源電圧ＶＣＣが印加される。
【００１６】
ＭＯＳトランジスタＭ５のゲートは、後述のＭＯＳトランジスタＭ１１〜Ｍ１６のゲートに接続されるとともに、微分回路１２の抵抗Ｒ１の一端側に接続されている。ＭＯＳトランジスタＭ５のソースは、電源電圧ＶＳＳが印加される。
ＭＯＳトランジスタＭ８のドレインは、ＭＯＳトランジスタＭ２のドレインに接続されている。ＭＯＳトランジスタＭ８のソースは、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタＭ８のゲートは、ＭＯＳトランジスタＭ１のドレインに接続されている。ＭＯＳトランジスタＭ９のドレインは、ＭＯＳトランジスタＭ１のドレインに接続されている。ＭＯＳトランジスタＭ９のソースは、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタＭ９のゲートは、ＭＯＳトランジスタＭ２のドレインに接続されている。
【００１７】
なお、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ５の基板端子には電源電圧ＶＳＳが印加され、ＭＯＳトランジスタＭ３、Ｍ４、Ｍ８、Ｍ９の基板端子には電源電圧ＶＣＣが印加される。
微分回路１２は、差動増幅回路１１の出力電圧を微分（時間微分）し、この微分電圧を出力増幅回路１３の定電流用のＭＯＳトランジスタＭ７のゲートにバイアス電圧として加算（供給）するようになっている。
このため、微分回路１２は、図１に示すように、キャパシタＣと抵抗Ｒとからなる。キャパシタＣの一端側の端子は、差動増幅回路１１の出力端子であるＭＯＳトランジスタＭ２、Ｍ４のドレインに接続されている。キャパシタＣの他端側の端子は、抵抗Ｒの一端側の端子とＭＯＳトランジスタＭ７のゲートとにそれぞれ接続されている。抵抗Ｒの他端側の端子は、ＭＯＳトランジスタＭ５のゲートに接続されている。
【００１８】
出力増幅回路１３は、差動増幅回路１１の出力を入力し、この入力を増幅して出力するようになっている。
このため、出力増幅回路１３は、差動増幅回路１１の出力を入力するＰ型のＭＯＳトランジスタＭ６と、このＭＯＳトランジスタＭ６の負荷として機能する定電流源用のＮ型のＭＯＳトランジスタＭ７とから構成されるソース接地増幅回路である。
ＭＯＳトランジスタＭ６のゲートには、差動増幅回路１１の出力が入力される。ＭＯＳトランジスタＭ６のソースは、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタＭ６のドレインは、ＭＯＳトランジスタＭ７のドレインおよび後述のレベル変換部２のインバータ２１の入力端子にそれぞれ接続されている。ＭＯＳトランジスタＭ６の基板端子は、電源電圧ＶＣＣが印加される。
【００１９】
ＭＯＳトランジスタＭ７のゲートには、ＭＯＳトランジスタＭ５のゲートに印加される電圧と同等の電圧（バイアス電流ＩＶがトランジスタＭ１１〜Ｍ１６によって電圧に変換されて発生する直流バイアス電圧）の他に、微分回路１２の微分電圧が加算される。ＭＯＳトランジスタＭ７のソースと基板端子には、電源電圧ＶＳＳが印加される。
カレントミラー回路１４は、図１に示すように、直列に接続されるＮ型のＭＯＳトランジスタＭ１１〜Ｍ１６と、ＭＯＳトランジスタＭ５、Ｍ７とから構成され、ＭＯＳトランジスタＭ１１〜Ｍ１６に流れる電流に比例する所定電流を、ＭＯＳトランジスタＭ５とＭＯＳトランジスタ７にそれぞれ流すようになっている。
【００２０】
そして、ＭＯＳトランジスタＭ１１のドレインに定電流VIが供給され、ＭＯＳトランジスタＭ１６のソースがグランド端子８に接続されている。また、ＭＯＳトランジスタＭ１１〜Ｍ１６のゲートは共通接続され、この共通接続部がＭＯＳトランジスタＭ１１のドレインおよびＭＯＳトランジスタＭ５のゲートに接続されるとともに、ＭＯＳトランジスタＭ７のゲートに抵抗Ｒを介して接続されている。ＭＯＳトランジスタＭ１１〜Ｍ１６の基板端子は、電源電圧ＶＳＳが印加される。
なお、ここでは複数のＮ型ＭＯＳトランジスタを直列に接続した場合を例示したが、１個のＮ型ＭＯＳトランジスタで形成してもよい。
【００２１】
レベル変換部２は、図１に示すように、インバータ２１と、ＣＭＯＳインバータ２２とを備え、電圧比較部１の出力ＯＵＴを入力し、この入力をレベル変換して出力電圧ＶＯＵＴを出力する。
インバータ２１は、電圧比較部１の出力ＯＵＴを入力し、この入力の論理レベルを反転して出力する。ＣＭＯＳインバータ２２は、インバータ２１の反転出力を入力し、この入力の論理レベルを反転して出力する。
ＣＭＯＳインバータ２２は、Ｐ型のＭＯＳトランジスタＭ２１とＮ型のＭＯＳトランジスタＭ２２からなる。ＭＯＳトランジスタＭ２１、Ｍ２２のゲートは共通接続され、共通接続部にインバータ２１の出力が入力される。ＭＯＳトランジスタＭ２１のソースと基板端子には、電源電圧ＶＤＤが印加される。ＭＯＳトランジスタＭ２２のソースと基板端子には、電源電圧ＶＳＳが印加される。ＭＯＳトランジスタＭ２１、Ｍ２２のドレインは共通接続され、共通接続部は出力端子５に接続されている。
【００２２】
次に、図１の微分回路１２の抵抗Ｒの具体的な構成例について、図２を参照して説明する。
微分回路１２の抵抗Ｒは、半導体基板上に配置されている。すなわち、抵抗Ｒは例えばポリシリコン抵抗などからなり（以下、抵抗という）、この抵抗は微分回路１２の構成に必要とする抵抗値に応じて、全体が所定の幅と長さを有している。
その抵抗は、半導体基板上に配置した際に形成される寄生容量によって微分回路１２としての動作を損なうことがないように、言い換えると半導体基板上に配置した際に形成される抵抗Rの一端と他端との間の寄生容量が最小化されるように、分割して配置される。
【００２３】
微分回路１２において、所望の微分特性を確保するためには、抵抗と並列に接続される寄生容量を最小に抑えなければならない。特に、微分回路１２の抵抗Ｒの抵抗値が大きい程強く望まれる。抵抗Ｒの必要な抵抗値が単一の抵抗で実現できる場合はさほど問題ないが、分割して複数の抵抗で構成する場合は、該抵抗間の寄生容量が抵抗Rの一端と他端との間の容量成分に寄与する。分割された抵抗の平行対向長が長いほど該抵抗間の寄生容量が大きくなり、全体の抵抗の寄生容量はこれら各寄生容量の直列値となる。したがって、抵抗Rの一端と他端との間の寄生容量値を最小にするためには、許容される面積内において、できるだけ細分化した抵抗を用いた方が良い。これは、各抵抗間寄生容量を最小化できると共に該寄生容量の直列数を大きくする効果が同時に得られるため、抵抗Rの一端と他端との間の寄生容量を最小化する上で特に有効である。
【００２４】
該抵抗は、図２に示すように、Ｎ個の抵抗Ｒ−１〜Ｒ−Ｎに分割され、かつ、この分割された抵抗Ｒ−１〜Ｒ−Ｎの各々は、半導体基板上（図示せず）に所定の規則にしたがって配置するようにした。
図２の例では、抵抗Ｒ−１〜Ｒ−Ｎは、所定の長さを有し、半導体基板上に所定間隔をおいて上下方向に規則的に並べて１列を形成するとともに、全体として３列を形成している。そして、抵抗Ｒ−１〜Ｒ−Ｎは直列接続されている。すなわち、抵抗Ｒ−１〜Ｒ−Ｎは、メタル１２１を介して互いに接続され、全体が電気的に直列接続されている。
【００２５】
抵抗Ｒ−１〜Ｒ−Ｎは、同じ抵抗値の抵抗に分割するのが好ましい。つまり、図２に示すように３列になるように配置した場合、１列目と２列目を接続する箇所１２１−１や３列目と３列目を接続する箇所１２１−２も、ポリシリコン抵抗で形成せずにメタルで接続するのが好ましい。これにより、抵抗値の変更を容易に行うことができる。
なお、抵抗Ｒ−１〜Ｒ−Ｎは、図２に示すように３列（複数列）になるように配置する必要はない。すなわち、抵抗Ｒ−１〜Ｒ−Ｎの各々は、配置場所や配置可能な範囲（面積）の制約を受けるので、その制約の範囲内において全体の寄生容量を最小化できるように、半導体基板上に配置すれば良い。
【００２６】
次に、図１に示す第１実施形態の電圧比較器は、各種の電子機器（例えば非接触ＩＣカード）の構成要素の一部として適用され、半導体基板上に集積回路化されるので、この半導体基板上における構成例について、図３を参照して説明する。
図１の電圧比較器が電子機器の構成要素の一部として適用される場合には、その電子機器は図３に示すように半導体基板３０上に集積回路化され、図１の電圧比較器３１は半導体基板３０上の一部に配置される。
【００２７】
そして、電圧比較器３１の外縁部には、図２に示す微分回路１２の抵抗Ｒ−１〜Ｒ−Ｎを配置させるようにした。すなわち、電圧比較器３１の周囲を抵抗Ｒ−１〜Ｒ−Ｎで取り囲み、抵抗Ｒ−１〜Ｒ−Ｎによって電圧比較器３１が他の構成要素から発生するノイズ（外部雑音）の影響を防止できるようにした。言い換えると、抵抗Ｒ−１〜Ｒ−Ｎに対して、電圧比較器３１で発生する内部雑音以外の外部雑音を遮蔽する遮蔽効果を持たせるようにした。これは、各抵抗とその対基板間寄生容量で構成されるローパスフィルタによる高周波ノイズ低減効果を積極的に利用するものである。
このような配置構成によれば、ノイズを発生または発生しやすい回路（ノイズ発生源）、例えば電圧比較器より高速にスイッチング動作する高速スイッチング回路３２、３３を、図３に示すように電圧比較器３１に隣接して配置しても、電圧比較器３１は高速スイッチング回路３２、３３のスイッチング動作に伴うノイズの影響を排除することができる。
【００２８】
次に、第１実施形態の動作例について、図４を参照して説明する。
図１の電圧比較器において、図４（Ａ）に示すような入力電圧ＶＩＮと基準電圧ＶＲＥＦが入力されるものとする。この場合に、入力電圧ＶＩＮが立ち上がると、その立ち上がりから所定時間後に電圧比較部１の出力ＯＵＴは立ち上がる（図４（Ｂ）の実線参照）。また、これに伴って、レベル変換部２の出力である出力端子５の出力電圧ＶＯＵＴが立ち上がる（図４（Ｃ）の実線参照）。
その後、入力電圧ＶＩＮが立ち下がると、その立ち下がりから所定時間後に電圧比較部１の出力ＯＵＴは立ち下がる（図４（Ｂ）の実線参照）。また、これに伴って、出力端子５の出力電圧ＶＯＵＴが立ち下がる（図４（Ｃ）の実線参照）。
【００２９】
ここで、第１実施形態の微分回路１２による効果を比較するために、図１の電圧比較器から微分回路１２を省略した回路（図１４の従来回路に相当）、すなわち微分回路１２のキャパシタＣと抵抗Ｒを省略し、ＭＯＳトランジスタＭ５のゲートをＭＯＳトランジスタＭ７のゲートに接続した電圧比較器（以下、比較用の電圧比較器という）における各部の波形について説明する。
微分回路１２が省略された比較用の電圧比較器（図１参照）では、電圧比較部１の出力ＯＵＴは図４（Ｂ）の破線のようになり、出力端子５の出力電圧ＶＯＵＴは図４（Ｃ）の破線のようになる。
【００３０】
図４（Ｂ）（Ｃ）によれば、第１実施形態では、電圧比較部１の出力ＯＵＴの立ち下がり時間を比較用の電圧比較器に比べて大幅に短縮でき（図４（Ｂ）参照）、この結果、出力端子５の出力電圧ＶＯＵＴの立ち下がり時間を比較用の電圧比較器に比べて大幅に短縮できるので（図４（Ｃ）参照）、動作の高速化を図ることができる。
次に、第１実施形態の上記の動作に伴い、電圧比較部１に流れる電流（消費電流）は、図４（Ｄ）の実線のようになる。また、入力電圧ＶＩＮが立ち下がり（図５（Ａ）の実線参照）、これに伴って電圧比較部１の出力ＯＵＴが立ち下がるときに（図５（Ｂ）の実線参照）、レベル変換部２に流れる電流（消費電流）は図５（Ｃ）の実線のようになる。
一方、比較用の電圧比較器では、電圧比較部１の消費電流は図４（Ｄ）の破線のようになり、電圧比較部１の出力ＯＵＴが立ち下がるときのレベル変換部２の消費電流は図５（Ｃ）の破線のようになる。
【００３１】
図４（Ｄ）によれば、第１実施形態の電圧比較部１における消費電流の平均値は、比較用の電圧比較器の消費電流の平均値に比べて小さくすることができる。また、図５（Ｃ）によれば、比較用の電圧比較器のレベル変化部２における消費電流の方がピーク値は小さいが、電圧比較部１の出力の立ち下がり時間が第１実施形態よりも長くなる（図５（Ｂ）の破線参照）。このため、全体として、第１実施形態のレベル変化部２における消費電流の方が比較用の電圧比較器の消費電流よりも少なくなる。
従って、第１実施形態によれば、比較用の電圧比較器に比べて消費電流を減少させることができる。
【００３２】
次に、第１実施形態の内部の主なノードの波形例について、図６〜図１１を参照して説明する。
この波形例は、入力電圧ＶＩＮおよび基準電圧ＶＲＥＦとして、図４（Ａ）に示す波形を入力した場合である。図６は、そのときの第１実施形態におけるＭＯＳトランジスタＭ６、Ｍ７のそれぞれのゲート電圧ＶＧ６、ＶＧ７、および電圧比較部１の出力ＯＵＴである。図７は、そのときの比較用の電圧比較器におけるＭＯＳトランジスタＭ６、Ｍ７のそれぞれのゲート電圧ＶＧ６、ＶＧ７、および電圧比較部１の出力ＯＵＴである。
【００３３】
図８は、図６の一点鎖線ａ１、ａ２で囲まれた部分の拡大図である。図９は、図７の一点鎖線ｂ１、ｂ２で囲まれた部分の拡大図である。図１０は、図６の一点鎖線ｃ１、ｃ２で囲まれた部分の拡大図である。図１１は、図７の一点鎖線ｄ１、ｄ２で囲まれた部分の拡大図である。
図８および図９によれば、第１実施形態におけるＭＯＳトランジスタＭ７のゲート電圧ＶＧ７は、微分回路１２の微分電圧が加算された状態になる（図１参照）。この時、ＣおよびＲの値を適切に選ぶことにより、第１実施形態では、ＭＯＳトランジスタＭ７のゲート電圧ＶＧ７は、出力増幅回路１３の出力ＯＵＴの立ち上がり時に減少してＭＯＳトランジスタ６に流れるバイアス電流が減少し、その立ち下がり時に増加してバイアス電流が増加するようにできる。
【００３４】
従って、第１実施形態によれば、比較例の電圧比較器に比べて応答速度の高速化を図ることができる。
また、第１実施形態には図示されていないが、ＭＯＳトランジスタＭ６とＭ７のドレイン、即ち電圧比較部１の出力ＯＵＴ端子とＶＳＳ電源端子８の間にダイオードもしくはダイオード接続されたＭＯＳトランジスタ等を用いた電圧リミッタ回路を挿入することも可能である。この場合には、さらなる立下り時間の短縮が可能であるため、図１の回路よりもさらに高速化することができる。
このように電圧リミッタ回路を挿入する点は、後述の第２実施形態についても適用できる。
【００３５】
（第２実施形態）
本発明の電圧比較器の第２実施形態について、図１２を参照して説明する。
この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１２に示す定電流回路９およびカレントミラー回路１０を追加したものである。
第１実施形態の構成ではカレントミラー回路１４に入力される電流値がばらつくと定電流トランジスタＭ５およびＭ７に流れる電流値もそれに比例してばらつくため、その結果電圧比較器全体の動作速度（応答遅延時間）もばらつく。
そこで、第２実施形態は、第１実施形態に高精度の定電流バイアス手段を追加することによって、動作速度ばらつきの小さい電圧比較器を実現するものである。
なお、第２実施形態は、図１に示す第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００３６】
定電流回路９は、図１２に示すように、Ｐ型のＭＯＳトランジスタＭ２０と、トランジスタサイズが調整自在なデプレションＮ型のＭＯＳトランジスタ３０と、抵抗値が調整自在な抵抗Ｒ１とを備え、これらが電源端子６とグランド端子８との間に直列に接続される。そして、定電流回路９は、ＭＯＳトランジスタＭ３０のトランジスタサイズと抵抗Ｒ１の抵抗値とをそれぞれ調整することによって、所望の定電流が生成できるようになっている。
ここで、トランジスタサイズ調整は定電流初期値の調整、抵抗値調整は該電流値の温度係数の調整を目的とするものである。定電流初期値とは、トランジスタサイズ調整を行う前の状態で、所定の温度（例えば２５℃）、所定の電圧、所定の電流を印加したときの値を言う。
【００３７】
ＭＯＳトランジスタＭ３０は、所望のトランジスタサイズが設定できるようにトランジスタサイズの異なるＮ個のＭＯＳトランジスタからなり、そのＮ個のうちの少なくとも１つを選択して使用できるようになっている。
抵抗Ｒ１は、所望の抵抗値が設定できるように、抵抗値の異なるＭ個の抵抗からなり、そのＭ個のうちの少なくとも１つを選択して使用できるようになっている。
カレントミラー回路１０は、Ｐ型のＭＯＳトランジスタＭ２０とＰ型のＭＯＳトランジスタＭ２１とから構成され、定電流源回路９に流れる電流に比例する電流がＭＯＳトランジスタＭ２１に流れるようになっている。
次に、図１２に示す定電流回路９の具体的な構成例について、図１３を参照して説明する。
【００３８】
この定電流回路９は、図１３に示すように、Ｐ型のＭＯＳトランジスタＭ２０と、Ｎ型のＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎと、抵抗Ｒ１−１〜Ｒ１−４と、トランジスタ選択スイッチ９１〜９６と、スイッチ９７と、ヒューズ９８と、抵抗選択ヒューズ９９−１〜９９−３と、を備えている。
ＭＯＳトランジスタＭ２０は、ダイオード接続されている。すなわち、ＭＯＳトランジスタＭ２０のゲートは、自己のドレインに接続されている。また、ＭＯＳトランジスタＭ２０のソースには、電源電圧ＶＣＣが印加される。
ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎは、後述のように、トランジスタ選択スイッチ９１〜９６によって選択され、この選択されたＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎは並列接続されて使用できるようになっている。
【００３９】
このため、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎは、図１３に示すように直列接続され、ＭＯＳトランジスタＭ３１−１のドレインがスイッチ９１を介してＭＯＳトランジスタＭ２０のドレインに接続されている。同様に、ＭＯＳトランジスタＭ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎは、図１３に示すようにそれぞれ直列接続され、ＭＯＳトランジスタＭ３２−１、３３−１・・・Ｍ３６−１の各ドレインがスイッチ９２〜９６を介してＭＯＳトランジスタＭ２０のドレインに接続されている。
ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎのゲートのそれぞれは、グランド端子８に接続されている。また、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎの基板端子のそれぞれは、図１３では省略されているがグランド端子８に接続されている。
【００４０】
ここで、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎは、直列接続されるＭＯＳトランジスタのそれぞれは同じサイズ（ゲート長とゲート幅が等しいトランジスタ）からなる。一方、その直列接続されるＭＯＳトランジスタ単位では、その単位ごとにＭＯＳトランジスタのサイズが異なる。従って、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎは同じサイズとなり、ＭＯＳトランジスタＭ３１−１、Ｍ３２−１・・・Ｍ３６−１はそれぞれサイズが異なる。
抵抗Ｒ１−１〜Ｒ１−３は、後述のように、抵抗選択ヒューズ９９−１〜９９−３によって選択され、この選択された抵抗Ｒ１−１〜Ｒ１−３と抵抗Ｒ１−４は直列接続されて使用できるようになっている。
【００４１】
このため、抵抗Ｒ１−１〜Ｒ１−４は、それぞれの抵抗値が異なり、これらは図１３に示すように直列接続されている。例えば、抵抗Ｒ１−１〜Ｒ１−４に比較的大きな誤差があり、抵抗値として１０〔ＭΩ〕が必要な場合には、抵抗Ｒ１−１は１〔ＭΩ〕、抵抗Ｒ１−２は２．５〔ＭΩ〕、抵抗Ｒ１−３は５〔ＭΩ〕、抵抗Ｒ１−４は５〔ＭΩ〕である。
抵抗Ｒ１−１の一端側は、ＭＯＳトランジスタＭ３１−Ｎ〜Ｍ３６−Ｎのソースにそれぞれ接続されるとともに、ヒューズ９８とスイッチ９７を介して電源端子６に接続されている。また、抵抗Ｒ１−４の一端側は、グランド端子８に接続されている。さらに、抵抗Ｒ１−１〜Ｒ１−３の両端には、それぞれヒューズ９９−１〜９９−３が接続されている。
【００４２】
次に、このような構成からなる定電流回路９のＭＯＳトランジスタおよび抵抗の選択および設定の方法について、図１３を参照して説明する。
まず、抵抗Ｒ１−１〜Ｒ１−４のうちの少なくとも１つを選択して設定する手順について説明する。
この場合には、図示しない選択回路（テスト回路）からの信号に基づいてスイッチ９７をオンにし、抵抗Ｒ１−４の一端に電源電圧ＶＣＣを印加し、他端に電源電圧ＶＳＳを印加する。このとき、電源端子６からグランド端子８に流れる電流Ｉを測定すれば、電源電圧ＶＣＣと測定電流Ｉによって抵抗Ｒ１−４の抵抗値が求まる。この求めた抵抗値が必要とする抵抗値の許容範囲内にあるときには、抵抗Ｒ１−４を選択する。この場合には、ヒューズ９９−１〜９９−３は切断せずにそのままとし、ヒューズ９８は切断する。
【００４３】
一方、上記で求めた抵抗Ｒ１−４の抵抗値が必要とする抵抗値の許容範囲内にないときには、いったんスイッチ９７をオフにし、その求めた抵抗値に応じてヒューズ９９−１〜９９−３のうちのいずれか１つを選択して切断する。例えばヒューズ９９−１が切断された場合には、抵抗Ｒ１−１と抵抗Ｒ１−４が直列に接続された状態になる。この状態でスイッチ９７をオンにし、直列接続される抵抗Ｒ１−１、Ｒ１−４の両端に電源電圧ＶＣＣを印加する。
このとき、電源端子６からグランド端子８に流れる電流Ｉを測定すれば、電源電圧ＶＣＣと測定電流Ｉによって抵抗Ｒ１−１と抵抗Ｒ１−４の直列回路の抵抗値が求まる。この求めた抵抗値が必要とする抵抗値の許容範囲内にあるときには、抵抗Ｒ１−１、Ｒ１−４を選択する。この場合には、ヒューズ９９−２、９９−３は切断せずにそのままとし、ヒューズ９８は切断する。
【００４４】
このようにして抵抗Ｒ１−１〜Ｒ１−Ｎのうちの少なくとも１つを選択して設定すれば、以後、この設定された抵抗を使用することができる。
次に、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎを選択する手順について説明する。
この場合には、図示しない選択回路（テスト回路）からの信号に基づいてスイッチ９１〜９６のうちの所定のスイッチをオンする。いま、例えば、スイッチ９１がオンされると、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎが選択され、この選択されたＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎの一端はＭＯＳトランジスタＭ２０と接続され、その他端は抵抗Ｒ１−１〜Ｒ１−４のうちの選択されたものと接続される。
【００４５】
これにより、定電流回路９は選択された要素によって回路を構成し、この構成された回路に応じた電流を生成するので、その電流を測定する。測定電流が必要とする定電流の許容範囲内にあるときには、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎが選択されることになる。この場合、定電流回路９の使用時にはスイッチ９１のみがオンとなり、スイッチ９２〜９６はオフとなる。
一方、上記で選択したＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎでは、必要とする定電流の許容範囲内にならないときには、その測定電流の値に応じてスイッチ９２〜９６のうちの１つをさらに選択してオンする。例えばスイッチ９６がオンされた場合には、ＭＯＳトランジスタＭ３６−１〜Ｍ３６−Ｎが選択され、これがすでに選択されている上記のＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎと並列接続される（図１３参照）。
【００４６】
この状態で、定電流回路９に流れる電流を測定する。その測定電流が必要とする定電流の許容範囲内にあるときには、ＭＯＳトランジスタＭ３１−１〜Ｍ３１−ＮとＭＯＳトランジスタＭ３６−１〜Ｍ３６−Ｎとが選択されることになる。この場合、定電流回路９の使用時には、スイッチ９１、９６がオンとなり、スイッチ９２〜９５はオフとなる。
なお、別の実施形態として、１回目の調整でオンしたスイッチ９１をオフにして、スイッチ９２〜９５の少なくとも１つをオンにしてもよい。
以上のように、第２実施形態では、第１実施形態の構成を基本とするので、まず第１実施形態と同様の作用、効果を実現できる。
【００４７】
また、第２実施形態では、定電流回路９を備え、その定電流回路９は選択可能なＭＯＳトランジスタＭ３１−１〜Ｍ３１−Ｎ、Ｍ３２−１〜Ｍ３２−Ｎ・・・Ｍ３６−１〜Ｍ３６−Ｎと、選択可能な抵抗Ｒ−１〜Ｒ１−４と、を備えるようにした。このため、定電流回路９を構成するＭＯＳトランジスタのサイズ誤差、抵抗誤差が比較的大きな場合であっても、必要とする定電流を高精度に生成することができるため、第１実施形態の作用、効果を、製造ばらつきや温度変動の影響を受け難く高安定に実現することができる。
なお、本実施形態においては、直列接続されたトランジスタ群をスイッチで並列接続する数を切り換えて初期電流値を調整するようにしたが、並列接続を用いずに直列接続されたトランジスタ群と、個々のトランジスタのソース−ドレイン間に設けたスイッチを用いて、直列に接続されるトランジスタの数を切り換えて初期電流値を調整するようにしても良い。
【００４８】
（電子機器の実施形態）
次に、本発明の電子機器の実施形態について説明する。
電子機器の実施形態は、上記の電圧比較器を各種の電子機器に適用したものである。すなわち、この電子機器の実施形態は、上記の電圧比較器を、例えば非接触ＩＣカード、携帯電話、カーナビゲーション、ビデオカメラ、電子スチルカメラなどに適用したものである。
このような構成の電子機器の実施形態によれば、上記の電圧比較器を使用することで、消費電流を増加することなく高速動作の電圧比較を実現できる。また、図３に示すように、電圧比較器を半導体基板上に配置構成する場合には、抵抗Ｒ―１〜Ｒ―Ｎによって、電圧比較器３１を外部雑音から保護することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態の構成例を示す回路図である。
【図２】微分回路の抵抗の構成例を示す模式的な図である。
【図３】第１実施形態の半導体基板上の配置例を示す図である。
【図４】第１実施形態の入出力および電圧比較部の消費電流のシミュレーション波形である。
【図５】第１実施形態の入出力およびレベル変換部の消費電流のシミュレーション波形である。
【図６】第１実施形態の内部の主なノードのシミュレーション波形である。
【図７】微分回路がない電圧比較器の内部の主なノードのシミュレーション波形であって、第１実施形態の各ノードに対応するものである。
【図８】図６の一点鎖線ａ１、ａ２で囲まれた部分の拡大図である。
【図９】図７の一点鎖線ｂ１、２で囲まれた部分の拡大図である。
【図１０】図６の一点鎖線ｃ１、ｃ２で囲まれた部分の拡大図である。
【図１１】図７の一点鎖線ｄ１、ｄ２で囲まれた部分の拡大図である。
【図１２】本発明の第２実施形態の構成例を示す回路図である。
【図１３】定電流回路の構成例を示す回路図である。
【図１４】従来の電圧比較器の構成を示す回路図である。
【図１５】その従来の電圧比較器の各部の波形例を示す図である。
【符号の説明】
【００５０】
１・・・電圧比較部１、２・・・レベル変換部、３、４・・・入力端子３、５・・・出力端子５、６、７・・・電源端子６、８・・・グランド端子、９・・・定電流回路、１０・・・カレントミラー回路、１１・・・差動増幅回路、１２・・・微分回路、１３・・・出力増幅回路、１４・・・カレントミラー回路、２１・・・インバータ、２２・・・ＣＭＯＳインバータ、Ｃ・・・キャパシタ、Ｒ・・・抵抗、Ｒ−１〜Ｒ−Ｎ・・・抵抗

【特許請求の範囲】
【請求項１】
差動入力された信号を差動増幅して出力する差動増幅回路と、
前記差動増幅回路の出力を増幅して出力する出力増幅回路と、
前記差動増幅回路の出力を微分する微分回路と、を含み、
前記微分回路の微分出力を前記出力増幅回路の定電流トランジスタのバイアス電圧に加算することを特徴とする電圧比較器。
【請求項２】
前記出力増幅回路は、
前記差動増幅回路の出力を入力する入力トランジスタと、
前記入力トランジスタに定電流を供給する定電流トランジスタと、
を備えることを特徴とする請求項１に記載の電圧比較器。
【請求項３】
前記微分回路は、キャパシタと抵抗からなることを特徴とする請求項１または請求項２に記載の電圧比較器。
【請求項４】
前記抵抗は半導体基板の上方に配置されて所定の抵抗値を有する抵抗からなり、
前記抵抗は、前記半導体基板上に配置した際に形成される最終端子間寄生容量が最小化されるように、Ｎ個に分割し、かつ当該Ｎ個に分割した抵抗の各々は、前記半導体基板上に所定の規則にしたがって配置したことを特徴とする請求項３に記載の電圧比較器。
【請求項５】
前記Ｎ個に分割した抵抗の各々は、所定の幅と所定の長さを有し、
前記Ｎ個に分割した抵抗は、前記半導体基板上に所定間隔をおいて順に配置し、かつ、直列接続することを特徴とする請求項４に記載の電圧比較器。
【請求項６】
前記出力増幅回路の出力のレベルを変換するレベル変換回路をさらに備え、
前記レベル変換回路は、前記差動増幅回路および前記出力増幅回路の電源電圧よりも相対的に低い電源電圧で動作するようになっていることを特徴とする請求項１乃至請求項５のうちの何れかに記載の電圧比較器。
【請求項７】
所定の電流を生成する定電流回路と、
前記定電流回路が生成する電流に基づいて前記定電流トランジスタに定電流を流すためのカレントミラー回路と、
をさらに備えることを特徴とする請求項１乃至請求項６のうちの何れかに記載の電圧比較器。
【請求項８】
前記定電流回路は、
ダイオード接続する第１トランジスタと、
ゲートに所定電位を印加するとともに、トランジスタサイズがそれぞれ異なる選択自在なｎ個の第２のトランジスタと、
抵抗値がそれぞれ異なる選択自在なｍ個の抵抗と、
を備えていることを特徴とする請求項７に記載の電圧比較器。
【請求項９】
前記ｎ個の第２トランジスタは並列接続し、
前記ｍ個の抵抗は直列接続し、
前記並列接続するｎ個のトランジスタのうちの少なくとも１個を選択する第１選択手段と、
前記直列接続するｍ個の抵抗のうちの少なくとも１個を選択する第２選択手段と、
を備えることを特徴とする請求項８に記載の電圧比較器。
【請求項１０】
前記ｎ個のトランジスタの各々は、同一サイズのｐ個のトランジスタから構成し、
前記ｐ個のトランジスタは、直列接続するとともにゲートをそれぞれ共通接続して当該共通接続部に所定電位を印加し、
かつ、前記直列接続するｐ個のトランジスタを選択するスイッチを備えていることを特徴とする請求項９に記載の電圧比較器。
【請求項１１】
差動入力された信号を差動増幅して出力する差動増幅回路と、
定電流からバイアス電圧を生成するバイアス回路と、
前記差動増幅回路の出力と前記バイアス電圧とが印加される微分回路と、
前記差動増幅回路の出力と前記微分回路の出力とが印加される出力増幅回路と、を含むことを特徴とする電圧比較器。
【請求項１２】
請求項１乃至請求項１1のうちの何れかに記載の電圧比較器を含むことを特徴とする電子機器。

【図１】