シュミットトリガ回路
【課題】安定なヒステリシス特性を有するシュミットトリガ回路を提供する。
【解決手段】実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、出力信号Ｚの反転信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する低閾値論理回路２と、を備える。
【解決手段】実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、出力信号Ｚの反転信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する低閾値論理回路２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シュミットトリガ回路に関する。
【背景技術】
【０００２】
入力信号に重畳したノイズによる誤動作防止などのため、入力回路にシュミットトリガ回路が用いられる。シュミットトリガ回路では、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ上昇するときに信号レベルが変化したと認識される閾値ＶＩＨ（‘Ｈ’レベルと認識される電位）と、入力信号が‘Ｈ’レベルから‘Ｌ’レベルへ下降するときに信号レベルが変化したと認識される閾値ＶＩＬ（‘Ｌ’レベルと認識される電位）が異なる。この閾値ＶＩＨと閾値ＶＩＬの差がヒステリシス電圧となる。
【０００３】
従来のＣＭＯＳ型シュミットトリガ回路の例として、直列に接続された第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタにより、入力信号が入力される第１のインバータを構成し、その第１のＰＭＯＳトランジスタに並列に第３のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタに並列に第３のＮＭＯＳトランジスタをそれぞれ接続し、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタのゲート端子へ、第１のインバータの出力信号を第２のインバータにより反転させて印加するようにした回路がある。
【０００４】
このＣＭＯＳ型シュミットトリガ回路の場合、入力信号が遷移状態のとき、第１、第２のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタは、半ばオン状態であるのに対して、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタは、第２のインバータによる信号伝達の遅延のため、その直前のオンあるいはオフ状態を継続している。そのため、第１のインバータのＰＭＯＳトランジスタ側のオン抵抗とＮＭＯＳトランジスタ側のオン抵抗の比が、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ変化するか、‘Ｈ’レベルから‘Ｌ’レベルへ変化するかによって異なり、上述の閾値ＶＩＨとＶＩＬの差となって現れる。
【０００５】
しかし、半ばオン状態であるときの第１、第２のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタのオン抵抗は製造上のＭＯＳトランジスタの特性のバラツキなどにより大きく変動するため、従来の回路には、閾値ＶＩＨ、ＶＩＬが変動しやすく、ヒステリシス特性が安定しない、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１６３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、安定なヒステリシス特性を有するシュミットトリガ回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態のシュミットトリガ回路は、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスが直列に接続された第１のインバータと、前記第１のＰＭＯＳトランジスタに並列に接続された第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列に接続された第３のＮＭＯＳトランジスタと、前記第１のインバータの出力信号を反転させて前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータとを有しており、入力信号を反転させて前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、前記入力信号を反転させて前記第１のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路とを備える。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係るシュミットトリガ回路の構成の例を示す回路図。
【図２】本発明の第１の実施形態に係るシュミットトリガ回路の動作説明図。
【図３】図１のシュミットトリガ回路の変形例を示す回路図。
【図４】図１のシュミットトリガ回路の変形例を示す回路図。
【図５】図１のシュミットトリガ回路の変形例を示す回路図。
【図６】本発明の第２の実施形態に係るシュミットトリガ回路の構成の例を示す回路図。
【図７】図６のＮＤＨおよびＮＲＬの内部構成の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。
【００１２】
本実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、インバータＩＶ１の出力信号Ｚを反転させた信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路２と、を備える。
【００１３】
図１に示す例では、高閾値論理回路１として高閾値インバータＩＶＨを用い、低閾値論理回路２として低閾値インバータＩＶＬを用いた例を示している。
【００１４】
高閾値論理回路１と低閾値論理回路２の閾値の違いにより、入力信号Ａが変化したとき、信号Ｂと信号Ｃの間には信号変化のタイミングに差が生じる。すなわち、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化したときは信号Ｂが信号Ｃに遅れて立ち下り、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化したときは信号Ｃが信号Ｂに遅れて立ち上がる。
【００１５】
本実施形態では、この信号Ｂと信号Ｃが、インバータＩＶ１の、直列に接続されたＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２、およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスＮ２のゲート端子へそれぞれ入力されている。そのため、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２が同時にオンする時期は、遅れて立ち下がる信号Ｂにより決定され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスＮ２が同時にオンする時期は、遅れて立ち上がる信号Ｃにより決定される。
【００１６】
すなわち、インバータＩＶ１の出力信号Ｚの、立ち上りタイミングは高閾値論理回路１の閾値で決定され、立ち下りタイミングは低閾値論理回路２の閾値で決定される。
【００１７】
ただし、インバータＩＶ１では、入力信号Ａのレベルが高閾値論理回路１の閾値と低閾値論理回路２の閾値に間にあるとき、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフする。これをそのままにしておくとインバータＩＶ１の出力がハイインピーダンス状態となり、ノイズ入力などがあると、出力信号Ｚのレベルが不安定になるおそれがある。
【００１８】
そこで、本実施形態では、このような問題の発生を防止するため、ＰＭＯＳトランジスタＰ１に並列にＰＭＯＳトランジスタＰ３を接続し、ＮＭＯＳトランジスタＮ１に並列にＮＭＯＳトランジスタＮ３を接続し、それぞれのゲート端子へインバータＩＶ２の出力である信号Ｄを入力している。
【００１９】
信号ＤはインバータＩＶ１の出力信号Ｚの反転信号であるため、出力信号Ｚが‘Ｈ’レベルであるときは信号Ｄが‘Ｌ’レベルとなる。これによりＰＭＯＳトランジスタＰ３がオンし、出力信号Ｚの‘Ｈ’レベルを維持する。一方、出力信号Ｚが‘Ｌ’レベルであるときは信号Ｄが‘Ｈ’レベルであり、ＮＭＯＳトランジスタＮ３がオンして、出力信号Ｚの‘Ｌ’レベルを維持する。
【００２０】
図２に、本実施形態のシュミットトリガ回路の動作の例を示す。図２には、入力信号Ａが変化したときの信号Ｂ、Ｃ、ＺおよびＤの変化の様子を示すタイムチャートと、そのときのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３およびＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のオン、オフの変化の様子を示す。なお、ここでは、高閾値論理回路１の閾値をＶｔｈＨ、低閾値論理回路２の閾値をＶｔｈＬ、と表している。
【００２１】
入力信号Ａが閾値ＶｔｈＬよりも低い‘Ｌ’レベルである期間Ｔ１では、信号Ｂ、Ｃがともに‘Ｈ’レベルであるため、ＰＭＯＳトランジスタＰ１、Ｐ２がともにオフ、ＮＭＯＳトランジスタＮ１、Ｎ２がともにオンしており、インバータＩＶ１の出力信号Ｚは‘Ｌ’レベルである。
【００２２】
次に、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化し、時刻ｔ１で閾値ＶｔｈＬに達すると、低閾値論理回路２の出力信号Ｃが立ち下り、ＰＭＯＳトランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ１がオフする。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフとなる期間Ｔ２が生じるが、この期間Ｔ２では、信号Ｄが‘Ｈ’レベルであるため、ＮＭＯＳトランジスタＮ３がオンし、インバータＩＶ１の出力信号Ｚの‘Ｌ’レベルが維持される。
【００２３】
その後、時刻ｔ２で、入力信号Ａのレベルが閾値ＶｔｈＨに達すると、高閾値論理回路１の出力信号Ｂが立ち下り、ＰＭＯＳトランジスタＰ１がオンする。これにより、インバータＩＶ１の出力信号Ｚは‘Ｈ’レベルへ変化する。この様態は、入力信号Ａのレベルが‘Ｈ’レベルである期間Ｔ３の間、継続する。
【００２４】
その後、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化し、時刻ｔ３で閾値ＶｔｈＨに達すると、高閾値論理回路１の出力信号Ｂが立ち上り、ＮＭＯＳトランジスタＮ２がオンし、ＰＭＯＳトランジスタＰ１がオフする。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフとなる期間Ｔ４が生じるが、この期間Ｔ４では、信号Ｄが‘Ｌ’レベルであるため、ＰＭＯＳトランジスタＰ３がオンし、インバータＩＶ１の出力信号Ｚの‘Ｈ’レベルが維持される。
【００２５】
その後、時刻ｔ４で、入力信号Ａのレベルが閾値ＶｔｈＬに達すると、低閾値論理回路２の出力信号Ｃが立ち上り、ＮＭＯＳトランジスタＮ１がオンする。これにより、インバータＩＶ１の出力信号Ｚは‘Ｌ’レベルへ変化する。
【００２６】
このように、本実施形態では、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化するときの閾値は高閾値論理回路１の閾値ＶｔｈＨで決定され、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化するときの閾値は低閾値論理回路２の閾値ＶｔｈＬで決定される。
【００２７】
また、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３の働きにより、出力信号Ｚのレベルが不安定になることが防止される。
【００２８】
なお、本実施形態のインバータＩＶ１においてそれぞれ直列に接続される、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２の相互の接続位置、およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の相互の接続位置は、それぞれ入れ替えてもよい。そこで、図３〜図５に、図１のインバータＩＶ１を構成するトランジスタの接続関係に関する変形例を示す。
【００２９】
図３は、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２の接続位置が図１とは逆にされた例である。この場合、ＰＭＯＳトランジスタＰ３も、ＰＭＯＳトランジスタＰ１との並列接続関係を保つよう、その接続位置が変更される。
【００３０】
図４は、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続位置が図１とは逆にされた例である。この場合、ＮＭＯＳトランジスタＮ３も、ＮＭＯＳトランジスタＮ１との並列接続関係を保つよう、その接続位置が変更される。
【００３１】
図５は、図３に示した変形と図４に示した変形をともに施した例である。この例においても、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３の並列接続関係およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３の並列接続関係は保たれる。
【００３２】
このような本実施形態によれば、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ上昇するときの閾値および入力信号が‘Ｈ’レベルから‘Ｌ’レベルへ下降するとき閾値を、高閾値論理回路１の閾値ＶｔｈＨおよび低閾値論理回路２の閾値ＶｔｈＬにより決定することができるので、閾値を安定的に設定することができる。そのため、安定なヒステリシス特性を得ることができる。
【００３３】
また、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３、およびＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３の働きにより、出力信号Ｚのレベルが不安定になることを防止することができる。
【００３４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。
【００３５】
本実施形態では、高閾値論理回路１が高閾値ＮＡＮＤゲートＮＤＨで構成され、低閾値論理回路２が低閾値ＮＯＲゲートＮＲＬで構成されている。
【００３６】
図７に、高閾値ＮＡＮＤゲートＮＤＨおよび低閾値ＮＯＲゲートＮＲＬを、ＣＭＯＳ回路として設計したときの回路構成の例を示す。
【００３７】
図７（ａ）に示すように、高閾値ＮＡＮＤゲートＮＤＨは、並列に接続されたＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２と、直列に接続されたＮＭＯＳトランジスタＮ１１およびＮＭＯＳトランジスタＮ１２により構成される。
【００３８】
したがって、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタで構成されるインバータと比べると、並列に接続されている分ＰＭＯＳトランジスタ側のオン抵抗が低くなり、直列に接続されている分ＮＭＯＳトランジスタ側のオン抵抗が高くなる。そのため、インバータよりも閾値を高く設計することが容易である。
【００３９】
一方、低閾値ＮＯＲゲートＮＲＬは、図７（ｂ）に示すように、直列に接続されたＰＭＯＳトランジスタＰ２１およびＰＭＯＳトランジスタＰ２２と、並列に接続されたＮＭＯＳトランジスタＮ２１およびＮＭＯＳトランジスタＮ２２により構成される。
【００４０】
そのため、ＮＡＮＤゲートとは逆に、ＰＭＯＳトランジスタ側のオン抵抗が高くてＮＭＯＳトランジスタ側のオン抵抗が低く、インバータよりも閾値を低く設計することが容易である。
【００４１】
このような本実施形態によれば、高閾値論理回路１をＮＡＮＤゲートで構成し、低閾値論理回路２をＮＯＲゲートで構成することにより、高閾値論理回路１の閾値ＶｔｈＨを高くすること、および低閾値論理回路２の閾値ＶｔｈＬを低くすることを容易に行うことができ、ヒステリシス幅を容易に拡大することができる。
【００４２】
以上説明した少なくとも１つの実施形態のシュミットトリガ回路によれば、安定なヒステリシス特性を得ることができる。
【００４３】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１ 高閾値論理回路
２ 低閾値論理回路
ＩＶＨ 高閾値インバータ
ＩＶＬ 低閾値インバータ
ＮＤＨ 高閾値ＮＡＮＤゲート
ＮＲＬ 低閾値ＮＯＲゲート
ＩＶ１、ＩＶ２ インバータ
Ｐ１〜Ｐ３ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明の実施形態は、シュミットトリガ回路に関する。
【背景技術】
【０００２】
入力信号に重畳したノイズによる誤動作防止などのため、入力回路にシュミットトリガ回路が用いられる。シュミットトリガ回路では、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ上昇するときに信号レベルが変化したと認識される閾値ＶＩＨ（‘Ｈ’レベルと認識される電位）と、入力信号が‘Ｈ’レベルから‘Ｌ’レベルへ下降するときに信号レベルが変化したと認識される閾値ＶＩＬ（‘Ｌ’レベルと認識される電位）が異なる。この閾値ＶＩＨと閾値ＶＩＬの差がヒステリシス電圧となる。
【０００３】
従来のＣＭＯＳ型シュミットトリガ回路の例として、直列に接続された第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタにより、入力信号が入力される第１のインバータを構成し、その第１のＰＭＯＳトランジスタに並列に第３のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタに並列に第３のＮＭＯＳトランジスタをそれぞれ接続し、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタのゲート端子へ、第１のインバータの出力信号を第２のインバータにより反転させて印加するようにした回路がある。
【０００４】
このＣＭＯＳ型シュミットトリガ回路の場合、入力信号が遷移状態のとき、第１、第２のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタは、半ばオン状態であるのに対して、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタは、第２のインバータによる信号伝達の遅延のため、その直前のオンあるいはオフ状態を継続している。そのため、第１のインバータのＰＭＯＳトランジスタ側のオン抵抗とＮＭＯＳトランジスタ側のオン抵抗の比が、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ変化するか、‘Ｈ’レベルから‘Ｌ’レベルへ変化するかによって異なり、上述の閾値ＶＩＨとＶＩＬの差となって現れる。
【０００５】
しかし、半ばオン状態であるときの第１、第２のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタのオン抵抗は製造上のＭＯＳトランジスタの特性のバラツキなどにより大きく変動するため、従来の回路には、閾値ＶＩＨ、ＶＩＬが変動しやすく、ヒステリシス特性が安定しない、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１６３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、安定なヒステリシス特性を有するシュミットトリガ回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態のシュミットトリガ回路は、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスが直列に接続された第１のインバータと、前記第１のＰＭＯＳトランジスタに並列に接続された第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに並列に接続された第３のＮＭＯＳトランジスタと、前記第１のインバータの出力信号を反転させて前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータとを有しており、入力信号を反転させて前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、前記入力信号を反転させて前記第１のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路とを備える。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係るシュミットトリガ回路の構成の例を示す回路図。
【図２】本発明の第１の実施形態に係るシュミットトリガ回路の動作説明図。
【図３】図１のシュミットトリガ回路の変形例を示す回路図。
【図４】図１のシュミットトリガ回路の変形例を示す回路図。
【図５】図１のシュミットトリガ回路の変形例を示す回路図。
【図６】本発明の第２の実施形態に係るシュミットトリガ回路の構成の例を示す回路図。
【図７】図６のＮＤＨおよびＮＲＬの内部構成の例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。
【００１２】
本実施形態のシュミットトリガ回路は、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２が直列に接続されたインバータＩＶ１と、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３と、インバータＩＶ１の出力信号Ｚを反転させた信号ＤをＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート端子へ印加するインバータＩＶ２と、を有し、入力信号Ａを反転させた信号ＢをＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路１と、入力信号Ａを反転させた信号ＣをＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ２のゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路２と、を備える。
【００１３】
図１に示す例では、高閾値論理回路１として高閾値インバータＩＶＨを用い、低閾値論理回路２として低閾値インバータＩＶＬを用いた例を示している。
【００１４】
高閾値論理回路１と低閾値論理回路２の閾値の違いにより、入力信号Ａが変化したとき、信号Ｂと信号Ｃの間には信号変化のタイミングに差が生じる。すなわち、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化したときは信号Ｂが信号Ｃに遅れて立ち下り、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化したときは信号Ｃが信号Ｂに遅れて立ち上がる。
【００１５】
本実施形態では、この信号Ｂと信号Ｃが、インバータＩＶ１の、直列に接続されたＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２、およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスＮ２のゲート端子へそれぞれ入力されている。そのため、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２が同時にオンする時期は、遅れて立ち下がる信号Ｂにより決定され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスＮ２が同時にオンする時期は、遅れて立ち上がる信号Ｃにより決定される。
【００１６】
すなわち、インバータＩＶ１の出力信号Ｚの、立ち上りタイミングは高閾値論理回路１の閾値で決定され、立ち下りタイミングは低閾値論理回路２の閾値で決定される。
【００１７】
ただし、インバータＩＶ１では、入力信号Ａのレベルが高閾値論理回路１の閾値と低閾値論理回路２の閾値に間にあるとき、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフする。これをそのままにしておくとインバータＩＶ１の出力がハイインピーダンス状態となり、ノイズ入力などがあると、出力信号Ｚのレベルが不安定になるおそれがある。
【００１８】
そこで、本実施形態では、このような問題の発生を防止するため、ＰＭＯＳトランジスタＰ１に並列にＰＭＯＳトランジスタＰ３を接続し、ＮＭＯＳトランジスタＮ１に並列にＮＭＯＳトランジスタＮ３を接続し、それぞれのゲート端子へインバータＩＶ２の出力である信号Ｄを入力している。
【００１９】
信号ＤはインバータＩＶ１の出力信号Ｚの反転信号であるため、出力信号Ｚが‘Ｈ’レベルであるときは信号Ｄが‘Ｌ’レベルとなる。これによりＰＭＯＳトランジスタＰ３がオンし、出力信号Ｚの‘Ｈ’レベルを維持する。一方、出力信号Ｚが‘Ｌ’レベルであるときは信号Ｄが‘Ｈ’レベルであり、ＮＭＯＳトランジスタＮ３がオンして、出力信号Ｚの‘Ｌ’レベルを維持する。
【００２０】
図２に、本実施形態のシュミットトリガ回路の動作の例を示す。図２には、入力信号Ａが変化したときの信号Ｂ、Ｃ、ＺおよびＤの変化の様子を示すタイムチャートと、そのときのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３およびＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のオン、オフの変化の様子を示す。なお、ここでは、高閾値論理回路１の閾値をＶｔｈＨ、低閾値論理回路２の閾値をＶｔｈＬ、と表している。
【００２１】
入力信号Ａが閾値ＶｔｈＬよりも低い‘Ｌ’レベルである期間Ｔ１では、信号Ｂ、Ｃがともに‘Ｈ’レベルであるため、ＰＭＯＳトランジスタＰ１、Ｐ２がともにオフ、ＮＭＯＳトランジスタＮ１、Ｎ２がともにオンしており、インバータＩＶ１の出力信号Ｚは‘Ｌ’レベルである。
【００２２】
次に、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化し、時刻ｔ１で閾値ＶｔｈＬに達すると、低閾値論理回路２の出力信号Ｃが立ち下り、ＰＭＯＳトランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ１がオフする。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフとなる期間Ｔ２が生じるが、この期間Ｔ２では、信号Ｄが‘Ｈ’レベルであるため、ＮＭＯＳトランジスタＮ３がオンし、インバータＩＶ１の出力信号Ｚの‘Ｌ’レベルが維持される。
【００２３】
その後、時刻ｔ２で、入力信号Ａのレベルが閾値ＶｔｈＨに達すると、高閾値論理回路１の出力信号Ｂが立ち下り、ＰＭＯＳトランジスタＰ１がオンする。これにより、インバータＩＶ１の出力信号Ｚは‘Ｈ’レベルへ変化する。この様態は、入力信号Ａのレベルが‘Ｈ’レベルである期間Ｔ３の間、継続する。
【００２４】
その後、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化し、時刻ｔ３で閾値ＶｔｈＨに達すると、高閾値論理回路１の出力信号Ｂが立ち上り、ＮＭＯＳトランジスタＮ２がオンし、ＰＭＯＳトランジスタＰ１がオフする。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がともにオフとなる期間Ｔ４が生じるが、この期間Ｔ４では、信号Ｄが‘Ｌ’レベルであるため、ＰＭＯＳトランジスタＰ３がオンし、インバータＩＶ１の出力信号Ｚの‘Ｈ’レベルが維持される。
【００２５】
その後、時刻ｔ４で、入力信号Ａのレベルが閾値ＶｔｈＬに達すると、低閾値論理回路２の出力信号Ｃが立ち上り、ＮＭＯＳトランジスタＮ１がオンする。これにより、インバータＩＶ１の出力信号Ｚは‘Ｌ’レベルへ変化する。
【００２６】
このように、本実施形態では、入力信号Ａが‘Ｌ’レベルから‘Ｈ’レベルへ変化するときの閾値は高閾値論理回路１の閾値ＶｔｈＨで決定され、入力信号Ａが‘Ｈ’レベルから‘Ｌ’レベルへ変化するときの閾値は低閾値論理回路２の閾値ＶｔｈＬで決定される。
【００２７】
また、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３の働きにより、出力信号Ｚのレベルが不安定になることが防止される。
【００２８】
なお、本実施形態のインバータＩＶ１においてそれぞれ直列に接続される、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２の相互の接続位置、およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の相互の接続位置は、それぞれ入れ替えてもよい。そこで、図３〜図５に、図１のインバータＩＶ１を構成するトランジスタの接続関係に関する変形例を示す。
【００２９】
図３は、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２の接続位置が図１とは逆にされた例である。この場合、ＰＭＯＳトランジスタＰ３も、ＰＭＯＳトランジスタＰ１との並列接続関係を保つよう、その接続位置が変更される。
【００３０】
図４は、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続位置が図１とは逆にされた例である。この場合、ＮＭＯＳトランジスタＮ３も、ＮＭＯＳトランジスタＮ１との並列接続関係を保つよう、その接続位置が変更される。
【００３１】
図５は、図３に示した変形と図４に示した変形をともに施した例である。この例においても、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３の並列接続関係およびＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３の並列接続関係は保たれる。
【００３２】
このような本実施形態によれば、入力信号が‘Ｌ’レベルから‘Ｈ’レベルへ上昇するときの閾値および入力信号が‘Ｈ’レベルから‘Ｌ’レベルへ下降するとき閾値を、高閾値論理回路１の閾値ＶｔｈＨおよび低閾値論理回路２の閾値ＶｔｈＬにより決定することができるので、閾値を安定的に設定することができる。そのため、安定なヒステリシス特性を得ることができる。
【００３３】
また、ＰＭＯＳトランジスタＰ１に並列に接続されたＰＭＯＳトランジスタＰ３、およびＮＭＯＳトランジスタＮ１に並列に接続されたＮＭＯＳトランジスタＮ３の働きにより、出力信号Ｚのレベルが不安定になることを防止することができる。
【００３４】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るシュミットトリガ回路の構成の例を示す回路図である。
【００３５】
本実施形態では、高閾値論理回路１が高閾値ＮＡＮＤゲートＮＤＨで構成され、低閾値論理回路２が低閾値ＮＯＲゲートＮＲＬで構成されている。
【００３６】
図７に、高閾値ＮＡＮＤゲートＮＤＨおよび低閾値ＮＯＲゲートＮＲＬを、ＣＭＯＳ回路として設計したときの回路構成の例を示す。
【００３７】
図７（ａ）に示すように、高閾値ＮＡＮＤゲートＮＤＨは、並列に接続されたＰＭＯＳトランジスタＰ１１およびＰＭＯＳトランジスタＰ１２と、直列に接続されたＮＭＯＳトランジスタＮ１１およびＮＭＯＳトランジスタＮ１２により構成される。
【００３８】
したがって、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタで構成されるインバータと比べると、並列に接続されている分ＰＭＯＳトランジスタ側のオン抵抗が低くなり、直列に接続されている分ＮＭＯＳトランジスタ側のオン抵抗が高くなる。そのため、インバータよりも閾値を高く設計することが容易である。
【００３９】
一方、低閾値ＮＯＲゲートＮＲＬは、図７（ｂ）に示すように、直列に接続されたＰＭＯＳトランジスタＰ２１およびＰＭＯＳトランジスタＰ２２と、並列に接続されたＮＭＯＳトランジスタＮ２１およびＮＭＯＳトランジスタＮ２２により構成される。
【００４０】
そのため、ＮＡＮＤゲートとは逆に、ＰＭＯＳトランジスタ側のオン抵抗が高くてＮＭＯＳトランジスタ側のオン抵抗が低く、インバータよりも閾値を低く設計することが容易である。
【００４１】
このような本実施形態によれば、高閾値論理回路１をＮＡＮＤゲートで構成し、低閾値論理回路２をＮＯＲゲートで構成することにより、高閾値論理回路１の閾値ＶｔｈＨを高くすること、および低閾値論理回路２の閾値ＶｔｈＬを低くすることを容易に行うことができ、ヒステリシス幅を容易に拡大することができる。
【００４２】
以上説明した少なくとも１つの実施形態のシュミットトリガ回路によれば、安定なヒステリシス特性を得ることができる。
【００４３】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１ 高閾値論理回路
２ 低閾値論理回路
ＩＶＨ 高閾値インバータ
ＩＶＬ 低閾値インバータ
ＮＤＨ 高閾値ＮＡＮＤゲート
ＮＲＬ 低閾値ＮＯＲゲート
ＩＶ１、ＩＶ２ インバータ
Ｐ１〜Ｐ３ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスが直列に接続された第１のインバータと、
前記第１のＰＭＯＳトランジスタに並列に接続された第３のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタに並列に接続された第３のＮＭＯＳトランジスタと、
前記第１のインバータの出力信号を反転させて前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータと
を有し、
入力信号を反転させて前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、
前記入力信号を反転させて前記第１のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路と
を備えることを特徴とするシュミットトリガ回路。
【請求項２】
前記高閾値論理回路および前記低閾値論理回路が、インバータである
ことを特徴とする請求項１に記載のシュミットトリガ回路。
【請求項３】
前記高閾値論理回路が、前記入力信号が共通に入力されるＮＡＮＤゲートであり、
前記低閾値論理回路が、前記入力信号が共通に入力されるＮＯＲゲートである
ことを特徴とする請求項１に記載のシュミットトリガ回路。
【請求項１】
第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスが直列に接続された第１のインバータと、
前記第１のＰＭＯＳトランジスタに並列に接続された第３のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタに並列に接続された第３のＮＭＯＳトランジスタと、
前記第１のインバータの出力信号を反転させて前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータと
を有し、
入力信号を反転させて前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が高い高閾値論理回路と、
前記入力信号を反転させて前記第１のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲート端子へ印加する、入力信号レベルの高低を判定する閾値が低い低閾値論理回路と
を備えることを特徴とするシュミットトリガ回路。
【請求項２】
前記高閾値論理回路および前記低閾値論理回路が、インバータである
ことを特徴とする請求項１に記載のシュミットトリガ回路。
【請求項３】
前記高閾値論理回路が、前記入力信号が共通に入力されるＮＡＮＤゲートであり、
前記低閾値論理回路が、前記入力信号が共通に入力されるＮＯＲゲートである
ことを特徴とする請求項１に記載のシュミットトリガ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２３８９８６（Ｐ２０１２−２３８９８６Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０５８９５（Ｐ２０１１−１０５８９５）
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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